JP3038817B2

JP3038817B2 - 半導体メモリ

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Publication number: JP3038817B2
Application number: JP2170876A
Authority: JP
Inventors: 文雄宮司
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-06-28
Filing date: 1990-06-28
Publication date: 2000-05-08
Anticipated expiration: 2015-05-08
Also published as: JPH0461688A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、特にSRAM（スタチック
RAM）等の一対のビット線やデータ線を介して信号の書
き込みや読み出しが行われる半導体メモリに関する。

〔従来の技術〕

SRAM等の半導体メモリでは、大容量化と共にその高速
化が要求されている。その高速化の技術の１つとして挙
げられるのが、データ線，ビット線のイコライズ技術で
あり、これは相補的な電位にある一対の配線を短絡させ
て、次のデータによる遷移の準備をさせる技術であり、
特にATD（アドレス遷移検出）回路からのパルスにより
作動を開始することで、その高速化がなされる。また、
これらデータ線やビット線に関する回路技術としては、
ワード線による選択時に接続したデータ線等からの擾乱
を防止するためのデータ線負荷回路が必要とされてい
る。

第７図は従来の半導体メモリの一例を示す回路図であ
る。この半導体メモリは、マトリクス状に配列された複
数のメモリセル100を有しており、これら各メモリセル1
00は行毎にワード線WLによって選択される。さらに各メ
モリセル100は、各列毎に一対のビット線101,102が接続
するようにされ、これらビット線101,102は列選択トラ
ンジスタ103,103を介してデータ線104,105に連続し、そ
の終端部はビット線負荷回路106,106が接続される。デ
ータ線104,105は、ビット線とセンスアンプの間に設け
られる配線であり、pMOSトランジスタからなるデータ線
負荷回路107と、書き込み制御スイッチ108,108を介して
書き込み回路とが接続される。一対のデータ線104,105
は、デュアルエンド（ダブルエンド）型の初段のセンス
アンプ109,109に接続され、さらにその一対の出力端子
が次段のセンスアンプ110,110に接続されている。これ
らセンスアンプ109,110の出力端子には、イコライズ用
のpMOSトランジスタ111,111が配設されており、そし
て、センスアンプ110の出力は出力回路112を介してチッ
プ外部に読み出される。

第８図は、その第７図の従来の半導体メモリの動作を
説明する波形図である。時刻t₀₁でアドレス信号（第８
図の（ａ））が遷移すると、図示しないATD回路により
プリチャージ信号ΦＰ（第８図の（ｂ））やイコライズ
信号ΦEQ（第８図の（ｃ））の各パルスが時刻t₀₂に発
生する。

ここで、前のサイクルが読み出しのサイクルの時で
は、プリチャージ前の一対のデータ線104,105のレベル
差Δ_Ｒは小さな値であり、電源電圧Vcc側のレベルD,
（第８図の（ｄ））となっている。また、前のサイクル
が書き込みのサイクルの時では、図中のレベルD,（第
８図の（ｄ））に破線で示すように、プリチャージ前の
データ線104,105のレベル差Δ_Ｗはほぼフルスイングに
近い値とされ、一方が電源電圧Vcc側のレベル，他方が
接地電圧GND側のレベルとされている。そして、時刻t₀₂
でプリチャージ信号ΦＰによりデータ線負荷回路107が
作動すると、イコライズと共に低レベル側のデータ線が
昇圧され、時刻t₀₃では高レベルに各データ線のレベル
が遷移する。また、時刻t₀₂でイコライズ信号ΦEQによ
り、pMOSトランジスタ111,111が導通状態となり、各セ
ンスアンプ109,110の出力SA₁,▲▼_１（第８図の
（ｆ））やSA₂,▲▼_２（第８図の（ｇ））は、時刻
t₀₃で電源電圧Vccと接地電圧GNDのほぼ中間の電位とな
る。

このようなデータ線のプリチャージ動作が完了すると
共に、ワード線WL（ｅ）が選択され、そのデータがデー
タ線104,105にレベル差となって現れる。そして、この
データ線104,105のレベル差を感知して、初段のセンス
アンプ109でそれが増幅されて、その出力SA₁,▲▼
_１（ｆ）にレベル差が現れる。続いて次段のセンスアン
プ110の出力SA₂,▲▼_２（ｇ）にも同様のレベル差
が現れる。

〔発明が解決しようとする課題〕

第７図の回路構造を有する半導体メモリでは、書き込
み動作時から読み出し動作時に移る時（ライトリカバー
時）でも、データ線負荷回路107の作動により、データ
線104,105の電位がプルアップされ、メモリセル100のデ
ータの破壊が未然に防止される。

ところが、読み出し動作時において、データ線104,10
5の電位を電源電圧Vcc近くにプルアップした場合では、
センスアンプ109の利得（ゲイン）が小さくなるため、
センスアンプ109の能力を十分に活用することが困難と
なっていた。

また、データ線対104,105の電位差が大きくなった場
合では、センスアンプ109,110に設けられたイコライズ
用のpMOSトランジスタ111を作動させても、十分にデー
タ線対104,105の電位を均衡化することができず、読み
出し速度が遅くなる等の問題や、pMOSトランジスタ111
のサイズを大きくする等の必要性が生ずる。

そこで、本発明は上述の技術的な課題に鑑み、十分な
高速化を達成するような半導体メモリの提供を目的とす
る。

〔課題を解決する手段〕

上述の目的を達成するため、本発明に係る半導体メモ
リは、複数のメモリセルと、このメモリセルの出力端子
に接続された一対のビット線と、このビット線を選択的
に一対のデータ線に接続するための列選択手段と、一対
の入力端子と一対の出力端子とを有し、上記一対のデー
タ線の一方及び他方がそれぞれ正及び負の入力端子に接
続された第１の差動増幅回路と、上記一対のデータ線の
一方及び他方がそれぞれ負及び正の入力端子に接続され
た第２の差動増幅回路とからなり、上記第１及び第２の
差動増幅回路の出力端子を上記一対の出力端子に接続し
たセンスアンプユニットを複数段備え、上記複数段のセ
ンスアンプユニットのうち初段のセンスアンプユニット
の一対の入力端子が上記一対のデータ線に接続され、上
記複数段のセンスアンプユニットのうちｎ（ｎ≧２）段
目のセンスアンプユニットの一対の入力端子が上記複数
段のセンスアンプユニットのうちのｎ−１段目の出力端
子に接続され、上記複数段のセンスアンプユニットのう
ち最終段のセンスアンプを除くセンスアンプユニットの
出力端子間にクランプ回路を備えるとともに、データ書
き込み動作を終了し、データ読み出し動作に切り替わる
ときに、上記一対のデータ線あるいは上記一対のビット
線に対しデータ破壊防止用の電位を与えるライトリカバ
リ回路と、上記一対のデータ線あるいは上記一対のビッ
ト線に中間電位を与える中間電位プリチャージ回路とを
備える。

〔作用〕

本発明に係る半導体メモリは、複数段のセンスアンプ
ユニットのうち最終段のセンスアンプを除くセンスアン
プユニットの出力端子間にクランプ回路が設けられるこ
とにより、クランプ回路が設けられたノードの電位のス
イング幅が小さくなり、ライトリカバリ回路と中間電位
プリチャージ回路とを備えることにより、ライトリカバ
リー時にライトリカバリ回路が作動し、読み出し時では
中間電位プリチャージ回路が作動する。中間電位プリチ
ャージ回路は、配線の電位を読み出し手段の利得が大き
くなる中間電位にプリチャージするため、その配線の電
位を感知する読み出し手段が高速でデータに応じた出力
をする。

本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例本実施例はSRAMであって、第１図に示すような回路構
成を有する。

本実施例のSRAMは、図中一部のみ図示して他を省略し
た複数のメモリセル10を有している。このメモリセル10
は、マトリクス状に配列され、その各行は図示しないデ
コーダに接続されたワード線WLにより選択される。各メ
モリセル10は、図示しない一対のインバーターの入力端
子及び出力端子を相互に接続したフリップフロップ回路
とアクセストランジスタからなる。メモリセル10の各列
には、一対のビット線11,12が接続されており、同じ列
のメモリセル10は共通のビット線対11,12が使用され
る。これらビット線11,12の終端部には、ビット線の負
荷回路としてpMOSトランジスタ13,14が設けられる。こ
のpMOSトランジスタ13,14のゲートは接地電圧が与えら
れ、適度の負荷を以てビット線11,12をプルアップする
ことでデータの破壊を防止する。

このようなビット線11,12には、列選択用のトランジ
スタ15〜18を介して、データ線5,6が接続される。な
お、一対のデータ線5,6には、複数のビット線が接続さ
れるが、図中は省略している。列選択用には、nMOSトラ
ンジスタ15とpMOSトランジスタ16の組と、pMOSトランジ
スタ17とnMOSトランジスタ18の組が、それぞれビット線
11とデータ線５の間及びビット線12とデータ線６の間に
設けられる。nMOSトランジスタ15,18のゲートには、列
選択信号Ｙが供給され、pMOSトランジスタ16,17のゲー
トには、その列選択信号Ｙと逆のレベルを有する列選択
信号が供給される。従って、列選択信号Ｙが高レベル
となれば、その列が選択されたことになる。なお、列選
択信号Y,はアドレス信号に応じ図示しない列デコーダ
より供給される。

上記一対のデータ線5,6は、図中破線で示すデータ線
負荷回路１に接続され、このデータ線負荷回路１により
所定の電位に制御される。本実施例のSRAMでは、データ
線負荷回路１は、ライトリカバリ回路２と、中間電位プ
リチャージ回路３と、これらの制御回路４とから構成さ
れる。ライトリカバリ回路２は、後述するように、書き
込み終了時に作動して、データ線5,6の電位をプルアッ
プする機能を有する。また、中間電位プリチャージ回路
３は、読み出し時に作動して、データ線5,6の電位をセ
ンスアンプ７の利得が大きい電位にプリチャージする。
制御回路４は、このようなライトリカバリ回路２と中間
電位プリチャージ回路３のどちらが作動するかを切り換
えて制御するための回路であり、例えばATD回路（アド
レス遷移検出回路）等からのプリチャージ信号と、ライ
トイネーブル信号WEに基づいて、これらの切換えを行
う。

さらに、上記一対のデータ線5,6には、図示しない書
き込みバッファからのデータが、書き込み制御用のスイ
ッチとして機能するMOSトランジスタ19〜22を介して供
給される。pMOSトランジスタ21とnMOSトランジスタ22を
介してデータ信号がデータ線６に供給され、pMOSトラン
ジスタ20とnMOSトランジスタ19を介して上記データ信号
の反対電圧の信号がデータ線５に供給される。pMOSトラ
ンジスタ20,21のゲートには、ライトイネーブル信号WE
が供給され、nMOSトランジスタ19,22のゲートには、ラ
イトイネーブル信号▲▼が供給される。

上記一対のデータ線5,6には、さらにセンスアンプ７
が接続される。このセンスアンプ７は、一対のデータ線
5,6に現れた電位差を増幅する機能を有する。また、セ
ンスアンプ７には、イコライズ信号ΦEQが供給され、所
要のイコライズが行われる。このセンスアンプ７の出力
は出力回路23に送られ、出力回路23よりデータの読み出
しが行われる。

次に、第２図を参照しながらデータ線負荷回路１の具
体的な回路構成を説明する。

まず、ライトリカバリ回路２は、３つのpMOSトランジ
スタ31,32,33から構成される。pMOSトランジスタ31,32
の各ソースは、電源電圧Vccが供給されており、それら
各ドレインにデータ線5,6が接続される。また、pMOSト
ランジスタ33は、一方のソース・ドレインがデータ線５
に接続され、他方のソース・ドレインがデータ線６に接
続されている。これらpMOSトランジスタ31〜33のゲート
には、制御回路４からの信号が供給される。このライト
リカバリ回路２を作動させる信号は、書き込み動作が行
われている時や書き込み動作が終了して読み出し動作に
入る直前のプリチャージ期間にも発生する。なお、この
ライトリカバリ回路２自体の構成は、従来（第７図参
照）のデータ線負荷回路の構成と同じであり、本実施例
ではその活性化される期間が異なることになる。

中間電位プリチャージ回路３は、１つのpMOSトランジ
スタ34と、２つのnMOSトランジスタ35,36と、インバー
ター37より構成される。pMOSトランジスタ34はデータ線
5,6の均衡化を図るためのトランジスタであり、２つのn
MOSトランジスタ35,36は、データ線5,6の電位を中間電
位までプルダウンするためのトランジスタである。ここ
で、中間電位とは、センスアンプ７の感度が最も大きい
レベルの電位であり、例えばセンスアンプ７を作動させ
るのに電源電圧Vccと接地電圧GNDが使用されている場合
では、その中間電位は電源電圧Vccの半分Vcc/2とされ
る。nMOSトランジスタ35,36のゲートにはインバーター3
7を介して制御回路４からの信号が入力する。また、そ
の制御回路４からの信号は、pMOSトランジスタ34のゲー
トにも供給されている。従って、制御回路４からの信号
によって、各MOSトランジスタ34〜36が一斉の導通状態
となり得る。このような中間電位プリチャージ回路３が
活性化するのは、連続的な読み出し動作が行われる際で
あり、換言すればライトリカバリ回路２が作動しない時
である。読み出し時では、データ線5,6の電位がビット
線11,12の負荷トランジスタであるnMOSトランジスタ13,
14による充電から、電源電圧Vcc近くまで持ち上げられ
ている。そこで、nMOSトランジスタ35,36が導通状態と
なることで、その電位が中間電位まで引下げられる。

制御回路４は、ライトリカバリ回路２と中間電位プリ
チャージ回路３の切換え制御をするための回路である。
この制御回路４は、２つの２入力のNAND回路38,39とイ
ンバーター40からなる。２つのNAND回路38,39の一方の
入力端子には、プリチャージのタイミングをパルスによ
って与えるプリチャージ信号ΦＰが供給される。また、
NAND回路39の他の入力端子には、ライトイネーブル信号
WEが供給される。NAND回路38の他の入力端子には、イン
バーター40を介してライトイネーブル信号WEが供給され
る。ここで、ライトイネーブル信号WEは、書き込み動作
の際に低レベルとなり、読み出し動作の際に高レベルと
なる。従って、読み出し動作の時は、NAND回路39側がプ
リチャージ信号ΦＰのパルスのタイミングで中間電位プ
リチャージ回路３の制御信号を出力し、逆に書き込み動
作の時は、NAND回路38側がプリチャージ信号ΦＰのパル
スのタイミングでライトリカバリ回路２の制御信号を出
力する。

次に、センスアンプ７の具体的な回路について、第３
図を参照して説明する。

センスアンプ７は、いわゆるスタチック型のセンスア
ンプであり、２つの差動増幅器からなる。カレントミラ
ー接続されたpMOSトランジスタ41,42とゲートに入力信
号が供給されるnMOSトランジスタ43,44と定電流源及び
スイッチとして機能するnMOSトランジスタ49で１つの差
動増幅器が構成され、カレントミラー接続されたpMOSト
ランジスタ45,46とゲートに入力信号が供給されるnMOS
トランジスタ47,48と定電流源及びスイッチとして機能
するnMOSトランジスタ49でもう１つの差動増幅器が構成
される。データ線５はnMOSトランジスタ43,48に接続さ
れ、データ線６はnMOSトランジスタ44,47に接続され
る。また、nMOSトランジスタ47には、所定の期間だけセ
ンスアンプ７を作動させるためのセンスアンプイネーブ
ル信号SEが供給される。このセンスアンプ７では、入力
用のnMOSトランジスタのゲート電位をV_GSとし、データ
線5,6の電位差をΔＶとすると、入力用のnMOSトランジ
スタのゲート電位の変化率をΔV/V_GSで表すことができ
る。従って、入力用のnMOSトランジスタのゲート電位V
_GSを従来のようなVccから本実施例のようにVcc/2にする
ことで、ΔＶは略一定なことから、約２倍の変化率が得
られ、入力用のnMOSトランジスタのコンダクタンスの変
化分の約２倍となる。このためセンスアンプ７は、大き
な利得を得ることができ、センスアンプ７の高速動作が
なされることになる。

次に、第４図を参照して、このような本実施例のSRAM
の動作について説明する。

まず、書き込み動作では、ライトイネーブル信号WE
（第４図の（ａ））が破線で示すように低レベルとされ
る。このような状態で、時刻t₁にアドレス信号（第４図
の（ｂ））が遷移したものとする。このようなアドレス
信号の遷移はATD回路に検出され、その結果時刻t₂にプ
リチャージ信号ΦＰ（第４図の（ｃ））にパルスが発生
する。

この時刻t₂の前の段階では、その前のサイクルが書き
込みのサイクルであれば、第４図の（ｆ）に示すよう
に、一対のデータ線5,6のレベルD,はほぼフルスイン
グに近い程度に電位差Δ_Ｗがついている。そして、時刻
t₂でプリチャージ信号ΦＰにパルスが発生し、このパル
スがNAND回路38,39に供給される。すると、ライトイネ
ーブル信号WEは低レベルとされていることから、NAND回
路38のみが活性化され、NAND回路39の出力は高レベルの
ままとされ、NAND回路38の出力が低レベルに転ずる。す
なわち、ライトリカバリ回路２のみが作動状態に入り、
中間電位プリチャージ回路３は作動しない。

NAND回路38の出力が低レベルに転ずることで、ライト
リカバリ回路２のpMOSトランジスタ31,32,33が導通状態
に変化する。その結果、pMOSトランジスタ33を介してデ
ータ線5,6の間の電位差Δ_Ｗが解消されて行き、同時にp
MOSトランジスタ32,33によって一対のデータ線5,6のレ
ベルD,は電源電圧Vcc近くまで引上げられる。

続いて、時刻t₃でプリチャージ信号ΦＰのレベルが低
レベルに戻り、その結果、制御回路４からの信号によっ
て、ライトリカバリ回路２の作動が停止する。また、時
刻t₃のタイミングと前後して、図示しない行デコーダに
よって、あるワード線WLの電位（第４図の（ｇ））が低
レベルから高レベルに遷移する。すると、選択されたメ
モリセル10のアクセストランジスタがオンになり、メモ
リセル10内のフリップフロップ回路がビット線11,12を
介してデータ線5,6に接続される。ここで、前述のよう
に、データ線5,6,ビット線11,12の電位は電源電圧Vcc近
くまでプルアップされている。このため、メモリセル10
にアクセスした時点、特に書き込み動作が終了して読み
出し動作に切り替わる時（ライトリカバー時）に、その
データ破壊は未然に防止されることになる。なお、ライ
トリカバー時に確実に作動するように、遅延回路や論理
回路等を組み合わせて、ライトイネーブル信号WEの遷移
を検出した結果で、ライトリカバリ回路２を作動させる
ようにすることもできる。

ワード線WLの選択のタイミングの前後で、書き込み手
段が作動し、書き込み時には、スイッチとしてのMOSト
ランジスタ19〜22が全てオン状態となっていることか
ら、書き込まれるデータに従って一対のデータ線5,6に
電位差Δ_Ｗがつけられることになる。このデータ線5,6
の電位差Δ_Ｗがそのままビット線11,12を介してメモリ
セル10に伝わり、メモリセル10のフリップフロップ回路
のデータをそのまま或いは反転させることになる。

次に、データの読み出し時では、ライトイネーブル信
号WE（第４図の（ａ））が実線で示すように高レベルと
される。時刻t₁にアドレス信号（第４図の（ｂ））が遷
移し、それがATD回路に検出されて、時刻t₂にプリチャ
ージ信号ΦＰ（第４図の（ｃ））にパルスが発生する。
また、その結果、同じく時刻t₂にセンスアンプ７に供給
されるイコライズ信号ΦEQ（第４図の（ｄ））にパルス
も発生する。

この時刻t₂の前の段階では、その前のサイクルが読み
出しのサイクルであれば、第４図の（ｅ）に示すよう
に、一対のデータ線5,6のレベルD,は電源電圧Vccに近
いレベルで電位差Δ_Ｒがついている。そして、時刻t₂で
プリチャージ信号ΦＰにパルスが発生し、このパルスが
NAND回路38,39に供給される。すると、ライトイネーブ
ル信号WEは高レベルとされていることから、書き込み時
（ライトリカバリー時を含む。）とは逆に、NAND回路39
のみが活性化され、NAND回路39の出力が低レベルに転ず
る。すなわち、中間電位プリチャージ回路３のみが作動
して、ライトリカバリ回路２は作動しない。

この中間電位プリチャージ回路３では、NAND回路39か
らの信号が低レベルになることで、pMOSトランジスタ34
が導通状態になり、一対のデータ線5,6の間をイコライ
ズする。また、インバーター37を介してpMOSトランジス
タ35,36のゲートには、高レベルの信号が入力され、こ
れらnMOSトランジスタ35,36は導通状態になる。その結
果、データ線5,6のレベルD,は、ビット線の負荷用のp
MOSトランジスタ13,14と当該nMOSトランジスタ35,36の
抵抗分割等により、電源電圧Vccと接地電圧GNDの中間の
中間電位Vcc/2にプリチャージされることになる。

また、イコライズ信号ΦEQにパルスが発生すること
で、デュアルエンドのセンスアンプ７のイコライズも行
われる。第４図の（ｈ）で示すセンスアンプ７の出力信
号SA₂,▲▼_２は、イコライズ信号ΦEQにより、均衡
化することになる。

次に、時刻t₃でイコライズ信号ΦEQとプリチャージ信
号ΦＰのパルス発生が停止し、データ線負荷回路１で
は、中間電位プリチャージ回路３の作動が停止する。こ
のタイミングに合わせて、ワード線WLが図示しない行デ
コーダにより選択され、その電位が第４図の（ｇ）に示
すように低レベルから高レベルに遷移する。このような
ワード線WLの選択によって、選択されたメモリセル10の
アクセストランジスタが導通状態となり、そのフリップ
フロップ回路を構成する駆動トランジスタによって先ず
一対のビット線11,12に電位差が生じ、それに応じてデ
ータ線5,6にも電位差が生ずる。この時、一対のデータ
線5,6に発生する電位差は、上述のようにデータ線5,6が
既に中間電位Vcc/2にプリチャージされてなるために、
その中間電位Vcc/2の近傍で電位差が発生することにな
る。この中間電位Vcc/2の近傍は、センスアンプ７の大
きなゲインを得ることができ、従って、センスアンプ７
の出力レベルSA₂,▲▼_２は高速にデータに応じて遷
移することになる。

以上のように、本実施例のSRAMでは、連続的な読み出
し時に、データ線5,6の電位がセンスアンプ７の利得が
大きくなる中間電位に中間電位プリチャージ回路３を以
てプリチャージされる。このためセンスアンプ７を高速
にセンシングさせることができ、高速な読み出しが実現
される。また、同時にライトリカバー時の如き書き込み
動作の終了時では、ライトリカバリ回路２が作動し、デ
ータ線5,6の電位のプルアップが行われる。このためア
クセス時のデータ破壊が未然に防止されることになる。

第２の実施例本実施例のSRAMは、多段のデュアルエンド型のセンス
アンプを有しており、中間的な出力端子にクランプ手段
としてのダイオード接続されるMOSトランジスタが形成
されるため、高速な読み出しが実現される例である。

その要部を第５図に示す。なお、本実施例の第５図以
外の部分については、第１図に示した構成と同様の構成
を有しており、ここでは簡単のためその説明を省略す
る。

第５図はセンスアンプ７の回路構成を示し、差動増幅
器51,52で初段のデュアルエンド型のセンスアンプが構
成され、差動増幅器53,54で次段のデュアルエンド型の
センスアンプが構成される。

初段のセンスアンプを構成する差動増幅器51,52は、
一対のデータ線5,6が入力端子に接続される。一方のデ
ータ線５は、差動増幅器51の＋入力端子に接続されると
共に差動増幅器52の−入力端子に接続される。他方のデ
ータ線６は、差動増幅器51の−入力端子に接続されると
共に差動増幅器52の＋入力端子に接続される。

そして、これら差動増幅器51,52の各出力端子の間に
は、イコライズ用のpMOSトランジスタ57が接続されると
共に、クランプ回路50が配設される。pMOSトランジスタ
57のゲートには、イコライズ信号ΦEQが供給され、この
イコライズ信号ΦEQによってpMOSトランジスタ57のオン
・オフが制御される。クランプ回路50は、一対のnMOSト
ランジスタ55,56からなる。nMOSトランジスタ55のソー
スは差動増幅器51の出力端子に接続され、nMOSトランジ
スタ55のゲート及びドレインは差動増幅器52の出力端子
に接続される。nMOSトランジスタ56のソースは差動増幅
器52の出力端子に接続され、nMOSトランジスタ55のゲー
ト及びドレインは差動増幅器51の出力端子に接続され
る。これらnMOSトランジスタ55,56は、それぞれダイオ
ードとして機能するため、差動増幅器51,52の出力端子
のレベルは、当該nMOSトランジスタの閾値電圧Vth以内
の電位差に抑えられる。加えて、通常センスアンプの入
力は、一定の電位差があるならば十分な利得が得られる
ため、閾値電圧Vth以内の電位差に抑えても何ら支障は
生じない。

このようなクランプ回路50が設けられた初段のセンス
アンプの出力端子には、さらに次段のセンスアンプが設
けられている。この次段のセンスアンプも初段と同様に
差動増幅器53,54からなり、差動増幅器53の＋入力端子
及び差動増幅器54の−入力端子に、差動増幅器51の出力
端子が接続され、差動増幅器53の−入力端子及び差動増
幅器54の＋入力端子に、差動増幅器52の出力端子が接続
される。そして、この次段のセンスアンプの２つの出力
端子の間にも、イコライズ用のpMOSトランジスタ58が形
成されており、このpMOSトランジスタ58はゲートに入力
するイコライズ信号ΦEQに制御される。そして、次段の
センスアンプの２つの出力端子は、出力回路23に接続さ
れ、この出力回路23を介して読み出したデータが出力さ
れることになる。

次に、初段のセンスアンプの出力を信号SA₁,SA₁と
し、次段のセンスアンプの出力を信号SA₂,SA₂としなが
ら、第６図を参照しながら、本実施例のSRAMのセンスア
ンプの動作について説明する。

本実施例のSRAMでは、第６図の（ｄ）に示すように、
初段のセンスアンプの出力信号SA₁,▲▼_１の差がク
ランプ回路50により電位差ΔV_CLP（≒閾値電圧Vth）以
内に抑えられる。このため高速な読み出しが可能であ
る。

すなわち、まず初めに、前の読み出しサイクルにおい
てダイオード接続されたpMOSトランジスタ55,56の作動
により、初段のセンスアンプの出力信号SA₁,▲▼_１
の電位差がΔV_CLPであるとする。この時、次段のセンス
アンプでは、十分な利得が得られているため、その出力
信号SA₂,▲▼_２はほぼフルスイングに近い電位差が
得られる。

この段階で、アドレス信号（第６図の（ａ））が時刻
t₂₁に遷移し、その結果、イコライズ信号ΦEQ（第６図
の（ｂ））のパルスが時刻t₂₂に発生したものとする。
このイコライズ信号ΦEQによって、イコライズ用のpMOS
トランジスタ57,58が作動し、出力信号SA₁,▲
▼_１、出力信号SA₂,▲▼_２の電位差が解消される。
この時、初段のセンスアンプの出力端子間では、そのク
ランプ回路50の作動によって、電位差がΔV_CLPに抑えら
れていたため、高速にイコライズが完了し、時刻t₃₁で
は、既に両者にその電位差がなくなることになる。この
ように本実施例のSRAMでは、最終段でないセンスアンプ
の出力端子間の電位差が一定値ΔV_CLP以内に抑えられる
ため、次のサイクルでのイコライズを高速に進めること
ができ、全体としての読み出し時間も短時間化すること
になる。

次に、時刻t₂₃でイコライズ信号ΦEQのパルスの発生
が停止し、そのタイミングに合わせてワード線が選択さ
れ、その選択されたメモリセルのデータがビット線を介
して例えばVcc/2にプリチャージされていたデータ線5,6
のレベルD,に現れることになる（第６図の（ｃ））。
すると、その電位差によって、時刻t₃₂から初段のセン
スアンプの出力信号SA₁,▲▼_１に電位差が生じ、そ
の結果、次段のセンスアンプの出力信号SA₂,▲▼_２
にも電位差が生ずる。そして、時刻t₃₃では、初段のセ
ンスアンプの出力信号SA₁,▲▼_１の電位差がΔV_CLP
に到達するが、それ以降ではクランプ回路50のpMOSトラ
ンジスタ55,56で順方向電流が流れるのみで、ΔV_CLP以
上の電位差がデュアルエンドの初段のセンスアンプの出
力端子に生ずることはない。

以上のように、本実施例のSRAMでは、最終段以前のセ
ンスアンプの対となるノード（出力端子）間にクランプ
回路50が設けられ、このクランプ回路50によって、一対
のノードの電位差が一定値ΔV_CLP以内に抑えられる。従
って、イコライズ時間を短くすることができ、高速な読
み出しが実現される。

なお、上述の実施例では、そのセンスアンプの段数の
２段としたが、３段,4段或いはさらに多くの段数を有す
るセンスアンプであっても良い。また、本実施例では、
クランプ回路50を２つのnMOSトランジスタ55,56で構成
したが、pMOSトランジスタで構成することも可能であ
る。

〔発明の効果〕

本発明に係る半導体メモリは、上述したように、複数
段のセンスアンプユニットのうち最終段のセンスアンプ
を除くセンスアンプユニットの出力端子間にクランプ回
路を設けているので、クランプ回路が設けられたノード
の電位のスイング幅を小さくし、一定の値以下に抑える
ことができるので、高速イコライズ動作等が可能とな
り、更に、ライトリカバリ回路と中間電位プリチャージ
回路とを備えることにより、ライトリカバリー時にライ
トリカバリ回路が作動し、読み出し時では中間電位プリ
チャージ回路が作動し、中間電位プリチャージ回路が配
線の電位を読み出し手段の利得が大きくなる中間電位に
プリチャージするため、その配線の電位を感知する読み
出し手段が高速でデータの感知が可能となり、高速読み
出しが可能となる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一例の回路図、第２図
はその一例のデータ線負荷回路の回路図、第３図は上記
一例のセンスアンプの例を示す回路図、第４図は上記一
例の動作を説明するためのタイミングチャート、第５図
は本発明の半導体メモリの他の一例を示す回路図、第６
図はその第５図の一例の動作を説明するためのタイミン
グチャート、第７図は従来の半導体メモリの一例を示す
回路図、第８図はその従来の一例の動作を説明するため
のタイミングチャートである。１……データ線負荷回路２……ライトリカバリ回路３……中間電位プリチャージ回路４……制御回路 5,6……データ線７……センスアンプ 10……メモリセル 11,12……ビット線 13,14……pMOSトランジスタ 50……クランプ回路 51〜54……差動増幅器 55,56……pMOSトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルと、上記メモリセルの出力端子に接続された一対のビット線
と、上記ビット線を選択的に一対のデータ線に接続するため
の列選択手段と、一対の入力端子と一対の出力端子とを有し、上記一対の
データ線の一方及び他方がそれぞれ正及び負の入力端子
に接続された第１の差動増幅回路と、上記一対のデータ
線の一方及び他方がそれぞれ負及び正の入力端子に接続
された第２の差動増幅回路とからなり、上記第１及び第
２の差動増幅回路の出力端子を上記一対の出力端子に接
続したセンスアンプユニットを複数段備え、上記複数段のセンスアンプユニットのうち初段のセンス
アンプユニットの一対の入力端子が上記一対のデータ線
に接続され、上記複数段のセンスアンプユニットのうちｎ（ｎ≧２）
段目のセンスアンプユニットの一対の入力端子が上記複
数段のセンスアンプユニットのうちのｎ−１段目の出力
端子に接続され、上記複数段のセンスアンプユニットのうち最終段のセン
スアンプを除くセンスアンプユニットの出力端子間にク
ランプ回路を備え、更に、データ書き込み動作を終了し、データ読み出し動
作に切り替わるときに、上記一対のデータ線あるいは上
記一対のビット線に対しデータ破壊防止用の電位を与え
るライトリカバリ回路と、上記一対のデータ線あるいは上記一対のビット線に中間
電位を与える中間電位プリチャージ回路とを備えること
を特徴とする半導体メモリ。