JP2002170399A - 半導体装置 - Google Patents

半導体装置

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JP2002170399A
JP2002170399A JP2000370056A JP2000370056A JP2002170399A JP 2002170399 A JP2002170399 A JP 2002170399A JP 2000370056 A JP2000370056 A JP 2000370056A JP 2000370056 A JP2000370056 A JP 2000370056A JP 2002170399 A JP2002170399 A JP 2002170399A
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signal
signal line
operation mode
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JP2000370056A
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Kuninori Kawabata
邦範 川畑
Akira Kikutake
陽 菊竹
Shinichiro Shiratake
慎一郎 白武
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Toshiba Corp
Fujitsu Ltd
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Toshiba Corp
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 （修正有） 【課題】 信号線を駆動するための回路構成を小規模化
してチップ面積の削減を図る。 【解決手段】 信号を伝達するための信号線を複数の動
作モードで駆動する。従来、通常モードのために、スタ
ティック動作を行うデータバス線を設け、試験動作モー
ドのために、ダイナミック動作を行うデータバス線を別
に設けていたが、本発明では、同じデータバス線を用
い、通常動作モードではスタティック動作をさせ、試験
動作モードでは、ダイナミック動作をさせるようにす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置など
の半導体装置に関し、特に内部の信号線の駆動に関す
る。
【０００２】
【従来の技術】ＣＰＵの動作周波数が高くなるにつれ
て、半導体記憶装置もより高い周波数での動作が要求さ
れるようになった。動作周波数を高くするためには、予
めハイレベル（Ｈ）（又はローレベル（Ｌ））にプリチ
ャージした信号線を、伝達信号がＬ（又はＨ）の時にＬ
（又はＨ）に駆動して再びプリチャージする動作、つま
り信号線の駆動／プリチャージの２段階の動作であるダ
イナミック動作よりも、伝達信号に応じてＨ又はＬに駆
動する１段階のスタティック動作が優位である。
【０００３】図１（Ａ）にダイナミック動作を示し、図
１（Ｂ）にスタティック動作を示す。
【０００４】図１（Ａ）に示すダイナミック動作は、信
号線をＨにプリチャージする場合である。信号線がプリ
チャージされた状態で、伝達信号のレベルに応じて信号
線を駆動する。サイクルＴの間に、駆動／プリチャージ
の２段階動作が必要となる。よって、伝達信号の周波数
が高いと（サイクルＴがＴ’のように短くなる）、図１
（Ａ）のＮＧとして図示してあるように、サイクルＴの
間にプリチャージが終わらないという問題がある。以
下、ダイナミック動作をさせるモードをダイナミックモ
ードという。
【０００５】図１（Ｂ）に示すスタティック動作は、サ
イクルＴ’の間に伝達信号のレベルに応じて信号線の駆
動だけが行われる。つまり、プリチャージ動作が不要と
なるので、高い周波数の信号伝達に適する。以下、スタ
ティック動作をさせるモードをスタティックモードとい
う。
【０００６】このようなダイナミックモードとスタティ
ックモードの両方の動作モードを具備する半導体記憶装
置が知られている。高速なスタティックモードでデータ
を読出し、ダイナミックモードで半導体記憶装置の試験
を行う。以下、このような半導体記憶装置の一例を図２
を参照して説明する。
【０００７】図２は、メモリセルからデータを読み出す
たもの信号線であるデータバス及びその周辺回路を示す
回路図である。図２において、データバス線ＤＢ０〜Ｄ
Ｂ３は通常動作モードで用いられ、試験専用のデータバ
ス線ＴＤＢ０、ＴＤＢ１（ペアとなっている）は試験動
作モードで用いられる。通常動作モードは、高速に信号
を伝達するためにスタティックモードである。これに対
し、試験動作モードでは試験専用データバス線ＴＤＢ
０、ＴＤＢ１をそれほど高い周波数で動作させる必要が
ないため、ダイナミックモードである。
【０００８】データバス線ＤＢ０〜ＤＢ３及び試験専用
データバス線ＴＤＢ０、ＴＤＢ１には駆動回路１０が設
けられ、試験専用データバス線ＴＤＢ０、ＴＤＢ１には
プリチャージ回路１２が設けられている。試験専用デー
タバス線ＴＤＢ０、ＴＤＢ１はダイナミックモードで駆
動されるので、プリチャージ回路１２が必要となる。
【０００９】駆動回路１０は、メモリセルアレイ２２か
ら延びるビット線対に接続されるセンスアンプ（Ｓ／
Ａ）２４からの相補形式の読出しデータＲＤｃ、ＲＤｔ
及び試験モード信号ＴＳＴに応じて、データバス線ＤＢ
０〜ＤＢ３及び試験専用データバス線ＴＤＢ０、ＴＤＢ
１を後述するように駆動する。駆動回路１０は、ＮＭＯ
Ｓトランジスタ１４、１６、２０、ＰＭＯＳトランジス
タ１８、ＮＡＮＤゲート２６、ＮＯＲゲート３０、３
４、４８、インバータ２８、３２、３６、４０を有す
る。プリチャージ回路は、ＮＡＮＤゲート４２、ＰＭＯ
Ｓトランジスタ４４、４６を有する。図２では図面を簡
単にするために図示を省略してあるが、ＮＡＮＤゲート
２６、ＮＯＲゲート２０、３４、３８、インバータ２
８、３２、２６、４０は、センスアンプ２４毎（メモリ
セル毎）に設けられている。
【００１０】メモリセルアレイ２２はマトリクス状に配
列された複数のメモリセルを有し、各メモリセルから延
びるビット線対はセンスアンプ２４に接続されている。
図２では、４つのセンスアンプ２４を図示している。セ
ンスアンプ２４に対応して、駆動回路１０のＰＭＯＳト
ランジスタ１８とＮＭＯＳトランジスタ２０とからなる
インバータがデータバス線ＤＢ０〜ＤＢ３に図示するよ
うに接続されている。図２の＊で示す回路部分は、４つ
のセンスアンプ２４に対応している。センスアンプ２４
から延びる１対のビット線上の読出しデータＲＤｃ、Ｒ
Ｄｔ、及び試験モード信号ＴＳＴは図示するようにして
駆動回路１０に与えられる。
【００１１】通常動作時、試験モード信号ＴＳＴはＬで
ある。読出しデータＲＤｃ、ＲＤｔのレベルに応じて、
ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ２０
の一方がＯＮし、ＯＮしたトランジスタが対応するデー
タバス線をＨ又はＬに駆動する。
【００１２】ここで、試験専用データバス線ＴＤＢ０、
ＴＤＢ１を用いたデータ圧縮試験について説明する。デ
ータ圧縮試験とは、複数のデータビット（メモリセル）
をまとめて試験するもので、得られた相補データの状態
を参照して複数のメモリセル中にエラーがあるかどうか
を試験するものである。エラーが無い場合には、試験専
用データバス線ＴＤＢ０、ＴＤＢ１の一方がＨ、他方が
Ｌとなる。これに対し、エラーが１つでもあると、両方
の試験専用データバス線ＴＤＢ０、ＴＤＢ１はＬとな
る。
【００１３】データ圧縮試験は、試験モード信号ＴＳＴ
がＨになり、プリチャージ信号ＰＣＧがＨになることで
行われる。これにより、プリチャージ回路１２のＮＡＮ
Ｄゲート４２はＬを出力し、ＰＭＯＳトランジスタ４
４、４６がＯＮして試験専用データバス線ＴＤＢ０、Ｔ
ＤＢ１をＨ（電源電圧ＶＤＤレベル）にプリチャージす
る。試験モード信号ＴＳＴがＬからＨになると、駆動回
路１０のＮＡＮＤゲート２６、ＮＯＲゲート３０が非活
性化（ディスエーブル）されるのに対し、ＮＯＲゲート
３４、３８は活性化（イネーブル）される。ＮＡＮＤゲ
ート２６とＮＯＲゲート３０が非活性化されるので、デ
ータバス線ＤＢ０〜ＤＢ３は駆動されない。
【００１４】活性化されたメモリセルから正常に相補形
式の読出しデータＲＤｃ、ＲＤｔが得られると、一方が
Ｌで他方がＨである。例えば、メモリセルからＨが読み
出されると、読出しデータＲＤｃはＬで、ＲＤｔはＨと
なる。活性化されていないメモリセルに対応する読出し
データＲＤｃ、ＲＤｔはいずれもＬである。従って、活
性化されていないメモリセルに対応する駆動回路のＮＭ
ＯＳトランジスタ１４、１６はいずれもＯＦＦとなる。
活性化されたメモリセルからの読出しデータＲＤｃ、Ｒ
Ｄｔに応じて、ＮＭＯＳトランジスタ１４、１６のいず
れか一方がＯＮし、対応する試験専用データバス線ＴＤ
Ｂ０又はＴＤＢ１がＨからＬに駆動される。
【００１５】今、図示する４つのセンスアンプ２４に繋
がるメモリセルにＨを書込み、駆動回路１０の対応する
回路＊を介して試験専用データバス線ＴＤＢ０又はＴＤ
Ｂ１に読み出す（データをワイヤードＯＲする）こと
で、活性化したメモリセル単位に（駆動回路１０の回路
部分＊単位に）読出しデータにエラーがあるかどうかを
判別する。例えば、４つのセンスアンプ２４はアドレス
で区分されるメモリセル群である。この仮定において
は、他のアドレスに関係する＊＊部分や図示を省略して
いる同様のＮＭＯＳトランジスタ１４、１６はすべてＯ
ＦＦしている。
【００１６】メモリセルにＨを書込んだ場合においてエ
ラーがなければ、読出しデータＲＤｔはＨなので、ＮＭ
ＯＳトランジスタ１４はすべてＯＮして試験専用データ
バス線ＴＤＢ０をＬに駆動する。これに対し、ＮＭＯＳ
トランジスタ１６はすべてＯＦＦで試験専用データバス
線ＴＤＢ１はプリチャージレベルＨのままである。つま
り、エラーが無ければ試験専用データバス線ＴＤＢ０、
ＴＤＢ１の一方がＨで他方がＬとなる。これに対し、４
つのメモリセルのうちの１つでもエラーがあると、読出
しデータＲＤｃ、ＲＤｔのＨ、Ｌが逆になり、上記の例
の場合、対応するＮＭＯＳトランジスタ１６がＯＮし、
試験専用データバス線ＴＤＢ１をＬに駆動する。よっ
て、試験専用データバス線ＴＤＢ０とＴＤＢ１のいずれ
もがＬになる。これにより、エラー判別ができる。
【００１７】メモリセルにＬを書込んだ場合においてエ
ラーがなければ、ＮＭＯＳトランジスタ１４はすべてＯ
ＦＦし、ＮＭＯＳトランジスタ１６はすべてＯＮするの
で、試験専用データバス線ＴＤＢ０、ＴＤＢ１はそれぞ
れＨ、Ｌとなる。エラーが１ビットでもあれば、試験専
用データバス線ＴＤＢ０もＬとなる。これにより、エラ
ー判別ができる。
【００１８】
【発明が解決しようとする課題】しかしながら、図２に
示す従来構成では、通常動作モードで用いるデータバス
線ＤＢ０〜ＤＢ３をスタティックモードで動作させる場
合には、ダイナミックモードで動作させる１対の試験専
用データバス線ＴＤＢ０、ＴＤＢ１を別に設ける必要が
あった。加えて、駆動回路１０を多くの回路素子で構成
する必要がある。よって、大きなチップ上の面積を必要
とし、高集積化の妨げとなっていた。
【００１９】本発明は上記従来技術の問題点を解決し、
信号線を駆動するための回路構成を小規模化してチップ
面積の削減を可能とした半導体装置を提供することを目
的とする。
【００２０】
【課題を解決するための手段】本発明によれば、信号線
を複数の動作モードで駆動する。例えば、図２のデータ
バス線ＤＢ０〜ＤＢ３を通常動作モードと試験動作モー
ドで駆動する。これにより、従来は動作モード毎に駆動
回路を設け、またモード毎に信号線を設けていた構成に
対し、信号線を駆動するための回路構成を小規模化して
チップ面積の削減を図ることができる。
【００２１】
【発明の実施の形態】まず、図３を参照して本発明の原
理を説明する。
【００２２】図３は、本発明により図２に示すデータバ
ス線ＤＢ０〜ＤＢ３がどのように駆動されるのかを説明
するための図である。本発明では、データバス線ＤＢ０
〜ＤＢ３を通常動作モードと試験動作モード（データ圧
縮試験）の両方で駆動する。通常動作モード時はスタテ
ィック動作で、試験動作モード時はダイナミック動作と
する。通常動作モードではサイクルＴ’の間に一度だけ
遷移があり、次の駆動があるまで前サイクルの状態を保
持する。これに対し、試験動作モードではサイクルＴ
（＜Ｔ’）の間に駆動とプリチャージの二度の遷移があ
る。
【００２３】図４は、本発明の第１の実施の形態を示す
回路図である。図４中、図２に示す回路要素と同一のも
のには同一の参照番号を付してある。図４の構成におい
て、駆動回路６０とプリチャージ回路６２は試験専用デ
ータバス線ＴＤＢ０のみを具備し、図２の構成で用いて
いた試験専用データバス線ＴＤＢ１を具備していない。
図４の構成では、データバス線ＤＢ０〜ＤＢ３が試験専
用データバス線ＴＤＢ１の機能を果たす。
【００２４】駆動回路６０はＮＭＯＳトランジスタ１
４、２０、ＰＭＯＳトランジスタ１８、ＮＡＮＤゲート
２６、ＮＯＲゲート３４、及びインバータ３２、４０を
具備して構成される。
【００２５】プリチャージ回路６２は、ＮＡＮＤゲート
４２、ＰＭＯＳトランジスタ４６、４８、５０、５２、
５４を具備する。図４の構成では、データバス線ＤＢ０
〜ＤＢ３は試験専用データバス線ＴＤＢ１の機能を果た
す。つまり、データバス線ＤＢ０〜ＤＢ３をダイナミッ
ク動作させる。このために、試験動作モードにおいてデ
ータバス線ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３をＨにプリ
チャージするのがそれぞれＰＭＯＳトランジスタ５４、
５２、５０、４８である。
【００２６】ＮＡＮＤゲート５６はデータバス線ＤＢ０
〜ＤＢ３上のデータのＮＡＮＤ演算を行う。試験専用デ
ータバス線ＴＤＢ０におけるワイヤードＯＲに相当する
もので、データを圧縮している。インバータ５８はＮＡ
ＮＤゲート５６の出力を反転して出力する。インバータ
５８の出力は試験専用データバス線ＴＤＢ１となる。
【００２７】通常動作モード時、試験モード信号ＴＳＴ
はＬで、プリチャージ信号ＰＣＧもＬである。プリチャ
ージ信号ＰＣＧがＬなので、プリチャージトランジスタ
４６、４８、５０、５２及び５４は何れもＯＦＦしてい
る。また、テストモード信号ＴＳＴがＬなので、ＮＯＲ
ゲート３４は非活性状態であり、ＮＭＯＳトランジスタ
１４はＯＦＦしている。更に、テストモード信号ＴＳＴ
がＬなので、ＮＡＮＤゲート２６は活性化状態にある。
センスアンプ２４で読み出された相補形式の読出しデー
タＲＤｔ、ＲＤｃがそれぞれＨ、ＬならばＰＭＯＳトラ
ンジスタ１８はＯＮし、ＮＭＯＳトランジスタ２０はＯ
ＦＦする。よって、対応するデータバス線（例えばＤＢ
０）はＨになる。センスアンプ２４で読み出された相補
形式の読出しデータＲＤｔ、ＲＤｃがそれぞれＬ、Ｈな
らばＰＭＯＳトランジスタ１８はＯＦＦし、ＮＭＯＳト
ランジスタ２０はＯＮする。よって、対応するデータバ
ス線（例えばＤＢ０）はＬになる。
【００２８】試験動作モード時、試験モード信号ＴＳＴ
はＬからＨに変化し、プリチャージ信号ＰＣＧもＬから
Ｈに変化する。これにより、ＮＡＮＤゲート４２の出力
はＨからＬに変化し、プリチャージトランジスタ４６、
４８、５０、５２及び５４は何れもＯＮし、データバス
線ＤＢ０〜ＤＢ３及び試験専用データバス線ＴＤＢ０は
Ｈにプリチャージされる。また、試験モード信号ＴＳＴ
がＨになると、ＮＡＮＤゲート２６は非活性化状態とな
り、ＮＯＲゲート３４は活性化状態になる。ＮＡＮＤゲ
ート２６は非活性化状態なのでＨを出力する。よって、
ＰＭＯＳトランジスタ１８はすべてＯＦＦとなる。つま
り、試験動作モード時は、ＮＭＯＳトランジスタ２０の
みが使用され、ＰＭＯＳトランジスタ１８は使用されな
い。すなわち、Ｈにプリチャージされたデータバス線Ｄ
Ｂ０〜ＤＢ３を、メモリセルから読み出されたデータが
Ｌの場合、つまり読出しデータＲＤｃがＨの場合にＬに
駆動するダイナミック動作が行われる。
【００２９】今、図示する４つのセンスアンプ２４に繋
がるメモリセルにＨを書込み、データ圧縮試験で読み出
す場合を考える。正常な場合には、いずれの読出し信号
ＲＤｃもＬなのでトランジスタ２０はＯＦＦする。つま
り、データバス線ＤＢ０〜ＤＢ３はＨにプリチャージさ
れたままである。ＮＡＮＤゲート５６はデータバス線Ｄ
Ｂ０〜ＤＢ３上のＨデータを圧縮し、Ｌを出力する。イ
ンバータ５８はこれを反転して、試験専用データバス線
ＴＤＢ１にＨを出力する。他方の読出し信号ＲＤｔはい
ずれもＬなので、ＮＯＲゲート３４の出力はＨとなり、
ＮＭＯＳトランジスタ１４はすべてＯＮする。よって、
試験専用データバス線ＴＤＢ０はＬとなる。
【００３０】仮に、いずれかの読出しデータにエラーが
あると、例えば読出しデータＲＤｃ、ＲＤｔはそれぞれ
Ｈ、Ｌとなる。読出しデータＲＤｃがＬなのでＮＭＯＳ
トランジスタ２０はＯＮし、対応するデータバス線はＨ
からＬになる。この結果、ＮＡＮＤゲート５６の出力は
ＬからＨに変化し、試験専用データバス線ＴＤＢ１はＨ
からＬになる。このように、エラーが１つでもあると、
試験専用データバス線ＴＤＢ０、ＴＤＢ１のいずれもＬ
となる。
【００３１】また、図示する４つのセンスアンプ２４に
繋がるメモリセルにＬを書込み、データ圧縮試験で読み
出す場合を考える。正常な場合には、いずれの読出し信
号ＲＤｃもＨなのでトランジスタ２０はＯＮする。つま
り、データバス線ＤＢ０〜ＤＢ３はＨからＬに変化す
る。ＮＡＮＤゲート５６はデータバス線ＤＢ０〜ＤＢ３
上のＬデータを圧縮し、Ｈを出力する。インバータ５８
はこれを反転して、試験専用データバス線ＴＤＢ１にＬ
を出力する。他方の読出し信号ＲＤｔはいずれもＬなの
で、ＮＭＯＳトランジスタ１４はすべてＯＦＦする。よ
って、試験専用データバス線ＴＤＢ０はプリチャージさ
れたＨのままとなる。
【００３２】仮に、いずれかの読出しデータにエラーが
あると、例えば読出しデータＲＤｃ、ＲＤｔはそれぞれ
Ｌ、Ｈとなる。読出しデータＲＤｃがＬなので、対応す
るＮＭＯＳトランジスタ２０はＯＦＦのままであり、対
応するデータバス線はＨのままである。この場合、ＮＡ
ＮＤゲート５６の出力はＨのままで、試験専用データバ
ス線ＴＤＢ１はＬである。他方、読出しデータＲＤｔが
Ｈなので、対応するＮＯＲゲート３４の出力はＨとな
り、ＮＭＯＳトランジスタ１４をＯＮする。この結果、
試験専用データバス線ＴＤＢ０はＨからＬに変化する。
このように、エラーが１つでもあると、試験専用データ
バス線ＴＤＢ０、ＴＤＢ１のいずれもＬとなる。
【００３３】図５は、本発明の第２の実施の形態を示す
回路図である。図５中、前述した図に示される回路要素
と同一のものには同一の参照番号を付してある。図５の
回路構成の特徴は、データバス線ＤＢ０〜ＤＢ３を駆動
するＰＭＯＳトランジスタ１８をプリチャージ用にも用
いることにある。
【００３４】図５に示す回路は、駆動兼プリチャージ回
路６４とプリチャージ回路６６とを具備する。プリチャ
ージ回路６６は、試験専用データバス線ＴＤＢ０のプリ
チャージを行うもので、前述のＮＡＮＤゲート４２とＰ
ＭＯＳトランジスタ４６とを有する。
【００３５】駆動兼プリチャージ回路６４は、ＰＭＯＳ
トランジスタ１８をプリチャージ用としても用いるため
に、ＮＡＮＤゲート２６の入力に設けられたＯＲゲート
６８、７０を有する。ＯＲゲート６８は、読出しデータ
ＲＤｔと試験モード信号ＴＳＴのＯＲをとる。ＯＲゲー
ト７０は、プリチャージ信号ＰＣＧと試験モード信号Ｔ
ＳＴのＯＲをとる。
【００３６】通常動作モード時は、試験モード信号ＴＳ
Ｔとプリチャージ信号ＰＣＧはいずれもＬである。試験
モード信号ＴＳＴのＬはインバータ４０で反転され、Ｏ
Ｒゲート７０に与えられるので、ＯＲゲートはＨを出力
する。よって、ＮＡＮＤゲート２６は活性化状態とな
る。読出しデータＲＤｔがＨならばＮＡＮＤゲート２６
の出力はＬとなり、対応するＰＭＯＳトランジスタ１８
はＯＮする。読出しデータＲＤｔがＬならばＮＡＮＤゲ
ート２６の出力はＨとなり、対応するＰＭＯＳトランジ
スタ１８はＯＦＦする。
【００３７】これに対し、試験動作モード時、試験モー
ド信号ＴＳＴをＬからＨに設定する。次に、プリチャー
ジ信号ＰＣＧをＬからＨに設定する。これによりＮＡＮ
Ｄゲート２６の出力はＬになり、すべてのＰＭＯＳトラ
ンジスタ１８がＯＮしてデータバス線ＤＢ０〜ＤＢ３を
Ｈにプリチャージする。
【００３８】このように、ＰＭＯＳトランジスタ１８は
駆動トランジスタのみならず、プリチャージトランジス
タとしても機能するので、プリチャージ回路６６は試験
専用データバス線ＴＤＢ０のみをプリチャージする構成
である。
【００３９】上記プリチャージ動作以外の回路動作は、
図４を参照して説明した動作と実質的に同じなので、こ
こでは繰り返して説明しない。
【００４０】図６は、図４や図５の回路構成を具備する
半導体記憶装置の全体構成示すブロック図である。図示
する半導体記憶装置は、アドレス端子１７１、コマンド
入力端子１７２〜１７４、データ入出力端子１７５、端
子１７１〜１７４にそれぞれ接続された入力バッファ１
７６〜１７９、リフレッシュ動作を制御するリフレッシ
ュ制御回路１８０、入力バッファ／出力バッファ１８
１、アドレスレジスタ１８２、制御回路１８３、データ
制御回路１８４、コア回路１８５及びライトアンプ／セ
ンスバッファ１８６を有する。アドレス端子１７１及び
入力バッファ１７６を介して外部アドレスを受け取り、
ロー系及びコラム系のデコードされたアドレスをコア回
路１８５に出力する。チップイネーブル／ＣＥ、ライト
イネーブル信号／ＷＥ、出力イネーブル信号／ＯＥはそ
れぞれ入力バッファ１７７、１７８、１７９を介して制
御回路１８３に与えられる。データ入出力回路１８４
は、制御回路１８３の制御のもとでデータの入出力を制
御する。図４や図５の回路構成は、コア回路１８５中に
複数個、マトリクス状に配置されている。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
信号線を複数の動作モードで駆動することとしたため、
信号線を駆動するための回路構成を小規模化してチップ
面積の削減を図ることができる。
【図面の簡単な説明】
【図１】信号線のスタティック動作とダイナミック動作
を説明するための図である。
【図２】従来の半導体記憶装置の構成例を示す回路図で
ある。
【図３】本発明の原理を説明するための図である。
【図４】本発明の第１の実施の形態を示す回路図であ
る。
【図５】本発明の第２の実施の形態を示す回路図であ
る。
【図６】図４又は図５の回路構成を具備する半導体記憶
装置の一構成例を示すブロック図である。
【符号の説明】
１０、６０ 駆動回路 １２、６２、６６ プリチャージ回路 ２２ メモリセルアレイ ２４ センスアンプ ６４ 駆動兼プリチャージ回路 ＤＢ０〜ＤＢ３ データバス線 ＴＤＢ０、ＴＤＢ１ 試験専用データバス線
フロントページの続き (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 白武 慎一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 2G032 AA07 AB01 AK11 AK14 AL05 5B024 AA07 BA29 CA07 CA27 EA04 5L106 AA01 DD11 GG01

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 信号を伝達するための信号線を有する半
    導体装置において、 前記信号線を複数の動作モードで駆動し、 該複数の動作モードは、前記信号線をプリチャージする
    ダイナミック動作モードと、前記信号線をプリチャージ
    しないスタティック動作モードとを含むことを特徴とす
    る請求項１記載の半導体装置。
  2. 【請求項２】 信号を伝達するための信号線と、 前記信号線をプリチャージする第１の動作モードでは、
    前記信号線をプリチャージしてから伝達すべき信号のレ
    ベルに応じて前記信号線を駆動し、前記信号線をプリチ
    ャージしない第２の動作モードでは、伝達すべき信号の
    レベルに応じて前記信号線を駆動する駆動回路とを有す
    ることを特徴とする半導体装置。
  3. 【請求項３】 信号を伝達するための信号線と、 該信号線をハイレベル（Ｈ）及びローレベル（Ｌ）にそ
    れぞれ駆動する第１及び第２のトランジスタと、 前記信号線をプリチャージする第１の動作モード、プリ
    チャージしない第２の動作モード、及び前記信号線を介
    して伝達すべき信号のレベルに応じて、前記第１及び第
    ２のトランジスタを制御して前記信号線を駆動する駆動
    回路とを有することを特徴とする半導体装置。
  4. 【請求項４】 信号を伝達するための信号線と、 該信号線をハイレベル（Ｈ）及びローレベル（Ｌ）にそ
    れぞれ駆動する第１及び第２のトランジスタと、 第１の動作モードにおいては、予めＨ又はＬにプリチャ
    ージされた信号線を、伝達信号がＬ又はＨの時に第２又
    は第１のトランジスタを用いてＬ又はＨにそれぞれ駆動
    し、第２の動作モードにおいては、伝達信号がＨかＬか
    に応じて、前記信号線を第１のトランジスタを用いて
    Ｈ、第２のトランジスタを用いてＬに駆動する駆動回路
    とを有することを特徴とする半導体装置。
  5. 【請求項５】 前記半導体装置は更に、第１の動作モー
    ドにおいて第１及び第２のトランジスタがオフ状態にあ
    る時に前記信号線をプリチャージする第３のトランジス
    タを有することを特徴とする請求項４記載の半導体装
    置。
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