JPH11312970A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低い条件で高速動作し、かつ、動
作時の設定論理値を保持しつつ待機時の消費電流を低減
可能な半導体装置を提供する。 【解決手段】 ＣＭＯＳ回路１５６の電源ノードＮ２に
トランジスタ１５４とＰｃｈ回路１５２とを接続し、Ｃ
ＭＯＳ回路１５６の接地ノードＮ４にトランジスタ１６
０とＮｃｈ回路１５８とを接続する。動作時はトランジ
スタ１５４、１６０が導通状態となりＣＭＯＳ回路１５
６は高速動作する。待機時は直前の状態に応じてＮｃｈ
回路１５８またはＰｃｈ回路１５２が非導通状態とな
る。Ｎｃｈ回路１５８、Ｐｃｈ回路１５２は、ＣＭＯＳ
回路１５６よりしきい値が大きいトランジスタで構成さ
れており、待機時のサブスレッショルド電流が低減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、ＣＭＯＳ回路を含む半導体装置に
関する。

【０００２】

【従来の技術】トランジスタの微細化とともにトランジ
スタ耐圧が低下するので、必然的に動作電圧を下げる必
要がある。また、携帯機器では電池駆動が前提である
が、電池駆動では低電圧、低電力動作が不可欠である。

【０００３】一般に動作電圧を下げると動作速度は遅く
なってしまうため、動作速度を損なわずに低電圧動作を
実現するためには、ＭＯＳトランジスタのしきい値電圧
を下げなければならない。しかしこのしきい値電圧を下
げすぎると、トランジスタを十分カットオフできなくな
り、トランジスタがＯＦＦ状態のときにも無視できない
サブスレッショルド電流が流れるようになる。このため
従来のＣＭＯＳ回路の最大の特徴である低電力特性が失
われてしまう。

【０００４】図２０は、従来の半導体装置におけるイン
バータ５００の構成を示す回路図である。

【０００５】図２０を参照して、ゲートに入力信号ＩＮ
を受け、ソースが電源電位Ｖｄｄに結合されたＰチャネ
ルＭＯＳトランジスタ５０１と、ゲートに入力信号ＩＮ
を受け、ソースが接地電位にＶｓｓに結合されドレイン
がＰチャネルＭＯＳトランジスタ５０１のドレインに接
続されたＮチャネルＭＯＳトランジスタ５０２とを含
む。

【０００６】ＮチャネルＭＯＳトランジスタ５０２のド
レインの電位は出力信号ＯＵＴを与える。ＮチャネルＭ
ＯＳトランジスタ５０２のしきい値電圧をＶｔとする
と、トランジスタの動作速度はほぼＶｄｄ−Ｖｔに反比
例するので、速度低下を抑えるためには電源電位Ｖｄｄ
の低下に見合ってしきい値電圧Ｖｔも低くしなければな
らない。

【０００７】しかし、しきい値電圧Ｖｔを低くしすぎる
と入力信号ＩＮとして電位０Ｖを与えたときにもＮチャ
ネルＭＯＳトランジスタ５０２には無視できないサブス
レッショルド電流ＩＬが流れるようになる。

【０００８】図２１は、ＮチャネルＭＯＳトランジスタ
のゲートソース間電圧ＶＧＳとドレイン電流ＩＤＳとの
関係を示す図である。

【０００９】この図ではゲートソース間電圧ＶＧＳがし
きい値電圧Ｖｔ付近においてゲートソース間電圧ＶＧＳ
が変化したときのドレイン電流の変化を示し、ドレイン
電流を縦軸として対数プロットしたものである。

【００１０】図２１を参照して、グラフ５０４において
一定の電流Ｉ０がトランジスタに流れる場合のゲートソ
ース間電圧の値をしきい値Ｖｔとする。低い電源電圧で
も使用可能なようにしきい値Ｖｔに代えてより低いしき
い値であるしきい値Ｖｔ２を有するＮチャネルＭＯＳト
ランジスタを使用する場合を考える。このＮチャネルＭ
ＯＳトランジスタのドレイン電流とゲートソース間電圧
の関係はグラフ５０６で表わされる。ゲートソース間電
圧ＶＧＳが０のときにおけるグラフ５０４とグラフ５０
６のドレイン電流の値を比較すると、ドレイン電流ＩＤ
Ｓの値はＩＬからＩＬ２へと上昇してしまう。このた
め、高集積化および電源電圧の低電圧化とともにサブス
レッショルド電流は無視できなくなり、電池駆動の携帯
機器では待機電流の増加が致命的な問題となる。

【００１１】図２２は、従来において提案されているソ
ース電圧を切換えてサブスレッショルド電流を低減する
インバータ５１０を示す回路図である。

【００１２】図２２を参照して、インバータ５１０は、
電源ノードに電源電位Ｖｄｄが結合され、接地ノードが
ノードＮ１００に接続され入力信号ＩＮを受けて出力信
号ＯＵＴを出力するインバータ５１１と、ゲートに制御
信号ＳＣを受けてドレインがノードＮ１００に接続され
ソースが接地電位Ｖｓｓに結合されたＮチャネルＭＯＳ
トランジスタ５１６とを含む。

【００１３】インバータ５１１は、ゲートに入力信号Ｉ
Ｎを受けソースが電源ノードに接続されドレインが出力
ノードに接続されたＰチャネルＭＯＳトランジスタ５１
２と、ゲートに入力信号ＩＮを受け、ソースがノードＮ
１００に接続されドレインが出力ノードに接続されたＮ
チャネルＭＯＳトランジスタ５１４とを含む。

【００１４】図２３は、トランジスタの種類を説明する
ための図である。図２３（ａ）はしきい値の高いＶｔト
ランジスタの記号を説明するための図であり、図２３
（ｂ）は低Ｖｔトランジスタの記号を説明するための図
である。

【００１５】図２３を参照して、本明細書においては
（ａ）に示すトランジスタ５１８の記号はしきい値の高
いトランジスタを表わし、（ｂ）に示すトランジスタ５
２０の記号はしきい値の低いトランジスタを表わすもの
とする。

【００１６】再び図２２を参照して、この回路は通常動
作時には制御信号ＳＣによってＮチャネルＭＯＳトラン
ジスタ５１６を導通状態としノードＮ１００の電位ＶＮ
を接地電位としインバータ５１１に通常の論理動作を行
なわせる。

【００１７】入力信号ＩＮによって与えられる電位がＬ
（ロー）レベルの場合はＰチャネルＭＯＳトランジスタ
５１２は導通しＮチャネルＭＯＳトランジスタ５１４は
非導通となり出力信号ＯＵＴの出力電位はＨ（ハイ）レ
ベルとなる。この場合には非導通状態であるＮチャネル
ＭＯＳトランジスタ５１４にサブスレッショルド電流が
流れ電源電位Ｖｄｄが与えられている電源ノードから接
地電位Ｖｓｓが与えられている接地ノードにサブスレッ
ショルド電流による電流が流れる。

【００１８】一方、入力信号ＩＮの入力レベルがＨ（ハ
イ）のときはＰチャネルＭＯＳトランジスタ５１２は非
導通状態となりＮチャネルＭＯＳトランジスタ５１４は
導通状態となり、出力信号ＯＵＴのレベルはＬレベルと
なる。この場合は非導通状態であるＰチャネルＭＯＳト
ランジスタ５１２にサブスレッショルド電流が流れ、電
源ノードから接地ノードへとサブスレッショルド電流が
流れてしまう。このように通常の動作状態においてはサ
ブスレッショルド電流による電流消費は避けられない。

【００１９】しかし、入力論理が予め固定されているこ
とがわかっている期間中、たとえばチップが待機状態に
ある期間においてはこの回路を用いるとサブスレッショ
ルド電流による電力消費は低減できる。

【００２０】この回路が入力信号ＩＮがＬレベルのとき
に待機状態となるとすると、ＰチャネルＭＯＳトランジ
スタ５１２が導通しＮチャネルＭＯＳトランジスタ５１
４が非導通状態となる。このとき出力信号ＯＵＴのレベ
ルはＨレベルである。

【００２１】この状態で動作状態から待機状態に制御を
切換えるため制御信号ＳＣのレベルをＨレベルからＬレ
ベルへと切換えると、ＮチャネルＭＯＳトランジスタ５
１６は非導通状態となる。ここで、ＮチャネルＭＯＳト
ランジスタ５１６のしきい値はＮチャネルＭＯＳトラン
ジスタ５１４のしきい値よりも絶対値が大きい値である
ため、ＮチャネルＭＯＳトランジスタ５１６によって流
れるサブスレッショルド電流はＮチャネルＭＯＳトラン
ジスタ５１４に流れるサブスレッショルド電流よりも問
題にならないほど小さい値になる。

【００２２】したがって電源ノードから接地ノードに流
れる電流はＮチャネルＭＯＳトランジスタ５１６のサブ
スレッショルド電流によって決まるため、待機状態にお
けるサブスレッショルド電流による電力消費を低減する
ことができる。

【００２３】ＮチャネルＭＯＳトランジスタ５１６のし
きい値が高くてもＮチャネルＭＯＳトランジスタ５１６
が導通状態にあるときはインバータ５１１の動作速度に
は影響が生じない。また動作状態から待機状態への切換
速度は、インバータ５１１の動作速度ほどはスピードが
要求されないため、ＮチャネルＭＯＳトランジスタ５１
６のしきい値が高く若干動作速度が遅くとも問題にはな
らない。

【００２４】以上説明したように入力信号ＩＮがＬレベ
ルの場合は制御信号ＳＣを制御することによりこの回路
を待機状態とし出力信号ＯＵＴの出力電位をスタティッ
クに保持しつつ待機させることができるのである。ま
た、入力信号ＩＮがＨレベルの場合は、逆にしきい値の
高いＰチャネルＭＯＳトランジスタをインバータ５１１
の電源ノード側に挿入することにより同様の効果が得ら
れる。

【００２５】図２４は、図２２のインバータを直列接続
して使用する回路５３０の構成を示す回路図である。

【００２６】図２４を参照して、この回路５３０は、入
力信号ＩＮを受けて出力を反転しノードＮ１０６に出力
するインバータ５３６と、ノードＮ１０６の電位を受け
て反転し出力をノードＮ１０８に出力するインバータ５
３８と、ノードＮ１０８の電位を受けて反転しノードＮ
１１０に出力するインバータ５４０と、ノードＮ１１０
の電位を受けて反転し出力信号ＯＵＴを出力するインバ
ータ５４２とを含む。この回路例はさらに、制御信号Ｚ
ＳＣをゲートに受け、ソースが電源電位Ｖｄｄと結合さ
れドレインがノードＮ１０２に接続されたＰチャネルＭ
ＯＳトランジスタ５３２と、制御信号ＳＣをゲートに受
け、ソースが接地電位Ｖｓｓに結合されドレインがノー
ドＮ１０４に接続されたＮチャネルＭＯＳトランジスタ
５３４とを含む。

【００２７】インバータ５３６の電源ノードおよびイン
バータ５４０の電源ノードは電源電位Ｖｄｄに結合され
る。インバータ５３８の電源ノードおよびインバータ５
４２の電源ノードはノードＮ１０２に接続される。イン
バータ５３６の接地ノードおよびインバータ５４０の接
地ノードはノードＮ１０４に接続される。インバータ５
３８の接地ノードおよびインバータ５４２の接地ノード
は接地電位Ｖｓｓに結合される。

【００２８】ＰチャネルＭＯＳトランジスタ５３２はイ
ンバータ５３６〜５４２に含まれるＰチャネルＭＯＳト
ランジスタのしきい値より絶対値の大きいしきい値を有
する。またＮチャネルＭＯＳトランジスタ５３４は、イ
ンバータ５３６〜５４２に含まれるＮチャネルＭＯＳト
ランジスタのしきい値より絶対値の大きいしきい値を有
する。

【００２９】インバータ５３６〜５４２の構成は図２２
に示したインバータ５１０と同様であるので説明は繰返
さない。

【００３０】次に、回路５３０の動作について説明す
る。まず、通常動作状態では制御信号ＺＳＣとしてＬレ
ベルが与えられ、ノードＮ１０２の電位ＶＰは電源電位
Ｖｄｄとなる。また、制御信号ＳＣとしてＨレベルが与
えられ、ノードＮ１０４の電位ＶＮは接地電位となる。
この状態において入力信号ＩＮをＨ／Ｌレベルに適宜切
換えて論理動作が行なわれる。

【００３１】次に待機状態の場合は、制御信号ＺＳＣを
Ｈレベルとし、ノードＮ１０２を電源ノードから切離
す。また、制御信号ＳＣをＬレベルとし、ノードＮ１０
４を接地ノードから切離す。入力信号ＩＮがＨレベルの
ときに、上記の制御をすることによりノードＮ１０６お
よびノードＮ１１０の電位は電源電位Ｖｄｄに保持さ
れ、ノードＮ１０８および出力信号ＯＵＴの電位は接地
電位Ｖｓｓに保持される。

【００３２】このようにサブスレッショルド電流を低減
することができるが、このためには回路の待機状態にお
ける保持する論理値に応じてインバータの電源ノード側
にしきい値の高いＰチャネルＭＯＳトランジスタを設け
るか、接地ノード側にしきい値の高いＮチャネルＭＯＳ
トランジスタを用いるかを決定しておく必要がある。

【００３３】

【発明が解決しようとする課題】従来の技術では、図２
４に示した回路５３０のように、回路の待機状態に応じ
た回路構成にする必要があった。しかし、このような回
路構成では待機状態における信号を伝達するノードの保
持する論理値が一義的に決まらないような用途ではその
論理値をスタティックに保持することができないという
問題点があった。

【００３４】たとえば、回路５３０において入力信号Ｉ
ＮがＨレベルのときに待機状態とすると、ノードＮ１０
６はハイインピーダンス状態となり、時間の経過ととも
にノードＮ１０６の電位は不定となってしまう。

【００３５】また回路設計段階においても待機状態を考
慮しつつ論理ゲートの電源ノード側もしくは接地ノード
側のいずれかにサブスレッショルド電流低減用のしきい
値の高いトランジスタを配置するという設計工数をかけ
る必要があるという問題点があった。

【００３６】この発明の目的は、待機状態における信号
伝達ノードの論理保持状態を考慮することなくサブスレ
ッショルド電流を低減することが可能な半導体装置を提
供することである。

【００３７】

【課題を解決するための手段】請求項１記載の半導体装
置は、第１の電源電位をうける第１の電源ノードと、第
１の電源電位より低い第２の電源電位を受ける第２の電
源ノードと、動作モード時は第１の入力信号の変化と第
２の入力信号の変化とに応じて所定の論理演算結果を第
１の出力ノードに出力し、待機モード時は第１の入力信
号の入力値と第２の入力信号の入力値とに対応する第１
の出力ノードの出力状態を保持する第１の論理回路とを
備え、第１の論理回路は、第１の内部ノードと第２の内
部ノードから電流供給を受け、第１の入力信号と第２の
入力信号に応じて所定の論理演算結果を第１の出力ノー
ドに出力する第１の論理演算部とを含み、第１の論理演
算部は、第１の内部ノードと第１の出力ノードとの間に
接続され第１の信号に応じて接続状態または非接続状態
となる第１の回路と、第２の内部ノードと第１の出力ノ
ードとの間に接続され第２の信号に応じて接続状態また
は非接続状態となる第２の回路とを有し、第１の回路が
導通時および動作モード時に導通し第１の電源ノードと
第１の内部ノードとを接続する第１の接続手段と、第２
の回路が導通時および動作モード時に導通し第２の電源
ノードと第２の内部ノードとを接続する第２の接続手段
とをさらに含み、第１の接続手段は、第１の回路より非
接続状態におけるリーク電流値が小さく、第２の接続手
段は、第２の回路より非接続状態におけるリーク電流値
が小さい。

【００３８】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１の接続手段は、動
作モード時には第１の電源ノードと第１の内部ノードと
を接続し、待機モード時には非導通状態となる第１のス
イッチング手段と、第１のスイッチング手段と並列に接
続され、第１の入力信号を受ける第２のスイッチング手
段とを含み、第２の接続手段は、動作モード時には第２
の電源ノードと第２の内部ノードとを接続し、待機モー
ド時には非導通状態となる第３のスイッチング手段と、
第３のスイッチング手段と並列に接続され、第２の入力
信号を受ける第４のスイッチング手段とを含み、第１の
回路は、第１の内部ノードと第１の出力ノードとを導通
する経路上に配置され、第１の入力信号に応じて導通す
る第１のＰチャネルＭＯＳトランジスタを有し、第２の
スイッチング手段は、第１の電源ノードと第１の内部ノ
ードとを導通する経路上に配置され、第１の入力信号に
応じて導通する、第１のＰチャネルＭＯＳトランジスタ
よりもしきい値の絶対値が大きい第２のＰチャネルＭＯ
Ｓトランジスタを有し、第２の回路は、第２の内部ノー
ドと第１の出力ノードとを導通する経路上に配置され、
第２の入力信号に応じて導通する第１のＮチャネルＭＯ
Ｓトランジスタを有し、第４のスイッチング手段は、第
２の電源ノードと第２の内部ノードとを導通する経路上
に配置され、第２の入力信号に応じて導通する、第１の
ＮチャネルＭＯＳトランジスタよりもしきい値の絶対値
が大きい第２のＮチャネルＭＯＳトランジスタを有す
る。

【００３９】請求項３記載の半導体装置は、請求項２記
載の半導体装置の構成において、第２の入力信号は、第
１の入力信号と等しい信号が与えられ、第１の論理演算
部は論理反転回路（インバータ）である。

【００４０】請求項４記載の半導体装置は、請求項３記
載の半導体装置の構成に加えて、第１のＰチャネルＭＯ
Ｓトランジスタは、第１の入力信号をゲートに受け、ド
レインとソースとがそれぞれ第１の出力ノードと第１の
内部ノードとに接続され、第２のＰチャネルＭＯＳトラ
ンジスタは、第１の入力信号をゲートに受け、ドレイン
とソースとがそれぞれ第１の内部ノードと第１の電源ノ
ードに接続され、第１のＮチャネルＭＯＳトランジスタ
は、第２の入力信号をゲートに受け、ドレインとソース
とがそれぞれ第１の出力ノードと第２の内部ノードとに
接続され、第２のＮチャネルＭＯＳトランジスタは、第
２の入力信号をゲートに受け、ドレインとソースとがそ
れぞれ第２の内部ノードと第２の電源ノードとに接続さ
れる。

【００４１】請求項５記載の半導体装置は、請求項２記
載の半導体装置の構成において、第２の入力信号は、第
１の入力信号と等しい信号が与えられ、第１の論理演算
部は第３の入力信号をさらにうける否定積回路（ＮＡＮ
Ｄ）である。

【００４２】請求項６記載の半導体装置は、請求項５記
載の半導体装置の構成に加えて、第１の回路は、しきい
値電圧の絶対値が第１のＰチャネルＭＯＳトランジスタ
と等しい、第３のＰチャネルＭＯＳトランジスタをさら
に含み、第１のＰチャネルＭＯＳトランジスタと第３の
ＰチャネルＭＯＳトランジスタとは、第１の入力信号と
第３の入力信号とをそれぞれゲートに受け、第１の出力
ノードと第１の内部ノードとの間に並列に接続され、第
２のスイッチング手段は、しきい値電圧の絶対値が第１
のＰチャネルＭＯＳトランジスタより大きい、第４のＰ
チャネルＭＯＳトランジスタをさらに含み、第２のＰチ
ャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳト
ランジスタとは、第１の入力信号と第３の入力信号とを
それぞれゲートに受け、第１の内部ノードと第１の電源
ノードとの間に並列に接続され、第２の回路は、しきい
値電圧の絶対値が第１のＮチャネルＭＯＳトランジスタ
と等しい、第３のＮチャネルＭＯＳトランジスタをさら
に含み、第１のＮチャネルＭＯＳトランジスタと第３の
ＮチャネルＭＯＳトランジスタとは、第２の入力信号と
第３の入力信号とをそれぞれゲートに受け、第１の出力
ノードと第２の内部ノードとの間に直列接続され、第４
のスイッチング手段は、しきい値電圧の絶対値が第１の
ＮチャネルＭＯＳトランジスタより大きい、第４のＮチ
ャネルＭＯＳトランジスタをさらに含み、第２のＮチャ
ネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトラ
ンジスタは、第２の入力信号と第３の入力信号とをそれ
ぞれゲートに受け、第２の内部ノードと第２の電源ノー
ドとの間に直列接続される。

【００４３】請求項７記載の半導体装置は、請求項２記
載の半導体装置の構成において、第２の入力信号は、第
１の入力信号と等しい信号が与えられ、第１の論理演算
部は第３の入力信号をさらにうける否定和回路（ＮＯ
Ｒ）である。

【００４４】請求項８記載の半導体装置は、請求項７記
載の半導体装置の構成に加えて、第２の回路は、しきい
値電圧の絶対値が第１のＮチャネルＭＯＳトランジスタ
と等しい、第３のＮチャネルＭＯＳトランジスタをさら
に含み、第１のＮチャネルＭＯＳトランジスタと第３の
ＮチャネルＭＯＳトランジスタとは、第２の入力信号と
第３の入力信号とをそれぞれゲートに受け、第１の出力
ノードと第２の内部ノードとの間に並列に接続され、第
４のスイッチング手段は、しきい値電圧の絶対値が第１
のＮチャネルＭＯＳトランジスタより大きい、第４のＮ
チャネルＭＯＳトランジスタをさらに含み、第２のＮチ
ャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳト
ランジスタとは、第２の入力信号と第３の入力信号とを
それぞれゲートに受け、第２の内部ノードと第２の電源
ノードとの間に並列に接続され、第１の回路は、しきい
値電圧の絶対値が第１のＰチャネルＭＯＳトランジスタ
と等しい、第３のＰチャネルＭＯＳトランジスタをさら
に含み、第１のＰチャネルＭＯＳトランジスタと第３の
ＰチャネルＭＯＳトランジスタとは、第１の入力信号と
第３の入力信号とをそれぞれゲートに受け、第１の出力
ノードと第１の内部ノードとの間に直列接続され、第２
のスイッチング手段は、しきい値電圧の絶対値が第１の
ＰチャネルＭＯＳトランジスタより大きい、第４のＰチ
ャネルＭＯＳトランジスタをさらに含み、第２のＰチャ
ネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトラ
ンジスタとは、第１の入力信号と第３の入力信号とをそ
れぞれゲートに受け、第１の内部ノードと第１の電源ノ
ードとの間に直列接続される。

【００４５】請求項９記載の半導体装置は、請求項２記
載の半導体装置の構成において、第２の入力信号は、第
１の入力信号と等しい信号が与えられ、第１の論理演算
部は第１の制御信号と第１の制御信号と相補な信号であ
る第２の制御信号とをさらにうけるクロックドインバー
タである。請求項１０記載の半導体装置は、請求項９記
載の半導体装置の構成に加えて、第１の回路は、しきい
値電圧の絶対値が第１のＰチャネルＭＯＳトランジスタ
と等しい、第３のＰチャネルＭＯＳトランジスタをさら
に含み、第１のＰチャネルＭＯＳトランジスタと第３の
ＰチャネルＭＯＳトランジスタとは、第１の入力信号と
第１の制御信号とをそれぞれゲートに受け、第１の出力
ノードと第１の内部ノードとの間に直列接続され、第２
のスイッチング手段は、しきい値電圧の絶対値が第１の
ＰチャネルＭＯＳトランジスタより大きい、第４のＰチ
ャネルＭＯＳトランジスタをさらに含み、第２のＰチャ
ネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトラ
ンジスタとは、第１の入力信号と第１の制御信号とをそ
れぞれゲートに受け、第１の内部ノードと第１の電源ノ
ードとの間に直列接続され、第２の回路は、しきい値電
圧の絶対値が第１のＮチャネルＭＯＳトランジスタと等
しい、第３のＮチャネルＭＯＳトランジスタをさらに含
み、第１のＰチャネルＭＯＳトランジスタと第３のＰチ
ャネルＭＯＳトランジスタとは、第２の入力信号と第２
の制御信号とをそれぞれゲートに受け、第１の出力ノー
ドと第２の内部ノードとの間に直列接続され、第４のス
イッチング手段は、しきい値電圧の絶対値が第１のＮチ
ャネルＭＯＳトランジスタより大きい、第４のＮチャネ
ルＭＯＳトランジスタをさらに含み、第２のＮチャネル
ＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジ
スタとは、第１の入力信号と第２の制御信号とをそれぞ
れゲートに受け、第２の内部ノードと第１の電源ノード
との間に直列接続される。

【００４６】請求項１１記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、動作モード時は第３
の入力信号の変化に応じて所定の論理演算結果を第２の
出力ノードに出力し、待機モード時は第３の入力信号の
入力値に対応する第２の出力ノードの出力状態を保持す
る第２の論理回路をさらに備え、第２の論理回路は、第
３の内部ノードと第４の内部ノードから電流供給を受
け、第３の入力信号に応じて所定の論理演算結果を第２
の出力ノードに出力する第２の論理演算部を含み、第２
の論理演算部は、第３の内部ノードと第２の出力ノード
との間に接続され第３の入力信号に応じて接続状態また
は非接続状態となる第３の回路と、第４の内部ノードと
第２の出力ノードとの間に接続され第３の入力信号に応
じて接続状態または非接続状態となる第４の回路とを有
し、第３の回路が導通時および動作モード時に導通し第
１の電源ノードと第３の内部ノードとを接続する第３の
接続手段と、第４の回路が導通時および動作モード時に
導通し第２の電源ノードと第４の内部ノードとを接続す
る第４の接続手段とをさらに含み、第３の接続手段は、
第３の回路より非接続状態におけるリーク電流値が小さ
く、第４の接続手段は、第４の回路より非接続状態にお
けるリーク電流値が小さく、第１の入力信号と第２の入
力信号とは共に第２の出力ノードの電位に応じた信号で
あり、第３の入力信号は第１の出力ノードの電位に応じ
た信号である。

【００４７】請求項１２記載の半導体装置は、請求項１
１記載の半導体装置の構成に加えて、第１の接続手段
は、動作モード時には第１の電源ノードと第１の内部ノ
ードとを接続し、待機モード時には非導通状態となる第
１のスイッチング手段と、第１のスイッチング手段と並
列に接続され、第１の入力信号を受ける第２のスイッチ
ング手段とを含み、第２の接続手段は、動作モード時に
は第２の電源ノードと第２の内部ノードとを接続し、待
機モード時には非導通状態となる第３のスイッチング手
段と、第３のスイッチング手段と並列に接続され、第２
の入力信号を受ける第４のスイッチング手段とを含み、
第１の回路は、第１の内部ノードと第１の出力ノードと
を導通する経路上に配置され、第１の入力信号に応じて
導通する第１のＰチャネルＭＯＳトランジスタを有し、
第２のスイッチング手段は、第１の電源ノードと第１の
内部ノードとを導通する経路上に配置され、第１の入力
信号に応じて導通する、第１のＰチャネルＭＯＳトラン
ジスタよりもしきい値の絶対値が大きい第２のＰチャネ
ルＭＯＳトランジスタを有し、第２の回路は、第２の内
部ノードと第１の出力ノードとを導通する経路上に配置
され、第２の入力信号に応じて導通する第１のＮチャネ
ルＭＯＳトランジスタを有し、第４のスイッチング手段
は、第２の電源ノードと第２の内部ノードとを導通する
経路上に配置され、第２の入力信号に応じて導通する、
第１のＮチャネルＭＯＳトランジスタよりもしきい値の
絶対値が大きい第２のＮチャネルＭＯＳトランジスタを
有し、第３の接続手段は、動作モード時には第１の電源
ノードと第３の内部ノードとを接続し、待機モード時に
は非導通状態となる第５のスイッチング手段と、第５の
スイッチング手段と並列に接続され、第３の入力信号を
受ける第６のスイッチング手段とを含み、第４の接続手
段は、動作モード時には第２の電源ノードと第４の内部
ノードとを接続し、待機モード時には非導通状態となる
第７のスイッチング手段と、第７のスイッチング手段と
並列に接続され、第３の入力信号を受ける第８のスイッ
チング手段とを含み、第３の回路は、第３の内部ノード
と第２の出力ノードとを導通する経路上に配置され、第
３の入力信号に応じて導通する、第１のＰチャネルＭＯ
Ｓトランジスタとしきい値の絶対値が等しい、第３のＰ
チャネルＭＯＳトランジスタを有し、第６のスイッチン
グ手段は、第１の電源ノードと第３の内部ノードとを導
通する経路上に配置され、第３の入力信号に応じて導通
する、第１のＰチャネルＭＯＳトランジスタよりもしき
い値の絶対値が大きい第４のＰチャネルＭＯＳトランジ
スタを有し、第４の回路は、第４の内部ノードと第２の
出力ノードとを導通する経路上に配置され、第３の入力
信号に応じて導通する、第１のＮチャネルＭＯＳトラン
ジスタとしきい値の絶対値が等しい、第３のＮチャネル
ＭＯＳトランジスタを有し、第８のスイッチング手段
は、第２の電源ノードと第４の内部ノードとを導通する
経路上に配置され、第３の入力信号に応じて導通する、
第１のＮチャネルＭＯＳトランジスタよりもしきい値の
絶対値が大きい第４のＮチャネルＭＯＳトランジスタを
有する。

【００４８】請求項１３記載の半導体装置は、請求項１
２記載の半導体装置の構成に加えて、第１の論理演算部
は第４の入力信号をさらに受ける否定積回路（ＮＡＮ
Ｄ）であり、第２の論理演算部は第５の入力信号をさら
に受ける否定積回路（ＮＡＮＤ）である。

【００４９】請求項１４記載の半導体装置は、請求項１
２記載の半導体装置の構成に加えて、第１の論理演算部
は第４の入力信号をさらに受ける否定和回路（ＮＯＲ）
であり、第２の論理演算部は第５の入力信号をさらに受
ける否定和回路（ＮＯＲ）である。

【００５０】請求項１５記載の半導体装置は、請求項２
記載の半導体装置の構成に加えて、第１のスイッチング
手段は、第１の電源ノードと第１の内部ノードとの間に
接続され、前記動作モード時に導通し、前記待機モード
時には非導通状態となる、第１のＰチャネルＭＯＳトラ
ンジスタよりもしきい値の絶対値が大きい第３のＰチャ
ネルＭＯＳトランジスタを含み、第３のスイッチング手
段は、第２の電源ノードと第２の内部ノードとの間に接
続され、前記動作モード時に導通し、前記待機モード時
には非導通状態となる、第１のＮチャネルＭＯＳトラン
ジスタよりもしきい値の絶対値が大きい第３のＮチャネ
ルＭＯＳトランジスタを含む。

【００５１】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。

【００５２】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。

【００５３】図１は、本発明の実施の形態１の半導体装
置１の主要部構成を機能的に示すブロック図である。図
１においては、半導体装置の例として×８ビット構成ク
ロック信号に同期して動作する同期型ダイナミックラン
ダムアクセスメモリ（以下、ＳＤＲＡＭと呼ぶ。）の１
ビットの入出力データに関連する機能的部分の構成が示
される。

【００５４】データ入出力端子ＤＱｉに関連するメモリ
セルアレイ部分は、バンクＡを構成するメモリセルアレ
イ７１ａと、バンクＢを構成するメモリセルアレイ７１
ｂを含む。

【００５５】バンクＡは、アドレス信号に応じて選択さ
れるメモリセルアレイバンクＡ０とメモリセルアレイバ
ンクＡ１とに分割され、メモリセルアレイバンクＢは、
メモリセルアレイバンクＢ０およびＢに分割されてい
る。

【００５６】メモリセルアレイバンクＡ０およびＡ１に
対しては、それぞれ、アドレス信号Ａ０〜Ａｊをデコー
ドしてメモリセルアレイ７１ａの対応する行を選択する
複数のロウデコーダを含むＸデコーダ群５２ａと、列ア
ドレス信号Ｙ１〜Ｙｋをデコードしてメモリセルアレイ
７１ａの対応する列を選択する列選択信号を発生する複
数のコラムデコーダを含むＹデコーダ群５３ａと、メモ
リセルアレイ７１ａの選択された行に接続されるメモリ
セルのデータを検知して増幅するセンスアンプ群５４ａ
が設けられている。

【００５７】Ｘデコーダ群５２ａは、メモリセルアレイ
７１ａの各ワード線に対応して設けられるロウデコーダ
を含む。アドレス信号Ｘ０〜Ｘｊに従って、対応するロ
ウデコーダがワード線を選択状態とする。

【００５８】Ｙデコーダ群５３ａは、メモリセルアレイ
７１ａの列選択線それぞれに対して設けられるコラムデ
コーダを含む。１本の列選択線は、４対のビット線対を
選択状態とする。Ｘデコーダ群５２ａおよびＹデコーダ
群５３ａにより、メモリセルアレイバンクＡ０およびＡ
１において、それぞれ４ビットのメモリセルが同時に選
択状態とされる。Ｘデコーダ群５２ａおよびＹデコーダ
群５３ａは、それぞれバンク指定信号ＢＡにより活性化
される。一方、メモリセルアレイバンクＢ０およびＢ１
に対しても、それぞれＸデコーダ群５２ｂおよびＹデコ
ーダ群５３ｂが設けられ、これらはそれぞれバンク指定
信号ＢＢにより活性化される。

【００５９】バンクＡには、さらに、センスアンプ群５
４ａにより検知増幅されたデータを伝達するとともに、
書込データをメモリセルアレイ７１ａの選択されたメモ
リセルへ伝達するための内部データ伝達線（グローバル
ＩＯ線）が設けられている。メモリセルアレイバンクＡ
０に対しては、グローバルＩＯ線バスＧＩＯ０が設けら
れ、メモリセルアレイバンクＡ１に対してはグローバル
ＩＯ線バスＧＩＯ１が設けられている。１つのグローバ
ルＩＯ線バスは、同時に選択された４ビットのメモリセ
ル同時にデータ授受を行なうために４対のグローバルＩ
Ｏ線対を含んでいる。

【００６０】メモリセルアレイバンクＡ０に対するグロ
ーバルＩＯ線ＧＩＯ０に対応して、ライト用レジスタ５
９ａおよびライトバッファ群６０ａが設けられ、メモリ
セルアレイバンクＡ１に対するグローバルＩＯ線ＧＩＯ
１に対応して、ライト用レジスタ５９ａ´およびライト
バッファ群６０ａ´が設けられている。

【００６１】１ビット幅の入力バッファ５８ａは、デー
タ入出力端子ＤＱｉに与えられた入力データから内部書
込データを生成する。セレクタ６９ａは、第２の制御信
号発生回路６３から出力されるセレクタ制御信号φＳＥ
Ａにより制御され、入力バッファ５８ａの出力を切換え
て２つのライト用レジスタ５９ａまたは５９ａ´に与え
る。すなわち、入出力バッファ５８ａは、入力バッファ
活性化信号φＤＢＡに応じて活性化され、データ入出力
端子ＤＱｉに与えられた入力データから内部書込データ
を生成し、セレクタ６９ａは、アドレス信号に応じて第
２制御信号発生回路６３から出力されたセレクタ制御信
号φＳＥＡに応じて制御され、ライト用レジスタ５９ａ
および５９ａ´のいずれか一方に対して、内部書込デー
タを出力する。ライト用レジスタ５９ａおよび５９ａ´
は、それぞれレジスタ活性化信号φＲｗＡ０またはφＲ
ｗＡ１に応答して活性化され、セレクタ６９ａから出力
された書込データを順次格納する。ライトバッファ群６
０ａおよび６０ａ´は、書込バッファ活性化信号φＷＢ
Ａ０またはφＷＢＡ１に応答して活性化され、対応する
ライト用レジスタ５９ａまたは５９ａ´に格納されたデ
ータを増幅して対応するグローバルＩＯ線対バスＧＩＯ
０またはＧＩＯ１へ伝達する。

【００６２】イコライズ回路群６１ａは、２系統のグロ
ーバルＩＯ線対ＧＩＯ０およびＧＩＯ１に共通に設けら
れ、イコライズ活性化信号φＷＥＱＡに応答して活性化
され、グローバルＩＯ線対バスＧＩＯ０およびＧＩＯ１
のイコライズを行なう。

【００６３】ライトバッファ群６０ａおよび６０ａ´な
らびにライトレジスタ５９ａおよび５９ａ´は、それぞ
れ８ビット幅を有する。

【００６４】メモリセルアレイバンクＢも同様に、メモ
リセルアレイバンクＢ０およびＢ１を含む。メモリセル
アレイバンクＢ０およびＢ１はおのおの、Ｘデコーダ群
５２ｂと、Ｙデコーダ群５３ｂと、センスアンプ活性化
信号φＳＡＢに応答して活性化されるセンスアンプ群５
４ｂと、イコライズ回路活性化信号φＷＥＱＢに応答し
て活性化されるイコライズ回路群６１ｂと、バッファ活
性化信号φＷＢＢ０またはφＷＢＢ１に応答して活性化
されるライトバッファ群６０ｂおよび６０ｂ´と、レジ
スタ活性化信号φＷｗＢ０またはφＲｗＢ１に応答して
活性化されるライト用レジスタ５９ｂおよび５９ｂ´
と、セレクタ制御信号φＳＡＢによって制御されるセレ
クタ６９ｂと、およびバッファ活性化信号φＤＢＢに応
答して活性化される入力バッファ５８ｂとを含む。

【００６５】バンクＡの構成とバンクＢの構成は同一で
ある。ライト用レジスタ５９ａおよび５９ａ´ならびに
５９ｂおよび５９ｂ´を設けることにより、高速のクロ
ック信号に同期してデータの入出力を行なうことが可能
となる。

【００６６】バンクＡおよびバンクＢに対する各制御信
号については、バンク指定信号ＢＡおよびＢＢに従っ
て、いずれか一方のバンクに対する制御信号のみが発生
される。

【００６７】図１に示す機能ブロック１００が各データ
入出力端子に対応して設けられている。×８ビット構成
のＳＤＲＡＭの場合、機能ブロック１００を各データ入
出力端子に対応して８個含んでいる。

【００６８】バンクＡおよびＢをほぼ同一の構成とし、
バンク指定信号ＢＡおよびＢＢにより一方のみを選択す
ることにより、バンクＡおよびＢは互いにほぼ完全に独
立して動作することが可能となる。

【００６９】バンクＡおよびＢを、それぞれ独立に駆動
するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられている。

【００７０】第１の制御信号発生回路６２は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥおよび、外部書込イネーブル信号（書込
許可信号）ｅｘｔ．／ＷＥＯ、外部クロック信号ＣＬＫ
に同期して取込み、内部制御信号φｘａ、φｙａ、φ
Ｗ、φＯ、φＲ、およびφＣを発生する。

【００７１】第２の制御信号発生回路６３は、バンク指
定信号ＢＡおよびＢＢと、外部からのアドレス信号の最
下位ビットのＹ０と、内部制御信号φＷ、φＯ、φＲお
よびφＣとクロックカウンタ６４の出力に応答してバン
クＡおよびＢをそれぞれ独立に駆動するための制御信
号、すなわち、イコライズ回路活性化信号φＷＥＱＡお
よびφＷＥＱＢ、センスアンプ活性化信号φＳＡＡおよ
びφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φ
ＷＢＡ１、φＷＢＢ０およびφＷＢＢ１と、ライト用レ
ジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０
およびφＲｗＢ１と、セレクタ制御信号φＳＥＡおよび
φＳＥＢと、入力バッファ活性化信号φＤＢＡおよびφ
ＤＢＢと、内部からの制御信号のタイミングが書込動作
であれば活性（Ｌレベル）となる信号ＣＡＳ０と、書込
動作期間中は活性（Ｈレベル）となるライトデコードイ
ネーブル信号ＷＤＥとを発生する。

【００７２】半導体装置１はさらに、周辺回路として、
内部制御信号φｘａに応答して外部アドレス信号ｅｘ
ｔ．／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレ
ス信号Ｘ０〜Ｘｊとバンク選択信号ＢＡおよびＢＢを発
生するＸアドレスバッファ６５と、内部制御信号φｙａ
に応答して活性化され、列選択線を指定するための列選
択信号Ｙ０〜Ｙｋを出力するＹアドレスバッファ６６と
を含む。

【００７３】半導体装置１は更に、周辺回路として、外
部クロック信号ＣＬＫにより制御され、Ｙアドレスバッ
ファの出力信号である列選択信号Ｙ０〜Ｙｋ、信号ＣＬ
Ｋ０および信号ＷＤＥを受けて、列アドレス信号Ｙ１〜
ＹｋとＹデコーダ活性化信号ＥＮＣＳＬとを出力するＹ
アドレスオペレーション回路６８を含む。

【００７４】以上説明したようなＳＤＲＡＭにおいて
は、外部クロック信号ＣＬＫに同期して取込まれた外部
から与えられる制御信号の値に応じて動作モードが決定
される。たとえば、連続して読出あるいは書込が行われ
るデータのビット数はバースト長と呼ばれるが、ＳＤＲ
ＡＭにおいては、内部から与えられる制御信号によって
第１の制御信号発生回路６２中に含まれるモードレジス
タの値を変更することによって１、２、４、８ビットの
いずれかに設定される。他にも、モードレジスタにはＣ
ＡＳレイテンシの設定値やバーストタイプのインターリ
ーブ／シーケンシャルモードの設定値などが保持されて
いる。

【００７５】ここで、ＳＤＲＡＭは、常に外部とデータ
をやり取りしているわけではなく、たとえばマイクロプ
ロセッサがデータ処理を行なっている間待機状態におか
れる場合が一般的である。このような待機状態において
ＳＤＲＡＭが消費する消費電力を低減するためにＭＯＳ
トランジスタのサブスレッショルド電流を減らすことが
有効であるが、先ほど説明したモードレジスタの設定値
のような値は外部からの設定により決まる値であるため
待機時に保持する論理値が一義的に決まらない。

【００７６】サブスレッショルド電流を低減させるため
にこの保持していた論理値が失われてしまっては、待機
状態が解除され外部からデータをアクセスする前に再び
モードレジスタにデータを設定する動作が必要になって
しまう。そこで以下説明するような回路構成により各ノ
ードの論理値をスタティックに保持しつつサブスレッシ
ョルド電流を低減する。

【００７７】本発明は待機時におけるサブスレッショル
ド電流を低減するものであり、ここでは半導体装置の例
としてＳＤＲＡＭを示したが、特にＳＤＲＡＭをはじめ
とする半導体記憶装置には限定されるものではなく、Ｃ
ＭＯＳ回路を備えたすべての半導体装置（たとえばマイ
クロプロセッサ、ロジックＬＳＩなど）に共通して適用
することが可能である。

【００７８】図２は、半導体装置１の第１の制御信号発
生回路６２に用いられる回路１５０の構成を示す概略ブ
ロック図である。

【００７９】図２を参照して、回路１５０は、入力信号
ＩＮを受けその値に応じて出力信号ＯＵＴを出力するＣ
ＭＯＳ回路１５６と、入力信号ＩＮおよび制御信号ＺＳ
Ｃに応じて電源電位Ｖｄｄが与えられる電源ノードとノ
ードＮ２とを接続する接続回路１５１と、入力信号ＩＮ
および制御信号ＳＣに応じてノードＮ４と接地電位が与
えられる接地ノードとを接続する接続回路１５７とを含
む。ＣＭＯＳ回路１５６の接地ノードとＣＭＯＳ回路１
５６の電源ノードとはそれぞれノードＮ４、Ｎ２に接続
される。

【００８０】接続回路１５１は、入力信号ＩＮに応じて
電源電位Ｖｄｄを受ける電源ノードとノードＮ２を接続
する第２のＰｃｈ回路１５２と、制御信号ＺＳＣをゲー
トに受け電源電位Ｖｄｄが与えられる電源ノードとノー
ドＮ２とを接続するＰチャネル型ＭＯＳトランジスタ１
５４とを含む。

【００８１】接続回路１５７は、入力信号ＩＮに応じて
ノードＮ４と接地電位が与えられる接地ノードとを接続
する第２のＮｃｎ回路１５８と、制御信号ＳＣをゲート
に受けノードＮ４と接地電位Ｖｓｓが与えられる接地ノ
ードとを接続するＮチャネル型ＭＯＳトランジスタ１６
０とを含む。

【００８２】ＣＭＯＳ回路１５６は、入力信号ＩＮに応
じてノードＮ２と出力信号ＯＵＴを出力する出力ノード
とを接続する第１のＰｃｈ回路１６２と、入力信号ＩＮ
に応じてノードＮ４と出力信号ＯＵＴを出力する出力ノ
ードとを接続する第１のＮｃｈ回路１６４とを含む。

【００８３】第２のＰｃｈ回路１５２は、第１のＰｃｈ
回路１６２と同様の構成を有しており、第１のＰｃｈ回
路１６２は高速動作に適したしきい値電圧の絶対値が小
さいＰチャネル型ＭＯＳトランジスタで構成される。一
方、第２のＰｃｈ回路１５２は、サブスレッショルド電
流が十分に小さいしきい値電圧の絶対値が大きいＰチャ
ネル型ＭＯＳトランジスタで構成される。

【００８４】第２のＮｃｈ回路１５８は、第１のＮｃｈ
回路１６４と同様の構成を有しており、第１のＮｃｈ回
路１６４は高速動作に適したしきい値電圧の絶対値が小
さいＮチャネル型ＭＯＳトランジスタで構成され、第２
のＮｃｈ回路１５８はサブスレッショルド電流が十分小
さいしきい値電圧の絶対値が大きいＮチャネル型ＭＯＳ
トランジスタで構成される。

【００８５】制御信号ＳＣは回路１５０が動作状態のと
きはＨレベルとなりＮチャネル型ＭＯＳトランジスタ１
６０はノードＮ４を接地電位Ｖｓｓに結合する。一方制
御信号ＺＳＣは回路１５０が動作状態のときはＬレベル
となりＰチャネル型ＭＯＳトランジスタ１５４はノード
Ｎ２を電源電位Ｖｄｄに結合する。

【００８６】回路１５０は、待機状態にあっては、制御
信号ＳＣはＬレベル、制御信号ＺＳＣはＨレベルとなり
Ｎチャネル型ＭＯＳトランジスタ１６０およびＰチャネ
ル型ＭＯＳトランジスタ１５４は双方非導通状態とな
る。

【００８７】図２では入力信号ＩＮは１本の信号線で示
しているが複数の信号線が入力される場合も同様に考え
られる。入力信号ＩＮが所定の値のときは第１のＰｃｈ
回路１６２は出力ノードとノードＮ２との間を非導通状
態とする。第２のＰｃｈ回路１５２も第１のＰｃｈ回路
１６２と同様の構成を有しているので同時にノードＮ２
は電源電位Ｖｄｄが与えられているノードと分離され
る。このような場合に待機時におけるサブスレッショル
ド電流は第２のＰｃｈ回路１５２と第１のＰｃｈ回路１
６２とを通じて出力ノードと電源ノードとの間に流れ
る。

【００８８】第２のＰｃｈ回路１５２のしきい値電圧は
絶対値が大きいのでカットオフ時に流れるサブスレッシ
ョルド電流は十分に小さい。したがって、この場合第１
のＰｃｈ回路１６２、第２のＰｃｈ回路１５２の経路で
流れるサブスレッショルド電流は第２のＰｃｈ回路１５
２で制限されるため十分小さい値となる。

【００８９】第１のＮｃｈ回路１６４および第２のＮｃ
ｈ回路１５８が非導通状態になる場合も同様にサブスレ
ッショルドが低減できる。

【００９０】以上説明したように、回路１５０では、入
力信号ＩＮの状態がＨレベルの場合においてもＬレベル
の場合においてもサブスレッショルド電流を低減する効
果を得ることができる。

【００９１】図３は、図２で説明した回路１５０を直列
に接続した回路１７０の構成を示す概略ブロック図であ
る。

【００９２】図３を参照して、回路１７０は、入力信号
ＩＮに応じてノードＮ６に出力信号を与える回路１７２
と、ノードＮ６の電位に応じて出力信号ＯＵＴを出力す
る回路１７４を含む。

【００９３】回路１７２，１７４は図２で説明した１５
０と同様の構成を有するので説明は繰返さない。

【００９４】図３で示すように図２で説明した回路１５
０は通常のＣＭＯＳ回路と同様に連続して接続すること
が可能であり、かつ待機状態における入力信号がＨレベ
ル，Ｌレベルいずれの場合にも出力時を保持できる。し
たがって大規模な回路のサブスレッショルド電流の低減
に適したものである。

【００９５】次に具体的な回路構成を示す。図４は、回
路１５０をインバータに適用した回路１８０の構成を示
す回路図である。

【００９６】図４を参照して、回路１８０は、入力信号
ＩＮと制御信号ＺＳＣに応じて、電源電位Ｖｄｄが与え
られている電源ノードとノードＮ８と接続する接続回路
１８１と、入力信号ＩＮを受けて反転し出力信号ＯＵＴ
を出力するインバータ１８６と、入力信号ＩＮと制御信
号ＺＳＣに応じて、接地電位Ｖｓｓが与えられている接
地ノードとノードＮ１０と接続する接続回路１８７とを
含む。インバータ１８６の電源ノードはノードＮ８に接
続され、インバータ１８６の接地ノードはノードＮ１０
に接続されている。

【００９７】接続回路１８１は、入力信号ＩＮをゲート
に受け、電源電位Ｖｄｄが与えられている電源ノードに
ソースが接続されノードＮ８にドレインが接続されてい
るＰチャネル型ＭＯＳトランジスタ１８２と、制御信号
ＺＳＣをゲートに受け電源電位Ｖｄｄが与えられている
電源ノードにソースが接続されドレインがノードＮ８に
接続されるＰチャネル型ＭＯＳトランジスタ１８４とを
含む。

【００９８】接続回路１８７は、入力信号ＩＮをゲート
に受け、接地電位Ｖｓｓが与えられている接地ノードに
ソースが接続されドレインがノードＮ１０に接続されて
いるＮチャネル型ＭＯＳトランジスタ１８８と、ゲート
に制御信号ＳＣを受けて、ソースが接地ノードに接続さ
れドレインがノードＮ１０に接続されているＮチャネル
型ＭＯＳトランジスタ１９０とを含む。

【００９９】インバータ１８６は、入力信号ＩＮをゲー
トに受けノードＮ８がソースに接続され出力信号ＯＵＴ
を出力する出力ノードにドレインが接続されたＰチャネ
ル型ＭＯＳトランジスタ１９２と、入力信号ＩＮをゲー
トに受けソースがノードＮ１０に接続され出力信号ＯＵ
Ｔを出力する出力ノードにドレインが接続されたＮチャ
ネル型ＭＯＳトランジスタ１９４を含む。

【０１００】次にこの回路１８０の動作について説明す
る。図５は、回路１８０の入力と出力の関係を示した図
である。

【０１０１】図６は、回路１８０の動作を説明するため
の動作波形図である。図５、図６を参照して、期間ｔ１
においては制御信号ＳＣはＨレベルであり、制御信号Ｚ
ＳＣはＬレベルである。この状態においては、Ｐチャネ
ルトランジスタ１８４およびＮチャネル型ＭＯＳトラン
ジスタ１９０は導通しノードＮ８の電位であるＶＰは電
源電位Ｖｄｄとなり、ノードＮ１０の電位であるＶＮは
接地電位Ｖｓｓとなる。

【０１０２】入力信号ＩＮがＨレベルのときはＮチャネ
ル型ＭＯＳトランジスタ１９４が導通状態となり、Ｐチ
ャネル型ＭＯＳトランジスタ１９２は非導通状態とな
る。したがって出力信号ＯＵＴはＬレベルとなる。また
次に入力信号ＩＮがＬレベルとなると、Ｎチャネル型Ｍ
ＯＳトランジスタ１９４は非導通状態となりＰチャネル
型ＭＯＳトランジスタ１９２は導通状態となるので出力
信号ＯＵＴはＨレベルとなる。

【０１０３】次に期間ｔ２においては、制御信号ＳＣは
Ｌレベルとされ、制御信号ＺＳＣはＨレベルとされ、回
路１８０は待機状態に設定される。期間ｔ２は入力信号
ＩＮがＬレベルにある場合に待機状態に入った場合を示
す。制御信号ＺＳＣおよびＳＣの電位に応じてＰチャネ
ル型ＭＯＳトランジスタ１８４とＮチャネル型ＭＯＳト
ランジスタ１９０はそれぞれ非導通状態となる。期間ｔ
２では入力信号ＩＮのレベルはＬレベルであるので、Ｐ
チャネル型ＭＯＳトランジスタ１８２，１９２は導通状
態となりＮチャネル型ＭＯＳトランジスタ１９４，１８
８は非導通状態となる。

【０１０４】したがって、ノードＮ８の電位ＶＰおよび
出力信号ＯＵＴのレベルはＨレベルとなる。またノード
Ｎ１０はＮチャネル型ＭＯＳトランジスタ１９４、１８
８、１９０のいずれもが非導通状態であるためハイイン
ピーダンスに近い状態となっている。このとき、ノード
Ｎ１０の電位はＮチャネル型ＭＯＳトランジスタ１９４
より絶対値の大きいしきい値を持つＮチャネル型ＭＯＳ
トランジスタ１８８、１９０に流れるごくわずかなサブ
スレッショルド電流の値と等しい電流がＮチャネル型Ｍ
ＯＳトランジスタ１９４に流れるような電位となる。

【０１０５】次に期間ｔ３においては再び回路１８０は
動作状態とされる。この時制御信号ＳＣはＨレベルとさ
れ、制御信号ＺＳＣはＬレベルとされる。応じてＰチャ
ネル型ＭＯＳトランジスタ１８４およびＮチャネル型Ｍ
ＯＳトランジスタ１９０は導通状態となりノードＮ８の
電位ＶＰはＨレベルとなり、ノードＮ１０の電位ＶＮは
Ｌレベルとなる。この場合もインバータ１８６は通常の
動作を行なうので入力信号ＩＮがＬレベルからＨレベル
へと変化すると出力信号ＯＵＴはＨレベルからＬレベル
へと変化する。

【０１０６】次に期間ｔ４においては、再び回路１８０
は待機状態とされる。この時は入力信号ＩＮがＨレベル
の場合の待機状態を示す。制御信号ＳＣはＬレベルとさ
れ、制御信号ＺＳＣはＨレベルとされる。したがって、
Ｎチャネル型ＭＯＳトランジスタ１９０とＰチャネル型
ＭＯＳトランジスタ１８４はいずれも非導通状態とな
る。この時入力信号ＩＮはＨレベルであるため、Ｐチャ
ネル型ＭＯＳトランジスタ１８２、１９２は、いずれも
非導通状態となり、Ｎチャネル型ＭＯＳトランジスタ１
９４、１８８はいずれも導通状態となり、出力信号ＯＵ
ＴおよびノードＮ１０の電位ＶＮはいずれもＬレベルと
なる。Ｐチャネル型ＭＯＳトランジスタ１８２、１８
４、１９２はいずれも非導通状態であるためノードＮ８
はハイインピーダンスに近い状態になっている。このと
き、ノードＮ８の電位はしきい値の絶対値が大きいＰチ
ャネル型ＭＯＳトランジスタ１８２、１８４に流れるわ
ずかなサブスレッショルド電流の値に等しいサブスレッ
ショルド電流がＰチャネル型ＭＯＳトランジスタ１９２
に流れるような電位になる。

【０１０７】以上説明したように、回路１８０では、待
機状態のときに入力がＨレベル、Ｌレベルどちらの場合
でもサブスレッショルド電流は低減できる。

【０１０８】次に、この回路１８０を連続接続した場合
を説明する。図７は、インバータの連続接続した場合の
回路２００の構成を説明する回路図である。

【０１０９】図７を参照して、回路２００は、入力信号
ＩＮを受け反転しノードＮ１２に出力する回路２０２
と、ノードＮ１２の電位を受けて反転しノードＮ１４に
出力する回路２０４と、ノードＮ１６の電位を受けて反
転し出力信号ＯＵＴを出力する回路２０６を含む。ノー
ドＮ１４とノードＮ１６の間には回路２０２〜２０６と
同様な回路が直列接続されている。回路２０２〜２０６
には制御信号ＺＳＣおよびＳＣが入力されている。

【０１１０】回路２０２〜２０６の構成は図４に示した
回路１８０と同様であるので説明は繰返さない。

【０１１１】図４の回路１８０を用いれば、図７に示し
たように待機時の信号伝達ノードの保持論理値に関係な
く連続して接続して配置することが可能である。また、
Ｐチャネル型ＭＯＳトランジスタ１８２、Ｎチャネル型
ＭＯＳトランジスタ１８８は入力信号の値に応じて導通
状態／非導通状態に切換えられるため、各ノードＮ１
２、Ｎ１４、Ｎ１６の電位および出力信号ＯＵＴの電位
は待機時においても通常のＣＭＯＳ回路と同様論理振幅
が小さくなることがない。

【０１１２】以上説明したように、実施の形態１の半導
体装置は、待機状態のときに入力がＨレベル、Ｌレベル
どちらの場合でもサブスレッショルド電流は低減でき、
さらに、待機時の信号伝達ノードの保持論理値に関係な
く連続して接続して配置することが可能である。

【０１１３】［実施の形態２］実施の形態２の半導体装
置は、インバータに代えてＮＡＮＤ回路に本発明を適用
する点が実施の形態１と異なる。

【０１１４】図８は、実施の形態２の半導体装置に用い
られるＮＡＮＤ回路に本発明を適用した回路２１０の回
路図である。

【０１１５】図８を参照して、回路２１０は、制御信号
ＺＳＣをゲートに受けて電源電位Ｖｄｄが与えられる電
源ノードがソースに接続されノードＮ２０がドレインに
接続されたＰチャネル型ＭＯＳトランジスタ２１４と、
入力信号Ａおよび入力信号Ｂの値に応じて電源電位Ｖｄ
ｄが与えられる電源ノードとノードＮ２０を接続する第
２のＰｃｈ回路２１２と、制御信号ＳＣをゲートに受け
てノードＮ２２がドレインに接続されソースが接地電位
Ｖｓｓが与えられる接地ノードと接続されるＮチャネル
型ＭＯＳトランジスタ２２０と、入力信号Ａおよび入力
信号Ｂに応じてノードＮ２２と接地電位Ｖｓｓが与えら
れる接地ノードとを接続する第２のＮｃｈ回路２１８
と、入力信号Ａおよび入力信号Ｂを受け否定積を出力信
号Ｙとして出力するＮＡＮＤ回路２１６とを含む。

【０１１６】ＮＡＮＤ回路２１６の電源ノードはノード
Ｎ２０に接続され、ＮＡＮＤ回路２１６の接地ノードは
ノードＮ２２に接続される。

【０１１７】ＮＡＮＤ回路２１６は、入力信号Ａおよび
入力信号Ｂに応じてノードＮ２０とノードＮ２４とを接
続する第１のＰｃｈ回路２２２と、入力信号Ａおよび入
力信号Ｂに応じてノードＮ２４とノードＮ２２とを接続
する第１のＮｃｈ回路２２４とを含む。

【０１１８】ノードＮ２４の電位は出力信号Ｙの電位と
なる。第１のＰｃｈ回路２２２は、入力信号Ａをゲート
に受けソースがノードＮ２０に接続されドレインがノー
ドＮ２４に接続されるＰチャネル型ＭＯＳトランジスタ
２３４と、入力信号Ｂをゲートに受けソースがノードＮ
２０に接続されドレインがノードＮ２４に接続されるＰ
チャネル型ＭＯＳトランジスタ２３６とを含む。

【０１１９】第１のＮｃｈ回路２２４は、入力信号Ａと
入力信号Ｂとをゲートにそれぞれ受けてノードＮ２４と
ノードＮ２２の間に直列接続されたＮチャネル型ＭＯＳ
トランジスタ２３８，２４０を含む。

【０１２０】第２のＮｃｈ回路２１８は、入力信号Ａお
よび入力信号Ｂをゲートにそれぞれ受けてノードＮ２２
と接地電位Ｖｓｓが与えられる接地ノードとの間に直列
接続されたＮチャネル型ＭＯＳトランジスタ２３０，２
３２を含む。

【０１２１】第２のＰｃｈ回路２１２は、入力信号Ａを
ゲートに受け電源電位Ｖｄｄが与えられる電源ノードに
ソースが接続されドレインがノードＮ２０に接続される
Ｐチャネル型ＭＯＳトランジスタ２２６と、入力信号Ｂ
をゲートに受け電源電位Ｖｄｄが与えられる電源ノード
にソースが接続されドレインがノードＮ２０に接続され
るＰチャネル型ＭＯＳトランジスタ２２８とを含む。

【０１２２】次にこの回路２１０の動作を説明する。図
９は、回路２１０の入力信号と出力信号との関係を示す
図である。

【０１２３】図８、図９を参照して、制御信号ＳＣがＨ
レベル、制御信号ＺＳＣがＬレベルのときはＮチャネル
型ＭＯＳトランジスタ２２０およびＰチャネル型ＭＯＳ
トランジスタ２１４はそれぞれ導通し、回路２１０は通
常動作状態となる。この場合はＮＡＮＤ回路２１６は高
速に動作可能であり、入力信号Ａ、Ｂが（Ａ，Ｂ）＝
（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）の場合は出力信号
ＹはＨレベルとなる。また入力信号Ａ、Ｂが（Ａ，Ｂ）
＝（Ｈ，Ｈ）の場合は出力信号ＹはＬレベルとなる。

【０１２４】制御信号ＳＣがＬレベル、制御信号ＺＳＣ
がＨレベルのときは回路２１０は待機状態となる。この
場合、入力信号Ａ、入力信号Ｂが（Ａ，Ｂ）＝（Ｌ，
Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）の場合は、出力信号Ｙは
Ｈレベルを出力するが、Ｎチャネル型ＭＯＳトランジス
タ２３０、２３２のいずれかまたは両方が非導通状態と
なる。またＮチャネル型ＭＯＳトランジスタ２２０も非
導通状態であるため、回路２１０における出力ノードＮ
２４から接地電位Ｖｓｓを受けるノードに向けて流れる
サブスレッショルド電流はしきい値の絶対値が大きいＮ
チャネル型ＭＯＳトランジスタ２３０、２３２、２２０
によって決定されるごくわずかな値となる。

【０１２５】また入力信号Ａと入力信号Ｂの値が（Ａ，
Ｂ）＝（Ｈ，Ｈ）の場合はＮチャネル型ＭＯＳトランジ
スタ２３８、２４０、２３０、２３２はいずれも導通状
態となり、Ｐチャネル型ＭＯＳトランジスタ２２６、２
２８、２３４、２３６はいずれも非導通状態となるため
出力信号ＹはＬレベルとなる。このときのサブスレッシ
ョルド電流はしきい値の絶対値の大きいＰチャネル型Ｍ
ＯＳトランジスタ２２６、２２８、２１４によって決定
されるごくわずかな値となる。

【０１２６】図８では２入力のＮＡＮＤ回路に本発明を
適用した場合を示したが、複数の入力を持つＮＡＮＤ回
路の場合も同様に適用可能である。

【０１２７】実施の形態２の場合においても、入力信号
がＬレベル、Ｈレベルいずれの場合においても、出力信
号を保持しつつサブスレッショルド電流を低減すること
ができる。

【０１２８】［実施の形態３］実施の形態３の半導体装
置は、インバータに代えてＮＯＲ回路に本発明を適用す
る点が実施の形態１と異なる。

【０１２９】図１０は、ＮＯＲ回路に本発明を適用した
回路２５０の構成を示す回路図である。

【０１３０】図１０を参照して、回路２５０は、制御信
号ＺＳＣをゲートに受けて電源電位Ｖｄｄが与えられる
電源ノードがソースに接続されノードＮ２４がドレイン
に接続されたＰチャネル型ＭＯＳトランジスタ２５４
と、入力信号Ａおよび入力信号Ｂの値に応じて電源電位
Ｖｄｄが与えられる電源ノードとノードＮ２４を接続す
る第２のＰｃｈ回路２５２と、制御信号ＳＣをゲートに
受けてノードＮ２６がドレインに接続され接地電位Ｖｓ
ｓが与えられる接地ノードとソースが接続されるＮチャ
ネル型ＭＯＳトランジスタ２６０と、入力信号Ａおよび
入力信号Ｂに応じてノードＮ２２と電源ノードとを接続
する第２のＮｃｈ回路２５８と、入力信号Ａおよび入力
信号Ｂを受け否定和を出力信号Ｙとして出力するＮＯＲ
回路２５６とを含む。

【０１３１】ＮＯＲ回路２５６の電源ノードはノードＮ
２４に接続され、ＮＯＲ回路２５６の接地ノードはノー
ドＮ２６に接続される。

【０１３２】ＮＯＲ２５６は入力信号Ａおよび入力信号
Ｂに応じてノードＮ２４とノードＮ２８とを接続する第
１のＰｃｈ回路２６２と、入力信号Ａおよび入力信号Ｂ
に応じてノードＮ２８とノードＮ２６を接続する第１の
Ｎｃｈ回路２６４を含む。

【０１３３】ノードＮ２８の電位は出力信号Ｙの電位と
なる。第２のＰｃｈ回路２５２は、入力信号Ｂおよび入
力信号Ａをそれぞれゲートに受けて電源電位Ｖｄｄが与
えられる電源ノードとノードＮ２４との間に直列接続さ
れたＰチャネル型ＭＯＳトランジスタ２６６、２６８を
含む。

【０１３４】第１のＰｃｈ回路２６２は、入力信号Ｂお
よび入力信号Ａをそれぞれゲートに受けてノードＮ２４
とノードＮ２８との間に直列接続されたＰチャネル型Ｍ
ＯＳトランジスタ２７４、２７６を含む。

【０１３５】第２のＮｃｈ回路２５８は、入力信号Ａを
ゲートに受けドレインがノードＮ２６に接続され接地電
位Ｖｓｓが与えられる接地ノードにソースが接続された
Ｎチャネル型ＭＯＳトランジスタ２７０と、入力信号Ｂ
をゲートに受けドレインがノードＮ２６に接続され接地
電位Ｖｓｓが与えられる接地ノードにソースが接続され
たＮチャネル型ＭＯＳトランジスタ２７２とを含む。

【０１３６】第１のＮｃｈ回路２６４は、入力信号Ａを
ゲートに受けソースがノードＮ２６に接続されドレイン
がノードＮ２８に接続されたＮチャネル型ＭＯＳトラン
ジスタ２７８と、入力信号Ｂをゲートに受けソースがノ
ードＮ２６に接続されドレインがノードＮ２８に接続さ
れたＮチャネル型ＭＯＳトランジスタ２８０とを含む。
ノードＮ２８の電位は出力信号Ｙの電位となる。

【０１３７】Ｐチャネル型ＭＯＳトランジスタ２６６、
２６８、２５４およびＮチャネル型ＭＯＳトランジスタ
２７０、２７２、２６０はいずれもしきい値の絶対値が
大きく非導通時のサブスレッショルド電流が小さいＭＯ
Ｓトランジスタが使用される。

【０１３８】次に回路２５０の動作を説明する。図１１
は、回路２５０の入力信号と出力信号との関係を示す図
である。

【０１３９】図１０、図１１を参照して、制御信号ＳＣ
がＨレベル、制御信号ＺＳＣがＬレベルのときは回路２
５０は通常動作を行なう。この場合Ｐチャネル型ＭＯＳ
トランジスタ２５４およびＮチャネル型ＭＯＳトランジ
スタ２６０はいずれも導通状態となり、ノードＮ２４の
電位は電源電位Ｖｄｄとなり、ノードＮ２６の電位は接
地電位Ｖｓｓとなる。この場合ＮＯＲ回路２５６は入力
信号ＡおよびＢの変化に応じて高速に動作が可能とな
る。

【０１４０】すなわち入力信号Ａおよび入力信号Ｂが
（Ａ，Ｂ）＝（Ｌ，Ｌ）の場合は出力信号ＹはＨレベル
となる。また入力信号Ａおよび入力信号Ｂが（Ａ，Ｂ）
＝（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）の場合はいずれ
も出力信号ＹはＬレベルとなる。

【０１４１】また制御信号ＳＣがＬレベル、制御信号Ｚ
ＳＣがＨレベルの場合は回路２５０は待機状態となる。
この場合入力信号Ａおよび入力信号ＢがいずれもＬレベ
ルの場合は出力信号ＹはＨレベルとなりＮチャネル型Ｍ
ＯＳトランジスタ２７８、２８０、２７０、２７２はい
ずれも非導通状態となり、ノードＮ２８から接地ノード
に向けて流れるサブスレッショルド電流はしきい値の絶
対値の大きいＮチャネル型ＭＯＳトランジスタ２７０、
２７２、２６０に流れるわずかな値となる。

【０１４２】一方、入力信号Ａおよび入力信号Ｂが
（Ａ，Ｂ）＝（Ｌ，Ｈ）、（Ｈ，Ｌ）（Ｈ，Ｈ）の場合
は出力信号ＹはＬレベルとなりＰチャネル型ＭＯＳトラ
ンジスタ２６６、２６８のいずれかが非導通状態であり
かつＰチャネル型ＭＯＳトランジスタ２５４も非導通状
態であるので電源電位Ｖｄｄが与えられる電源ノードか
らノードＮ２８へなかれるサブスレッショルドは、しき
い値の絶対値の大きいＰチャネル型ＭＯＳトランジスタ
２６６、２６８、２５４に流れるわずかな値となる。

【０１４３】したがって、実施の形態３の半導体装置に
おいても、入力信号の状態がいずれの組合せの場合も出
力信号のレベルを保持しつつサブスレッショルド電流を
低減させることが可能である。

【０１４４】［実施の形態４］実施の形態４の半導体装
置は、インバータに代えてクロックドインバータに本発
明を適用する点が実施の形態１と異なる。

【０１４５】図１２は、本発明をクロックドインバータ
に適用した場合の回路２９０の構成を示す回路図であ
る。

【０１４６】図１２を参照して、回路２９０は、制御信
号ＺＳＣをゲートに受けて電源電位Ｖｄｄが与えられる
電源ノードがソースに接続されノードＮ３０がドレイン
に接続されたＰチャネル型ＭＯＳトランジスタ２９４
と、入力信号Ａおよびクロック信号ＺＣの値に応じて電
源電位Ｖｄｄが与えられる電源ノードとノードＮ３０を
接続する第２のＰｃｈ回路２９２と、制御信号ＳＣをゲ
ートに受けてノードＮ３４がドレインに接続され接地電
位Ｖｓｓが与えられる接地ノードとソースが接続される
Ｎチャネル型ＭＯＳトランジスタ３００と、入力信号Ａ
およびクロック信号Ｃに応じてノードＮ３４と接地電位
Ｖｓｓが与えられる接地ノードとを接続する第２のＮｃ
ｈ回路２９８と、入力信号Ａを受けクロック信号ＺＣ、
Ｃが活性化時に反転信号を出力信号Ｙとして出力するク
ロックドインバータ２９６とを含む。

【０１４７】クロックドインバータ２９６の電源ノード
はノードＮ３０に接続され、クロックドインバータ２９
６の接地ノードはノードＮ３４に接続される。

【０１４８】クロックドインバータ２９６は、入力信号
Ａおよびクロック信号ＺＣに応じてノードＮ３０とノー
ドＮ３２とを接続する第１のＰｃｈ回路３０２と、入力
信号Ａおよびクロック信号Ｃに応じてノードＮ３４とノ
ードＮ３２とを接続する第１のＮｃｈ回路３０４とを含
む。

【０１４９】ノードＮ３２の電位は出力信号Ｙの電位と
なる。第２のＰｃｈ回路２９２は、制御信号ＺＣと入力
信号Ａをそれぞれゲートに受け電源電位Ｖｄｄが与えら
れる電源ノードとノードＮ３０の間に直列接続されたＰ
チャネル型ＭＯＳトランジスタ３０６、３０８を含む。

【０１５０】第１のＰｃｈ回路３０２は、制御信号ＺＣ
および入力信号Ａをそれぞれゲートに受けノードＮ３０
とＮ３２との間に直列接続されたＰチャネル型ＭＯＳト
ランジスタ３１４、３１６を含む。

【０１５１】第２のＮｃｈ回路２９８は、入力信号Ａお
よびクロック信号Ｃをそれぞれゲートに受けノードＮ３
４と接地電位Ｖｓｓが与えられた接地ノードとの間に直
列接続されたＮチャネル型ＭＯＳトランジスタ３１０、
２９８を含む。

【０１５２】第１のＮｃｈ回路３０４は、入力信号Ａと
クロック信号Ｃとをそれぞれゲートに受けノードＮ３２
とノードＮ３４との間に直列接続されたＮチャネル型Ｍ
ＯＳトランジスタ３１８、３２０を含む。

【０１５３】ノードＮ３２の電位は出力信号Ｙの電位と
なる。次に回路２９０の動作について説明する。

【０１５４】図１３は、回路２９０の入力信号と出力信
号との関係を表わした図である。図１２、図１３を参照
して、制御信号ＳＣがＨレベルで制御信号ＺＳＣがＬレ
ベルのときは回路２９０は通常動作を行なう。

【０１５５】この状態ではＰチャネル型ＭＯＳトランジ
スタ２９４およびＮチャネル型ＭＯＳトランジスタ３０
０はいずれも導通状態となり、ノードＮ３０の電位は電
源電位ＶｄｄとなりノードＮ３４の電位は接地電位Ｖｓ
ｓとなる。そしてクロックドインバータ２９６は高速動
作が可能である。

【０１５６】この状態でクロック信号ＺＣがＬレベル、
クロック信号ＣがＨレベルの場合はクロックドインバー
タ２９６は入力信号Ａに対してその反転信号を出力信号
Ｙとして出力する。すなわち、入力信号ＡがＬレベルの
場合は出力信号ＹはＨレベルとなり、入力信号がＨレベ
ルの場合は出力信号ＹはＬレベルとなる。

【０１５７】またクロック信号ＺＣがＨレベルでかつク
ロック信号ＣがＬレベルの場合は入力信号ＡがＬレベル
の場合もＨレベルの場合も出力信号Ｙはハイインピーダ
ンス状態となる。

【０１５８】一方制御信号ＳＣがＬレベルでかつ制御信
号ＺＳＣがＨレベルの場合は回路２９０は待機状態とな
る。Ｐチャネル型ＭＯＳトランジスタ２９４およびＮチ
ャネル型ＭＯＳトランジスタ３００はいずれも非導通状
態となる。この状態でクロック信号ＺＣがＬレベルでか
つクロック信号ＣがＨレベルの場合はＰチャネル型ＭＯ
Ｓトランジスタ２９２、３１４およびＮチャネル型ＭＯ
Ｓトランジスタ３２０、３１２はいずれも導通状態とな
り、かつ、入力信号Ａの値がＬレベルの場合は出力信号
ＹはＨレベルを保持し、しきい値の絶対値の大きいＮチ
ャネル型ＭＯＳトランジスタ３１０、３１２、３００は
いずれも非導通状態となるため出力ノードＮ３２から接
地ノードに向けて流れる電流はしきい値の大きいＮチャ
ネル型ＭＯＳトランジスタ３１０、３１２、３００によ
って定まるわずかなサブスレッショルド電流となる。

【０１５９】一方入力信号ＡがＨレベルの場合は出力信
号ＹはＬレベルとなりＰチャネル型ＭＯＳトランジスタ
３０６、３０８はいずれも非導通状態となるため、電源
ノードから出力ノードＮ３２に向けて流れるサブスレッ
ショルド電流はしきい値の大きいＰチャネル型ＭＯＳト
ランジスタ３０６、３０８、２９４によって定まるわず
かな値となる。

【０１６０】クロック信号ＺＣがＨレベルでかつクロッ
ク信号ＣがＬレベルの場合は入力信号ＡはＬレベルの場
合もＨレベルの場合も出力信号Ｙはハイインピーダンス
状態を保持する。

【０１６１】この場合のサブスレッショルド電流は同様
にしきい値の絶対値の大きいＰチャネル型ＭＯＳトラン
ジスタまたはＮチャネル型ＭＯＳトランジスタによって
定まるわずかな値となる。

【０１６２】実施の形態４の半導体装置の場合でも、実
際に使用されるいく種類かの組合せの入力信号の場合
に、出力信号を保持しつつサブスレッショルド電流を低
減させることが可能である。

【０１６３】［実施の形態４の変形例１］図１４は、実
施の形態４の変形例１の回路３２１の構成を示す回路図
である。

【０１６４】図１４を参照して、実施の形態４の変形例
１の回路３２１は、クロックドインバータ２９６にかえ
てクロックドインバータ３２２を含む点が実施の形態４
の場合と異なる。クロックドインバータ３２２はクロッ
クドインバータ２９６と異なる構成を有する。

【０１６５】クロックドインバータ３２２の電源ノード
はノードＮ３０に接続され、クロックドインバータ３２
２の接地ノードはノードＮ３４に接続される。

【０１６６】クロックドインバータ３２２は、入力信号
Ａおよびクロック信号ＺＣに応じてノードＮ３０とノー
ドＮ３８とを接続する第１のＰｃｈ回路３２４と、入力
信号Ａおよびクロック信号Ｃに応じてノードＮ３８とノ
ードＮ３４とを接続する第１のＮｃｈ回路３２６とを含
む。

【０１６７】ノードＮ３８の電位は出力信号Ｙの電位と
なる。第１のＰｃｈ回路３２４は、入力信号Ａとクロッ
ク信号ＺＣをそれぞれゲートに受けノードＮ３０とノー
ドＮ３８との間に直列接続されたＰチャネル型ＭＯＳト
ランジスタ３２８と３３０とを含む。

【０１６８】第１のＮｃｈ回路３２６は、クロック信号
Ｃと入力信号Ａをゲートにそれぞれ受けノードＮ３８と
ノードＮ３４との間に直列接続されたＮチャネル型ＭＯ
Ｓトランジスタ３３２と３３４とを含む。

【０１６９】他の構成は実施の形態４の回路２９０と同
様であるので説明は繰返さない。図１５は、回路３２１
の入力信号と出力信号との関係を示す図である。

【０１７０】実施の形態４の変形例１の回路３２１は、
実施の形態４の回路２９０と同様の動作をするため説明
は繰返さない。

【０１７１】実施の形態４の変形例１の半導体装置の場
合でも、実際に使用されるいく種類かの組合せの入力信
号の場合に、出力信号を保持しつつサブスレッショルド
電流を低減させることが可能である。

【０１７２】［実施の形態５］実施の形態５の半導体装
置は、インバータに代えてＮＡＮＤ型ＲＳラッチ回路に
本発明を適用する点が実施の形態１と異なる。

【０１７３】図１６は、ＮＡＮＤ型ＲＳラッチ回路に本
発明を適用した回路３４０の構成を示す回路図である。

【０１７４】図１６を参照して、回路３４０は、ゲート
に制御信号ＺＳＣを受け電源電位Ｖｄｄが与えられるノ
ードにソースが接続されドレインがノードＮ４２に接続
されたＰチャネルＭＯＳトランジスタ３４４と、ゲート
がノードＮ５２に接続され電源電位Ｖｄｄが与えられる
ノードにソースが接続されドレインがノードＮ４２に接
続されたＰチャネルＭＯＳトランジスタ３４２と、ゲー
トに制御信号ＳＣを受け電源電位Ｖｓｓが与えられるノ
ードにソースが接続されドレインがノードＮ４４に接続
されたＮチャネルＭＯＳトランジスタ３５０と、ゲート
がノードＮ５２に接続され電源電位Ｖｓｓが与えられる
ノードにソースが接続されドレインがノードＮ４４に接
続されたＮチャネルＭＯＳトランジスタ３４８と、入力
にセット信号ＳｅｔおよびノードＮ５２の電位を受けて
ノードＮ５０に出力信号Ｑを出力するＮＡＮＤ回路３４
６とを含む。ＮＡＮＤ回路３４６の電源ノードはノード
Ｎ４２に接続され、ＮＡＮＤ回路３４６の接地ノードは
ノードＮ４４に接続される。

【０１７５】回路３４０は、さらに、ゲートに制御信号
ＺＳＣを受け電源電位Ｖｄｄが与えられるノードにソー
スが接続されドレインがノードＮ４６に接続されたＰチ
ャネルＭＯＳトランジスタ３５４と、ゲートがノードＮ
５０に接続され電源電位Ｖｄｄが与えられるノードにソ
ースが接続されドレインがノードＮ４６に接続されたＰ
チャネルＭＯＳトランジスタ３５２と、ゲートに制御信
号ＳＣを受け電源電位Ｖｓｓが与えられるノードにソー
スが接続されドレインがノードＮ４８に接続されたＮチ
ャネルＭＯＳトランジスタ３６０と、ゲートがノードＮ
５０に接続され電源電位Ｖｓｓが与えられるノードにソ
ースが接続されドレインがノードＮ４８に接続されたＮ
チャネルＭＯＳトランジスタ３５８と、入力にリセット
信号ＲｅｓｅｔおよびノードＮ５０の電位を受けてノー
ドＮ５２に出力信号ＱＣを出力するＮＡＮＤ回路３５６
とを含む。ＮＡＮＤ回路３５６の電源ノードはノードＮ
４６に接続され、ＮＡＮＤ回路３５６の接地ノードはノ
ードＮ４８に接続される。

【０１７６】ＮＡＮＤ回路３４６、３５６の構成は図８
で説明したＮＡＮＤ回路２１６と同様であるので説明は
繰返さない。

【０１７７】次に、回路３４０の動作について説明す
る。図１７は、回路３４０の入力信号と出力信号の関係
を示す図である。

【０１７８】図１６、図１７を参照して、回路３４０は
制御信号ＳＣがＨレベル、制御信号ＺＳＣがＬレベルの
ときは動作状態となる。この条件ではＰチャネルＭＯＳ
トランジスタ３４４、３５４およびＮチャネルＭＯＳト
ランジスタ３５０、３６０はいずれも導通状態となるた
め、ノードＮ４２、Ｎ４６の電位は電源電位Ｖｄｄとな
り、ノードＮ４４、Ｎ４８の電位は接地電位Ｖｓｓとな
る。そしてＮＡＮＤ回路３４６、３５６は高速のラッチ
回路として動作する。

【０１７９】すなわち、セット信号ＳｅｔがＨレベル
で、かつ、リセット信号ＲｅｓｅｔがＨレベルの場合に
は、出力信号Ｑ、ＱＣは、以前に設定された値を保持す
る。セット信号ＳｅｔがＬレベルで、かつ、リセット信
号ＲｅｓｅｔがＨレベルの場合には、出力信号ＱはＨレ
ベルとなり出力信号ＱＣはその反転値であるＬレベルと
なる。セット信号ＳｅｔがＨレベルで、かつ、リセット
信号ＲｅｓｅｔがＬレベルの場合には、出力信号ＱはＬ
レベルとなり出力信号ＱＣはその反転値であるＨレベル
となる。セット信号ＳｅｔがＬレベルで、かつ、リセッ
ト信号ＲｅｓｅｔがＬレベルの場合には、出力信号Ｑ、
ＱＣは不定値となるためこの入力条件は通常は禁止され
る。

【０１８０】一方、制御信号ＳＣがＨレベル、制御信号
ＺＳＣがＬレベルのときには、回路３４０は待機状態と
なりサブスレッショルド電流が低減された保持回路とし
て働く。

【０１８１】すなわち、セット信号ＳｅｔがＨレベル
で、かつ、リセット信号ＲｅｓｅｔがＨレベルの場合に
は、出力信号Ｑ、ＱＣは、以前に設定された値を保持す
る。また、待機状態に切換えた後は入力信号が変化する
ことは考慮する必要がないため、他のセット信号Ｓｅｔ
およびリセット信号Ｒｅｓｅｔの入力条件は待機時には
必要がないので示さない。

【０１８２】この条件ではＰチャネルＭＯＳトランジス
タ３４４、３５４およびＮチャネルＭＯＳトランジスタ
３５０、３６０はいずれも非導通状態となっており、回
路３４０で消費されるサブスレッショルド電流は、Ｐチ
ャネルＭＯＳトランジスタ３４２、３５２およびＮチャ
ネルＭＯＳトランジスタ３４８、３５８の導通状態によ
って定まる。

【０１８３】すなわち、出力信号Ｑの保持値がＨレベル
の場合は、ＰチャネルＭＯＳトランジスタ３５２が非導
通状態となり、ＮチャネルＭＯＳトランジスタ３５８は
導通状態となる。したがって、ＮＡＮＤ回路３５６に流
れるサブスレッショルド電流は、しきい値電圧の絶対値
の大きい非導通状態のＰチャネルＭＯＳトランジスタ３
５２、３５４によってきまるわずかな値になる。また、
この時は出力信号ＱＣはＬレベルであり、ＰチャネルＭ
ＯＳトランジスタ３４２が導通状態となり、Ｎチャネル
ＭＯＳトランジスタ３４８は非導通状態となる。したが
って、ＮＡＮＤ回路３５６に流れるサブスレッショルド
電流は、しきい値電圧の絶対値の大きい非導通状態のＮ
チャネルＭＯＳトランジスタ３４８、３５０によってき
まるわずかな値になる。

【０１８４】一方、出力信号Ｑの保持値がＬレベルの場
合は、ＮチャネルＭＯＳトランジスタ３５８が非導通状
態となり、ＰチャネルＭＯＳトランジスタ３５２は導通
状態となる。したがって、ＮＡＮＤ回路３５６に流れる
サブスレッショルド電流は、しきい値電圧の絶対値の大
きい非導通状態のＮチャネルＭＯＳトランジスタ３５
８、３６０によってきまるわずかな値になる。また、こ
の時は出力信号ＱＣはＨレベルであり、ＮチャネルＭＯ
Ｓトランジスタ３４８が導通状態となり、ＰチャネルＭ
ＯＳトランジスタ３４２は非導通状態となる。したがっ
て、ＮＡＮＤ回路３５６に流れるサブスレッショルド電
流は、しきい値電圧の絶対値の大きい非導通状態のＰチ
ャネルＭＯＳトランジスタ３４２、３４４によってきま
るわずかな値になる。

【０１８５】回路３４０では、ＰチャネルＭＯＳトラン
ジスタ３４２およびＮチャネルＭＯＳトランジスタ３４
８はＮＡＮＤ回路３４６の待機時の電流制御用としてＮ
ＡＮＤ回路３４６の電源ノード、接地ノード側にそれぞ
れ１個づつ設けられ、ＰチャネルＭＯＳトランジスタ３
５２およびＮチャネルＭＯＳトランジスタ３５８はＮＡ
ＮＤ回路３５６の待機時の電流制御用としてＮＡＮＤ回
路３５６の電源ノード、接地ノード側にそれぞれ１個づ
つ設けられているが、図８で示したＮＡＮＤ回路のよう
な構成をとっても構わない。回路３４０では待機時のセ
ット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔの入力値
が定まっているため、省略可能なトランジスタを省いた
構成になっている。

【０１８６】このようにして、回路３４０は動作時は高
速動作をするラッチ回路として働き、待機時はその直前
に設定された値がＨレベル、Ｌレベルいずれの場合にお
いてもサブスレッショルド電流が低減された状態で値を
保持することが可能である。

【０１８７】［実施の形態６］実施の形態６の半導体装
置は、インバータに代えてＮＯＲ型ＲＳラッチ回路に本
発明を適用する点が実施の形態１と異なる。

【０１８８】図１８は、本発明をＮＯＲ型ラッチ回路に
適用した回路３７０の構成を示す回路図である。

【０１８９】図１８を参照して、回路３７０は、ゲート
に制御信号ＺＳＣを受け電源電位Ｖｄｄが与えられるノ
ードにソースが接続されドレインがノードＮ６２に接続
されたＰチャネルＭＯＳトランジスタ３７４と、ゲート
がノードＮ７２に接続され電源電位Ｖｄｄが与えられる
ノードにソースが接続されドレインがノードＮ６２に接
続されたＰチャネルＭＯＳトランジスタ３７２と、ゲー
トに制御信号ＳＣを受け電源電位Ｖｓｓが与えられるノ
ードにソースが接続されドレインがノードＮ６４に接続
されたＮチャネルＭＯＳトランジスタ３８０と、ゲート
がノードＮ７２に接続され電源電位Ｖｓｓが与えられる
ノードにソースが接続されドレインがノードＮ６４に接
続されたＮチャネルＭＯＳトランジスタ３７８と、入力
にセット信号ＳｅｔおよびノードＮ７２の電位を受けて
ノードＮ６０に出力信号Ｑを出力するＮＯＲ回路３７６
とを含む。ＮＯＲ回路３７６の電源ノードはノードＮ６
２に接続され、ＮＯＲ回路３７６の接地ノードはノード
Ｎ６４に接続される。

【０１９０】回路３７０は、さらに、ゲートに制御信号
ＺＳＣを受け電源電位Ｖｄｄが与えられるノードにソー
スが接続されドレインがノードＮ６６に接続されたＰチ
ャネルＭＯＳトランジスタ３８４と、ゲートがノードＮ
６０に接続され電源電位Ｖｄｄが与えられるノードにソ
ースが接続されドレインがノードＮ６６に接続されたＰ
チャネルＭＯＳトランジスタ３８２と、ゲートに制御信
号ＳＣを受け電源電位Ｖｓｓが与えられるノードにソー
スが接続されドレインがノードＮ６８に接続されたＮチ
ャネルＭＯＳトランジスタ３８０と、ゲートがノードＮ
６０に接続され電源電位Ｖｓｓが与えられるノードにソ
ースが接続されドレインがノードＮ６８に接続されたＮ
チャネルＭＯＳトランジスタ３８８と、入力にリセット
信号ＲｅｓｅｔおよびノードＮ６０の電位を受けてノー
ドＮ７２に出力信号ＱＣを出力するＮＡＮＤ回路３８６
とを含む。ＮＯＲ回路３８６の電源ノードはノードＮ６
６に接続され、ＮＯＲ回路３８６の接地ノードはノード
Ｎ６８に接続される。

【０１９１】ＮＯＲ回路３７６、３８６の構成は図１０
で説明したＮＯＲ回路２５０と同様であるので説明は繰
返さない。

【０１９２】次に、回路３７０の動作について説明す
る。図１９は、回路３７０の入力信号と出力信号の関係
を示す図である。

【０１９３】図１８、図１９を参照して、回路３７０は
制御信号ＳＣがＨレベル、制御信号ＺＳＣがＬレベルの
ときは動作状態となる。この条件ではＰチャネルＭＯＳ
トランジスタ３７４、３８４およびＮチャネルＭＯＳト
ランジスタ３８０、３９０はいずれも導通状態となるた
め、ノードＮ６２、Ｎ６６の電位は電源電位Ｖｄｄとな
り、ノードＮ６４、Ｎ６８の電位は接地電位Ｖｓｓとな
る。そしてＮＯＲ回路３７６、３８６は高速のラッチ回
路として動作する。

【０１９４】すなわち、セット信号ＳｅｔがＬレベル
で、かつ、リセット信号ＲｅｓｅｔがＬレベルの場合に
は、出力信号Ｑ、ＱＣは、以前に設定された値を保持す
る。セット信号ＳｅｔがＨレベルで、かつ、リセット信
号ＲｅｓｅｔがＬレベルの場合には、出力信号ＱはＬレ
ベルとなり出力信号ＱＣはその反転値であるＨレベルと
なる。セット信号ＳｅｔがＬレベルで、かつ、リセット
信号ＲｅｓｅｔがＨレベルの場合には、出力信号ＱはＨ
レベルとなり出力信号ＱＣはその反転値であるＬレベル
となる。セット信号ＳｅｔがＨレベルで、かつ、リセッ
ト信号ＲｅｓｅｔがＨレベルの場合には、出力信号Ｑ、
ＱＣは不定値となるためこの入力条件は通常は禁止され
る。

【０１９５】一方、制御信号ＳＣがＨレベル、制御信号
ＺＳＣがＬレベルのときには、回路３７０は待機状態と
なりサブスレッショルド電流が低減された保持回路とし
て働く。

【０１９６】すなわち、セット信号ＳｅｔがＬレベル
で、かつ、リセット信号ＲｅｓｅｔがＬレベルの場合に
は、出力信号Ｑ、ＱＣは、以前に設定された値を保持す
る。また、待機状態に切換えた後は入力信号が変化する
ことは考慮する必要がないため、他のセット信号Ｓｅｔ
およびリセット信号Ｒｅｓｅｔの入力条件は待機時には
必要がないので示さない。

【０１９７】この条件ではＰチャネルＭＯＳトランジス
タ３７４、３８４およびＮチャネルＭＯＳトランジスタ
３８０、３９０はいずれも非導通状態となっており、回
路３７０で消費されるサブスレッショルド電流は、Ｐチ
ャネルＭＯＳトランジスタ３７２、３８２およびＮチャ
ネルＭＯＳトランジスタ３７８、３８８の導通状態によ
って定まる。

【０１９８】すなわち、出力信号Ｑの保持値がＨレベル
の場合は、ＰチャネルＭＯＳトランジスタ３８２が非導
通状態となり、ＮチャネルＭＯＳトランジスタ３８８は
導通状態となる。したがって、ＮＡＮＤ回路３８６に流
れるサブスレッショルド電流は、しきい値電圧の絶対値
の大きい非導通状態のＰチャネルＭＯＳトランジスタ３
８２、３８４によってきまるわずかな値になる。また、
この時は出力信号ＱＣはＬレベルであり、ＰチャネルＭ
ＯＳトランジスタ３７２が導通状態となり、Ｎチャネル
ＭＯＳトランジスタ３７８は非導通状態となる。したが
って、ＮＡＮＤ回路３７６に流れるサブスレッショルド
電流は、しきい値電圧の絶対値の大きい非導通状態のＮ
チャネルＭＯＳトランジスタ３７８、３８０によってき
まるわずかな値になる。

【０１９９】一方、出力信号Ｑの保持値がＬレベルの場
合は、ＮチャネルＭＯＳトランジスタ３８８が非導通状
態となり、ＰチャネルＭＯＳトランジスタ３８２は導通
状態となる。したがって、ＮＯＲ回路３８６に流れるサ
ブスレッショルド電流は、しきい値電圧の絶対値の大き
い非導通状態のＮチャネルＭＯＳトランジスタ３８８、
３９０によってきまるわずかな値になる。また、この時
は出力信号ＱＣはＨレベルであり、ＮチャネルＭＯＳト
ランジスタ３７８が導通状態となり、ＰチャネルＭＯＳ
トランジスタ３７２は非導通状態となる。したがって、
ＮＡＮＤ回路３７６に流れるサブスレッショルド電流
は、しきい値電圧の絶対値の大きい非導通状態のＰチャ
ネルＭＯＳトランジスタ３７２、３７４によってきまる
わずかな値になる。

【０２００】回路３７０では、ＰチャネルＭＯＳトラン
ジスタ３７２およびＮチャネルＭＯＳトランジスタ３７
８はＮＯＲ回路３７６の待機時の電流制御用としてＮＯ
Ｒ回路３７６の電源ノード、接地ノード側にそれぞれ１
個づつ設けられ、ＰチャネルＭＯＳトランジスタ３８２
およびＮチャネルＭＯＳトランジスタ３８８はＮＯＲ回
路３８６の待機時の電流制御用としてＮＯＲ回路３８６
の電源ノード、接地ノード側にそれぞれ１個づつ設けら
れているが、図１０で示したＮＯＲ回路のような構成を
とっても構わない。回路３７０では待機時のセット信号
Ｓｅｔおよびリセット信号Ｒｅｓｅｔの入力値が定まっ
ているため、省略可能なトランジスタを省いた構成にな
っている。

【０２０１】このようにして、回路３７０は動作時は高
速動作をするラッチ回路として働き、待機時はその直前
に設定された値がＨレベル、Ｌレベルいずれの場合にお
いてもサブスレッショルド電流が低減された状態で値を
保持することが可能である。

【０２０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２０３】

【発明の効果】請求項１、２記載の半導体記憶装置は、
出力ノードの出力値がＨレベルの場合もＬレベルの場合
もその出力値を保持したまま動作状態から待機状態に移
行し待機状態においてはサブスレッショルド電流を低減
可能である。さらに、待機状態から動作状態に復帰する
際は保持していた出力ノードの出力値をそのまま使用し
て処理を継続できるので、初期設定を再度することなく
高速に動作復帰をさせることが可能である。

【０２０４】請求項３および４記載の半導体記憶装置
は、請求項１記載の半導体記憶装置の奏する効果に加え
て、論理反転するインバータにおいてサブスレッショル
ド電流を低減可能である。

【０２０５】請求項５および６記載の半導体記憶装置
は、請求項１記載の半導体記憶装置の奏する効果に加え
て、ＮＡＮＤ回路においてサブスレッショルド電流を低
減可能である。

【０２０６】請求項７および８記載の半導体記憶装置
は、請求項１記載の半導体記憶装置の奏する効果に加え
て、ＮＯＲ回路においてサブスレッショルド電流を低減
可能である。

【０２０７】請求項９および１０記載の半導体記憶装置
は、請求項１記載の半導体記憶装置の奏する効果に加え
て、クロックドインバータにおいてサブスレッショルド
電流を低減可能である。

【０２０８】請求項１１〜１４記載の半導体記憶装置
は、請求項１記載の半導体記憶装置の奏する効果に加え
て、ＲＳラッチ回路においてサブスレッショルド電流を
低減可能である。

【０２０９】請求項１５記載の半導体記憶装置は、出力
ノードの出力値がＨレベルの場合もＬレベルの場合もそ
の出力値を保持したまま動作状態から待機状態に移行し
待機状態においてはサブスレッショルド電流を低減可能
である。さらに、待機状態から動作状態に復帰する際は
保持していた出力ノードの出力値をそのまま使用して処
理を継続できるので、初期設定を再度することなく高速
に動作復帰をさせることが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。

【図２】 半導体装置１の第１の制御信号発生回路６２
に用いられる回路１５０の構成を示す概略ブロック図で
ある。

【図３】 図２で説明した回路１５０を直列に接続した
回路１７０の構成を示す概略ブロック図である。

【図４】 回路１５０をインバータに適用した回路１８
０の構成を示す回路図である。

【図５】 回路１８０の入力と出力の関係を示した図で
ある。

【図６】 回路１８０の動作を説明するための動作波形
図である。

【図７】 インバータの連続接続した場合の回路２００
の構成を説明する回路図である。

【図８】 実施の形態２の半導体装置に用いられるＮＡ
ＮＤ回路に本発明を適用した回路２１０の回路図であ
る。

【図９】 回路２１０の入力信号と出力信号との関係を
示す図である。

【図１０】 ＮＯＲ回路に本発明を適用した回路２５０
の構成を示す回路図である。

【図１１】 回路２５０の入力信号と出力信号との関係
を示す図である。

【図１２】 本発明をクロックドインバータに適用した
場合の回路２９０の構成を示す回路図である。

【図１３】 回路２９０の入力信号と出力信号との関係
を表わした図である。

【図１４】 実施の形態４の変形例１の回路３２１の構
成を示す回路図である。

【図１５】 回路３２１の入力信号と出力信号との関係
を示す図である。

【図１６】 本発明をＮＡＮＤ型ＲＳラッチ回路に適用
した回路３４０の構成を示す回路図である。

【図１７】 回路３４０の入力信号と出力信号の関係を
示す図である。

【図１８】 本発明をＮＯＲ型ラッチ回路に適用した回
路３７０の構成を示す回路図である。

【図１９】 回路３７０の入力信号と出力信号の関係を
示す図である。

【図２０】 従来の半導体装置におけるインバータ５０
０の構成を示す回路図である。

【図２１】 ＮチャネルＭＯＳトランジスタのゲートソ
ース間電圧ＶＧＳとドレイン電流ＩＤＳとの関係を示す
図である。

【図２２】 従来において提案されているソース電圧を
切換えてサブスレッショルド電流を低減するインバータ
５１０を示す回路図である。

【図２３】 トランジスタの種類を説明するための図で
ある。（ａ）はしきい値の高いＶｔトランジスタの記号
を説明するための図であり、（ｂ）は低Ｖｔトランジス
タの記号を説明するための図である。

【図２４】 図２２のインバータを直列接続して使用す
る回路５３０の構成を示す回路図である。

【符号の説明】

１ 半導体装置、ＤＱｉ データ入出力端子、７１ａ，
７１ｂ メモリセルアレイ、Ａ０〜Ａｊ アドレス信
号、５２ａ，５２ｂ Ｘデコーダ群、５３ａ，５３ｂ
Ｙデコーダ群、Ｙ０〜Ｙｋ 列アドレス信号、５４ａ，
５４ｂ センスアンプ群、ＢＡ，ＢＢ バンク指定信
号、６１ａ，６１ｂ イコライズ回路群、５８ａ，５８
ｂ 入力バッファ、６９ａ，６９ｂ セレクタ、５９
ａ，５９ａ´，５９ｂ，５９ｂ´ライト用レジスタ、６
０ａ，６０ａ´，６０ｂ，６０ｂ´ライトバッファ群、
６３ 第２制御信号発生回路、６２ 第１制御信号発生
回路、６５ Ｘアドレスバッファ、６６ Ｙアドレスバ
ッファ、６８ Ｙアドレスオペレーション回路、１５６
ＣＭＯＳ回路、１６２，２２２，２６２，３０２，３
２４ 第１のＰｃｈ回路、１５２，２１２，２５２，２
９２ 第２のＰｃｈ回路、１６４，２１４，２６４，２
０４，３２６ 第１のＮｃｈ回路、１５８，２１８，２
５８，２９８ 第２のＮｃｈ回路、１５４，１８２，１
８４，１９２，２６６，２６８，２５４，２７４，２７
６，２９４，３０６，３０８，３１４，３１６，３２
８，３３０，３４２，３４４，３５２，３５４，３７
２，３７４，３８２，３８４ ＰチャネルＭＯＳトラン
ジスタ、１６０，１８８，１９０，１９４，２７８，２
８０，２７０，２７２，２６０，３１８，３２０，３１
０，３００，２９８，３３２，３３４，３４８，３５
０，３５８，３６０，３７８，３８０，３８８，３９０
ＮチャネルＭＯＳトランジスタ、１５０，１７０，１
８０，２００，２０２，２０４，２０６，２１０，２５
０，２９０，３２１，３４０，３７０ 回路、１８６
インバータ、２１６，３４６，３５６ ＮＡＮＤ回路、
２９６，３２２ クロックドインバータ、２５６，３７
６，３８６ ＮＯＲ回路。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１の電源電位をうける第１の電源ノー
   ドと、 前記第１の電源電位より低い第２の電源電位を受ける第
   ２の電源ノードと、 動作モード時は第１の入力信号の変化と第２の入力信号
   の変化とに応じて所定の論理演算結果を第１の出力ノー
   ドに出力し、待機モード時は前記第１の入力信号の入力
   値と前記第２の入力信号の入力値とに対応する前記第１
   の出力ノードの出力状態を保持する第１の論理回路とを
   備え、 前記第１の論理回路は、 第１の内部ノードと第２の内部ノードから電流供給を受
   け、前記第１の入力信号と前記第２の入力信号に応じて
   所定の論理演算結果を前記第１の出力ノードに出力する
   第１の論理演算部を含み、 前記第１の論理演算部は、 前記第１の内部ノードと前記第１の出力ノードとの間に
   接続され前記第１の信号に応じて接続状態または非接続
   状態となる第１の回路と、 前記第２の内部ノードと前記第１の出力ノードとの間に
   接続され前記第２の信号に応じて接続状態または非接続
   状態となる第２の回路とを有し、 前記第１の回路が導通時および前記動作モード時に導通
   し前記第１の電源ノードと前記第１の内部ノードとを接
   続する第１の接続手段と、 前記第２の回路が導通時および前記動作モード時に導通
   し前記第２の電源ノードと前記第２の内部ノードとを接
   続する第２の接続手段とをさらに含み、 前記第１の接続手段は、前記第１の回路より非接続状態
   におけるリーク電流値が小さく、 前記第２の接続手段は、前記第２の回路より非接続状態
   におけるリーク電流値が小さい、半導体装置。
2. 【請求項２】 前記第１の接続手段は、 前記動作モード時には前記第１の電源ノードと前記第１
   の内部ノードとを接続し、前記待機モード時には非導通
   状態となる第１のスイッチング手段と、 前記第１のスイッチング手段と並列に接続され、前記第
   １の入力信号を受ける第２のスイッチング手段とを含
   み、 前記第２の接続手段は、 前記動作モード時には前記第２の電源ノードと前記第２
   の内部ノードとを接続し、前記待機モード時には非導通
   状態となる第３のスイッチング手段と、 前記第３のスイッチング手段と並列に接続され、前記第
   ２の入力信号を受ける第４のスイッチング手段とを含
   み、 前記第１の回路は、 前記第１の内部ノードと前記第１の出力ノードとを導通
   する経路上に配置され、前記第１の入力信号に応じて導
   通する第１のＰチャネルＭＯＳトランジスタを有し、 前記第２のスイッチング手段は、 前記第１の電源ノードと前記第１の内部ノードとを導通
   する経路上に配置され、前記第１の入力信号に応じて導
   通する、前記第１のＰチャネルＭＯＳトランジスタより
   もしきい値の絶対値が大きい第２のＰチャネルＭＯＳト
   ランジスタを有し、 前記第２の回路は、 前記第２の内部ノードと前記第１の出力ノードとを導通
   する経路上に配置され、前記第２の入力信号に応じて導
   通する第１のＮチャネルＭＯＳトランジスタを有し、 前記第４のスイッチング手段は、 前記第２の電源ノードと前記第２の内部ノードとを導通
   する経路上に配置され、前記第２の入力信号に応じて導
   通する、前記第１のＮチャネルＭＯＳトランジスタより
   もしきい値の絶対値が大きい第２のＮチャネルＭＯＳト
   ランジスタを有する、請求項１記載の半導体装置。
3. 【請求項３】 前記第２の入力信号は、前記第１の入力
   信号と等しい信号が与えられ、 前記第１の論理演算部は論理反転回路（インバータ）で
   ある、請求項２記載の半導体装置。
4. 【請求項４】 前記第１のＰチャネルＭＯＳトランジス
   タは、前記第１の入力信号をゲートに受け、ドレインと
   ソースとがそれぞれ前記第１の出力ノードと前記第１の
   内部ノードとに接続され、 前記第２のＰチャネルＭＯＳトランジスタは、前記第１
   の入力信号をゲートに受け、ドレインとソースとがそれ
   ぞれ前記第１の内部ノードと前記第１の電源ノードに接
   続され、 前記第１のＮチャネルＭＯＳトランジスタは、前記第２
   の入力信号をゲートに受け、ドレインとソースとがそれ
   ぞれ前記第１の出力ノードと前記第２の内部ノードとに
   接続され、 前記第２のＮチャネルＭＯＳトランジスタは、前記第２
   の入力信号をゲートに受け、ドレインとソースとがそれ
   ぞれ前記第２の内部ノードと前記第２の電源ノードとに
   接続される、請求項３記載の半導体装置。
5. 【請求項５】 前記第２の入力信号は、前記第１の入力
   信号と等しい信号が与えられ、 前記第１の論理演算部は第３の入力信号をさらにうける
   否定積回路（ＮＡＮＤ）である、請求項２記載の半導体
   装置。
6. 【請求項６】 前記第１の回路は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
   ランジスタと等しい、第３のＰチャネルＭＯＳトランジ
   スタをさらに含み、 前記第１のＰチャネルＭＯＳトランジスタと前記第３の
   ＰチャネルＭＯＳトランジスタとは、前記第１の入力信
   号と前記第３の入力信号とをそれぞれゲートに受け、前
   記第１の出力ノードと前記第１の内部ノードとの間に並
   列に接続され、 前記第２のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
   ランジスタより大きい、第４のＰチャネルＭＯＳトラン
   ジスタをさらに含み、 前記第２のＰチャネルＭＯＳトランジスタと前記第４の
   ＰチャネルＭＯＳトランジスタとは、前記第１の入力信
   号と前記第３の入力信号とをそれぞれゲートに受け、前
   記第１の内部ノードと前記第１の電源ノードとの間に並
   列に接続され、 前記第２の回路は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
   ランジスタと等しい、第３のＮチャネルＭＯＳトランジ
   スタをさらに含み、 前記第１のＮチャネルＭＯＳトランジスタと前記第３の
   ＮチャネルＭＯＳトランジスタとは、前記第２の入力信
   号と前記第３の入力信号とをそれぞれゲートに受け、前
   記第１の出力ノードと前記第２の内部ノードとの間に直
   列接続され、 前記第４のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
   ランジスタより大きい、第４のＮチャネルＭＯＳトラン
   ジスタをさらに含み、 前記第２のＮチャネルＭＯＳトランジスタと前記第４の
   ＮチャネルＭＯＳトランジスタは、前記第２の入力信号
   と前記第３の入力信号とをそれぞれゲートに受け、前記
   第２の内部ノードと前記第２の電源ノードとの間に直列
   接続される、請求項５記載の半導体装置。
7. 【請求項７】 前記第２の入力信号は、前記第１の入力
   信号と等しい信号が与えられ、 前記第１の論理演算部は第３の入力信号をさらにうける
   否定和回路（ＮＯＲ）である、請求項２記載の半導体装
   置。
8. 【請求項８】 前記第２の回路は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
   ランジスタと等しい、第３のＮチャネルＭＯＳトランジ
   スタをさらに含み、 前記第１のＮチャネルＭＯＳトランジスタと第３のＮチ
   ャネルＭＯＳトランジスタとは、前記第２の入力信号と
   前記第３の入力信号とをそれぞれゲートに受け、前記第
   １の出力ノードと前記第２の内部ノードとの間に並列に
   接続され、 前記第４のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
   ランジスタより大きい、第４のＮチャネルＭＯＳトラン
   ジスタをさらに含み、 前記第２のＮチャネルＭＯＳトランジスタと第４のＮチ
   ャネルＭＯＳトランジスタとは、前記第２の入力信号と
   前記第３の入力信号とをそれぞれゲートに受け、前記第
   ２の内部ノードと前記第２の電源ノードとの間に並列に
   接続され、 前記第１の回路は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
   ランジスタと等しい、第３のＰチャネルＭＯＳトランジ
   スタをさらに含み、 前記第１のＰチャネルＭＯＳトランジスタと第３のＰチ
   ャネルＭＯＳトランジスタとは、前記第１の入力信号と
   前記第３の入力信号とをそれぞれゲートに受け、前記第
   １の出力ノードと前記第１の内部ノードとの間に直列接
   続され、 前記第２のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
   ランジスタより大きい、第４のＰチャネルＭＯＳトラン
   ジスタをさらに含み、 前記第２のＰチャネルＭＯＳトランジスタと前記第４の
   ＰチャネルＭＯＳトランジスタとは、前記第１の入力信
   号と前記第３の入力信号とをそれぞれゲートに受け、前
   記第１の内部ノードと前記第１の電源ノードとの間に直
   列接続される、請求項７記載の半導体装置。
9. 【請求項９】 前記第２の入力信号は、前記第１の入力
   信号と等しい信号が与えられ、 前記第１の論理演算部は第１の制御信号と前記第１の制
   御信号と相補な信号である第２の制御信号とをさらにう
   けるクロックドインバータである、請求項２記載の半導
   体装置。
10. 【請求項１０】 前記第１の回路は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
    ランジスタと等しい、第３のＰチャネルＭＯＳトランジ
    スタをさらに含み、 前記第１のＰチャネルＭＯＳトランジスタと前記第３の
    ＰチャネルＭＯＳトランジスタとは、前記第１の入力信
    号と前記第１の制御信号とをそれぞれゲートに受け、前
    記第１の出力ノードと前記第１の内部ノードとの間に直
    列接続され、 前記第２のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＰチャネルＭＯＳト
    ランジスタより大きい、第４のＰチャネルＭＯＳトラン
    ジスタをさらに含み、 前記第２のＰチャネルＭＯＳトランジスタと前記第４の
    ＰチャネルＭＯＳトランジスタとは、前記第１の入力信
    号と前記第１の制御信号とをそれぞれゲートに受け、前
    記第１の内部ノードと前記第１の電源ノードとの間に直
    列接続され、 前記第２の回路は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
    ランジスタと等しい第３のＮチャネルＭＯＳトランジス
    タをさらに含み、 前記第１のＰチャネルＭＯＳトランジスタと前記第３の
    ＰチャネルＭＯＳトランジスタとは、前記第２の入力信
    号と前記第２の制御信号とをそれぞれゲートに受け、前
    記第１の出力ノードと前記第２の内部ノードとの間に直
    列接続され、 前記第４のスイッチング手段は、 しきい値電圧の絶対値が前記第１のＮチャネルＭＯＳト
    ランジスタより大きい、第４のＮチャネルＭＯＳトラン
    ジスタをさらに含み、 前記第２のＮチャネルＭＯＳトランジスタと前記第４の
    ＮチャネルＭＯＳトランジスタとは、前記第１の入力信
    号と前記第２の制御信号とをそれぞれゲートに受け、前
    記第２の内部ノードと前記第１の電源ノードとの間に直
    列接続される、請求項９記載の半導体装置。
11. 【請求項１１】 動作モード時は第３の入力信号の変化
    に応じて所定の論理演算結果を第２の出力ノードに出力
    し、待機モード時は前記第３の入力信号の入力値に対応
    する前記第２の出力ノードの出力状態を保持する第２の
    論理回路をさらに備え、 前記第２の論理回路は、 第３の内部ノードと第４の内部ノードから電流供給を受
    け、前記第３の入力信号に応じて所定の論理演算結果を
    前記第２の出力ノードに出力する第２の論理演算部を含
    み、 前記第２の論理演算部は、 前記第３の内部ノードと前記第２の出力ノードとの間に
    接続され前記第３の入力信号に応じて接続状態または非
    接続状態となる第３の回路と、 前記第４の内部ノードと前記第２の出力ノードとの間に
    接続され前記第３の入力信号に応じて接続状態または非
    接続状態となる第４の回路とを有し、 前記第３の回路が導通時および前記動作モード時に導通
    し前記第１の電源ノードと前記第３の内部ノードとを接
    続する第３の接続手段と、 前記第４の回路が導通時および前記動作モード時に導通
    し前記第２の電源ノードと前記第４の内部ノードとを接
    続する第４の接続手段とをさらに含み、 前記第３の接続手段は、前記第３の回路より非接続状態
    におけるリーク電流値が小さく、 前記第４の接続手段は、前記第４の回路より非接続状態
    におけるリーク電流値が小さく、 前記第１の入力信号と前記第２の入力信号とは共に前記
    第２の出力ノードの電位に応じた信号であり、 前記第３の入力信号は前記第１の出力ノードの電位に応
    じた信号である、請求項１記載の半導体装置。
12. 【請求項１２】 前記第１の接続手段は、 前記動作モード時には前記第１の電源ノードと前記第１
    の内部ノードとを接続し、前記待機モード時には非導通
    状態となる第１のスイッチング手段と、 前記第１のスイッチング手段と並列に接続され、前記第
    １の入力信号を受ける第２のスイッチング手段とを含
    み、 前記第２の接続手段は、 前記動作モード時には前記第２の電源ノードと前記第２
    の内部ノードとを接続し、前記待機モード時には非導通
    状態となる第３のスイッチング手段と、 前記第３のスイッチング手段と並列に接続され、前記第
    ２の入力信号を受ける第４のスイッチング手段とを含
    み、 前記第１の回路は、 前記第１の内部ノードと前記第１の出力ノードとを導通
    する経路上に配置され、前記第１の入力信号に応じて導
    通する第１のＰチャネルＭＯＳトランジスタを有し、 前記第２のスイッチング手段は、 前記第１の電源ノードと前記第１の内部ノードとを導通
    する経路上に配置され、前記第１の入力信号に応じて導
    通する、前記第１のＰチャネルＭＯＳトランジスタより
    もしきい値の絶対値が大きい第２のＰチャネルＭＯＳト
    ランジスタを有し、 前記第２の回路は、 前記第２の内部ノードと前記第１の出力ノードとを導通
    する経路上に配置され、前記第２の入力信号に応じて導
    通する第１のＮチャネルＭＯＳトランジスタを有し、 前記第４のスイッチング手段は、 前記第２の電源ノードと前記第２の内部ノードとを導通
    する経路上に配置され、前記第２の入力信号に応じて導
    通する、前記第１のＮチャネルＭＯＳトランジスタより
    もしきい値の絶対値が大きい第２のＮチャネルＭＯＳト
    ランジスタを有し、 前記第３の接続手段は、 前記動作モード時には前記第１の電源ノードと前記第３
    の内部ノードとを接続し、前記待機モード時には非導通
    状態となる第５のスイッチング手段と、 前記第５のスイッチング手段と並列に接続され、前記第
    ３の入力信号を受ける第６のスイッチング手段とを含
    み、 前記第４の接続手段は、 前記動作モード時には前記第２の電源ノードと前記第４
    の内部ノードとを接続し、前記待機モード時には非導通
    状態となる第７のスイッチング手段と、 前記第７のスイッチング手段と並列に接続され、前記第
    ３の入力信号を受ける第８のスイッチング手段とを含
    み、 前記第３の回路は、 前記第３の内部ノードと前記第２の出力ノードとを導通
    する経路上に配置され、前記第３の入力信号に応じて導
    通する、前記第１のＰチャネルＭＯＳトランジスタとし
    きい値の絶対値が等しい、第３のＰチャネルＭＯＳトラ
    ンジスタを有し、 前記第６のスイッチング手段は、 前記第１の電源ノードと前記第３の内部ノードとを導通
    する経路上に配置され、前記第３の入力信号に応じて導
    通する、前記第１のＰチャネルＭＯＳトランジスタより
    もしきい値の絶対値が大きい第４のＰチャネルＭＯＳト
    ランジスタを有し、 前記第４の回路は、 前記第４の内部ノードと前記第２の出力ノードとを導通
    する経路上に配置され、前記第３の入力信号に応じて導
    通する、前記第１のＮチャネルＭＯＳトランジスタとし
    きい値の絶対値が等しい、第３のＮチャネルＭＯＳトラ
    ンジスタを有し、 前記第８のスイッチング手段は、 前記第２の電源ノードと前記第４の内部ノードとを導通
    する経路上に配置され、前記第３の入力信号に応じて導
    通する、前記第１のＮチャネルＭＯＳトランジスタより
    もしきい値の絶対値が大きい第４のＮチャネルＭＯＳト
    ランジスタを有する、請求項１１記載の半導体装置。
13. 【請求項１３】 前記第１の論理演算部は第４の入力信
    号をさらに受ける否定積回路（ＮＡＮＤ）であり、 前記第２の論理演算部は第５の入力信号をさらに受ける
    否定積回路（ＮＡＮＤ）である、請求項１２記載の半導
    体装置。
14. 【請求項１４】 前記第１の論理演算部は第４の入力信
    号をさらに受ける否定和回路（ＮＯＲ）であり、 前記第２の論理演算部は第５の入力信号をさらに受ける
    否定和回路（ＮＯＲ）である、請求項１２記載の半導体
    装置。
15. 【請求項１５】 前記第１のスイッチング手段は、 前記第１の電源ノードと前記第１の内部ノードとの間に
    接続され、前記動作モード時に導通し、前記待機モード
    時には非導通状態となる、前記第１のＰチャネルＭＯＳ
    トランジスタよりもしきい値の絶対値が大きい第３のＰ
    チャネルＭＯＳトランジスタを含み、 前記第３のスイッチング手段は、 前記第２の電源ノードと前記第２の内部ノードとの間に
    接続され、前記動作モード時に導通し、前記待機モード
    時には非導通状態となる、前記第１のＮチャネルＭＯＳ
    トランジスタよりもしきい値の絶対値が大きい第３のＮ
    チャネルＭＯＳトランジスタを含む、請求項２記載の半
    導体装置。