JP2673309B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、大規模論理集積回路に内蔵されるクロックドスタテ
ィック型RAM（ランダム・アクセス・メモリ）等に利用
して特に有効な技術に関するものである。

〔従来の技術〕

そのメモリアレイ及び周辺回路をCMOS（相補型MOS）
により構成することで、動作の高速化と低消費電力化を
図ったCMOSスタティック型RAMがある。また、このよう
なCMOSスタティック型RAMを基本構成とし、周辺回路を
ダイナミック化することでさらに低消費電力化を図った
クロックドスタティック型RAMがある。さらに、このよ
うなクロックドスタティック型RAMを内蔵する大規模論
理集積回路がある。

低消費電力化スタティック型RAMについては、例え
ば、特開昭61−134985号公報等に記載されている。

〔発明が解決しようとする課題〕

上記大規模論理集積回路において、内蔵されるクロッ
クドスタティック型RAM等は大容量化される傾向にあ
り、またこのようなオンチップRAMの搭載数を増やすこ
とで論理集積回路の機能を拡張しようとする動きがあ
る。しかし、従来のクロックドスタティック型RAM等は
比較的大きな消費電流を必要とするため、その大容量化
やチップ内設置数は自ずと制限される。

これに対処するため、本願発明者等は、この発明に先
立って、クロックドスタティック型RAM等のメモリアレ
イを複数分解し、またメモリアレイ及びその周辺回路の
動作を読み出し動作が終了した時点で停止させることを
考えた。

ところが、上記のような対策を施したクロックドスタ
ティック型RAM等には、次のような問題点が残されてい
ることが、本願発明者等によって明らかとなった。すな
わち、上記クロックドスタティック型RAM等では、書き
込みモードにおいて、メモリアレイ及びその周辺回路が
依然不必要に長い期間動作状態とされ、またメモリアレ
イが複数分割されることで、タイミング発生回路の制御
が複雑となり、クリティカルパスが長くなる。このた
め、クロックドスタティック型RAM等を充分低消費電力
化できず、また充分な低消費電力化を図るためにはその
高速動作をある程度犠牲にせざるを得なかった。

この発明の目的は、高速動作を犠牲にすることなく低
消費電力化を図ったクロックドスタティック型RAM等の
半導体記憶装置を提供することにある。この発明の他の
目的は、大規模論理集積回路に内蔵されるクロックドス
タティック型RAM等の大容量化の設置数増大を図り、大
規模論理集積回路をさらに拡張することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
大規模論理集積回路等に内蔵されるクロックドスタティ
ック型RAM等のメモリアレイを複数分割し、各メモリア
レイに対応してタイミング発生回路を設ける。また、ク
ロックドスタティック型RAM等が書き込みモードとされ
るとき、書き込み動作が開始されてから書き込みに必要
な所定の時間が経過した時点で、メモリアレイ及びその
周辺回路の動作を停止させる。

〔作 用〕

上記した手段によれば、タイミング系のクリティカル
パスを長大化することなく、複数のメモリアレイを選択
的に動作状態とできる。また、書き込みモードにおける
メモリアレイ及びその周辺回路の動作時間を短縮し、リ
カバリィタイムを短縮できる。これにより、その高速動
作を犠牲にすることなく、クロックドスタティック型RA
M等の低消費電力化を図ることができる。その結果、大
規模論理集積回路等に内蔵されるクロックドスタティッ
ク型RAM等の大容量化と設置数増大を図り、その機能を
拡張できる。

〔実施例〕

第２図には、この発明が適用されたクロックドスタテ
ィック型RAMの一実施例の回路ブロック図が示されてい
る。また、第１図には、第２図のクロックドスタティッ
ク型RAMに含まれるタイミング発生回路の一実施例の回
路図が示され、第３図には、第２図のクロックドスタテ
ィック型RAMの一実施例のタイミング図が示されてい
る。これらの図に従って、この実施例のクロックドスタ
ティック型RAMの構成と動作の概要ならびにその特徴を
説明する。

この実施例のクロックドスタティック型RAMは、特に
制限されないが、大規模論理集積回路に内蔵される。大
規模論理集積回路は、特に制限されないが、この実施例
のクロックドスタティック型RAMと同様な特徴を有する
複数のオンチップRAMを内蔵し、例えばマイクロコンピ
ュータのような１個のディジタル装置を構成する。この
ディジタル装置において、クロックドスタティック型RA
Mは、特に制限されないが、レジスタファイルのような
一時記憶素子として用いられる。第１図及び第２図に示
される各回路素子ならびに各ブロックを構成する回路素
子は、大規模論理集積回路の図示されない他の回路素子
とともに、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。また、第１
図及び第２図において、チャンネル（バックゲート）部
に矢印が付加されるMOSFETはＰチャンネル型であり、矢
印の付加されないＮチャンネルMOSFETと区別して示され
る。

クロックドスタティック型RAMは、特に制限されない
が、32ビットの記憶データを同時に入出力するいわゆる
多ビット構成のRAMとされ、半導体基板の大半の面積を
占めて配置される２個のメモリアレイMA0及びMA1を基本
構成とする。メモリアレイMA0及びMA1は、特に制限され
ないが、最上位ビットのアドレス信号Aiに従って選択的
に動作状態とされ、記憶データの各ビットに対応して設
けられる32個のサブメモリアレイSM00〜SM031あるいはS
M10〜SM131をそれぞれ含む。

第２図において、メモリアレイMA0及びMA1を構成する
サブメモリアレイSM00〜SM031ならびにSM10〜SM131は、
特に制限されないが、第２図のサブメモリアレイSM00に
代表して示されるように、水平方向に平行して配置され
るｍ＋１本のワード線W00〜W0mあるいはW10〜W1mと、垂
直方向に平行して配置されるｎ＋１組の相補データ線Ｄ
０〜Ｄｎ（ここで例えば非反転データ線D0と反転データ
線▲▼をあわせて相補データ線Ｄ０のように表す。
以下同様）ならびにこれらのワード線と相補データ線の
交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の
スタティック型メモリセルMCとをそれぞれ含む。

各サブメモリアレイを構成するスタティック型メモリ
セルMCは、特に制限されないが、第２図に例示的に示さ
れるように、ＰチャンネルMOSFETQ3及びＮチャンネルMO
SFETQ21ならびにＰチャンネルMOSFETQ4及びＮチャンネ
ルMOSFETQ22からなる２個のCMOSインバータ回路を含
む。これらのCMOSインバータ回路は、その入力端子及び
出力端子が互いに交差接続されることで、クロックドス
タティック型RAMの基本的な記憶素子となるラッチを構
成する。メモリアレイMARYの同一の列に配置されるｍ＋
１個のメモリセルMCの入出力ノードは、Ｎチャンネル型
の伝送ゲートMOSFETQ23及びQ24等を介して、対応する相
補データ線Ｄ０〜Ｄｎにそれぞれ共通結合される。ま
た、メモリアレイMARYの同一の行に配置されるｎ＋１個
のメモリセルMCの上記伝送ゲートMOSFETQ23及びQ24等の
ゲートは、対応するワード線W00〜W0mあるいはW10〜W1m
にそれぞれ共通結合される。

メモリアレイMA0のサブメモリアレイSM00〜SM031を構
成するワード線W00〜W0mは、それぞれ共通結合された
後、ＸアドレスデコーダXADに結合され、択一的に選択
状態とされる。同様に、メモリアレイMA1のサブメモリ
アレイSM10〜SM131を構成するワード線W10〜W1mは、そ
れぞれ共通結合された後、ＸアドレスデコーダXADに結
合され、択一的に選択状態とされる。Ｘアドレスデコー
ダXADには、アドレスバッファABからｊ＋１ビットの相
補内部アドレス信号ａ０〜ａｊ（ここで、例えば非反転
内部アドレス信号a0と反転内部アドレス信号▲▼を
あわせて相補内部アドレス信号ａ０のように表す。以下
同様）が供給され、タイミング発生回路TG0及びTG1から
タイミング信号φs0及びφs1が供給される。ここで、タ
イミング信号φs0及びφs1は、第３図に示されるよう
に、通常ロウレベルとされ、クロックドスタティック型
RAMが状態とされるとき、所定のタイミングで選択的に
ハイレベルとされる。また、後述するように、書き込み
動作が開始されてから所定の時間が経過した辞典で、あ
るいは読み出し動作が終了し出力信号の論理レベルが確
定された時点で、ロウレベルに戻される。

ＸアドレスデコーダXADは、上記タイミング信号φs0
又はφs1がハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダXADは、上記相補内部アドレス信号ａ０〜ａｊをデコ
ードし、メモリアレイMA0又はMA1の対応するワード線を
択一的にハイレベルの選択状態とする。前述のように、
書き込み動作が開始されてから所定の時間が経過した時
点で、あるいは読み出し動作が終了し出力信号の論理レ
ベルが確定された時点で、上記タイミング信号φs0及び
φs1がロウレベルとされ、ＸアドレスデコーダXADの動
作は停止される。その結果、すべてのワード線W00〜W0m
ならびにW10〜W131がロウレベルの非選択状態とされ
る。これにより、ＸアドレスデコーダXADの動作電流が
削減されるとともに、メモリアレイMA0及びMA1の各メモ
リセルMCに対する動作電流が削減される。

一方、メモリアレイMA0及びMA1のサブメモリアレイSM
00〜SM031ならびにSM10〜SM131を構成する相補データ線
Ｄ０〜Ｄｎは、特に制限されないが、その一方におい
て、対応するＰチャンネル型プリチャージMOSFETQ1・Q2
等を介して回路の電源電圧に結合される。また、その他
方において、カラムスイッチCS0又はSC1の対応するサブ
カラムスイッチSS00〜SS031あるいはSS10〜SS131の対応
するスイッチMOSFETQ5・Q25及びQ6・Q26等に結合され
る。

プリチャージMOSFETQ1・Q2等のゲートには、タイミン
グ発生回路TG0又はTG1からタイミング信号φp0又はφp1
が共通に供給される。ここで、タイミング信号φp0及び
φp1は、特に制限されないが、第３図に示されるよう
に、通常ロウレベルとされ、クロックドスタティック型
RAMが選択状態とされるとき、上記タイミングφs0又は
φs1に先立ってハイレベルとされる。また、上記タイミ
ング信号φs0及びφs1と同様に、書き込み動作が開始さ
れているから所定の時間が経過した時点であるいは読み
出し動作が終了し出力し号の論理レベルが確定された時
点で、ロウレベルに戻される。

プリチャージMOSFETQ1・Q2等は、クロックドスタティ
ック型RAMが非選択状態とされ上記タイミング信号φp0
及びφp1がロウレベルとされることで選択的にオン状態
となり、対応する相補データＤ０〜Ｄｎの非反転信号線
及び反転信号線を回路の電源電圧のようなハイレベルに
プリチャージする。クロックドスタティック型RAMが選
択状態とされ対応する上記タイミング信号φp0又はφp1
がハイレベルとされるとき、これらのプリチャージMOSF
ETQ1・Q2等はオフ状態となり、相補データ線のプリチャ
ージ動作が停止される。

カラムスイッチCS0及びCS1は、特に制限されないが、
サブメモリアレイSM00〜SS031あるいはSM10〜SM131に対
応して設けられる32個のサブカラムスイッチSS00〜SS03
1あるいはSS10〜SS131をそれぞれ含む。これらのサブカ
ラムスイッチは、特に制限されないが、第２図のサブカ
ラムスイッチSS00に代表して示されるように、対応する
サブメモリアレイの相補データ線Ｄ０〜Ｄｎに対応して
設けられるｎ＋１対の相補スイッチMOSFETQ5・Q25及びQ
6・Q26等をそれぞれ含む。このうち、スイッチMOSFETQ2
5・Q26等の他方は、対応する書き込み相補共通データ線
Ｃ00W〜Ｃ031WあるいはＣ10W〜Ｃ131Wにそれぞれ共通結
合される。また、これらのスイッチMOSFETのゲートはそ
れぞれ共通結合され、ＹアドレスデコーダYAD0又はYAD1
から対応するデータ線選択信号Y00W〜Y0nWあるいはY10W
〜Y1nWがそれぞれ供給される。同様に、スイッチMOSFET
Q5・Q6等の他方は、対応する読み出し相補共通データ線
Ｃ00R〜Ｃ031RあるいはＣ10R〜Ｃ131Rにそれぞれ共通結
合される。また、これらのスイッチMOSFETのゲートはそ
れぞれ共通結合され、上記ＹアドレスデコーダYAD0又は
YAD1から対応する反転データ線選択信号▲▼〜
▲▼あるいは▲▼〜▲▼がそ
れぞれ供給される。ここでデータ線選択信号Y00W〜Y0nW
ならびにY10W〜Y1nWは、通常ロウレベルとされ、クロッ
クドスタティック型RAMが選択状態とされるとき、所定
のタイミングで択一的にハイレベルとされる。また、反
転データ線選択信号▲▼〜▲▼ならび
に▲▼〜▲▼は、通常ハイレベルとさ
れ、クロックドスタティック型RAMが選択状態とされる
とき、所定のタイミングで択一的にロウレベルとされ
る。

サブカラムスイッチSS00〜SS031ならびにSS10〜SS131
のスイッチMOSFETQ25・Q26等は、対応する上記データ線
選択信号Y00W〜Y0nWあるいはY10W〜Y1nWが択一的にハイ
レベルとされることでオン状態となり、サブメモリアレ
イSM00〜SM031あるいはSM10〜SM131の対応する相補デー
タ線Ｄ０〜ｎと対応する書き込み相補共通データ線Ｃ00
W〜Ｃ031WあるいはＣ10W〜Ｃ131Wとを接続状態とする。
その結果、各サブメモリアレイから１個ずつ合計32個の
メモリセルMCが同時に選択され、対応するライトアンプ
WA00〜WA031あるいはWA10〜WA131にそれぞれ接続され
る。同様に、サブカラムスイッチSS00〜SS031ならびにS
S10〜SS131のスイッチMOSFETQ5・Q6等は、対応する上記
反転データ線選択信号▲▼〜▲▼ある
いは▲▼〜▲▼が択一的にロウレベル
とされることでオン状態となり、サブメモリアレイSM00
〜SM031あるいはSM10〜SM131の対応する相補データ線Ｄ
０〜Ｄｎと対応する読み出し相補共通データ線Ｃ00R〜
Ｃ031RあるいはＣ10R〜Ｃ131Rとを接続状態とする。そ
の結果、各サブメモリアレイから１個ずつ合計32個のメ
モリセルMCが同時に選択され、対応するセンスアンプSA
00〜SA031あるいはSA10〜SA131にそれぞれ接続される。

ＹアドレスデコーダYAD0及びYAD1には、特に制限され
ないが、上記アドレスバッファABからｉ−ｊビットの相
補内部アドレス信号ａｊ＋１〜ａｉが共通に供給され
る。また、タイミング発生回路TG0又はTG1から上述のタ
イミング信号φs0又はφs1がそれぞれ供給されるととに
も、動作モードを指定するための図示されない内部制御
信号が共通に供給される。

ＹアドレスデコーダYAD0及びYAD1は、対応する上記タ
イミング信号φs0又はφs1がハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、ＹアドレスデコーダYAD0及びYAD1は、上記相補内部
アドレス信号ａｊ＋１〜ａｉをデコードする。その結
果、クロックドスタティック型RAMが書き込みモードと
される場合、対応する上記データ線選択信号Y00W〜Y0nW
あるいはY10W〜Y1nWを択一的にハイレベルとし、クロッ
クドスタティック型RAMが読み出しモードで動作状態と
される場合、対応する上記反転データ線選択信号▲
▼〜▲▼あるいは▲▼〜▲
▼を択一的にロウレベルとする。前述のように、書き
込み動作が開始されてから所定の時間が経過した時点
で、あるいは読み出し動作が終了し出力信号の論理レベ
ルが確定された時点で、上記タイミング信号φs0及びφ
s1がロウレベルとされ、ＹアドレスデコーダYAD0及びYA
D1の動作は停止される。したがって、すべてのデータ線
選択信号ならびに反転データ線選択信号は、ロウレベル
又はハイレベルの非選択状態とされる。これにより、Ｙ
アドレスデコーダYAD0及びYAD1の動作電流が削減される
とともに、各相補データ線に対するプリチャージ動作が
早期に開始可能な状態とされる。

書き込み相補共通データ線Ｃ00W〜Ｃ031WならびにＣ1
0W〜Ｃ131Wは、対応するライトアンプWA00〜WA031ある
いはWA10〜WA131の出力端子にそれぞれ結合される。こ
れらのライトアンプの入力端子は、対応するデータ入力
バッファIB00〜IB031あるいはIB10〜IB131の出力端子に
それぞれ結合される。データ入力バッファIB00〜IB31の
入力端子は、対応するデータ入力バッファIB10〜IB131
の入力端子にそれぞれ共通結合され、大規模論理集積回
路の図示されないデータバスを介して対応する入力デー
タDI0〜DI31がそれぞれ供給される。ライトアンプWA00
〜WA031ならびにWA10〜WA131には、対応するタイミング
発生回路TG0又はTG1から、タイミング信号φw0又はφw1
が共通に供給される。ここで、タイミング信号φw0及び
φw1は、特に制限されないが、通常ロウレベルとされ、
クロックドスタティック型RAMが書き込みモードで選択
状態とされるとき、所定のタイミングで選択的にハイレ
ベルとされる。また、後述するように、書き込み動作が
開始されてから書き込みに必要な所定の時間が経過した
時点で、ロウレベルに戻される。

データ入力バッファIB00〜IB031ならびにIB10〜IB131
は、クロックドスタティック型RAMが書き込みモードと
されるとき、上記入力データDI0〜DI31を取り込み、対
応するライトアンプWA00〜WA031あるいはWA10〜WA131に
伝達する。

ライトアンプWA00〜WA031ならびにWA10〜WA131は、ク
ロックドスタティック型RAMが書き込みモードとされ上
記タイミングφw0又はφw1がハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、ライトアンプWA00〜WA031ならびにWA10〜RA131は、
対応する上記データ入力バッファIB00〜IB031あるいはI
B10〜IB131から伝達される書き込みデータを相補書き込
み信号とし、対応する書き込み相補共通データ線Ｃ00W
〜Ｃ031WあるいはＣ10W〜Ｃ131Wを介して、サブメモリ
アレイSM00〜SM031あるいはSM10〜SM131の選択されたメ
モリセルMCに供給する。

この実施例において、タイミング信号φw0及びφw1
は、前述のように、書き込み動作が開始されてから所定
の時間が経過した時点でロウレベルに戻され、これによ
ってライトアンプWA00〜WA031ならびにWA10〜WA131の動
作がすべて停止される。このため、ライトアンプWA00〜
WA031ならびにWA10〜WA131は必要最小の期間だけ動作状
態とされ、クロックドスタティック型RAMの低消費電力
化が推進される。

一方、読み出し相補共通データ線Ｃ00R〜Ｃ031Rなら
びにＣ10R〜Ｃ131Rは、対応するセンスアンプSA00〜SA0
31あるいはSA10〜SA131の入力端子にそれぞれ結合され
る。これらのセンスアンプの出力端子は、対応するデー
タ出力バッファOB00〜OB031あるいはOB10〜OB131の入力
端子にそれぞれ結合される。データ出力バッファOB00〜
OB031の出力端子は、対応するデータ出力バッファOB10
〜OB131の出力端子にそれぞれ共通結合され、その出力
信号は、出力データDO0〜DO31として、大規模論理集積
回路の図示されないデータバスに伝達される。センスア
ンプSA00〜SA031ならびにSA10〜SA131には、対応するタ
イミング発生回路TG0又はTG1から、タイミング信号φr0
又はφr1が共通に供給される。また、データ出力バッフ
ァOB00〜OB031ならびにOB10〜OB131には、相当するタイ
ミング発生回路TG1又はTG0から、上記タイミング信号φ
r1又はφ０が共通に供給される。ここで、タイミング信
号φr0及びφr1は、特に制限されないが、通常ロウレベ
ルとされ、クロックドスタティック型RAMが読み出しモ
ードで選択状態とされるとき、所定のタイミングで選択
的にハイレベルとされる。また、後述するように、読み
出し動作が終了しセンスアンプSA00〜SA031ならびにSA1
0〜SA131の出力信号の論理レベルが確定された時点で、
ロウレベルに戻される。

センスアンプSA00〜SA031ならびにSA10〜SA131は、ク
ロックドスタティック型RAMが読み出しモードとされ上
記タイミングφr0又はφr1がハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、センスアンプSA00〜SA031ならびにSA10〜SA131は、
サブメモリアレイSM00〜SM031あるいはSM10〜SM131の選
択されたメモリセルMCから対応する読み出し相補共通デ
ータ線Ｃ00R〜Ｃ031RあるいはＣ10R〜Ｃ131Rを介して出
力される読み出し信号を増幅し、対応するデータ出力バ
ッファOB00〜OB031あるいはOB10〜OB131に伝達する。

この実施例において、タイミング信号φr0及びφr1
は、前述のように、読み出し動作が終了し各センスアン
プの出力信号のロウレベルが確立された時点でロウレベ
ルに戻され、これによってセンスアンプSA00〜SA031な
らびにSA10〜SA131の動作がすべて停止される。このた
め、センスアンプSA00〜SA031ならびにSA10〜SA131は必
要最小の期間だけ動作状態とされ、クロックドスタティ
ック型RAMの低消費電力化が推進される。

データ出力バッファOB00〜OB031ならびにOB10〜OB131
は、クロックドスタティック型RAMが読み出しモードと
されるとき、対応するセンスアンプSA00〜SA031あるい
はSA10〜SA131から伝達される読み出し信号を取り込
み、さらに出力データDO0〜DO31として、大規模論理集
積回路の図示されないデータバスに送出する。

ところで、データ出力バッファOB00〜OB031ならびにO
B10〜OB131は、特に制限されないが、読み出しデータを
保持するための出力ラッチをそれぞれ含む。これらの出
力ラッチには、対応するセンスアンプSA00〜SA031なら
びにSA10〜SA131によって増幅された読み出し信号が瞬
時に取り込まれ、次の読み出し動作が行われるまでの間
保持される。言うまでもなく、センスアンプSA00〜SA03
1ならびにSA10〜SA131は、最上位ビットのアドレス信号
に従って選択的に動作状態とされる。したがって、一方
のセンスアンプが連続して動作状態とされない場合、各
データ出力バッファの保持データはクリアされない。こ
のため、この実施例のクロックドスタティック型RAMで
は、データ出力バッファOB00〜OB031あるいはOB10〜OB1
31に相対するタイミング信号φr1又はφr0を供給し、こ
れによって動作状態とされない側のデータ出力バッファ
の出力ラッチをクリアする方法を採っている。

タイミング発生回路TG0及びTG1には、特に制限されな
いが、大規模論理集積回路の図示されない他の回路から
チップイネーブル信号CE及びリードライト信号R/が共
通に供給され、センスアンプSA00又はSA10から反転内部
制御信号▲▼又は▲▼がそれぞれ供給され
る。ここで反転内部制御信号▲▼又は▲▼
は、特に制限されないが、通常ハイレベルとされ、クロ
ックドスタティック型RAMが読み出しモードで選択状態
とされ対応するセンスアンプSA00又はSA10の出力信号が
論理レベルが確定された時点で一時的にロウレベルとさ
れる。この実施例において、センスアンプSA00及びSA10
は、その増幅動作に要する時間が他のセンスアンプSA01
〜SA031あるいはSA11〜SA131に比較して大きくなるよう
に設計される。そして、センスアンプSA00又はSA10の出
力信号の論理レベルが確定されたことを識別して、すべ
てのセンスアンプSA00〜SA031あるいはSA10〜SA131の出
力信号の論理レベルが確定されたものと判定する。

タイミング発生回路TG0及びTG1は、特に制限されない
が、第１図のタイミング発生回路TG0に代表して示され
るように、ナンドゲート回路G1及びG2からなるフリップ
フロップ回路FFを基本構成とする。ナンドゲート回路G1
の一方の入力端子は、ナンドゲート回路G2の出力端子に
結合され、その他方の入力端子は、直列形態とされる２
個のインバータ回路N1及びN2を介して、上記チップイネ
ーブル信号CEが供給される。一方、ナンドゲート回路G2
の第１の入力端子は、ナンドゲート回路G1の出力端子に
結合され、その第２の入力端子には、ＮチャンネルMOSF
ETQ27を介して上記反転内部制御信号▲▼又は▲
▼が供給されるとともに、ＰチャンネルMOSFETQ7
を介して回路の電源電圧が供給される。これらのMOSFET
Q27及びQ7のゲートは共通結合され、上記タイミング信
号φr0又はφr1が供給される。ナンドゲート回路G2の第
３の入力端子には、特に制限されないが、５個のインバ
ータ回路N12〜N16が直列接続されてなる遅延回路ならび
にＮチャンネルMOSFETQ28を介して、上記タイミング信
号φw0又はφw1の反転遅延信号▲▼又は▲
▼が供給されるとともに、ＰチャンネルMOSFETQ8を
介して回路の電源電圧が供給される。これらのMOSFETQ2
8及びQ8のゲートは共通結合され、上記タイミング信号
φw0又はφw1が供給される。

インバータ回路N2の出力信号すなわちチップイネーブ
ル信号CEは、さらにナンドゲート回路G3の第１の入力端
子に供給される。ナンドゲート回路G3の第２の入力端子
には、上記ナンドゲート回路G1の出力信号g1が供給さ
れ、その第３の入力端子には、最上位ビットの反転アド
レス信号▲▼又は非反転アドレス信号aiが選択的に
供給される。ナンドゲート回路G3の出力信号は、インバ
ータ回路N5によって反転された後、内部信号n5とされ
る。

インバータ回路N5の出力信号すなわち内部信号n5は、
直列形態とされる２個のインバータ回路N6及びN7を経て
上述のタイミング信号φp0又はφp1とされ、メモリアレ
イMA0又はMA1のプリチャージMOSFETQ1・Q2等に供給され
る。また、同様に直列形態とされる２個のインバータ回
路N8及びN9を経て上述のタイミング信号φs0又はφs1と
され、ＸアドレスデコーダXADならびにＹアドレスデコ
ーダYAD0又はYAD1に供給される。

インバータ回路N5の出力信号すなわち内部信号n5は、
さらにナンドゲート回路G4及びG5の一方の入力端子に供
給される。ナンドゲート回路G4の他方の入力端子には、
上記リードライト信号R/のインバータ回路N3による反
転信号すなわち内部信号wmが供給される。また、ナンド
ゲート回路G5の他方の入力端子には、上記内部信号wmの
インバータ回路N4による反転信号すなわち内部信号rmが
供給される。言うまでもなく、上記内部信号wmは、リー
ドライト信号R/がロウレベルとされクロックドスタテ
ィック型RAMが書き込みモードとされるとき、選択的に
ハイレベルとされ、内部信号rmは、リードライト信号R/
がハイレベルとされクロックドスタティック型RAMが
読み出しモードとされるとき、選択的にハイレベルとさ
れる。これにより、上記インバータ回路N5の出力信号す
なわち内部信号n5は、クロックドスタティック型RAMが
書き込みモードとされるとき、インバータ回路N10に伝
達され、さらに上述のタイミング信号φw0又はφw1し
て、ライトアンプWA00〜wm031あるいはWA10〜WA131に供
給される。一方、クロックドスタティック型RAMが読み
出しモードとされるとき、上記内部信号n5は、インバー
タ回路N11に伝達され、さらに上述のタイミング信号φr
0又はφr1として、センスアンプSA00〜SA031あるいはSA
10〜SA131等に供給される。

この実施例において、上記タイミング信号φp0,φs0
とφw0又はφr0あるいはφp1,φs1とφw1又はφr1は、
対応するインバータ回路及びナンドゲート回路の回路定
数を適当に調整することで、第３図に示されるような所
定の時間関係を持つように設計される。

チップイネーブル信号CEがロウレベルとされクロック
ドスタティック型RAMが非選択状態とされるとき、イン
バータ回路N2の出力信号がロウレベルとなり、ナンドゲ
ート回路G1の出力信号g1が、第３図に示されるように、
ハイレベルとなる。また、タイミング信号φp0,φs0,φ
w0及びφr0ならびにφp1,φs1,φw1及びφr1がすべてロ
ウレベルであることから、MOSFETQ27及びQ28がオフ状態
となり、MOSFETQ7及びQ8がオン状態となる。したがっ
て、ナンドゲート回路G2の第１ないし第３の入力端子は
すべてハイレベルとなり、その出力信号はロウレベルと
なる。これにより、フリップフロップ回路FFは、その出
力信号g1がハイレベルとなるリセット状態とされる。

クロックドスタティック型RAMは、チップイネーブル
信号CEがロウレベルからハイレベルに変化されること
で、選択状態とされる。また、第３図のサイクルCy.1に
示されるように、チップイネーブル信号CEのハイレベル
変化に先立ってリードライト信号R/がロウレベルとさ
れることで、書き込みモードとされる。クロックドスタ
ティック型RAMには、さらに大規模論理集積回路の図示
されないアドレスバスを介してｉ＋１ビットのアドレス
信号A0〜Aiが供給され、またデータバスを介して32ビッ
トの入力データDI0〜DI31が供給される。

クロックドスタティック型RAMのタイミング発生回路T
G0及びTG1では、リードライト信号R/がロウレベルと
されることで、まず内部信号wmがハイレベルとされ、内
部信号rmがロウレベルとされる。また、チップイネーブ
ル信号CEがハイレベルとされることで、ナンドゲート回
路G3の出力信号が、対応する反転アドレス信号▲▼
又は非反転アドレス信号aiがハイレベルであることを条
件に、ロウレベルとされ、対応するインバータ回路N5の
出力信号すなち内部信号n5がハイレベルとされる。その
結果、上記反転アドレス信号▲▼のハイレベルを受
けてタイミング信号φp0,φs0及びφw0が、また非反転
アドレス信号aiのハイレベルを受けてタイミング信号φ
p1,φs1及びφw1が、それぞれ第３図に示される所定の
時間関係をもって順次ハイレベルとされる。

クロックドスタティック型RAMでは、タイミング信号
φp0又はφp1がハイレベルとされることで、メモリアレ
イMA0又はMA1のプリチャージMOSFETQ1・Q2等がオフ状態
となり、相補データ線のプリチャージ動作が停止され
る。また、タイミング信号φs0又はφs1がハイレベルと
されることで、ＸアドレスデコーダXADならびにＹアド
レスデコーダYAD0又はYAD1が動作状態とされ、ワード線
及び相補データ線の選択動作が開始される。これによ
り、メモリアレイMA0又はMA1の各サブメモリアレイから
それぞれ１個ずつ、合計32個のメモリセルMCが選択さ
れ、対応するライトアンプWA00〜WA031あるいはWA10〜W
A131に接続される。これらのライトアンプは、タイミン
グ信号φw0又はφw1がハイレベルとされることで一斉に
動作状態とされ、これによって選択された32個のメモリ
セルMCに対する入力データDI0〜DI31の書き込み動作が
開始される。

ところで、上記タイミング信号φw0及びφw1は、前述
のように、ライトアンプWA00〜WA031あるいはWA10〜WA1
31に供給されるとともに、インバータ回路N12〜N16から
なる遅延回路を経て、反転遅延信号▲▼又は▲
▼としてナンドゲート回路G2の第３の入力端子
に供給される。このため、タイミング信号φw0又はφw1
がハイレベルとされてから上記遅延回路に設定された所
定の遅延時間Tdが経過すると、ナンドゲート回路G2の出
力信号がハイレベルとなる。ここで、上記遅延時間Td
は、ライトアンプWA00〜WA031あるいはWA10〜WA131によ
る書き込み動作に必要かつ最小の時間とされる。ナンド
ゲート回路G2の出力信号がハイレベルとされるとき、チ
ップイネーブル信号CEはハイレベルとされる。したがっ
て、ナンドゲート回路G1の出力信号g1がロウレベルとさ
れ、続いてインバータ回路N5の出力信号すなわち内部信
号n5がロウレベルとされる。これにより、タイミング信
号φp0,φs0及びφw0あるいはφp1,φs1及びφw1は一斉
にロウレベルとなる。その結果、各アドレスデコーダ及
びライトアンプが非動作状態に戻され、プリチャージMO
SFETQ1・Q2等による相補データ線のプリチャージ動作が
再開される。

一方、第３図のサイクルCy.2に示されるように、チッ
プイネーブル信号CEのハイレベル変化に先立ってリード
ライト信号R/がハイレベルとされると、クロックドス
タティック型RAMは読み出しモードとされる。このと
き、クロックドスタティック型RAMのタイミング発生回
路TG0及びTG1では、リードライト信号R/がハイレベル
とされることで、まず内部信号rmがハイレベルとされ、
内部信号wmがロウレベルとされる。そして、チップイネ
ーブル信号CEがハイレベルとされる時点で、ナンドゲー
ト回路G3の出力信号が、対応する反転アドレス信号▲
▼又は非反転アドレス信号aiがハイレベルであること
を条件に、ロウレベルとされ、対応するインバータ回路
N5の出力信号すなわち内部信号n5がハイレベルとされ
る。その結果、上記反転アドレス信号▲▼のハイレ
ベルを受けてタイミング信号φp0,φs0及びφr0が、ま
た非反転アドレス信号aiのハイレベルを受けてタイミン
グ信号φp1,φs1及びφr1が、それぞれ所定の時間関係
をもって順次ハイレベルとされる。

クロックドスタティック型RAMでは、サイクルCy.1の
場合と同様に、まず相補データ線のプリチャージ動作が
停止され、次に指定された32個のメモリセルMCが、対応
するセンスアンプSA00〜SA031あるいはSA10〜SA131に接
続される。これらのセンスアンプは、タイミング信号φ
r0又はφr1がハイレベルとされることで一斉に動作状態
とされ、これによって選択された32個のメモリセルMCか
ら出力される読み出し信号の増幅動作が開始される。

ところで、センスアンプによる読み出し信号の増幅動
作が終了し、その出力信号論理レベルが確立されると、
前述のように、センスアンプSA00又はSA10の出力信号す
なわち反転内部制御信号▲▼又は▲▼がロ
ウレベルとされる。このとき、クロックドスタティック
型RAMのタイミング発生回路TG0又はTG1では、MOSFETQ27
がオン状態とされ、MOSFETQ7がオフ状態とされる。この
ため、反転内部制御信号▲▼又は▲▼のロ
ウレベルを受けて、ナンドゲート回路G2の出力信号がハ
イレベルとされる。したがって、サイクルCy.1の場合
と、同様に、タイミング信号φp0,φs0及びφr0あるい
はφp1,φs1及びφr1が一斉にロウレベルとされる。そ
の結果、各アドレスデコーダ及びセンスアンプが非動作
状態とされるとともに、プリチャージMOSFETQ1・Q2等に
よる相補データ線のプリチャージ動作が開始される。

つまり、この実施例では、クロックドスタティック型
RAMが選択状態とされると、まず各アドレスデコーダに
よって指定された32個のメモリセルMCが選択され、対応
するライトアンプ又はセンスアンプに接続される。そし
て、これらのライトアンプによる書き込み動作が開始さ
れてから書き込み動作に必要な所定の時間Tdが経過した
時点で、あるいはセンスアンプによる増幅動作が終了し
その出力信号の論理レベルが確立された時点で、各アド
レスデコーダならびにライトアンプ又はセンスアンプは
動作状態を解かれ、またプリチャージMOSFETによる相補
データ線のプリチャージ動作が開始される。さらに、こ
の実施例のクロックドスタティック型RAMでは、各タイ
ミング信号を形成するためのタイミング発生回路が分割
されたメモリアレイに対応してそれぞれ設けられ、タイ
ミング系のクリティカルパスが短縮される。その結果、
クロックドスタティック型RAMは、その高速動作を犠牲
にすることなく、書き込み及び読み出し両モードにおけ
る動作電流が削減され、その低消費電力化が図られる。

以上のように、この実施例クロックドスタティック型
RAMは、大規模論理集積回路に内蔵され、32ビットの記
憶データを同時に入出力するいわゆる多ビット構成のRA
Mとされる。クロックドスタティック型RAMが選択状態と
されるとき、メモリアレイでは同時に32組の相補データ
線が一斉に選択状態とされる。このため、この実施例で
は、まずメモリアレイを２分割することで相補データ線
の負荷を軽減し、低消費電力化を図っている。クロック
ドスタティック型RAMは、両メモリアレイに共通に設け
られるＸアドレスデコーダXADと、各メモリアレイに対
応して設けられるＹアドレスデコーダYAD0及びYAD1を含
む。また、記憶データの各ビットに対応して設けられる
32個のライトアンプWA00〜WA031及びWA10〜WA131ならび
にセンスアンプSA00〜SA031及びSA10〜SA131を含む。こ
の実施例において、書き込み動作が開始されてから所定
の時間が経過し、あるいは読み出し動作が終了して出力
信号の論理レベルが確立されると、各アドレスデコーダ
ならびにライトアンプ及びセンスアンプの動作が停止さ
れ、また相補データ線のプりチャージ動作が開始され
る。そして、これらの制御に必要な各種タイミング信号
を形成するためのタイミング発生回路は、２個のメモリ
アレイに対応して設けられ、タイミング系のクリティカ
ルパスが短縮される。これにより、この実施例のクロッ
クドスタティック型RAMは、その高速動作を犠牲にする
ことなく、低消費電力化が図られる。

以上の実施例に示されるように、この発明を多ビット
構成とされるクロックドスタティック型RAM等の半導体
記憶装置に適用した場合、次のような効果が得られる。
すなわち、 （１）大規模論理集積回路等に内蔵されるクロックドス
タティック型RAM等の書き込みモードにおいて、書き込
み動作が開始されてから書き込みに必要な所定の時間が
経過した時点で、各アドレスデコーダ及びライトアンプ
等の動作を停止することで、これらの回路を必要最小限
の期間だけ動作状態として、その動作電流を削減できる
という効果が得られる。

（２）上記（１）項において、書き込み動作が開始され
てから所定の時間が経過した時点で、相補データ線等の
プリチャージ動作を開始することで、クロックドスタテ
ィック型RAM等のリカバリィタイムを短縮できるという
効果が得られる。

（３）上記（１）項及び（２）項において、クロックド
スタティック型RAM等のメモリアレイを複数分割し、こ
れらのメモリアレイに対応したタイミング発生回路を設
けることで、タイミング系のクリティカルパルスを短縮
できるという効果が得られる。

（４）上記（１）項〜（３）項により、クロックドスタ
ティック型RAM等の高速動作を犠牲にすることなく、そ
の低消費電力化を図ることができるという効果が得られ
る。

（５）上記（１）項〜（４）項により、大規模論理集積
回路等に内蔵されるクロックドスタティック型RAM等の
大容量化ならびに設置数増大を図り、大規模論理集積回
路等の機能を拡張できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、チップイネーブル信号CE及びリードライト信号R/
等の論理レベルは、この実施例と逆の論理レベルを採
るものであってもよい。また、内部信号n5によってタイ
ミング信号φp0,φs0,φw0及びφr0ならびにφp1,φs1,
φw1及びφr1を形成するためのインバータ回路及びナン
ドゲート回路の設置段数は、時間関係に応じて任意に変
更できる。インバータ回路N12〜N16からなる遅延回路
は、例えばこれらのインバータ回路の動作電流を電流ミ
ラー回路等によって制御するものであってもよいし、遅
延用のキャパシタを含むものであってもよい。第２図に
おいて、クロックドスタティック型RAMのメモリアレイ
は、４個以上に分割されるものであってもよい。この場
合、メモリアレイの分割数に応じて、タイミング発生回
路を設ける必要がある。各メモリアレイを構成するメモ
リセルMCは、高抵抗負荷型のスタティック型メモリセル
であってもよい。クロックドスタティック型RAMは、Ｙ
アドレスデコーダを含まないものであってもよいし、多
ビット構成とされる必要もない。データ入力バッファIB
00〜IB031及びIB10〜IB131の入力端子ならびにデータ出
力バッファOB00〜OB031及びOB10〜OB131の出力端子は、
それぞれ共通結合されることもよい。さらに、第１図に
示されるタイミング発生回路の具体的な回路構成や、第
２図に示されるクロックドスタティック型RAMのブロッ
ク構成ならびに第３図に示される制御信号及びアドレス
信号等の組み合わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である大規模論理集積回
路に搭載されるクロックドスタティック型RAMに適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、クロックドスタティック型RAMとして単
体で形成されるものや通常のスタティック型RAM等にも
適用できる。本発明は、少なくとも所定のタイミング信
号に従って選択的に動作状態とされるライトアンプを有
する半導体記憶装置あるいはこのような半導体記憶装置
を内蔵するディジタル集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、大規模論理集積回路等に内蔵されるク
ロックドスタティック型RAM等のメモリアレイを複数分
割し、各メモリアレイに対応してタイミング発生回路を
設けるとともに、書き込み動作が開始されてから書き込
みに必要な所定の時間が経過した時点で、各アドレスデ
コーダ及びライトアンプ等の動作を停止し、また相補デ
ータ線等のプリチャージ動作を開始する。これにより、
メモリアレイ及びその周辺回路を必要最小の期間だけ動
作状態とし、その動作電流を削減できるとともに、リカ
バリィタイムを短縮できる。その結果、クロックドスタ
ティック型RAM等の高速動作を犠牲にすることなく、そ
の低消費電力化を推進できるものである。

【図面の簡単な説明】 第１図は、この発明が適用されたクロックドスタティッ
ク型RAMのタイミング発生回路の一実施例を示す回路
図、 第２図は、第１図のタイミング発生回路を含むクロック
ドスタティック型RAMの一実施例を示す回路ブロック
図、 第３図は、第２図のクロックドスタティック型RAMの一
実施例を示すタイミング図である。 TG0,TG1……タイミング発生回路、FF……フリップフロ
ップ回路、G1〜G5……ナンドゲート回路、N1〜N16……
インバータ回路、Q1〜Q8……ＰチャンネルMOSFET、Q21
〜Q28……ＮチャンネルMOSFET。 MA0,MA1……メモリアレイ、SM00〜SM031,SM10〜SM131…
…サブメモリアレイ、MC……メモリセル、CS0,CS1……
カラムスイッチ、SS00〜SS031,SS10〜SS131……サブカ
ラムスイッチ、XAD……Ｘアドレスデコーダ、YAD0,YAD1
……Ｙアドレスデコーダ、AB……アドレスバッファ、WA
00〜WA031,WA10〜WA131……ライトアンプ、SA00〜SA03
1,SA10〜SA131……センスアンプ、IB00〜IB031,IB10〜I
B131……データ入力バッファ、OB00〜OB031,OB10〜OB13
1……データ出力バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 大熊 利幸 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭60−191497（ＪＰ，Ａ) 特開 昭59−132489（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】直交して配置された複数のワード線とデー
   タ線のそれぞれの交点に格子状に配置されてなる複数の
   CMOSスタティック型メモリセルを含むメモリアレイと、 上記データ線に設けられたプリチャージ回路と、 上記メモリアレイのワード線とデータ線との選択動作を
   行なうCMOSアドレスデコーダと、 書き込み動作においてメモリアレイ選択された複数のメ
   モリセルに複数の書き込み信号を供給する複数のライト
   アンプと、 読み出し動作においてメモリアレイの選択された複数の
   メモリセルからの読み出し信号をそれぞれセンスし、１
   つのセンスアンプの増幅動作が他のセンスアンプの増幅
   動作に比べて遅くされてなる複数のセンスアンプと、 上記複数のセンスアンプの出力信号をそれぞれ受けてラ
   ッチし、出力信号を形成する複数のデータ出力回路と、 タイミング制御回路とを備え、 上記タイミング制御回路は、 メモリアクセスの開始によりプリチャージ回路の動作を
   停止させ、 書き込み動作モードにおいてライトアンプが動作状態に
   されてからメモリセルへの書き込み動作に必要な時間に
   相当する時間経過後に、上記アドレスデコーダとライト
   アンプの動作を停止させるとともに上記プリチャージ回
   路を動作状態にさせ、 読み出し動作モードにおいて上記増幅時間が遅くされた
   １つのセンスアンプの出力信号の論理レベルが確定した
   ことを示すタイミング信号により上記アドレスデコーダ
   と上記複数のセンスアンプの動作を停止させるものであ
   ることを特徴とする半導体記憶装置。
2. 【請求項２】上記半導体記憶装置は、CMOS大規模論理集
   積回路に搭載されて同時に複数ビットの単位で書き込み
   と読み出し動作が行われるものであり、 上記メモリアレイは、上記複数ビット数に対応した数の
   複数のサブメモリアレイからなり、 上記複数のサブメモリアレイは共通のアドレスデコーダ
   の選択信号によりワード線とデータ線の選択動作が行わ
   れ、 上記サブアレイには一対一に対応して上記センスアンプ
   及びライトアンプが設けられるものであることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。