JP2561640B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、、ダイナミック型RAM（ランダム・アクセス・メモ
リ）等に利用して特に有効な技術に関するものである。

〔従来の技術〕

ダイナミック型メモリセルが格子状に配置されてなる
メモリアレイを基本構成とするダイナミック型RAMがあ
る。上記ダイナミック型メモリセルは、そのレイアウト
所要面積が小さくまた消費電力が少ないことで、ダイナ
ミック型RAMの高集積化及び低消費電力化に効果的とさ
れる反面、プロセスバラツキや周辺温度に従った所定の
データ保持特性を持つことで、周期的なリフレッシュ動
作を必要とする。このため、ダイナミック型RAMには、
リフレッシュアドレスカウンタ等を含む自動リフレッシ
ュ回路が設けられる。

自動リフレッシュ回路を具備するダイナミック型RAM
については、例えば、特開昭60−251593号公報等に記載
されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のダイナミック型RAM
は、その記憶容量が大きくされ動作が高速化されるにし
たがって、次のような問題点を持つ。すなわち、上記ダ
イナミック型RAMにおいて、メモリアレイを構成するダ
イナミック型メモリセルは、前述のように、プロセスバ
ラツキや周辺温度に従った所定のデータ保持特性を持
ち、周期的なリフレッシュ動作を必要とする。このた
め、ダイナミック型RAMが大容量化される場合、メモリ
アレイを複数のメモリアレイに分割し、これらのメモリ
アレイにおいて複数のワード線を同時に選択状態とする
ことで、リフレッシュ周期を短縮することなく、上記デ
ータ保持特性を満足する方法が採られる。

一方、ダイナミック型RAMの品質は、周知のように、
製品検査の段階で判定される動作速度に応じて複数の製
品ランクに格付けされる。ところが、ダイナミック型RA
Mの品質が製品ランクによって格付けされそれぞれの使
用環境においてメモリサイクルが変化されることで、ダ
イナミック型RAMの発熱量が変化し、ダイナミック型メ
モリセルのデータ保持特性が変化する。すなわち、ダイ
ナミック型RAMの製品ランクが高くされメモリサイクル
が高速化される場合、ダイナミック型RAMの発熱量が増
大して周辺温度が上昇し、メモリセルのデータ保持特性
は悪化する。また、ダイナミック型RAMの製品ランクが
低くされメモリサイクルが低速化されると、ダイナミッ
ク型RAMの発熱量が減少して周辺温度が低くなり、メモ
リセルのデータ保持特性は向上する。

従来のダイナミック型RAMにおいて、上記リフレッシ
ュ周期は、最悪条件を配慮して固定され、製品仕様とし
て公示される。また、ダイナミック型RAMが分割された
複数のメモリアレイを含む場合、同時に選択状態とされ
るワード線の数は上記リフレッシュ周期に応じて固定さ
れる。前述のように、ダイナミック型RAMの品質はその
動作速度に応じて複数の製品ランクに格付けされ、また
メモリセルのデータ保持特性は製品ランクが高くされメ
モリサイクルが高速化されるに従って悪化する。このた
め、ダイナミック型RAMのリフレッシュ周期を製品ラン
クの高いものにあわせて短くすると製品ランクの低いも
のの低消費電力化が阻害され、逆に製品ランクの低いも
のにあわせて長くすると製品ランクの高いものの高速化
が阻害される。このことは、ダイナミック型RAMとして
の総合的な性能を低下させ、効果的な品種展開を妨げる
一因となる。

この発明の目的は、そのリフレッシュ周期を動作速度
すなわち製品ランクに応じて変化しうるダイナミック型
RAM等の半導体記憶装置を提供することにある。この発
明の他の目的は、ダイナミック型RAM等の半導体記憶装
置の総合的な性能を高め、効果的な品種展開を図ること
にある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において掲示される発明の主なものを簡単に説明
すれば、下記の通りである。すなわち、ダイナミック型
RAM等の半導体記憶装置に、その動作速度すなわち製品
ランクに応じて選択的に切断されるヒューズ手段を設
け、これにより複数のメモリアレイにおいて同時に選択
状態とされるワード線数を選択的に変化させるものであ
る。

〔作用〕

上記した手段によれば、ダイナミック型RAM等の実質
的なリフレッシュ周期を、製品仕様を変えることなく、
メモリサイクルに対応した最適化できる。これにより、
ダイナミック型RAM等の半導体記憶装置の総合的な性能
を高め、効果的な品種展開を図ることができる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。

この実施例のダイナミック型RAMは、特に制限されな
いが、それぞれダイナミック型メモリセルが格子に配置
されてなる４組のメモリアレイMARY0〜MARY3と、これら
のメモリアレイに対応して設けられる４組のロウアドレ
スデコーダRD0〜RD3とを含む。この実施例において、ダ
イナミック型RAMは、特に制限されないが、その動作速
度に応じて複数の製品ランクに格付けされ、その最も高
速な製品ランクにおいて選択的に切断されるヒューズ手
段F1を含む。

ロウアドレスデコーダRD0〜RD3には、タイミング発生
回路TGから、上記ヒューズ手段F1が切断されることで選
択的にロウレベルとされる内部制御信号fvが共通に供給
される。ロウアドレスデコーダRD0〜RD3は、ダイナミッ
ク型RAMが比較的低速な製品ランクとされ上記内部制御
信号fvがハイレベルとされるとき、ロウアドレスバッフ
ァRABから供給される相補内部アドレス信号ａx2〜ａxi
−１をデコードし、プリロウアドレスデコーダPRDから
供給されるワード線選択タイミング信号φx0〜φx3と組
み合わせることによって、メモリアレイMARY0〜MARY3の
対応するワード線を択一的に選択状態とする。その結
果、２組のメモリアレイMARY0及びMARY2あるいはMARY1
及びMARY3において、合計２本のワード線が同時に選択
状態とされる。ダイナミック型RAMが最も高速な製品ラ
ンクとされ上記内部制御信号fvがロウレベルとされる
と、ロウアドレスデコーダRD0〜RD3は、特に制限されな
いが、相補内部アドレス信号ａxi−１を選択的に無効と
する。その結果、すべてのメモリアレイMARY0〜MARY3に
おいて、相補内部アドレス信号ａx2〜ａxi−２及びワー
ド線選択タイミング信号φx0〜φx3によって指定される
合計４本のワード線が同時に選択状態とされる。

つまり、この実施例において、ダイナミック型RAMの
実質的なリフレッシュ周期は、その動作速度すなわち製
品ランクに応じて変化されるものとなり、リフレッシュ
周期に関する製品用仕様を変えることなく、最適化され
る。その結果、ダイナミック型RAMの総合的な性能を高
め、効果的な品種展開を図ることができるものである。

第２図において、この実施例のダイナミック型RAM
は、特に制限されないが、２個のカラムアドレスデコー
ダCD0及びCD1と、これらのカラムアドレスデコーダをは
さむように配置される４個のメモリアレイMARY0,MARY1
及びMARY2,MARY3を含む。

メモリアレイMARY0は、特に制限されないが、２交点
方式とされ、同図の垂直方向に配置されるｍ本のワード
線と、水平方向に配置されるｎ本の相補データ線及びこ
れらのワード線と相補データ線の交点に格子状に配置さ
れるｍ×ｎ個のダイナミック型メモリセルとを含む。メ
モリアレイMARY1は、上記メモリアレイMARY0と対称的な
構成とされる。また、メモリアレイMARY2及びMARY3は、
上記メモリアレイMARY0及びMARY1にそれぞれ対応した構
成とされ、対をなす。

メモリアレイMARY0〜MARY3を構成するワード線は、対
応するロウアドレスデコーダRD0〜RD3にそれぞれ結合さ
れ、ロウアドレス信号に従って択一的に選択状態とされ
る。

ロウアドレスデコーダRD0〜RD3には、特に制限されな
いが、ロウアドレスバッファRABから、ｉ−２ビットの
相補内部アドレス信号ａx2〜ａxi−１（ここで、例えば
非反転内部アドレス信号ax2と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａx2のように
表す。以下同じ）が共通に供給され、プリロウアドレス
デコーダPRDから、ワード線選択タイミング信号φx0〜
φx3が共通に供給される。さらに、ロウアドレスデコー
ダRD0〜RD3には、タイミング発生回路TGから、内部制御
信号fvが共通に供給される。ここで、ワード線選択タイ
ミング信号φx0〜φx3は、通常ロウレベルとされ、ダイ
ナミック型RAMが通常の動作モード又はリフレッシュモ
ードで選択状態とされるとき、下位２ビットの相補内部
アドレス信号ａx0及びａx1に従って択一的に回路の電源
電圧よりも高いブーストレベルとされる。また、内部制
御信号fvは、前述のように、ダイナミック型RAMが比較
的低速な製品ランクとされるときハイレベルとされ、ダ
イナミック型RAMが最も高速な製品ランクとされるとき
ヒューズ手段F1が切断されることで選択的にロウレベル
とされる。

ロウアドレスデコーダRD0〜RD3は、後述するように、
上記内部制御信号fvがハイレベルとされるとき、相補内
部アドレス信号ａx2〜ａxi−１をデコードし、ワード線
選択タイミング信号φx0〜φx3と組み合わせることで、
対応するメモリアレイMARY0〜MARY3の対応するワード線
を択一的にハイレベルの選択状態とする。このとき、ロ
ウアドレスデコーダRD0〜RD3は、相補内部アドレス信号
ａxi−１に従って選択的に動作状態とされる。すなわ
ち、相補内部アドレス信号ａxi−１が論理“0"とされる
とき、ロウアドレスデコーダRD0及びRD2が実質的に動作
状態とされ、また相補内部アドレス信号ａxi−１が論理
“1"とされるとき、ロウアドレスデコーダRD1及びRD3が
実質的に動作状態とされる。その結果、メモリアレイMA
RY0及びMYRA2あるいはMARY1及びMARY3において、合計２
本のワード線が同時に選択状態とされる。一方、ロウア
ドレスデコーダRD0〜RD3は、上記内部制御信号fvがロウ
レベルとされるとき、相補内部アドレス信号ａxi−１を
選択的に無効とする。したがって、ロウアドレスデコー
ダRD0〜RD3は、実質的に一斉に動作状態とされ、その結
果、メモリアレイMARY0〜MARY3において、合計４本のワ
ード線が同時に選択状態とされる。

ロウアドレスデコーダRD0〜RD3の具体的な回路構成と
その動作については、後で詳細に説明する。

プリロウアドレスデコーダPRDには、特に制限されな
いが、ロウアドレスバッファRABから下位２ビットの相
補内部アドレス信号ａx0及びａx1が供給され、タイミン
グ発生回路TGからタイミング信号φｘが供給される。こ
こで、タイミング信号φｘは、通常ロウレベルとされ、
ダイナミック型RAMが通常の動作モード又リフレッシュ
モードで選択状態とされるとき、所定のタイミングでハ
イレベルとされる。

プリロウアドレスデコーダPRDは、上記タイミング信
号φｘがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、プリロウアドレスデ
コーダPRDは、上記相補内部アドレス信号ａx0及びａx1
をデコードし、対応するワード線選択タイミング信号φ
x0〜φx3を択一的に形成する。これらのワード線選択タ
イミング信号は、前述のように、通常ロウレベルとさ
れ、上記タイミング信号φｘがハイレベルとされると
き、相補内部アドレス信号ａx0及びａx1に対応して択一
的に回路の電源電圧よりも高いブーストレベルとされ
る。

ロウアドレスバッファRABは、アドレスマルチプレク
サAMXを介して伝達されるロウアドレス信号を、タイミ
ング発生回路TGから供給されるタイミング信号φarに従
って取り込み、保持する。また、これらのロウアドレス
信号をもとに、ｉ＋１ビットの相補内部アドレス信号ａ
x0〜ａxiを形成する。このうち、上位２ビットの相補内
部アドレス信号ａxi−１及びａxiは、特に制限されない
が、アレイ選択回路ASLに供給され、下位２ビットの相
補内部アドレス信号ａx0及びａx1は、上記プリロウアド
レスデコーダPRDに供給される。さらに、相補内部アド
レス信号ａx2〜ａxi−１は、上記ロウアドレスデコーダ
RD0〜RD3に共通に供給される。

アドレスマルチプレクサAMXの一方の入力端子には、
外部端子A0〜Aiを介して時分割的に供給されるＸアドレ
ス信号AX0〜AXiが入力され、その他方の入力端子には、
リフレッシュアドレスカウンタRFCからリフレッシュア
ドレス信号ar0〜ariが入力される。アドレスマルチプレ
クサAMXには、さらにタイミング発生回路TGから、タイ
ミング信号φrefが選択制御信号として供給される。こ
こで、タイミング信号φrefは、特に制限されないが、
ダイナミック型RAMが通常の動作モードとされるときロ
ウレベルとされ、ダイナミック型RAMがリフレッシュモ
ードとされるときハイレベルとされる。

アドレスマルチプレクサAMXは、ダイナミック型RAMが
通常の動作モードとされ上記タイミング信号φrefがロ
ウレベルとされるとき、外部端子A0〜Aiを介して供給さ
れるＸアドレス信号AX0〜AXiを選択し、ロウアドレス信
号としてロウアドレスバッファRABに伝達する。また、
ダイナミック型RAMがリフレッシュモードとされ上記タ
イミング信号φrefがハイレベルとされるとき、リフレ
ッシュアドレスカウンタRFCから供給されるリフレッシ
ュアドレス信号ar0〜ariを選択し、ロウアドレス信号と
してロウアドレスバッファRABに伝達する。

リフレッシュアドレスカウンタRFCは、ダイナミック
型RAMがリフレッシュモードとされるとき、選択的に動
作状態とされる。この動作状態において、リフレッシュ
アドレスカウンタRFCは、タイミング発生回路TGから供
給されるタイミング信号φrcに従って歩進動作を行い、
上記リフレッシュアドレス信号ar0〜ariを形成する。こ
れらのリフレッシュアドレス信号ar0〜ariは、上記アド
レスマルチプレクサAMXの他方の入力端子に供給され
る。

一方、メモリアレイMARY0〜MARY3を構成する各相補デ
ータ線は、その一方において、対応するセンスアンプSA
0〜SA3の対応する単位増幅回路にそれぞれ結合され、そ
の他方において、対応するカラムスイッチCS0〜CS3の対
応するスイッチMOSFETに結合される。

センスアンプSA0〜SA3は、メモリアレイMARY0〜MARY3
の各相補データ線に対応して設けられる複数の単位増幅
回路を含む。これらの単位増幅回路は、特に制限されな
いが、２個のCMOSインバータ回路が交差接続されてなる
ラッチを基本構成とする。これらのラッチには、タイミ
ング発生回路TGから供給されるタイミング信号φpaに従
って選択的にオン状態とされる駆動MOSFETを介して、回
路の電源電圧及び接地電位が選択的に供給される。

センスアンプSA0〜SA3の各単位増幅回路は、上記タイ
ミング信号φpaがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、各単位増幅
回路は、対応するメモリアレイMARY0〜MARY3の選択され
たワード線に結合されるｎ個のメモリセルから対応する
相補データ線を介して出力される最小読み出し信号を増
幅し、ハイレベル又はロウレベルの２値読み出し信号と
する。

これらの２値読み出し信号は、ダイナミック型RAMが
読み出しモードとされるとき、対応するカラムスイッチ
CS0〜CS3から相補共通データ線ＣD0〜ＣD7を介して、対
応するメインアンプMA0〜MA7に選択的に伝達され、読み
出しデータとして送出されるとともに、上記ｎ個のメモ
リセルに対するリフレッシュに用いられる。ダイナミッ
ク型RAMが書き込みモードとされるとき、上記２値読み
出し信号は無視され、対応するメインアンプMA0〜MA7か
ら相補共通データ線ＣD0〜ＣD7を介して供給される新し
い書き込みデータと置き換えられる。

カラムスイッチCS0〜CS3は、対応するメモリアレイMA
RY0〜MARY3の各相補データ線に対応して設けられるｎ組
のスイッチMOSFET対を含む。これらのスイッチMOSFET対
の一方は、前述のように、対応するメモリアレイMARY0
〜MARY3の対応する相補データ線にそれぞれ結合され、
その他方は、対応する２組の相補共通データ線ＣD0・Ｃ
D1〜ＣD6・ＣD7（ここで、例えば非反転信号線CD0と反
転信号線▲▼をあわせて相補共通データ線ＣD0の
ように表す。以下同じ）に順に交互に共通結合される。
カラムスイッチCS0〜CS3の隣接する２組のスイッチMOSF
ET対のゲートはそれぞれ共通結合され、対応するカラム
デコーダCD0又はCD1から対応するデータ線選択信号がそ
れぞれ供給される。これにより、メモリアレイMARY0〜M
ARY3の相補データ線は、対応する上記データ線選択信号
が択一的にハイレベルとされることで、２個ずつ同時に
選択され、対応する２組の相補共通データ線ＣD0・ＣD1
〜ＣD6・ＣD7に選択的に接続される。

カラムアドレスデコーダCD0及びCD1には、カラムアド
レスバッファCABから最上位ビットを除く相補内部アド
レス信号ａy0〜ａyi−１が供給され、タイミング発生回
路TGからタイミング信号φｙが供給される。

カラムアドレスデコーダCD0及びCD1は、上記タイミン
グ信号φｙがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダCD0及びCD1は、上記相補内部アドレス信号ａy0
〜ａyi−１をデコードして、対応する上記データ線選択
信号を択一的にハイレベルとする。

カラムアドレスバッファCABは、外部端子A0〜A1を介
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号AY0〜AYiをもとに、ｉ＋１ビットの相補内部ア
ドレス信号ａy0〜ａyiを形成する。このうち、特に制限
されないが、最上位ビットの相補内部アドレス信号ａyi
は上記アレイ選択回路ASLに供給され、その他の相補内
部アドレス信号ａy0〜ａyi−１は上記カラムアドレスデ
コーダCD0及びCD1に共通に供給される。

アレイ選択回路ASLは、上記ロウアドレスバッファRAB
及びカラムアドレスバッファCABから供給される相補内
部アドレス信号ａxi−１及びａxiならびにａy1をデコー
ドして、選択信号s0〜s7を択一的にハイレベルとする。
これらの選択信号s0〜s7は、対応するメインアンプMA0
〜MA7にそれぞれ供給される。

相補共通データ線ＣD0・ＣD1〜ＣD6・ＣD7は、対応す
るメインアンプMA0〜MA7にそれぞれ結合される。

メインアンプMA0〜MA7は、特に制限されないが、一対
のライトアンプ及びリードアンプをそれぞれ含む。メイ
ンアンプMA0〜MA7の各ライトアンプの入力端子は、特に
制限されないが、書き込み共通データ線WCDを介してデ
ータ入出力回路I/Oのデータ入力バッファの出力端子に
共通結合され、その出力端子は、対応する相補共通デー
タ線ＣD0〜ＣD7にそれぞれ結合される。一方、メインア
ンプMA0〜MA7の各リードアンプの入力端子は、対応する
相補共通データ線ＣD0〜ＣD7にそれぞれ結合され、その
出力端子は、読み出し共通データ線RCDを介してデータ
入出力回路I/Oのデータ出力バッファの入力端子に共通
結合される。メインアンプMA0〜MA7の各ライトアンプに
は、タイミング発生回路TGからタイミング信号φｗが共
通に供給され、またアレイ選択回路ASLから対応する選
択信号s0〜s7がそれぞれ供給される。同様に、メインア
ンプMA0〜MA7の各リードアンプには、タイミング発生回
路TGからタイミング信号φｒが共通に供給され、またア
レイ選択回路ASLから対応する選択信号s0〜s7がそれぞ
れ供給される。ここで、タイミング信号φｗは、特に制
限されないが、通常ロウレベルとされ、ダイナミック型
RAMが書き込みモードで選択状態とされるとき、所定の
タイミングで一時的にハイレベルとされる。同様に、タ
イミング信号φｒは、通常ロウレベルとされ、ダイナミ
ック型RAMが読み出しモードで選択状態とされるとき、
所定のタイミングでハイレベルとされる。

メインアンプMA0〜MA7の各ライトアンプは、ダイナミ
ック型RAMが書き込みモードとされるとき、上記タイミ
ング信号φｗがハイレベルとされ同時に対応する上記選
択信号s0〜s7がハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、各ライトアン
プは、データ入出力回路I/Oのデータ入力バッファから
書き込み共通データ線WCDを介して供給される書き込み
データに従った相補書き込み信号を形成し、対応する相
補共通データ線ＣD0〜ＣD7に伝達する。

メインアンプMA0〜MA7の各リードアンプは、ダイナミ
ック型RAMが読み出しモードとされるとき、上記タイミ
ング信号φｒがハイレベルとされ同時に対応する上記選
択信号s0〜s7がハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、各リードアン
プは、対応するメモリアレイMARY0〜MARY3の選択された
メモリセルから対応する相補共通データ線ＣD0〜ＣD7を
介して出力される２値読み出し信号をさらに増幅し、読
み出し共通データ線RCDを介してデータ入出力回路I/Oの
データ出力バッファに伝達する。

データ入出力回路I/Oは、特に制限されないが、デー
タ入力バッファ及びデータ出力バッファを含む。このう
ち、データ出力バッファには、タイミング発生回路TGか
らタイミング信号φoeが供給される。ここで、タイミン
グ信号φoeは、特に制限されないが、通常ロウレベルと
され、ダイナミック型RAMが読み出しモードで選択状態
とされるとき、所定のタイミングで一時的にハイレベル
とされる。

データ入出力回路I/Oのデータ入力バッファは、ダイ
ナミック型RAMが書き込みモードとされるとき、データ
入力端子Dinを介して供給される書き込みデータを取り
込み、これを保持する。これらの書き込みデータは、書
き込み共通データ線WCDを介して、上記メインアンプMA0
〜MA7のライトアンプに共通に供給される。一方、デー
タ入出力回路I/Oのデータ出力バッファは、ダイナミッ
ク型RAMが読み出しモードされるとき、上記タイミング
信号φoeがハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、データ出力バッフ
ァは、メインアンプMA0〜MA7のリードアンプから読み出
し共通データ線RCDを介して選択的に供給される読み出
しデータを、データ出力端子Doutを介して外部に送出す
る。

タイミング発生回路TGは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及びリフレッシュ制御信号▲▼に従
って、上記各種のタイミング信号を形成し、各回路に供
給する。また、ヒューズ手段F1が切断されるとき、上述
の内部制御信号fvを選択的にロウレベルとする。

第１図には、第２図のダイナミック型RAMのロウアド
レスデコーダRD0〜RD3の一実施例の回路図が示されてい
る。同図には、タイミング発生回路TGの関連する一部の
回路図があわせて示される。第１図において、チャンネ
ル（バックゲート）部に矢印が付加されるMOSFETはＰチ
ャンネル型であり、矢印の付加されないＮチャンネルMO
SFETと区別される。

第１図において、メモリアレイMARY0〜MARY3を構成す
るｍ本のワード線は、第１図のワード線W0〜W3ないしW3
m〜W3m＋３に代表して示されるように、４本のワード線
を１群とするm/4組のワード線群にそれぞれ分割され
る。各ワード線群を構成する４本のワード線は、第１図
のワード線W0〜W3に代表して示されるように、対応する
ロウアドレスデコーダRD0〜RD3の対応するＮチャネル型
の駆動MOSFETQ15〜Q18のソースにそれぞれ結合される。
これらの駆動MOSFETQ15〜Q18のドレインには、プリロウ
アドレスデコーダPRDから、上述のワード線選択タイミ
ング信号φx0〜φx3がそれぞれ供給される。各ワード線
と回路の接地電位との間には、特に制限されないが、レ
ベル固定用のＮチャンネルMOSFETQ11〜Q14がそれぞれ設
けられる。

ロウアドレスデコーダRD0〜RD3は、さらに、第１図の
ロウアドレスデコーダRD0に代表して示されるように、
メモリアレイMARY0〜MARY3の各ワード線群に対応して設
けられるm/4個のナンドゲート回路NAG5を含む。これら
のナンドゲート回路NAG5の第１の入力端子には、特に制
限されないが、対応するナンドゲート回路NAG1〜NAG4の
出力信号が共通に供給され、その他の入力端子には、ロ
ウアドレスバッファRABから上述の相補内部アドレス信
号ａx2〜ａxi〜２言い換えると非反転内部アドレス信号
ax2〜axi−２及び反転内部アドレス信号▲▼〜▲
▼がそのアドレスに対応した所定の組み合わ
せでそれぞれ供給される。

ナンドゲート回路NAG1〜NAG4の一方の入力端子には、
タイミング発生回路TGから、上述の内部制御信号fvが共
通に供給される。ナンドゲート回路NAG1及びNAG3の他方
の入力端子には、上記ロウアドレスバッファRABから、
非反転内部アドレス信号axi−１が供給され、ナンドゲ
ート回路NAG2及びNAG4の他方の入力端子には、反転内部
アドレス信号▲▼が供給される。

ここで、上記内部制御信号fvは、特に制限されない
が、タイミング発生回路TGに設けられたインバータ回路
N1の出力信号として形成される。インバータ回路N1の入
力端子は、ヒューズ手段F1を介して、回路の接地電位に
結合される。インバータ回路N1の入力端子と回路の電源
電圧との間には、特に制限されないが、ＰチャンネルMO
SFETQ1及びQ2が設けられる。これらのMOSFETQ1及びQ2
は、ともに比較的小さなコンダクタンスを持つように設
計される。MOSFETQ1のゲートは、回路の接地電位に結合
され、MOSFETQ2のゲートは、上記インバータ回路N1の出
力端子に結合される。

ヒューズ手段F1は、前述のように、このダイナミック
型RAMが最も高速な製品ランクとされるとき、選択的に
切断される。ダイナミック型RAMが比較的低速な製品ラ
ンクとされ上記ヒューズ手段F1が切断されないとき、イ
ンバータ回路N1の入力端子は、ヒューズ手段F1を介して
回路の接地電位のようなロウレベルとされる。その結
果、インバータ回路N1の出力信号すなわち上記内部制御
信号fvは、回路の電源電圧のようなハイレベルとされ
る。製品テストの結果、ダイナミック型RAMが最も高速
な製品ランクに格付けされ上記ヒューズ手段F1が切断さ
れると、インバータ回路N1の入力端子はハイレベルとな
り、その出力信号すなわち上記内部制御信号fvはロウレ
ベルとされる。

これらのことから、ダイナミック型RAMが比較的低速
な製品ランクとされ上記内部制御信号fvがハイレベルと
される場合、ロウアドレスデコーダRD0及びRD2のナンド
ゲート回路NAG5の第１の入力端子には、非反転内部アド
レス信号axi−１の反転信号すなわち反転内部アドレス
信号▲▼が伝達され、ロウアドレスデコーダ
RD1及びRD3のナンドゲート回路NAG5の第１の入力端子に
は、反転内部アドレス信号▲▼の反転信号す
なわち非反転内部アドレス信号axi−１が伝達される。
したがって、各ロウアドレスデコーダのナンドゲート回
路NAG5の出力信号は、対応する組み合わせで供給される
非反転内部アドレス信号ax2〜axi−１あるいは反転内部
アドレス信号▲▼〜▲▼がすべてハイ
レベルとされるとき、選択的にロウレベルとされるもの
となる。一方、ダイナミック型RAMが最も高速な製品ラ
ンクとされ上記内部制御信号fvがロウレベルとされる
と、ナンドゲート回路NAG1〜NAG4の出力信号すなわちナ
ンドゲート回路NAG5の第１の入力端子は、すべてハイレ
ベルに固定される。その結果、各ロウアドレスデコーダ
のナンドゲート回路NAG5の出力信号は、相補内部アドレ
ス信号ａxi−１の論理レベルに関係なく、対応する組み
合わせで供給される非反転内部アドレス信号ax2〜axi−
２あるいは反転内部アドレス信号▲▼〜▲
▼がすべてハイレベルとされることで、選択的にロ
ウレベルとされる。つまり、ダイナミック型RAMが最も
高速な製品ランクとされるとき、相補内部アドレス信号
ａxi−１は、ロウアドレスデコーダRD0〜RD3によって無
視される。

ナンドゲート回路NAG5の出力信号は、インバータ回路
N2によって反転された後、Ｎチャンネル型のカットMOSF
ETQ19〜Q22を介して、駆動MOSFETQ15〜Q18のゲートにそ
れぞれ供給されるとともに、インバータ回路N3によって
さらに反転された後、レベル固定用MOSFETQ11〜Q14の共
通結合されたゲートに供給される。

これらのことから、駆動MOSFETQ15〜Q18は、相補内部
アドレス信号ａx2〜ａxi−１あるいはａx2〜ａxi−２が
対応する組み合わせで供給され、対応するナンドゲート
回路NAG5の出力信号がロウレベルとされ、さらにインバ
ータ回路N2の出力信号がハイレベルとされることで、選
択的にオン状態となり、対応するワード線選択タイミン
グ信号φx0〜φx3をメモリアレイMARY0〜MARY3の対応す
るワード線に伝達する。その結果、これらの相補内部ア
ドレス信号とワード線選択タイミング信号によって指定
される１本のワード線が択一的にハイレベルとされる。
言うまでもなく、ダイナミック型RAMが比較的低速な製
品ランクとされ上記内部制御信号fvがハイレベルとされ
るとき、ロウアドレスデコーダRD0〜RD3は、実質的に相
補内部アドレス信号ａxi−１の論理レベルに従って２組
ずつ同時に動作状態とされる。このため、メモリアレイ
MARA0及びMARY2あるいはMARY1及びMARY3において、合計
２本のワード線が同時に選択状態とされる。一方、ダイ
ナミック型RAMが最も高速な製品ランクとされ上記内部
制御信号fvがロウレベルとされると、ロウアドレスデコ
ーダRD0〜RD3は、実質的に相補内部アドレス信号ａxi−
１の論理レベルに関係なく一斉に動作状態とされる。こ
のため、メモリアレイMARY0〜MARY3において、合計４本
のワード線が同時に選択状態とされる。

ところで、ワード線選択タイミング信号φx0〜φx3
は、前述のように、択一的に回路の電源電圧よりも高い
ブーストレベルとされる。上記駆動MOSFETQ15〜Q18がオ
ン状態となりこれらのワード線選択タイミング信号が対
応するワード線に伝達されるとき、上記カットMOSFETQ1
9〜Q22は、対応する駆動MOSFETのゲートにそのゲート容
量を介して比較的高いハイレベルが誘起されることでオ
フ状態となり、対応する駆動MOSFETQ15〜Q18がオフ状態
となるのを防止する作用を持つ。

一方、相補内部アドレス信号ａx2〜ａxi−１あるいは
ａx2〜ａxi−２が対応する組み合わせとされず、ナンド
ゲート回路NAG5の出力信号がハイレベルとされると、イ
ンバータ回路N2の出力信号がロウレベルとなり、駆動MO
SFETQ15〜Q18はオフ状態とされる。また、インバータ回
路N3の出力信号がハイレベルとなり、各ワード線と回路
の接地電位との間に設けられるレベル固定用MOSFETQ11
〜Q14が一斉にオン状態となる。これにより、対応する
メモリアレイMARY0〜MARY3の対応するワード線のレベル
は、回路の接地電位のようなロウレベルに固定される。
これらのMOSFETQ11〜Q14は、ナンドゲート回路NAG5の出
力信号がロウレベルとされインバータ回路N3の出力信号
がロウレベルとされることで、すべてオフ状態となり、
レベル固定動作を停止する。

ダイナミック型RAMがリフレッシュモードとされ、上
記のようにメモリアレイMARY0及びMARY2あるいはMARY1
及びMARY3において合計２本のワード線が同時に選択状
態とされるとき、これらのメモリアレイでは、合計２×
ｎ個のメモリセルが同時に選択状態とされ、これらのメ
モリセルの保持データのリフレッシュが一斉に行われ
る。また、メモリアレイMARY0〜MARY3において合計４本
のワード線が同時に選択状態とされるとき、これらのメ
モリアレイでは、合計４×ｎ個のメモリセルが同時に選
択状態とされ、これらのメモリセルの保持データのリフ
レッシュが一斉に行われる。つまり、この実施例のダイ
ナミック型RAMの場合、その動作速度すなわち製品ラン
クに応じてヒューズ手段F1が選択的に切断されること
で、内部制御信号fvがハイレベル又はロウレベルとさ
れ、これによって同時に選択状態とされるワード線の数
が変化される。このため、各ワード線に関するリフレッ
シュ動作は選択的に２の（ｉ−１）乗又は２の（ｉ−
２）乗をモジュールとして繰り返されるものとなり、ダ
イナミック型RAMの実質的なリフレッシュ周期が、製品
仕様を変えることなく切り換えられる。周知のように、
ダイナミック型RAMが高速な製品ランクとされ、そのメ
モリサイクルが高速化されると、ダイナミック型RAMの
発熱量が増大し、メモリセルのデータ保持特性は悪化す
る。このとき、前述のように、ヒューズ手段F1が切断さ
れ、内部制御信号fvがロウレベルとされることで、ダイ
ナミック型RAMのリフレッシュ周期は、実質的に二分の
１とされ、製品ランクに対応して最適化される結果とな
る。これにより、製品仕様からみたダイナミック型RAM
の性能は総合的に高められ、効果的な品種展開を図るこ
とができるものである。

以上のように、この実施例のダイナミック型RAMは、
その動作速度に応じて複数の製品ランクに格付けされ
る。ダイナミック型RAMは、４組のメモリアレイMARY0〜
MARY3を有し、これらのメモリアレイに対応して設けら
れる４組のロウアドレスデコーダRD0〜RD3を含む。ロウ
アドレスデコーダRD0〜RD3には、相補内部アドレス信号
ａx2〜ａxi−１及びワード線選択タイミング信号φx0〜
φx3が共通に供給されるとともに、ダイナミック型RAM
が最も高速な製品ランクとされるとき選択的にロウレベ
ルとされる内部制御信号fvが共通に供給される。ロウア
ドレスデコーダRD0〜RD3は、上記内部制御信号fvはロウ
レベルとされるとき、相補内部アドレス信号ａxi−１を
選択的に無効とする。その結果、ダイナミック型RAMが
最も高速な製品ランクとされ内部制御信号fvがロウレベ
ルとされることで、同時に選択状態とされるワード線の
数は２倍となり、等価的にダイナミック型RAMのリフレ
ッシュ周期が二分の１とされる。つまり、この実施例の
ダイナミック型RAMは、その実質的なリフレッシュ周期
が、その動作速度すなわち製品ランクに応じて変化さ
れ、最適化される。これにより、ダイナミック型RAMの
性能は総合的に高められ、効果的な品種展開を図ること
ができるものである。

以上の本実施例に示されるように、この発明をダイナ
ミック型RAM等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、 （１）ダイナミック型RAM等に、その動作速度すなわち
製品ランクに応じて選択的に切断されるヒューズ手段を
設け、これにより複数のメモリアレイにおいて同時に選
択状態とされるワード線数を選択的に変化させること
で、ダイナミック型RAM等の実質的なリフレッシュ周期
を、製品仕様を変えることなく、その動作速度すなわち
製品ランク言い換えるとメモリサイクルに対応して最適
化できるという効果が得られる。

（２）上記（１）項により、ダイナミック型RAM等の製
品仕様からみた総合的な性能を高めることができるとい
う効果が得られる。

（３）上記（１）項及び（２）項により、ダイナミック
型RAM等の品種展開を効果的に進めることができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。例えば、この実施例
では、同時に選択状態とされるワード線の数を２本又は
４本に２段階に切り換えているが、各製品ランクに対応
して３段階以上に切り換えることもよい。また、この実
施例では、リフレッシュモードと同様に、通常の動作モ
ードにおけるワード線の同時選択数も切り換えている
が、通常の動作モードにおけるワード線の同時選択数
は、リフレッシュモードの場合と異なる数としてもよ
い。さらに、各場合において、同時に選択されるワード
線の数は、メモリアレイの分割数にあわせて任意に設定
できる。ワード線の同時選択数を制御するための内部制
御信号fvは、ヒューズ手段でなく、例えば所定の結合配
線をレーザ光線によって切断することで選択的に形成し
てもよいし、その他の入力手段によるものであってもよ
い。第２図において、各メモリアレイから同時選択され
る相補データ線の数は、１組あるいは４組以上とするこ
ともよい。Ｘアドレス信号AX0〜AXi及びＹアドレス信号
AY0〜AYiは、アルチプレクス方式を採らず、それぞれ別
個の入力端子から入力するようにしてもよい。さらに、
第１図に示されるロウアドレスデコーダRD0〜RD3の具体
的な回路構成や、第２図に示されるダイナミック型RAM
のブロック構成ならびにアドレス信号及び制御信号の組
み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、ダイナミック型メモリセ
ルを基本構成とするマルチポートRAMやその他の各種半
導体記憶装置にも適用できる。本発明は、少なくともリ
フレッシュ機能を有する半導体記憶装置及びこのような
半導体記憶装置を含むディジタル装置に広く適用でき
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ダイナミック型RAM等に、その動作速
度すなわち製品ランクに応じて選択的に切断されるヒュ
ーズ手段を設け、これにより複数のメモリアレイにおい
て同時に選択状態とされるワード線数を選択的に変化さ
せることで、ダイナミック型RAM等の実質的なリフレッ
シュ周期を、製品仕様を変えることなく、最適化でき
る。これにより、ダイナミック型RAM等の製品仕様から
みた総合的な性能を高め、効果的な品種展開を図ること
ができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
ロウアドレスデコーダの一実施例を示す回路図、 第２図は、第１図のロウアドレスデコーダを含むダイナ
ミック型RAMの一実施例を示すブロック図である。 RD0〜RD3……ロウアドレスデコーダ、TG……タイミング
発生回路、NAG1〜NAG5……ナンドゲート回路、N1〜N3…
…インバータ回路、Q1〜Q2……ＰチャンネルMOSFET、Q1
1〜Q22……ＮチャンネルMOSFET、F1……ヒューズ手段。 MARY0〜MARY3……メモリアレイ、SA0〜SA3……センスア
ンプ、CS0〜CS3……カラムスイッチ、PRD……プリロウ
アドレスデコーダ、CD0〜CD1……カラムアドレスデコー
ダ、RAB……ロウアドレスバッファ、CAB……カラムアド
レスバッファ、AMX……アドレスマルチプレクサ、RFC…
…リフレッシュアドレスカウンタ、ASL……アレイ選択
回路、MA0〜MA7……メインアンプ、I/O……データ入出
力回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】直交して配置された複数からなるワード線
   及びデータ線と、かかるワード線とデータ線の交点に格
   子状に配置されてなるダイナミック型メモリセルとを含
   む複数のメモリアレイと、 上記複数からなるメモリアレイにそれぞれ対応して設け
   られ、それぞれのメモリアレイに設けられる複数ワード
   線に対応したアドレス信号と、メモリアレイ自体を指定
   する上位アドレス信号とを解読してワード線の選択信号
   を形成する複数のロウアドレスデコーダと、 プログラム素子により形成された制御信号により上記複
   数のロウアドレスデコーダにそれぞれ供給される上位ア
   ドレス信号をかかるデコード動作にとって有効又は無効
   にさせるよう伝達する複数のゲート回路とを備えてなる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】上記半導体記憶装置は性能試験の結果に従
   って高速動作させられる高速製品と、低速動作させられ
   る低速製品とに品種展開されるものであり、 高速製品とされるものにおいて上記プログラム素子に従
   って上記ゲート回路が上位アドレス信号を無効にさせる
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。