JP3942332B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に行アドレスデコーダ内の信号伝播遅延時間を短縮した半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、行アドレスをデコーダ回路でデコードして、メモリセルアレイ内の単一のワード線を活性化する。
【０００３】
図１３は、２入力ナンドゲートを４個用いて２ビットの行アドレスをデコードするデコーダ回路を示す。
【０００４】
この回路方式では、Ｎビットの行アドレスの場合、Ｎ入力のナンドゲートが２N個必要になる。ナンドゲートは、全配線長を短くするために、メモリセルアレイ側に配置される。しかし、Ｎ入力ナンドゲートはＮの値が大きくなると、回路のサイズが大きくなるので、メモリセルアレイの行ピッチが長くなって記憶密度が低下する。
【０００５】
そこで、行アドレスデコーダ回路は、行アドレス入力側のプリデコーダと、メモリセルアレイ側のメインデコーダとに分割された２段構成になっている。
【０００６】
図１４は、従来の４ビット行アドレスデコーダ回路を示す。
【０００７】
プリデコーダ１０は、下位２ビットＡ１及びＡ０の２ビットデコーダ１１と、上位２ビットＡ３及びＡ２の２ビットデコーダ１２とからなる。２ビットデコーダ１１の４出力の１つと２ビットデコーダ１２の４出力の１つとの全組み合わせの各々が、メインデコーダ２０内の２入力ナンドゲートに供給される。
【０００８】
半導体記憶装置の記憶容量増大に伴い行アドレスのビット数が増加して、プリデコーダ１０とメインデコーダ２０との間の配線長が長くなる。一般に、行アドレスが１ビット増加すると、プリデコーダ１０とメインデコーダ２０との間の平均配線長が２倍になる。配線長が２倍になると、配線の抵抗及び容量がそれぞれ２倍になるため、ＣＲ遅延が４倍になって、信号の立ち上がり及び立ち下がりの傾斜が緩やかになる。このため、半導体記憶装置のアクセス時間が増大して半導体記憶装置の高速化が妨げられる。
【０００９】
図１５は、従来の半導体チップ内の回路ブロック概略配置図である。
【００１０】
アドレス制御回路３０は、アドレスバッファ回路、アドレスバッファレジスタ及びプリデコーダを備えており、アドレスが供給され、プリデコード信号を出力する。メインデコーダ２０は、その両側のメモリセルアレイＭＣ１〜ＭＣ４のワード線に行選択信号を供給する。
【００１１】
メモリセルアレイＭＣ１〜ＭＣ４中の活性化されたワード線に接続されたメモリセルの内容は、ビット線を介してデータ入出力制御回路３３及び３４に供給される。データ入出力制御回路３３及び３４はいずれも、ビット線上の信号を増幅するセンスアンプと、増幅された信号を列アドレスに応じて選択するカラムスイッチ回路とを備えている。
【００１２】
配線遅延を短縮して動作を高速化するために、従来では図１６に示す如く、図１５のアドレス制御回路３０をアドレス制御回路３０Ａと３０Ｂとに分割し、メモリセルアレイＭＣ１及びＭＣ２に対しアドレス制御回路３０Ａ及びメインデコーダ２０Ａを備え、メモリセルアレイＭＣ３及びＭＣ４に対しアドレス制御回路３０Ｂ及びメインデコーダ２０Ｂを備え、メモリセルアレイＭＣ１〜ＭＣ４に対しそれぞれデータ入出力制御回路３３Ａ、３４Ａ、３３Ｂ及び３４Ｂを備えていた。
【００１３】
しかし、この半導体記憶装置は、図１５のそれよりもチップ面積が増加してコスト高になる。
【００１４】
この問題は、図１７に示す如く、中央部にアドレス制御回路３０を配置し、メモリセルアレイＭＣ１とＭＣ３の間にデータ入出力制御回路３３を配置し、メモリセルアレイＭＣ２とＭＣ４との間にデータ入出力制御回路３４を配置することにより改善される。
【００１５】
【発明が解決しようとする課題】
しかしながら、記憶容量増加のためにメモリセルアレイＭＣ１〜ＭＣ４がそれぞれビット線方向に長くなると、図１５の問題が生じ、この問題を解決するために図１６に示すようにデータ入出力制御回路を分散配置すると、図１６の問題が生ずる。
【００１６】
本発明の目的は、このような問題点に鑑み、チップ面積を増加させることなくデコード時間を短縮することが可能なアドレスデコーダ回路を備えた半導体記憶装置を提供することにある。
【００１７】
請求項１の半導体記憶装置では、
ワード線を有する第１メモリセルアレイと、
該ワード線と直角な方向に該第１メモリセルアレイと隣接して配置され、ワード線を有する第２メモリセルアレイと、
第１プリデコード信号をさらにデコードして該第１メモリセルアレイの該ワード線に供給する第１メインデコーダと、
第２プリデコード信号をさらにデコードして該第２メモリセルアレイの該ワード線に供給する第２メインデコーダと、
アドレス信号をプリデコードして該第１プリデコード信号を出力するプリデコーダと、
該第１プリデコード信号の論理レベルを反転して該第２プリデコード信号を生成する反転回路とを有し、該第１メインデコーダは、入力論理が該第２メインデコーダのそれと逆である。
【００１８】
この半導体記憶装置によれば、プリデコーダと第２メインデコーダとの間の長い配線によるＣＲ値が低減されて信号のエッジ傾斜が急になり、行デコーダ回路内の信号伝播遅延時間が短縮され、結果として半導体記憶装置のアクセス時間が短縮される。
【００１９】
また、反転回路の論理ゲート段数を１にすることができるので、論理ゲート段数が２の非反転回路を配置した場合よりもチップ面積を低減することができる。
【００２１】
さらに、互いに同一構成の第１及び第２のメモリセルアレイを用いることができる。
【００２２】
請求項２の半導体記憶装置では、請求項１において、上記反転回路は、上記ワード線と直角な方向の配設位置が上記第１メインデコーダと上記第２メインデコーダとの間である。
【００２３】
請求項３の半導体記憶装置では、請求項２において、上記第１メモリセルアレイと上記第２メモリセルアレイとの間に、ビット線間の電位差を増幅するサブセンスアンプ回路が配置されている。
【００２４】
この半導体記憶装置によれば、サブセンスアンプ回路５０と５１との間に反転回路４０が配置されているので、サブセンスアンプ回路５０及び５１の配置に加えて反転回路４０を配置することによるチップ面積の増大を避けることができる。
【００２５】
請求項４の半導体記憶装置では、請求項１において、
上記第１メインデコーダに第１イネーブル信号を供給する第１配線と、
上記第２メインデコーダに第２イネーブル信号を供給する第２配線と、
該第１配線と該第２配線との間に接続され、該第１イネーブル信号を該第２イネーブル信号に変換するインバータとをさらに有する。
【００２６】
この半導体記憶装置によれば、インバータが、第１メインデコーダと第２メインデコーダの入力論理の正負が逆であるのに対応するとともに、信号のエッジ傾斜を急峻にして配線遅延を短縮するのに寄与する。
【００２７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態の４ビット行アドレスデコーダ回路を示す。
【００３０】
この回路は、プリデコーダ１０Ａと、メインデコーダ２０Ａと、反転回路４０とからなる。
【００３１】
プリデコーダ１０Ａは、行アドレスの下位２ビットＡ１及びＡ０に対するデコーダ１１Ａと、行アドレスの上位２ビットＡ３及びＡ２に対するデコーダ１２Ａとからなる。
【００３２】
デコーダ１１Ａでは、信号Ａ０及びこれをインバータ１３０で反転した信号のうちの１つと、信号Ａ１及びこれをインバータ１３１で反転した信号の１つとの全組み合わせがナンドゲート１４０〜１４３に供給される。ナンドゲート１４０〜１４３の出力端はそれぞれ、配線Ｂ０〜Ｂ３に接続されている。これにより、下位２ビット行アドレスＡ１及びＡ０の値に応じて、配線Ｂ３〜Ｂ０上の１つの信号が低レベルとなり、他が高レベルとなる。
【００３３】
デコーダ１２Ａは、デコーダ１１Ａと同一構成であり、上位２ビット行アドレスＡ３及びＡ２が供給され、４つの出力端に配線Ｂ４〜Ｂ７が接続されている。
上位２ビット行アドレスＡ３及びＡ２の値に応じて、配線Ｂ７〜Ｂ４上の１つの信号が低レベルとなり、他が高レベルとなる。
【００３４】
配線Ｂ０〜Ｂ７はそれぞれ反転回路４０内のインバータを介して配線Ｃ０〜Ｃ７に接続されている。
【００３５】
メインデコーダ２０Ａは、入力が正論理のメインデコーダ２１と、入力が負論理のメインデコーダ２２とからなる。
【００３６】
配線Ｂ０〜Ｂ３のうちの１つと、配線Ｂ６及びＢ７のうちの１つとの全組み合わせが、メインデコーダ２２内の２入力ノアゲートの入力端に接続されている。
例えば配線Ｂ０とＢ６とがノアゲート２２１の入力端に接続されている。ノアゲート２２１の出力端は、インバータ２２２及び２２３を介して、メモリセルアレイ内のワード線に接続されている。
【００３７】
配線Ｃ０〜Ｃ３のうちの１つと、配線Ｃ４及びＣ５のうちの１つとの全組み合わせが、メインデコーダ２１内の２入力ナンドゲートの入力端に接続されている。例えば配線Ｃ０とＣ４とがナンドゲート２１１の入力端に接続されている。ナンドゲート２１１の出力端は、インバータ２１２を介してメモリセルアレイ内のワード線に接続されている。
【００３８】
プリデコーダ１０Ａの出力端からメインデコーダ２１の出力端までのゲート段数は３であり、これはプリデコーダ１０Ａの出力端からメインデコーダ２２の出力端までのゲート段数に等しい。
【００３９】
これにより、ゲート段数は図１４の場合と同一になり、反転回路４０を備えてもゲート段数の増加がないので、ゲート段数増加によるゲート遅延の増加を防ぐことができる。
【００４０】
プリデコーダ１０Ａの出力端に接続された配線の長さは、図１４のプリデコーダ１０に接続されたそれの半分である。これにより、配線の抵抗及び容量がいずれも従来の１／２となって、配線のＣＲ遅延時間が従来の１／４となる。反転回路４０の出力端に接続された配線についても同様である。実際には、例えば配線Ｃ０からナンドゲート２１１の入力端までの配線長は、配線Ｃ０のそれに比し無視できる。
【００４１】
ＣＲ遅延時間の短縮により、信号の立ち上がり及び立ち下がりの傾斜が急になって、半導体記憶装置のアクセス時間が短縮される。
【００４２】
図２は、図１の回路の前段の回路を示す。
【００４３】
外部からのアドレス信号ＡＸ０は、アドレスバッファ回路３５を介してナンドゲート３６の一方の入力端に供給される。
一方、外部からのクロックＣＫは、遅延・パルス幅調整回路３７で遅延され且つパルス幅が調整されて図３に示すようなイネーブル信号ＥＮが生成され、ナンドゲート３６の他方の入力端に供給される。ナンドゲート３６の出力は、インバータ３８で反転されてアドレス信号Ａ０となる。同様に、外部からのアドレス信号ＡＸ１〜ＡＸ３は図２の回路でそれぞれアドレス信号Ａ１〜Ａ３に変換される。
【００４４】
図３は、図１及び図２の回路の動作を示すタイムチャートである。イネーブル信号ＥＮにより、メモリセル活性化時間が短縮され、結果として消費電力が低減される。
【００４５】
図４は、半導体チップ内の回路ブロック概略配置図であり、図１５に対応している。
【００４６】
アドレス制御回路３０Ａは、図２の回路及び図１のプリデコーダ（１０Ａ）を備えており、アドレスが供給され、プリデコード信号を出力する。メインデコーダ（ＭＤ２）２２は、その両側のメモリセルアレイＭＣ１及びＭＣ２のワード線に行選択信号を供給する。メインデコーダ（ＭＤ１）２１は、その両側のメモリセルアレイＭＣ３及びＭＣ４のワード線に行選択信号を供給する。
【００４７】
図５は、図４中の反転回路４０及びサブセンスアンプ回路５０の一部を示す図である。
【００４８】
図５中、ＢＬ及び＊ＢＬは一対の相補ビット線、ＶＤＤは電源供給線、ＣＴＲＬはサブセンスアンプ活性／非活性化制御線、○印付及び不付のトランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタである。
【００４９】
メモリセルアレイＭＣ１とＭＣ３との間には、各ビット線対の線間にフリップフロップ型のサブセンスアンプが接続されたサブセンスアンプ回路５０が配置されている。メモリセルアレイＭＣ２とＭＣ４との間にも、サブセンスアンプ回路５０と同一構成のサブセンスアンプ回路５１が配置されている。
【００５０】
これにより、メモリセルアレイからデータ入出力制御回路へデータを読み出す時間が短縮される。
【００５１】
サブセンスアンプ回路５０と５１との間に反転回路４０が配置されているので、サブセンスアンプ回路５０及び５１の配置に加えて反転回路４０を配置することによるチップ面積の増大を避けることができる。
【００５２】
また、反転回路４０の配置に対応して、メインデコーダ２１と２２の入力論理の正負が互いに逆になっているので、互いに同一構成のメモリセルアレイＭＣ１〜ＭＣ４を用いることができる。
【００５３】
［第２実施形態］
図６は、本発明の第２実施形態に係る半導体チップ内の回路ブロック概略配置図である。
【００５４】
このチップでは、アドレス制御回路３０Ｂ、データ入出力制御回路３３Ａ及び３４Ａに関し、メモリセルアレイＭＣ１〜ＭＣ４、反転回路４０、サブセンスアンプ回路５０、５１、メインデコーダ２１及び２２と対称にそれぞれメモリセルアレイＭＣ５〜ＭＣ８、反転回路４１、サブセンスアンプ回路５２、５３、メインデコーダ２３及び２４が配置されている。アドレス制御回路３０Ｂ、データ入出力制御回路３３Ａ及び３４Ａはそれぞれ、その一方側と他方側に関する回路である。
【００５５】
このような配置によれば、図１７の全回路を２つ隣接して配置した場合よりもチップ面積を狭くすることができる。
【００５６】
［第３実施形態］
図７は、本発明の第３実施形態の４ビット行アドレスデコーダ回路を示す。
【００５７】
この回路では、イネーブル信号ＥＮがインバータ４２を介してメインデコーダ２２Ａの各ノアゲートに供給され、さらに、インバータ４２の出力がインバータ４３を介してメインデコーダ２１Ａの各アンドゲートに供給される。これにより、メインデコーダ２０Ｂの出力がイネーブル信号ＥＮが高レベルの間のみ有効になるので、メモリセル活性化時間が短縮され、結果として消費電力が低減される。イネーブル信号ＥＮは、図２のように外部クロックＣＫが遅延・パルス幅調整回路３７に供給されて生成される。
【００５８】
インバータ４２及び４３はそれぞれ、プリデコーダ１０Ａ及び反転回路４０に隣接して配置されている。インバータ４３は、メインデコーダ２１と２２の入力論理の正負が逆であるのに対応しているとともに、信号のエッジ傾斜を急峻にして配線遅延を短縮している。
【００５９】
図８は、図７の回路の動作を示すタイムチャートである。
【００６０】
イネーブル信号をメインデコーダ２０Ｂへ供給することにより、外部クロックＣＫの立ち上がりからワード線電位の立ち上がりまでの時間Ｔ２は、図３のそれＴ１よりも短くなって、第１実施形態の場合よりもアクセス時間が短縮される。
【００６１】
［第４実施形態］
図９は、本発明の第４実施形態の、図７のメインデコーダ２２Ａ内の１行分の他の回路を示す。
【００６２】
この回路では、インバータ２２４〜２２６の出力がナンドゲート２２７を介してインバータ２２３に供給される。インバータ２２４〜２２６とナンドゲート２２７とからなる回路は、図７のノアゲート２２１Ａとインバータ２２２とからなる回路と、同じ機能及びゲート段数を有する。
【００６３】
［第５実施形態］
図１０は、本発明の第５実施形態のメインデコーダ２０Ｃを示す。
【００６４】
メインデコーダ２１Ｂでは、２入力ナンドゲート２１１の出力がノアゲート２１３の一方の入力端に供給され、ノアゲート２１３の他方の入力端にインバータ４３の出力が供給される。ナンドゲート２１１とノアゲート２１３とからなる回路は、図７のナンドゲート２１１Ａとインバータ２１２とからなる回路と、同じ機能及びゲート段数を有する。但し、図７のイネーブル信号ＥＮを反転したイネーブル信号＊ＥＮがインバータ４２に供給される。
【００６５】
ナンドゲート２１１Ａが３入力であるのに対し、ナンドゲート２１１及びノアゲート２１３が２入力であるので、電源配線間のトランジスタのカスケード接続数が少なくなって、高速動作が行なわれる。
【００６６】
メインデコーダ２２Ｂでは、２入力ノアゲート２２１の出力がナンドゲート２２８の一方の入力端に供給され、ナンドゲート２２８の他方の入力端にインバータ４２の出力が供給される。ノアゲート２２１とナンドゲート２２８とからなる回路は、図７のノアゲート２２１Ａとインバータ２２２とからなる回路と、同じ機能及びゲート段数を有する。
【００６７】
ノアゲート２２１Ａが３入力であるのに対し、ノアゲート２２１及びナンドゲート２２８が２入力であるので、電源配線間のトランジスタのカスケード接続数が少なくなって、高速動作が行なわれる。
【００６８】
［第６実施形態］
図１１は、本発明の第６実施形態の行アドレスデコーダ回路を示す。
【００６９】
この回路では、１つのプリデコーダ１０Ａに対し３以上のメインデコーダを有し、プリデコード信号線方向の隣り合うメインデコーダ間の位置に反転回路が配置されている。入力論理の正負は隣り合うメインデコーダ間で逆になっている。すなわち、ＭＤ１とＭＤ２の入力論理は、一方が正で他方が負である。
【００７０】
図１２は、図１１と対比される行アドレスデコーダ回路を示す。
【００７１】
この回路にように、隣り合うメインデコーダ間で入力論理の正負が同一である場合には、反転回路の代わりにインバータを２個縦続接続した非反転回路を配置する必要があるので、回路素子数が増えるとともに、ゲート遅延時間が長くなる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の４ビット行アドレスデコーダ回路を示す図である。
【図２】図１の回路の前段の回路を示す図である。
【図３】図１及び図２の回路の動作を示すタイムチャートである。
【図４】半導体チップ内の回路ブロック概略配置図である。
【図５】図４中の反転回路及びサブセンスアンプ回路の一部を示す図である。
【図６】本発明の第２実施形態に係る半導体チップ内の回路ブロック概略配置図である。
【図７】本発明の第３実施形態の４ビット行アドレスデコーダ回路を示す図である。
【図８】図７の回路の動作を示すタイムチャートである。
【図９】本発明の第４実施形態の、図７のメインデコーダ内の１行分の他の回路を示す図である。
【図１０】本発明の第５実施形態のメインデコーダを示す図である。
【図１１】本発明の第６実施形態の行アドレスデコーダ回路を示すブロック図である。
【図１２】図１１と対比される行アドレスデコーダ回路を示すブロック図である。
【図１３】２入力ナンドゲートを４個用いて２ビットの行アドレスをデコードする従来のデコーダ回路を示す図である。
【図１４】従来の４ビット行アドレスデコーダ回路を示す図である。
【図１５】従来の半導体チップ内の回路ブロック概略配置図である。
【図１６】従来の他の半導体チップ内の回路ブロック概略配置図である。
【図１７】従来のさらに他の半導体チップ内の回路ブロック概略配置図である。
【符号の説明】
１０、１０Ａ プリデコーダ
１１、１１Ａ、１２、１２Ａ ２ビットデコーダ
１３０、１３１、２１２、２２２〜２２６、４２、４３ インバータ
１４０〜１４３、２１１、２１１Ａ、２２７、２２８ ナンドゲート
２０〜２４、２０Ａ〜２０Ｄ、２１Ａ、２１Ｂ、２２Ａ、２２Ｂ メインデコーダ
２１３、２２１、２２１Ａ ノアゲート
３０、３０Ａ、３０Ｂ アドレス制御回路
３３、３３Ａ、３３Ｂ、３４、３４Ａ、３４Ｂ データ入出力制御回路
４０、４１ 反転回路
５０〜５３ サブセンスアンプ回路
ＭＣ１〜ＭＣ８ メモリセルアレイ
Ｂ０〜Ｂ７、Ｃ０〜Ｃ７ 配線
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に行アドレスデコーダ内の信号伝播遅延時間を短縮した半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、行アドレスをデコーダ回路でデコードして、メモリセルアレイ内の単一のワード線を活性化する。
【０００３】
図１３は、２入力ナンドゲートを４個用いて２ビットの行アドレスをデコードするデコーダ回路を示す。
【０００４】
この回路方式では、Ｎビットの行アドレスの場合、Ｎ入力のナンドゲートが２N個必要になる。ナンドゲートは、全配線長を短くするために、メモリセルアレイ側に配置される。しかし、Ｎ入力ナンドゲートはＮの値が大きくなると、回路のサイズが大きくなるので、メモリセルアレイの行ピッチが長くなって記憶密度が低下する。
【０００５】
そこで、行アドレスデコーダ回路は、行アドレス入力側のプリデコーダと、メモリセルアレイ側のメインデコーダとに分割された２段構成になっている。
【０００６】
図１４は、従来の４ビット行アドレスデコーダ回路を示す。
【０００７】
プリデコーダ１０は、下位２ビットＡ１及びＡ０の２ビットデコーダ１１と、上位２ビットＡ３及びＡ２の２ビットデコーダ１２とからなる。２ビットデコーダ１１の４出力の１つと２ビットデコーダ１２の４出力の１つとの全組み合わせの各々が、メインデコーダ２０内の２入力ナンドゲートに供給される。
【０００８】
半導体記憶装置の記憶容量増大に伴い行アドレスのビット数が増加して、プリデコーダ１０とメインデコーダ２０との間の配線長が長くなる。一般に、行アドレスが１ビット増加すると、プリデコーダ１０とメインデコーダ２０との間の平均配線長が２倍になる。配線長が２倍になると、配線の抵抗及び容量がそれぞれ２倍になるため、ＣＲ遅延が４倍になって、信号の立ち上がり及び立ち下がりの傾斜が緩やかになる。このため、半導体記憶装置のアクセス時間が増大して半導体記憶装置の高速化が妨げられる。
【０００９】
図１５は、従来の半導体チップ内の回路ブロック概略配置図である。
【００１０】
アドレス制御回路３０は、アドレスバッファ回路、アドレスバッファレジスタ及びプリデコーダを備えており、アドレスが供給され、プリデコード信号を出力する。メインデコーダ２０は、その両側のメモリセルアレイＭＣ１〜ＭＣ４のワード線に行選択信号を供給する。
【００１１】
メモリセルアレイＭＣ１〜ＭＣ４中の活性化されたワード線に接続されたメモリセルの内容は、ビット線を介してデータ入出力制御回路３３及び３４に供給される。データ入出力制御回路３３及び３４はいずれも、ビット線上の信号を増幅するセンスアンプと、増幅された信号を列アドレスに応じて選択するカラムスイッチ回路とを備えている。
【００１２】
配線遅延を短縮して動作を高速化するために、従来では図１６に示す如く、図１５のアドレス制御回路３０をアドレス制御回路３０Ａと３０Ｂとに分割し、メモリセルアレイＭＣ１及びＭＣ２に対しアドレス制御回路３０Ａ及びメインデコーダ２０Ａを備え、メモリセルアレイＭＣ３及びＭＣ４に対しアドレス制御回路３０Ｂ及びメインデコーダ２０Ｂを備え、メモリセルアレイＭＣ１〜ＭＣ４に対しそれぞれデータ入出力制御回路３３Ａ、３４Ａ、３３Ｂ及び３４Ｂを備えていた。
【００１３】
しかし、この半導体記憶装置は、図１５のそれよりもチップ面積が増加してコスト高になる。
【００１４】
この問題は、図１７に示す如く、中央部にアドレス制御回路３０を配置し、メモリセルアレイＭＣ１とＭＣ３の間にデータ入出力制御回路３３を配置し、メモリセルアレイＭＣ２とＭＣ４との間にデータ入出力制御回路３４を配置することにより改善される。
【００１５】
【発明が解決しようとする課題】
しかしながら、記憶容量増加のためにメモリセルアレイＭＣ１〜ＭＣ４がそれぞれビット線方向に長くなると、図１５の問題が生じ、この問題を解決するために図１６に示すようにデータ入出力制御回路を分散配置すると、図１６の問題が生ずる。
【００１６】
本発明の目的は、このような問題点に鑑み、チップ面積を増加させることなくデコード時間を短縮することが可能なアドレスデコーダ回路を備えた半導体記憶装置を提供することにある。
【００１７】
請求項１の半導体記憶装置では、
ワード線を有する第１メモリセルアレイと、
該ワード線と直角な方向に該第１メモリセルアレイと隣接して配置され、ワード線を有する第２メモリセルアレイと、
第１プリデコード信号をさらにデコードして該第１メモリセルアレイの該ワード線に供給する第１メインデコーダと、
第２プリデコード信号をさらにデコードして該第２メモリセルアレイの該ワード線に供給する第２メインデコーダと、
アドレス信号をプリデコードして該第１プリデコード信号を出力するプリデコーダと、
該第１プリデコード信号の論理レベルを反転して該第２プリデコード信号を生成する反転回路とを有し、該第１メインデコーダは、入力論理が該第２メインデコーダのそれと逆である。
【００１８】
この半導体記憶装置によれば、プリデコーダと第２メインデコーダとの間の長い配線によるＣＲ値が低減されて信号のエッジ傾斜が急になり、行デコーダ回路内の信号伝播遅延時間が短縮され、結果として半導体記憶装置のアクセス時間が短縮される。
【００１９】
また、反転回路の論理ゲート段数を１にすることができるので、論理ゲート段数が２の非反転回路を配置した場合よりもチップ面積を低減することができる。
【００２１】
さらに、互いに同一構成の第１及び第２のメモリセルアレイを用いることができる。
【００２２】
請求項２の半導体記憶装置では、請求項１において、上記反転回路は、上記ワード線と直角な方向の配設位置が上記第１メインデコーダと上記第２メインデコーダとの間である。
【００２３】
請求項３の半導体記憶装置では、請求項２において、上記第１メモリセルアレイと上記第２メモリセルアレイとの間に、ビット線間の電位差を増幅するサブセンスアンプ回路が配置されている。
【００２４】
この半導体記憶装置によれば、サブセンスアンプ回路５０と５１との間に反転回路４０が配置されているので、サブセンスアンプ回路５０及び５１の配置に加えて反転回路４０を配置することによるチップ面積の増大を避けることができる。
【００２５】
請求項４の半導体記憶装置では、請求項１において、
上記第１メインデコーダに第１イネーブル信号を供給する第１配線と、
上記第２メインデコーダに第２イネーブル信号を供給する第２配線と、
該第１配線と該第２配線との間に接続され、該第１イネーブル信号を該第２イネーブル信号に変換するインバータとをさらに有する。
【００２６】
この半導体記憶装置によれば、インバータが、第１メインデコーダと第２メインデコーダの入力論理の正負が逆であるのに対応するとともに、信号のエッジ傾斜を急峻にして配線遅延を短縮するのに寄与する。
【００２７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態の４ビット行アドレスデコーダ回路を示す。
【００３０】
この回路は、プリデコーダ１０Ａと、メインデコーダ２０Ａと、反転回路４０とからなる。
【００３１】
プリデコーダ１０Ａは、行アドレスの下位２ビットＡ１及びＡ０に対するデコーダ１１Ａと、行アドレスの上位２ビットＡ３及びＡ２に対するデコーダ１２Ａとからなる。
【００３２】
デコーダ１１Ａでは、信号Ａ０及びこれをインバータ１３０で反転した信号のうちの１つと、信号Ａ１及びこれをインバータ１３１で反転した信号の１つとの全組み合わせがナンドゲート１４０〜１４３に供給される。ナンドゲート１４０〜１４３の出力端はそれぞれ、配線Ｂ０〜Ｂ３に接続されている。これにより、下位２ビット行アドレスＡ１及びＡ０の値に応じて、配線Ｂ３〜Ｂ０上の１つの信号が低レベルとなり、他が高レベルとなる。
【００３３】
デコーダ１２Ａは、デコーダ１１Ａと同一構成であり、上位２ビット行アドレスＡ３及びＡ２が供給され、４つの出力端に配線Ｂ４〜Ｂ７が接続されている。
上位２ビット行アドレスＡ３及びＡ２の値に応じて、配線Ｂ７〜Ｂ４上の１つの信号が低レベルとなり、他が高レベルとなる。
【００３４】
配線Ｂ０〜Ｂ７はそれぞれ反転回路４０内のインバータを介して配線Ｃ０〜Ｃ７に接続されている。
【００３５】
メインデコーダ２０Ａは、入力が正論理のメインデコーダ２１と、入力が負論理のメインデコーダ２２とからなる。
【００３６】
配線Ｂ０〜Ｂ３のうちの１つと、配線Ｂ６及びＢ７のうちの１つとの全組み合わせが、メインデコーダ２２内の２入力ノアゲートの入力端に接続されている。
例えば配線Ｂ０とＢ６とがノアゲート２２１の入力端に接続されている。ノアゲート２２１の出力端は、インバータ２２２及び２２３を介して、メモリセルアレイ内のワード線に接続されている。
【００３７】
配線Ｃ０〜Ｃ３のうちの１つと、配線Ｃ４及びＣ５のうちの１つとの全組み合わせが、メインデコーダ２１内の２入力ナンドゲートの入力端に接続されている。例えば配線Ｃ０とＣ４とがナンドゲート２１１の入力端に接続されている。ナンドゲート２１１の出力端は、インバータ２１２を介してメモリセルアレイ内のワード線に接続されている。
【００３８】
プリデコーダ１０Ａの出力端からメインデコーダ２１の出力端までのゲート段数は３であり、これはプリデコーダ１０Ａの出力端からメインデコーダ２２の出力端までのゲート段数に等しい。
【００３９】
これにより、ゲート段数は図１４の場合と同一になり、反転回路４０を備えてもゲート段数の増加がないので、ゲート段数増加によるゲート遅延の増加を防ぐことができる。
【００４０】
プリデコーダ１０Ａの出力端に接続された配線の長さは、図１４のプリデコーダ１０に接続されたそれの半分である。これにより、配線の抵抗及び容量がいずれも従来の１／２となって、配線のＣＲ遅延時間が従来の１／４となる。反転回路４０の出力端に接続された配線についても同様である。実際には、例えば配線Ｃ０からナンドゲート２１１の入力端までの配線長は、配線Ｃ０のそれに比し無視できる。
【００４１】
ＣＲ遅延時間の短縮により、信号の立ち上がり及び立ち下がりの傾斜が急になって、半導体記憶装置のアクセス時間が短縮される。
【００４２】
図２は、図１の回路の前段の回路を示す。
【００４３】
外部からのアドレス信号ＡＸ０は、アドレスバッファ回路３５を介してナンドゲート３６の一方の入力端に供給される。
一方、外部からのクロックＣＫは、遅延・パルス幅調整回路３７で遅延され且つパルス幅が調整されて図３に示すようなイネーブル信号ＥＮが生成され、ナンドゲート３６の他方の入力端に供給される。ナンドゲート３６の出力は、インバータ３８で反転されてアドレス信号Ａ０となる。同様に、外部からのアドレス信号ＡＸ１〜ＡＸ３は図２の回路でそれぞれアドレス信号Ａ１〜Ａ３に変換される。
【００４４】
図３は、図１及び図２の回路の動作を示すタイムチャートである。イネーブル信号ＥＮにより、メモリセル活性化時間が短縮され、結果として消費電力が低減される。
【００４５】
図４は、半導体チップ内の回路ブロック概略配置図であり、図１５に対応している。
【００４６】
アドレス制御回路３０Ａは、図２の回路及び図１のプリデコーダ（１０Ａ）を備えており、アドレスが供給され、プリデコード信号を出力する。メインデコーダ（ＭＤ２）２２は、その両側のメモリセルアレイＭＣ１及びＭＣ２のワード線に行選択信号を供給する。メインデコーダ（ＭＤ１）２１は、その両側のメモリセルアレイＭＣ３及びＭＣ４のワード線に行選択信号を供給する。
【００４７】
図５は、図４中の反転回路４０及びサブセンスアンプ回路５０の一部を示す図である。
【００４８】
図５中、ＢＬ及び＊ＢＬは一対の相補ビット線、ＶＤＤは電源供給線、ＣＴＲＬはサブセンスアンプ活性／非活性化制御線、○印付及び不付のトランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタである。
【００４９】
メモリセルアレイＭＣ１とＭＣ３との間には、各ビット線対の線間にフリップフロップ型のサブセンスアンプが接続されたサブセンスアンプ回路５０が配置されている。メモリセルアレイＭＣ２とＭＣ４との間にも、サブセンスアンプ回路５０と同一構成のサブセンスアンプ回路５１が配置されている。
【００５０】
これにより、メモリセルアレイからデータ入出力制御回路へデータを読み出す時間が短縮される。
【００５１】
サブセンスアンプ回路５０と５１との間に反転回路４０が配置されているので、サブセンスアンプ回路５０及び５１の配置に加えて反転回路４０を配置することによるチップ面積の増大を避けることができる。
【００５２】
また、反転回路４０の配置に対応して、メインデコーダ２１と２２の入力論理の正負が互いに逆になっているので、互いに同一構成のメモリセルアレイＭＣ１〜ＭＣ４を用いることができる。
【００５３】
［第２実施形態］
図６は、本発明の第２実施形態に係る半導体チップ内の回路ブロック概略配置図である。
【００５４】
このチップでは、アドレス制御回路３０Ｂ、データ入出力制御回路３３Ａ及び３４Ａに関し、メモリセルアレイＭＣ１〜ＭＣ４、反転回路４０、サブセンスアンプ回路５０、５１、メインデコーダ２１及び２２と対称にそれぞれメモリセルアレイＭＣ５〜ＭＣ８、反転回路４１、サブセンスアンプ回路５２、５３、メインデコーダ２３及び２４が配置されている。アドレス制御回路３０Ｂ、データ入出力制御回路３３Ａ及び３４Ａはそれぞれ、その一方側と他方側に関する回路である。
【００５５】
このような配置によれば、図１７の全回路を２つ隣接して配置した場合よりもチップ面積を狭くすることができる。
【００５６】
［第３実施形態］
図７は、本発明の第３実施形態の４ビット行アドレスデコーダ回路を示す。
【００５７】
この回路では、イネーブル信号ＥＮがインバータ４２を介してメインデコーダ２２Ａの各ノアゲートに供給され、さらに、インバータ４２の出力がインバータ４３を介してメインデコーダ２１Ａの各アンドゲートに供給される。これにより、メインデコーダ２０Ｂの出力がイネーブル信号ＥＮが高レベルの間のみ有効になるので、メモリセル活性化時間が短縮され、結果として消費電力が低減される。イネーブル信号ＥＮは、図２のように外部クロックＣＫが遅延・パルス幅調整回路３７に供給されて生成される。
【００５８】
インバータ４２及び４３はそれぞれ、プリデコーダ１０Ａ及び反転回路４０に隣接して配置されている。インバータ４３は、メインデコーダ２１と２２の入力論理の正負が逆であるのに対応しているとともに、信号のエッジ傾斜を急峻にして配線遅延を短縮している。
【００５９】
図８は、図７の回路の動作を示すタイムチャートである。
【００６０】
イネーブル信号をメインデコーダ２０Ｂへ供給することにより、外部クロックＣＫの立ち上がりからワード線電位の立ち上がりまでの時間Ｔ２は、図３のそれＴ１よりも短くなって、第１実施形態の場合よりもアクセス時間が短縮される。
【００６１】
［第４実施形態］
図９は、本発明の第４実施形態の、図７のメインデコーダ２２Ａ内の１行分の他の回路を示す。
【００６２】
この回路では、インバータ２２４〜２２６の出力がナンドゲート２２７を介してインバータ２２３に供給される。インバータ２２４〜２２６とナンドゲート２２７とからなる回路は、図７のノアゲート２２１Ａとインバータ２２２とからなる回路と、同じ機能及びゲート段数を有する。
【００６３】
［第５実施形態］
図１０は、本発明の第５実施形態のメインデコーダ２０Ｃを示す。
【００６４】
メインデコーダ２１Ｂでは、２入力ナンドゲート２１１の出力がノアゲート２１３の一方の入力端に供給され、ノアゲート２１３の他方の入力端にインバータ４３の出力が供給される。ナンドゲート２１１とノアゲート２１３とからなる回路は、図７のナンドゲート２１１Ａとインバータ２１２とからなる回路と、同じ機能及びゲート段数を有する。但し、図７のイネーブル信号ＥＮを反転したイネーブル信号＊ＥＮがインバータ４２に供給される。
【００６５】
ナンドゲート２１１Ａが３入力であるのに対し、ナンドゲート２１１及びノアゲート２１３が２入力であるので、電源配線間のトランジスタのカスケード接続数が少なくなって、高速動作が行なわれる。
【００６６】
メインデコーダ２２Ｂでは、２入力ノアゲート２２１の出力がナンドゲート２２８の一方の入力端に供給され、ナンドゲート２２８の他方の入力端にインバータ４２の出力が供給される。ノアゲート２２１とナンドゲート２２８とからなる回路は、図７のノアゲート２２１Ａとインバータ２２２とからなる回路と、同じ機能及びゲート段数を有する。
【００６７】
ノアゲート２２１Ａが３入力であるのに対し、ノアゲート２２１及びナンドゲート２２８が２入力であるので、電源配線間のトランジスタのカスケード接続数が少なくなって、高速動作が行なわれる。
【００６８】
［第６実施形態］
図１１は、本発明の第６実施形態の行アドレスデコーダ回路を示す。
【００６９】
この回路では、１つのプリデコーダ１０Ａに対し３以上のメインデコーダを有し、プリデコード信号線方向の隣り合うメインデコーダ間の位置に反転回路が配置されている。入力論理の正負は隣り合うメインデコーダ間で逆になっている。すなわち、ＭＤ１とＭＤ２の入力論理は、一方が正で他方が負である。
【００７０】
図１２は、図１１と対比される行アドレスデコーダ回路を示す。
【００７１】
この回路にように、隣り合うメインデコーダ間で入力論理の正負が同一である場合には、反転回路の代わりにインバータを２個縦続接続した非反転回路を配置する必要があるので、回路素子数が増えるとともに、ゲート遅延時間が長くなる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の４ビット行アドレスデコーダ回路を示す図である。
【図２】図１の回路の前段の回路を示す図である。
【図３】図１及び図２の回路の動作を示すタイムチャートである。
【図４】半導体チップ内の回路ブロック概略配置図である。
【図５】図４中の反転回路及びサブセンスアンプ回路の一部を示す図である。
【図６】本発明の第２実施形態に係る半導体チップ内の回路ブロック概略配置図である。
【図７】本発明の第３実施形態の４ビット行アドレスデコーダ回路を示す図である。
【図８】図７の回路の動作を示すタイムチャートである。
【図９】本発明の第４実施形態の、図７のメインデコーダ内の１行分の他の回路を示す図である。
【図１０】本発明の第５実施形態のメインデコーダを示す図である。
【図１１】本発明の第６実施形態の行アドレスデコーダ回路を示すブロック図である。
【図１２】図１１と対比される行アドレスデコーダ回路を示すブロック図である。
【図１３】２入力ナンドゲートを４個用いて２ビットの行アドレスをデコードする従来のデコーダ回路を示す図である。
【図１４】従来の４ビット行アドレスデコーダ回路を示す図である。
【図１５】従来の半導体チップ内の回路ブロック概略配置図である。
【図１６】従来の他の半導体チップ内の回路ブロック概略配置図である。
【図１７】従来のさらに他の半導体チップ内の回路ブロック概略配置図である。
【符号の説明】
１０、１０Ａ プリデコーダ
１１、１１Ａ、１２、１２Ａ ２ビットデコーダ
１３０、１３１、２１２、２２２〜２２６、４２、４３ インバータ
１４０〜１４３、２１１、２１１Ａ、２２７、２２８ ナンドゲート
２０〜２４、２０Ａ〜２０Ｄ、２１Ａ、２１Ｂ、２２Ａ、２２Ｂ メインデコーダ
２１３、２２１、２２１Ａ ノアゲート
３０、３０Ａ、３０Ｂ アドレス制御回路
３３、３３Ａ、３３Ｂ、３４、３４Ａ、３４Ｂ データ入出力制御回路
４０、４１ 反転回路
５０〜５３ サブセンスアンプ回路
ＭＣ１〜ＭＣ８ メモリセルアレイ
Ｂ０〜Ｂ７、Ｃ０〜Ｃ７ 配線
Claims (4)
- ワード線を有する第１メモリセルアレイと、
該ワード線と直角な方向に該第１メモリセルアレイと隣接して配置され、ワード線を有する第２メモリセルアレイと、
第１プリデコード信号をさらにデコードして該第１メモリセルアレイの該ワード線に供給する第１メインデコーダと、
第２プリデコード信号をさらにデコードして該第２メモリセルアレイの該ワード線に供給する第２メインデコーダと、
アドレス信号をプリデコードして該第１プリデコード信号を出力するプリデコーダと、
該第１プリデコード信号の論理レベルを反転して該第２プリデコード信号を生成する反転回路と、
を有し、該第１メインデコーダは、入力論理が該第２メインデコーダのそれと逆であることを特徴とする半導体記憶装置。 - 上記反転回路は、上記ワード線と直角な方向の配設位置が上記第１メインデコーダと上記第２メインデコーダとの間であることを特徴とする請求項１記載の半導体記憶装置。
- 上記第１メモリセルアレイと上記第２メモリセルアレイとの間に、ビット線間の電位差を増幅するサブセンスアンプ回路が配置されていることを特徴とする請求項２記載の半導体記憶装置。
- 上記第１メインデコーダに第１イネーブル信号を供給する第１配線と、
上記第２メインデコーダに第２イネーブル信号を供給する第２配線と、
該第１配線と該第２配線との間に接続され、該第１イネーブル信号を該第２イネーブル信号に変換するインバータと、
をさらに有することを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000005945A JP3942332B2 (ja) | 2000-01-07 | 2000-01-07 | 半導体記憶装置 |
| US09/689,676 US6243319B1 (en) | 2000-01-07 | 2000-10-13 | Semiconductor memory equipped with row address decoder having reduced signal propagation delay time |
| KR1020000060904A KR100692988B1 (ko) | 2000-01-07 | 2000-10-17 | 반도체 기억 장치 |
| DE10061604A DE10061604B4 (de) | 2000-01-07 | 2000-12-11 | Halbleiterspeicher, der mit einem Reihenadressendecodierer versehen ist, der eine reduzierte Signalausbreitungsverzögerungszeit hat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000005945A JP3942332B2 (ja) | 2000-01-07 | 2000-01-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001195886A JP2001195886A (ja) | 2001-07-19 |
| JP3942332B2 true JP3942332B2 (ja) | 2007-07-11 |
Family
ID=18534545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000005945A Expired - Fee Related JP3942332B2 (ja) | 2000-01-07 | 2000-01-07 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6243319B1 (ja) |
| JP (1) | JP3942332B2 (ja) |
| KR (1) | KR100692988B1 (ja) |
| DE (1) | DE10061604B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562489B1 (ko) * | 2002-11-11 | 2006-03-21 | 삼성전자주식회사 | 셔터 타이밍 조절 가능한 로우 디코더를 갖는 이미지 센서 |
| DE102004059206B4 (de) * | 2004-12-09 | 2016-03-31 | Polaris Innovations Ltd. | Speicherbauelement und Adressierung von Speicherzellen |
| KR100857428B1 (ko) | 2006-12-07 | 2008-09-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 워드 라인 선택회로 및 방법 |
| KR100857442B1 (ko) | 2007-04-11 | 2008-09-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7773451B2 (en) * | 2007-07-19 | 2010-08-10 | Zi San Electronics Corp. | Circuit for transforming address |
| GB201012631D0 (en) * | 2010-07-28 | 2010-09-15 | Isis Innovation | Image sensor and method of sensing |
| JPWO2013179594A1 (ja) * | 2012-05-29 | 2016-01-18 | 株式会社ソシオネクスト | 半導体記憶装置 |
| RU2547231C1 (ru) * | 2014-04-02 | 2015-04-10 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Дешифратор 2 в 4 |
| KR20180119071A (ko) * | 2017-04-24 | 2018-11-01 | 에스케이하이닉스 주식회사 | 전자장치 |
| JP7330068B2 (ja) * | 2019-11-11 | 2023-08-21 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177946A (ja) * | 1984-09-26 | 1986-04-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| KR100309800B1 (ko) * | 1993-11-08 | 2001-12-15 | 윤종용 | 동기랜덤액세스메모리장치 |
| EP0803876B1 (en) * | 1996-04-23 | 2004-11-17 | International Business Machines Corporation | High speed decoder without race condition |
| JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| US20050047983A1 (en) * | 2003-08-29 | 2005-03-03 | Cameron Tim B. | Ester quaternary cationic flotation collectors |
-
2000
- 2000-01-07 JP JP2000005945A patent/JP3942332B2/ja not_active Expired - Fee Related
- 2000-10-13 US US09/689,676 patent/US6243319B1/en not_active Expired - Lifetime
- 2000-10-17 KR KR1020000060904A patent/KR100692988B1/ko not_active IP Right Cessation
- 2000-12-11 DE DE10061604A patent/DE10061604B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100692988B1 (ko) | 2007-03-12 |
| DE10061604B4 (de) | 2005-02-24 |
| JP2001195886A (ja) | 2001-07-19 |
| KR20010070143A (ko) | 2001-07-25 |
| US6243319B1 (en) | 2001-06-05 |
| DE10061604A1 (de) | 2001-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070208 |
|
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| R150 | Certificate of patent or registration of utility model |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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