JP7330068B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、例えば、プリデコーダを有する半導体記憶装置に適用して有効な技術に関する。
特許文献１に示されるように、半導体記憶装置において、メモリセルに対するデータの入出力を行う際、アドレス信号をプリデコーダでデコードしてプリデコード線を選択し、プリデコード線の選択結果に応じて、メインデコーダで１本のワード線を選択する構成が一般に用いられている。
特開２０１３－１４９３３２号公報
ＦｉｎＦＥＴ等の微細なデバイスを用いた半導体記憶装置は、配線の幅が狭いため配線抵抗が大きく、配線を伝わる信号の遅延が大きい。特に、プリデコード線は、配線抵抗の影響に加えて、プリデコード線と接続されたデコーダやドライバ等の回路による寄生容量の影響を顕著に受けるため、プリデコード線を介して伝達されるプリデコード信号の遅延が大きい。その結果、アドレス信号がメモリ回路に入力されてから、プリデコード線を介してプリデコード信号が伝達され、プリデコード信号に応じてワード線が選択されるまでに生じる遅延が長い。そして、メモリセルに対するデータの入出力が遅延する。すなわち、半導体記憶装置が微細化することに伴い、配線抵抗および配線の寄生容量が大きくなり、半導体記憶装置の高速化が妨げられるという課題がある。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体記憶装置は、主面を有する半導体基板と、主面上において、平面視における第１方向に並んで配置された複数の第１メモリセルを有する第１メモリセル行と、複数の第１メモリセルと接続された第１ワード線と、第１ワード線の電位を変化させる第１ワード線ドライバと、クロック信号およびアドレス信号に応じて、第１プリデコード線を介して前記第１ワード線ドライバに第１プリデコード信号を出力する制御回路と、を有し、制御回路と第１ワード線ドライバとの間において、第１プリデコード線にリピータが挿入されている。
他の実施の形態に係る半導体記憶装置は、主面を有する半導体基板と、主面上において、平面視における第１方向に並んで配置された複数の第１メモリセルを有する第１メモリセル行と、複数の第１メモリセルと接続された第１ワード線と、第１方向に第１メモリセル行の延在方向に配置され、かつ、第１ワード線の電位を変化させる第１ワード線ドライバと、第１方向と交差する第２方向に、第1メモリセル行の延在方向に配置され、第１メモリセルにウェル給電を行うメモリウェルタップ領域と、第２方向に、ワード線ドライバの延在方向に配置され、かつ、第１方向にメモリウェルタップ領域の延在方向に配置され、ワード線ドライバにウェル給電を行う周辺ウェルタップ領域と、クロック信号およびアドレス信号に応じて、第１プリデコード線を介して第１ワード線ドライバに第１プリデコード信号を出力する制御回路と、有し、第１プリデコード線は、制御回路から周辺ウェルタップ領域に配置された第１リピータまでの第１部分と、第１リピータから第１ワード線ドライバまでの第２部分と、を有する。
一実施の形態に係る半導体記憶装置では、半導体記憶装置の動作を高速化することができる。
図１は、実施の形態１における半導体記憶装置の斜視図の一例である。 図２は、実施の形態１における半導体記憶装置のブロック図の一例である。 図３は、実施の形態１における半導体記憶装置の要部の回路図の一例である。 図４は、実施の形態１におけるリピータの回路図の一例である。 図５は、実施の形態１における半導体記憶装置の平面レイアウト図の一例である。 図６Ａは、課題を説明する図である。 図６Ｂは、実施の形態１の効果を説明する図である。 図７は、実施の形態２における半導体記憶装置の要部の回路図の一例である。 図８は、実施の形態２の平面レイアウト図の一例である。 図９は、実施の形態２における課題を説明する図である。 図１０は、実施の形態２の効果を説明する図である。 図１１は、実施の形態３に係る半導体記憶装置の要部の回路図の一例である。 図１２は、実施の形態３の平面レイアウト図の一例である。 図１３は、実施の形態３の詳細な回路図および平面レイアウト図の一例である。 図１４は、実施の形態３の効果を説明する図である。 図１５は、実施の形態１における半導体記憶装置の断面図である。
以下、一実施の形態に係る半導体記憶装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（実施の形態１）
図１は、実施の形態１に係る半導体記憶装置ＳＤＶに含まれる半導体チップＳＣＰの斜視図である。そして、図１５は、実施の形態１に係る半導体記憶装置ＳＤＶの断面図である。半導体記憶装置ＳＤＶは、半導体チップＳＣＰ、パッケージＰＫＧ、およびパッケージ基板ＰＳＢを有する。
半導体チップＳＣＰの一方の面上には、半導体チップＳＣＰの外部電極である複数のバンプＢＰが形成されている。複数のバンプＢＰは、導電性の材料からなる。そして、半導体チップＳＣＰは、複数のバンプＢＰを介して、パッケージ基板ＰＳＢの一方の面上に接続される。パッケージ基板ＰＳＢには、図示しない導電性の配線が設けられている。そして、パッケージ基板ＰＳＢの他方の面上には、複数の金属ボールＭＢＬが形成されている。複数の金属ボールＭＢＬは、例えば、半田などの導電性の金属からなる。パッケージ基板ＰＳＢは、金属ボールＭＢＬを介して、図示しない他の配線基板等に実装される。金属ボールＭＢＬ、パッケージ基板ＰＳＢに設けられた導電性の配線、およびバンプＢＰを介して、半導体記憶装置ＳＤＶの外部から、半導体チップＳＣＰに対して信号の入出力が可能である。そして、半導体チップは、パッケージ基板の一方の面を覆うように設けられたパッケージＰＫＧの中に、樹脂などの絶縁体からなる封止体ＳＬで封止されている。
半導体チップＳＣＰは、半導体基板ＳＵＢを有する。半導体基板ＳＵＢは、シリコン等の半導体からなる。半導体基板ＳＵＢは、主面ＭＳを有し、半導体基板ＳＵＢの主面ＭＳの上方には、図示しない多層配線層が形成されている。多層配線層には、複数の配線層が含まれ、各配線層は、絶縁体の層間絶縁膜を介して互いに絶縁されている。また、各配線層に含まれる配線は、層間絶縁膜を貫いて形成された導電性のビアを介して互いに電気的に接続される。以下、主面に対して垂直な方向から主面を見た場合を平面視と称する。そして、平面視において、主面上における第１の方向をＸ方向とした場合、Ｘ方向と交差する方向をＹ方向と称する。主面ＭＳ上には、中央演算処理装置ＣＰＵと、メモリ回路ＭＣＴが形成されている。中央演算処理装置ＣＰＵとメモリ回路ＭＣＴは、信号を伝達する経路であるバスＢＳを介して互いに接続されている。中央演算処理装置ＣＰＵは、メモリ回路ＭＣＴに格納されたデータを用いて演算処理を行う。
図２は、実施の形態１に係るメモリ回路ＭＣＴのブロック図である。メモリ回路ＭＣＴは、メモリセルアレイＡＲＹ、制御回路ＣＴＲＬ、行選択回路ＲＳＥＬ、および入出力回路Ｉ／Ｏを有する。図３は、行選択回路ＲＳＥＬおよび制御回路ＣＴＲＬの詳細な回路図である。
メモリセルアレイＡＲＹは、複数のメモリセル行ＭＲと、複数のワード線ＷＬと、複数のビット線対ＢＬＰを有する。
各メモリセル行ＭＲは、平面視におけるＸ方向に並んで配置された複数のメモリセルＭＣを含む。各メモリセル行は、Ｙ方向において制御回路ＣＴＲＬに近い方から、０番目のメモリセル行ＭＲ［０］、１番目のメモリセル行ＭＲ［１］、・・・ｎ番目のメモリセル行ＭＲ［ｎ］の順に配置されている。なお、これ以降、特に断らない限り、ｎは０以上の整数を示す。さらに、符号の後に大括弧［］を表記しない場合は、任意の行における構成要素を示す。例えば、メモリセル行ＭＲという表記は、任意のメモリセル行を指す。
メモリセルＭＣは、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。メモリセルＭＣを構成するトランジスタは、例えば、フィン型の電界効果トランジスタ（ＦｉｎＦＥＴ）である。各メモリセル行ＭＲは、平面視において、Ｘ方向に並んで配置された複数のメモリセルＭＣを含む。
ワード線ＷＬは、各メモリセル行ＭＲの複数のメモリセルＭＣと接続されている。より詳細に説明すると、ワード線ＷＬは、メモリセルＭＣに含まれる図示しないアクセストランジスタのゲート電極と接続されている。ビット線対ＢＬＰは、一対のビット線ＢＴおよびＢＢからなり、Ｙ方向に並んで配置された複数のメモリセルＭＣからなるメモリセル列毎に設けられている。ビット線ＢＴおよびＢＢは、各列に含まれる複数のメモリセルＭＣと共通に接続される。ワード線ＷＬおよびビット線対ＢＬＰは、多層配線層のうち、任意の配線層に含まれる。ワード線ＷＬを含む配線層とビット線対ＢＬＰを含む配線層とは互いに異なる配線層である。
制御回路ＣＴＲＬは、第１プリデコーダＦＰＤ、クロックドライバＣＬＫＤ、および論理回路ＬＣを有する。
第１プリデコーダＦＰＤは、入力されたアドレス信号Ａに応じて、論理回路ＬＣに内部アドレス信号ＩＡを出力し、第２プリデコード線ＰＤＬ２に第２プリデコード信号ＰＤＳ２を出力し、第３プリデコード線ＰＤＬ３に第３プリデコード信号ＰＤＳ３を出力する。さらに、第１プリデコーダＦＰＤは、アドレス信号Ａに応じて、入出力回路Ｉ／Ｏに列選択信号ＣＳＥＬを出力する。なお、第１から第３のプリデコード線ＰＤＬ１、ＰＤＬ２、およびＰＤＬ３は、それぞれが複数の配線からなる。図３に示す例では、第１から第３のプリデコード線ＰＤＬ１、ＰＤＬ２、およびＰＤＬ３は、Ｎを正の整数として、それぞれがＮ本の配線からなる。
第１プリデコード線ＰＤＬ１には、制御回路ＣＴＲＬとメインデコーダＭＤとの間の位置に、リピータＲＰＴが挿入されている。以下、ｋを０以上の整数とし、ｍをｋより大きい整数とする。図２に示す例では、リピータＲＰＴは、ｋ行目のメモリセル行ＭＲ［ｋ］とｍ行目のメモリセル行ＭＲ［ｍ］との間に設けられている。言い換えると、リピータＲＰＴは、第１プリデコード線ＰＤＬ１のうち、制御回路ＣＴＲＬとワード線ドライバＷＬＤ［ｍ］との間の部分に挿入されているが、制御回路ＣＴＲＬとワード線ドライバＷＬＤ［ｋ］との間の部分には挿入されていない。また、第１プリデコード線ＰＤＬ１は、リピータから制御回路までの第１部分Ｐ１と、リピータからメインデコーダまでの部分Ｐ２とを有する。
第２プリデコード線ＰＤＬ２および第３プリデコード線ＰＤＬ３には、リピータＲＰＴが挿入されていない。
リピータＲＰＴは、第１プリデコード線ＰＤＬ１の第１部分Ｐ１から与えられる信号に応じて、第１プリデコード線ＰＤＬ１の第２部分Ｐ２に、電源電位ＶＤＤ（例えば０．８Ｖ）または接地電位ＶＳＳ（例えば０Ｖ）を供給する。例えば、ハイレベル（電源電位ＶＤＤ）の第１プリデコード信号が第１部分Ｐ１からリピータＲＰＴに入力された場合、リピータは、第２部分に対して、ハイレベルに相当する電源電位ＶＤＤを第２部分に供給する。一方、ローレベル（接地電位ＶＳＳ）の第１プリデコード信号が第１部分Ｐ１からリピータＲＰＴに入力された場合、リピータは、第２部分に対して、ローレベルに相当する接地電位ＶＳＳを第２部分に供給する。
リピータＲＰＴの具体的な構成例は、図４に示されるように、直列に接続された偶数個のＣＭＯＳインバータＩＮＶである。各ＣＭＯＳインバータＩＮＶは、ｐチャネル型電界効果トランジスタＰＭＯＳとｎチャネル型電界効果トランジスタＮＭＯＳとが、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続された構成を持つ。ｐチャネル型電界効果トランジスタＰＭＯＳのソースには電源電位ＶＤＤが供給される。ｐチャネル型電界効果トランジスタＮＭＯＳのソースには接地電位ＶＳＳが供給される。ｐチャネル型電界効果トランジスタＰＭＯＳのドレインとｎチャネル型電界効果トランジスタＮＭＯＳのドレインとは互いに接続される。リピータの入力部ＩＮは、ｐチャネル型電界効果トランジスタＰＭＯＳのゲートとｎチャネル型電界効果トランジスタＮＭＯＳのゲートとが共通に接続されたノードである。リピータの出力部ＯＵＴは、ｐチャネル型電界効果トランジスタＰＭＯＳのドレインとｎチャネル型電界効果トランジスタＮＭＯＳのドレインとが共通に接続されたノードである。
アドレス信号Ａは、メモリセルアレイＡＲＹに含まれる複数のメモリセルＭＣから、特定のメモリセルＭＣを選択する信号である。クロックドライバＣＬＫＤは、入力されたクロック信号ＣＬＫおよびクロックイネーブル信号ＣＥＮに応じて、内部クロック信号ＩＣＬＫを論理回路ＬＣに出力する。クロック信号ＣＬＫは、メモリ回路ＭＣＴの動作のタイミングを決定する信号であり、所定の周期でハイレベル（例えば電源電位ＶＤＤ）とローレベル（例えば接地電位ＶＳＳ）とを繰り返す信号である。クロックイネーブル信号ＣＥＮは、クロック信号の有効または無効を制御する信号である。
論理回路ＬＣは、ＡＮＤ回路からなる。論理回路ＬＣは、第１プリデコーダＦＰＤ、クロックドライバＣＬＫＤ、および第１プリデコード線ＰＤＬ１と接続される。入力された内部アドレス信号ＩＡおよび内部クロック信号ＩＣＬＫの積論理に応じて、第１プリデコード線ＰＤＬ１に第１プリデコード信号ＰＤＳ１を出力する。
行選択回路ＲＳＥＬは、第２プリデコーダＳＰＤ、メインデコーダＭＤ、ワード線ドライバＷＬＤを有する。行選択回路ＲＳＥＬは、アドレス信号Ａ［ｎ］に応じて、対応するメモリセル行ＭＲ［ｎ］を選択する。
第２プリデコーダＳＰＤは、ＡＮＤ回路からなる。そして、第２プリデコーダＳＰＤは、複数のメモリセル行ＭＲ毎に設けられる。第２プリデコーダＳＰＤは、第２プリデコード線ＰＤＬ２および第３プリデコード線ＰＤＬ３を介して第１プリデコーダＦＰＤと接続され、複数の第４プリデコード線ＰＤＬ４を介して複数のメインデコーダＭＤと接続される。第２プリデコーダＳＰＤには、第２プリデコード線ＰＤＬ２を介して第２プリデコード信号ＰＤＳ２が入力され、第３プリデコード線ＰＤＬ３を介して第３プリデコード信号ＰＤ３が入力される。そして、第２プリデコーダＳＰＤは、第２プリデコード信号ＰＤＳ２および第３プリデコード信号ＰＤＳ３の積論理に応じて、複数のメインデコーダＭＤから１つのメインデコーダＭＤを選択する。第２プリデコーダＳＰＤが１つのメインデコーダＭＤを選択する際は、第４プリデコード線ＰＤＬ４を介して、第４プリデコード信号ＰＤＳ４を、選択対象のメインデコーダＭＤに出力する。すなわち、第２プリデコーダＳＰＤは、第１プリデコーダＦＰＤのデコード結果に応じて、複数のメインデコーダＭＤから１つのメインデコーダＭＤを選択する。
メインデコーダＭＤは、ＮＡＮＤ回路からなる。メインデコーダＭＤは、第１プリデコード線ＰＤＬ１を介して論理回路ＬＣと接続され、第４プリデコード線ＰＤＬ４を介して第２プリデコーダＳＰＤと接続され、かつ、第５プリデコード線ＰＤＬ５を介してワード線ドライバＷＬＤと接続される。メインデコーダＭＤは、第１プリデコード信号ＰＤＳ１および第４プリデコード信号ＰＤＳ４の否定論理積に応じて、第５プリデコード信号ＰＤＳ５をワード線ドライバＷＬＤに出力し、ワード線ドライバＷＬＤを選択する。すなわち、メインデコーダＭＤは、第１プリデコーダのデコード結果および第２プリデコーダのデコード結果に応じて、ワード線ドライバＷＬＤを選択する。
ワード線ドライバＷＬＤは、各行のワード線ＷＬに対応して設けられる。ワード線ドライバＷＬＤには、電源電位ＶＤＤ（例えば０．８Ｖ）と、電源電位よりも低い電圧値を持つ接地電位ＶＳＳ（例えば０Ｖ）が供給される。ワード線ドライバＷＬＤは、メインデコーダＭＤから与えられる信号ＰＤＳ５に応じて、ワード線ＷＬに対して、電源電位または接地電位を供給する。すなわち、ワード線ドライバＷＬＤは、アドレス信号Ａのデコード結果である信号ＰＤＳ５に応じて、ワード線ＷＬの電位を変化させる。ワード線ドライバＷＬＤがワード線ＷＬに電源電位ＶＤＤを供給することを、「ワード線を活性化する」ともいう。
入出力回路Ｉ／Ｏは、図示を省略する列選択回路、ライトアンプ、およびセンスアンプを有する。列選択回路は、列選択信号ＣＳＥＬに応じて、１つの列のビット線対ＢＬＰを選択して、選択したビット線対ＢＬＰをセンスアンプまたはライトアンプと接続する。ライトアンプは、入力データＤに応じて、ビット線対ＢＬＰの電位を変化させ、メモリセルＭＣに対して入力データＤを入力する。すなわち、ライトアンプは、メモリセルＭＣに対してデータの書き込みを行う。センスアンプは、各列のビット線対ＢＬＰに含まれるビット線ＢＴとビット線ＢＢとの電位差を検出して増幅し、出力データＱを出力する。すなわち、センスアンプは、メモリセルＭＣからデータを読み出すために用いられる。
各メモリブロックＭＢ１、ＭＢ２は、複数のメモリセル行ＭＲのうち、所定の行数のメモリセル行ＭＲと、当該メモリセル行ＭＲに対応するワード線ドライバＷＬＤと、メインデコーダＭＤと、第２プリデコーダＳＰＤと、を含む領域として定義される。例えば、後述するように、ウェル給電を行うウェルタップ領域ＷＴＲごとに、メモリブロックが区画されている。言い換えると、メモリブロックＭＢ１、ＭＢ２の境界には、ウェルタップ領域ＷＴＲが配置される。本実施の形態では、ｋ，ｍ，ｎを１以上の整数とし、ｍがｋより大きく、かつ、ｎがｍより大きい整数として、０行目からｋ行目のメモリセル行ＭＲおよび対応するワード線ドライバＷＬＤ、メインデコーダＭＤがメモリブロックＭＢ１に含まれる。また、ｍ行目からｎ行目までのメモリセル行ＭＲおよび対応するワード線ドライバＷＬＤ、メインデコーダＭＤがメモリブロックＭＢ２に含まれる。
図５は、実施の形態１におけるメモリ回路ＭＣＴの平面レイアウト図である。メモリ回路ＭＣＴは、メモリブロックＭＢ１、メモリブロックＭＢ２、およびウェルタップ領域ＷＴＲを有する。
メモリブロックＭＢ１とメモリブロックＭＢ２は、それぞれが、メモリセルアレイＡＲＹと周辺領域ＰＥＲを有する。本図において、メモリブロックＭＢ１とメモリブロックＭＢ２は、Ｘ方向とＹ方向それぞれに辺を持つ矩形の領域である。
メモリセルアレイＡＲＹは、Ｙ方向に連続して配置された複数のメモリセル行ＭＲを含む。各メモリセル行ＭＲは、Ｘ方向に連続して互いに線対称又は点対称に配置された複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、Ｙ方向に長さＬを有する矩形の領域に配置される。メモリセルアレイＡＲＹは、行列状に配置された複数のメモリセルＭＣを有するともいえる。ワード線ＷＬは、平面視においてメモリセル行ＭＲと重なるように配置される。
周辺領域ＰＥＲは、Ｘ方向において、メモリセルアレイＡＲＹの延在方向に配置される。周辺領域ＰＥＲは、ドライバ領域ＤＲとプリデコーダ領域ＰＤＲを有する。
ドライバ領域ＤＲは、メモリセル行ＭＲごとに設けられ、メモリセル行ＭＲのＸ方向における延在方向に形成される。ドライバ領域ＤＲは、メモリセル行ＭＲとＸ方向に隣接しているともいえる。各ドライバ領域ＤＲには、ワード線ドライバＷＬＤおよびメインデコーダＭＤが配置される。ワード線ドライバＷＬＤとメインデコーダＭＤは、Ｘ方向において同一直線上に配置され、ワード線ドライバＷＬＤは、Ｘ方向において、メインデコーダＭＤよりもメモリセルＭＣに近い位置に配置される。
プリデコーダ領域ＰＤＲは、第２プリデコーダＳＰＤを含む領域である。プリデコーダ領域ＰＤＲは、複数のメモリセル行ＭＲごとに設けられ、ドライバ領域ＤＲのＸ方向における延在方向に配置される。プリデコーダ領域ＰＤＲは、ドライバ領域ＤＲとＸ方向に隣接しているともいえる。図５では、４行のメモリセル行ＭＲごとに１つのプリデコーダ領域ＰＤＲが設けられている。また、プリデコーダ領域ＰＤＲは、メモリアレイＡＲＹのＸ方向における延在方向に配置されているともいえる。プリデコーダ領域ＰＤＲは、Ｘ方向において、ドライバ領域ＤＲが、プリデコーダ領域ＰＤＲとメモリセルアレイＡＲＹとの間にあるように配置される。
ウェルタップ領域ＷＴＲは、Ｙ方向において、メモリブロックＭＢ１とメモリブロックＭＢ２との間に配置される。ウェルタップ領域ＷＴＲは、メモリウェルタップ領域ＭＷＴと、周辺ウェルタップ領域ＰＷＴを含む。
メモリウェルタップ領域ＭＷＴは、メモリセルＭＣのウェルに対して給電を行う。そして、メモリウェルタップ領域ＭＷＴは、Ｙ方向において、メモリセルアレイＡＲＹの延在方向に配置される。
周辺ウェルタップ領域ＰＷＴは、ワード線ドライバＷＬＤ、メインデコーダＭＤ、および第２プリデコーダＳＰＤに対してウェル給電を行う。周辺ウェルタップ領域ＰＷＴは、ドライバ領域ＤＲおよびプリデコーダ領域ＰＤＲのＹ方向における延在方向に配置される。また、メモリウェルタップ領域ＭＷＴは、メモリウェルタップ領域ＭＷＴのＸ方向における延在方向に配置される。メモリウェルタップ領域ＭＷＴは、メモリウェルタップ領域ＭＷＴとＸ方向に隣接しているともいえる。
第１プリデコーダＦＰＤは、Ｙ方向において、メモリブロックＭＢ１の延在方向に配置される。第１プリデコーダＦＰＤは、Ｙ方向において、メモリブロックＭＢ１と隣接しているともいえる。Ｙ方向において、第１プリデコーダＦＰＤからメモリブロックＭＢ２までの距離の方が、第１プリデコーダＦＰＤから第２メモリブロックＭＢ１までの距離よりも長い。
第１プリデコード線ＰＤＬ１は、平面視において、ドライバ領域ＤＲと重なるように、Ｙ方向に延在する。第１プリデコード線ＰＤＬ１の第１部分Ｐ１は、平面視において、メモリブロックＭＢ１に含まれる複数のドライバ領域ＤＲと重なるように配置される。そして、第１プリデコード線ＰＤＬ１の第２部分Ｐ２は、平面視において、メモリブロックＭＢ２に含まれる複数のドライバ領域ＤＲと重なるように配置される。
リピータＲＰＴは、周辺ウェルタップ領域ＰＷＴ上に設けられている。図５に示す例において、リピータＲＰＴは、ドライバ領域ＤＲまたはメモリウェルタップ領域ＭＷＴには設けられていない。
第２プリデコード線ＰＤＬ２および第３プリデコード線ＰＤＬ３は、平面視において、プリデコーダ領域ＰＤＲと重なるように、Ｙ方向に延在する。Ｘ方向において、第２プリデコード線ＰＤＬ２は、第１プリデコード線ＰＤＬ１と第３プリデコード線ＰＤＬ３との間に配置される。
図６Ａは、課題を説明する図であり、図６Ｂは、実施の形態１の効果を説明する図である。図６Ａにおいて、第１プリデコード線ＰＤＬ１には、６個のメインデコーダＭＤが接続されている。１本の配線に接続された論理ゲートの数を示すファンアウトの数を検討すると、第１プリデコード線ＰＤＬ１のファンアウトの数は６である。これに対して、実施の形態１では、図６Ｂに示すように、第１プリデコード線ＰＤＬ１にリピータＲＰＴを設ける。そして、第１プリデコード線ＰＤＬ１が、制御回路からリピータまでの第１部分と、制御回路から見てリピータよりも先の第２部分Ｐ２とを含むようにする。この場合、第１部分Ｐ１は、３つのメインデコーダＭＤとリピータＲＰＴに接続されているので、ファンアウトが４である。また、第２部分Ｐ２は、３つのメインデコーダＭＤに接続されているので、ファンアウトが３である。
第１プリデコード線ＰＤＬ１の第１部分Ｐ１または第２部分Ｐ２のうち、ファンアウトが多い方のファンアウトの数を、最大ファンアウトと称する。最大ファンアウトが大きいと、論理ゲートによる負荷容量が大きくなり、遅延が長くなる。
図６Ｂの例では最大ファンアウトが４であるので、最大ファンアウトが６である図６Ａの例と比べて、第１プリデコード線ＰＤＬ１の最大ファンアウトを低減することができる。その結果、図６Ａに示す例と比べて、第１プリデコード線ＰＤＬ１に対する論理ゲートの負荷容量を低減し、第１プリデコード線ＰＤＬを伝わる信号の遅延を低減することができる。
実施の形態１においては、リピータＲＰＴを第１プリデコード線ＰＤＬ１に挿入することで、第１プリデコード線ＰＤＬ１のファンアウトを低減し、負荷容量を低減することができる。そして、制御回路ＣＴＲＬから第１プリデコード線ＰＤＬを介して各メインデコーダＭＤに伝達される第１プリデコード信号ＰＤＳ１の遅延を抑制することができ、内部クロック信号ＩＣＬＫに応じて、ワード線ＷＬの電位が変化するまでの遅延を抑制することができる。その結果、メモリ回路ＭＣＴの動作が高速化するという効果がある。
さらに、リピータを周辺ウェルタップ領域ＰＷＴに設けることで、メモリセル行ＭＲのＹ方向における長さＬを増加させることなく、リピータＲＰＴを設けることができる。仮に、リピータをドライブ領域ＤＲに設けると、リピータを設けた行について、メモリセル行のＹ方向における長さＬが、他のメモリセル行のＹ方向における長さＬよりも長くなる。その結果、メモリセルＭＣの対称性が崩れて、製造ばらつきが生じる原因となる。これに対して、実施の形態１のように、リピータＲＰＴを周辺ウェルタップ領域ＰＷＴに設けることで、メモリセル行ＭＲのＹ方向における長さＬがメモリセル行ＭＲごとに異なることを抑制することができる。また、既存のウェルタップ領域にリピータを設けることで、リピータによる面積の増大を抑制することができ、省面積化の効果がある。
（実施の形態２）
図７は、実施の形態２における行選択回路ＲＳＥＬおよび制御回路ＣＴＲＬの回路図である。図８は、実施の形態２におけるメモリ回路ＭＣＴの平面レイアウト図である。実施の形態２においては、図７および図８に示すように、第１プリデコード線ＰＤＬ１が分岐ノードＢＮで分岐している。さらに、第１プリデコード線ＰＤＬ１のうち、リピータＲＰＴよりも制御回路ＣＴＲＬに近い第１部分には、メインデコーダＭＤが接続されていない。それ以外の構成は、先の実施の形態１と同じであるため、説明を省略する。
第１プリデコード線ＰＤＬ１は、制御回路からリピータＲＰＴまでの第１部分Ｐ１と、制御回路ＣＴＲＬから見てリピータより先の第２部分Ｐ２を含む。第１部分Ｐ１には、メインデコーダＭＤが接続されていない。
第２部分Ｐ２は、リピータＲＰＴからメモリブロックＭＢ１に含まれるメインデコーダＭＤまでの第３部分Ｐ３と、リピータＲＰＴからメモリブロックＭＢ２に含まれるメインデコーダＭＤまでの第４部分Ｐ４を含む。第３部分Ｐ３は、リピータＲＰＴから、Ｙ方向において制御回路ＣＴＲＬに近づく方向に延在している。そして、第３部分Ｐ３は、メモリブロックＭＢ１のメインデコーダＭＤと接続されている。一方、第４部分Ｐ４は、リピータＲＰＴから、Ｙ方向において制御回路ＣＴＲＬから遠ざかる方向に延在している。そして、第４部分Ｐ４は、メモリブロックＭＢ２のメインデコーダＭＤと接続されている。
図８に示すように、リピータＲＰＴは、周辺ウェルタップ領域ＰＷＴに形成されている。そして、分岐ノードＢＮは、平面視において、周辺ウェルタップ領域ＰＷＴと重なる位置に設けられている。
図９は、実施の形態２における課題を示す図である。図９には、実施の形態１の構成を簡略化した行選択回路ＲＳＥＬが示されている。ここでは、６行のメモリセルに対応する、６本のワード線ＷＬが示されている。なお、方向を示すために、紙面の右側を＋Ｘ方向、紙面の左側を－Ｘ方向、紙面の上側を＋Ｙ方向、紙面の下側を－Ｙ方向と定義する。制御回路ＣＴＲＬに対して、Ｙ方向の距離が最も短いワード線ＷＬを近端ワード線ＮＷＬと称し、制御回路ＣＴＲＬに対して、Ｙ方向の距離が最も長いワード線ＷＬを遠端ワード線ＦＷＬと称する。第１プリデコード線ＰＤＬ１は、制御回路からリピータまでの第１部分と、制御回路から見てリピータよりも先の第２部分Ｐ２とを含む。
図９において、メモリセル行ＭＲごとに第１プリデコード線ＰＤＬ１に対して生じる寄生抵抗をＲとする。この場合、制御回路ＣＴＲＬから遠端ワード線ＦＷＬに接続されたメインデコーダＭＤまでの区間において、４個の寄生抵抗Ｒが直列接続されるので、合成抵抗は４Ｒである。一方、図１０に示す、実施の形態２を簡略化した例では、リピータＲＰＴの出力が、分岐ノードＢＮを介して、分岐ノードＢＮに対して＋Ｙ方向に配置された３本のワード線ＷＬと、分岐ノードＢＮに対して－Ｙ方向に配置された３本のワード線ＷＬと接続される。これにより、リピータから遠端ワード線ＦＷＬに至るまでに受ける合成抵抗は、Ｒ’＋２Ｒとなる。Ｒ’とＲとの大小関係は、設計時の条件により異なるが、Ｒ’が２Ｒより小さくなる条件においては、Ｒ’＋２Ｒが４Ｒより小さい抵抗値となる。このため、図９に示す場合よりも、制御回路ＣＴＲＬから遠端ワード線ＦＷＬまでの区間で、第１プリデコード線ＰＤＬ１の合成抵抗を小さくすることができる。その結果、実施の形態１におけるメモリ回路ＭＣＴと比べて、制御回路ＣＴＲＬから遠端ワード線ＦＷＬまで信号が達するための時間を短くすることができ、メモリ回路ＭＣＴの動作が高速化するという効果がある。
さらに、リピータＲＰＴから遠端ワード線ＦＷＬまでの距離と、リピータＲＰＴから近端ワード線ＮＷＬまでの距離を等しくすることで、制御回路ＣＴＲＬから近端ワード線ＮＷＬに信号が達するまでの時間と、制御回路ＣＴＲＬから遠端ワード線ＦＷＬに信号が達するまでの時間差をほぼ無くすことができ、信号の遅延を考慮した動作マージンの時間を短く設定できる。その結果、メモリ回路ＭＣＴの動作が高速化するという効果がある。
図７に示す例では、０行目のワード線ＷＬ［０］が近端ワード線であり、ｎ行目のワード線ＷＬ［ｎ］が遠端ワード線である。図９および図１０を用いて説明したように、実施の形態２におけるメモリ回路ＭＣＴでは、実施の形態１に比べて、制御回路ＣＴＲＬから遠端ワード線ＷＬ［ｎ］までの配線抵抗を小さくすることができる。その結果、制御回路ＣＴＲＬから遠端ワード線ＷＬ［ｎ］まで信号が達するまでの遅延時間を短くすることができ、メモリ回路ＭＣＴの動作が高速化する効果がある。さらに、実施の形態２におけるメモリ回路ＭＣＴでは、リピータＲＰＴから遠端ワード線ＷＬ［ｎ］までの距離と、リピータＲＰＴから近端ワード線ＷＬ［０］までの距離がほぼ等しくなるため、制御回路ＣＴＲＬから近端ワード線ＷＬ［０］と遠端ワード線ＷＬ［ｎ］それぞれに信号が達するまでの時間がほぼ等しくなり、信号の遅延を考慮した動作マージンの時間を短く設定できる。その結果、メモリ回路ＭＣＴ全体の動作が高速化するという効果がある。
なお、図１０の例において、第１部分Ｐ１のファンアウトは１であり、第２部分Ｐ２のファンアウトは６である。
（実施の形態３）
図１１は、実施の形態３における行選択回路ＲＳＥＬの回路図である。図１２は、実施の形態３におけるメモリ回路ＭＣＴの平面レイアウト図であり、図１３は、実施の形態３の行選択回路ＲＳＥＬの詳細な回路図および平面レイアウト図実施の形態３においては、リピータＲＰＴが第２プリデコーダＳＰＤごとに設けられている。それ以外の構成は、先の実施の形態１と同じであるため、説明を省略する。
図１１において、メモリブロックＭＢ１において、第２プリデコーダＳＰＤと接続された、（ｋ＋１）行のメモリセル行ごとに、１つのリピータＲＰＴが設けられる。また、メモリブロックＭＢ２において、（ｎ－ｍ＋１）行のメモリセル行ごとに、１つのリピータＲＰＴが設けられる。
図１２は、実施の形態３におけるメモリ回路ＭＣＴの平面レイアウト図である。Ｘ方向において、プリデコーダ領域ＰＤＲとドライバ領域ＤＲとの間に、リピータＲＰＴが配置される。プリデコーダ領域ＰＤＲには第２プリデコーダＳＰＤが配置され、ドライバ領域ＤＲにはメインデコーダＭＤが配置されるので、リピータＲＰＴは、第２プリデコーダＳＰＤとメインデコーダＭＤの間に配置されるともいえる。
図１３は、実施の形態３において、Ｎ＝８の場合の行選択回路ＲＳＥＬの詳細な回路図および平面レイアウト図である。ここでは、第１プリデコード線ＰＤＬ１、第２プリデコード線ＰＤＬ２、第３プリデコード線ＰＤＬ３は、それぞれが８本の配線からなる。メモリ回路ＭＣＴに含まれるメモリセル行の数は、８×８×８＝５１２行である。すなわち、メモリ回路ＭＣＴに含まれるワード線ＷＬの数は５１２本である。図１３では、５１２行のメモリセル行のうち、０行目から６３行目までが示されている。メモリ回路ＭＣＴにおいて、図１３と同様の構成が、Ｙ方向に連続して繰り返される。
第１プリデコード線ＰＤＬ１の第１部分Ｐ１は、Ｙ方向に延在する配線ＰＤＬ１Ａ［０：７］を含む。なお、ａを０以上の整数、ｂをａよりも大きい整数として、配線［ａ：ｂ］という表記は、配線［ａ］から配線［ｂ］までの、（ｂ－ａ＋１）本の複数の配線を示す。第１プリデコード線ＰＤＬ１の第２部分Ｐ２は、Ｙ方向に延在する配線ＰＤＬ１Ｂ［０：７］を含む。ｋを０以上７以下の整数とすると、ＰＤＬ１Ａ［ｋ］は、リピータＲＰＴ[ｋ]を介して、ＰＤＬ１Ｂ［ｋ］と互いに接続されている。例えば、配線ＰＤＬ１Ａ［０］は、リピータＲＰＴ［０］を介して配線ＰＤＬ１Ｂ［０］と互いに接続されている。配線ＰＤＬ１Ａ［１］は、リピータＲＰＴ［１］を介して配線ＰＤＬ１Ｂ［１］と互いに接続されている。そして、配線ＰＤＬ１Ａ［７］は、リピータＲＰＴ［７］を介して配線ＰＤＬ１Ｂ［７］と互いに接続されている。
第２プリデコード線ＰＤＬ２は、Ｙ方向に延在する複数の配線ＰＤＬ２［０：７］を含む。ｐを０以上の整数とすると、第２プリデコード線ＰＤＬ２［ｐ］は、第２プリデコーダＳＰＤ［ｐ］の一方の入力端子と接続される。
第３プリデコード線ＰＤＬ３は、Ｙ方向に延在する複数の配線ＰＤＬ３［０：７］を含む。第２プリデコード線ＰＤＬ２と同様に、第３プリデコード線ＰＤＬ３［ｐ］は、第２プリデコーダＳＰＤ［ｐ］の他方の入力端子と接続される。
図１３に示す例においては、第２プリデコーダＳＰＤの入力端子のうち、第３プリデコード線ＰＤＬ３に接続される部分は、全て、第３プリデコード線ＰＤＬ３［０］に接続されている。図示を省略するが、図面のＹ方向に連続して、第２プリデコーダＳＰＤの入力端子のうち、第３プリデコード線ＰＤＬ［１］に接続される部分がＰＤＬ３［１］、ＰＤＬ３［２］、・・・ＰＬＤ３［７］の順に変更された回路が設けられる。
リピータＲＰＴは、Ｘ方向において、第２プリデコーダＳＰＤのＸ方向における延在方向に配置される。そして、リピータＲＰＴ［ｐ］は、第２プリデコーダＳＰＤ［ｐ］のＸ方向における延在方向に設けられる。
図１４は、実施の形態３を簡略化した例である。第１プリデコード線ＰＤＬ１の第１部分Ｐ１は、２つのリピータＲＰＴに接続されている。したがって、第１部分Ｐ１のファンアウトは２である。また、第１プリデコード線ＰＤＬ１の第２部分Ｐ２は、３つのメインデコーダＭＤに接続されている。したがって、第２部分Ｐ２のファンアウトは３である。
実施の形態１の図６Ｂに示す例において、配線ＰＤＬ１の最大ファンアウトは４である。また、実施の形態２の図１０に示す例において、配線ＰＤＬ１の最大ファンアウトは６である。これに対して、実施の形態３の図１４に示す例において、配線ＰＤＬ１の最大ファンアウトは３である。したがって、実施の形態３においては、実施の形態１および実施の形態２に比べて、最大ファンアウトを低減することができ、信号の遅延を抑制する効果がある。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。
Ａ アドレス信号
ＡＲＹ メモリセルアレイ
ＢＳ バス
ＢＢ、ＢＴ ビット線
ＢＮ 分岐ノード
ＢＬＰ ビット線対
ＢＰ バンプ
ＢＷ ボンディングワイヤ
ＣＬＫ クロック信号
ＣＬＫＤ クロックドライバ
ＣＰＵ 中央演算処理装置
ＣＥＮ クロックイネーブル信号
ＣＳＥＬ 列選択信号
ＣＴＲＬ 制御回路
Ｄ 入力データ
ＤＲ ドライバ領域
ＦＰＤ 第１プリデコーダ
ＦＷＬ 遠端ワード線
Ｉ／Ｏ 入出力回路
ＩＡ 内部アドレス
ＩＣＬＫ 内部クロック信号
ＩＮ 入力部
ＬＤ リード
ＬＣ 論理回路
ＭＢ メモリブロック
ＭＢＬ 金属ボール
ＭＣ メモリセル
ＭＣＴ メモリ回路
ＭＤ メインデコーダ
ＭＲ メモリセル行
ＭＳ 主面
ＭＷＴ メモリセルタップ領域
ＮＭＯＳ ｎチャネル型電界効果トランジスタ
ＮＷＬ 近端ワード線
ＯＵＴ 出力部
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分
Ｐ４ 第４部分
ＰＤ プリデコード信号
ＰＤＬ プリデコード線
ＰＤＲ プリデコーダ領域
ＰＥＲ 周辺領域
ＰＫＧ パッケージ
ＰＳＢ パッケージ基板
ＰＭＯＳ ｐチャネル型電界効果トランジスタ
ＰＷＴ 周辺ウェルタップ領域
Ｑ 出力データ
Ｒ 寄生抵抗
ＲＳＥＬ 行選択回路
ＲＰＴ リピータ
ＳＵＢ 半導体基板
ＳＣＰ 半導体チップ
ＳＤＶ 半導体記憶装置
ＳＬ 封止体
ＳＰＤ 第２プリデコーダ
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＷＬ ワード線
ＷＬＤ ワード線ドライバ
ＷＴＲ ウェルタップ領域

Claims (19)

  1. 主面を有する半導体基板と、
    前記主面上において、平面視における第１方向に並んで配置された複数の第１メモリセルを有する第１メモリセル行と、
    前記複数の第１メモリセルと接続された第１ワード線と、
    前記第１ワード線の電位を変化させる第１ワード線ドライバと、
    クロック信号およびアドレス信号に応じて、第１プリデコード線を介して前記第１ワード線ドライバに第１プリデコード信号を出力する制御回路と、
    を有し、
    前記制御回路と前記第１ワード線ドライバとの間において、前記第１プリデコード線にリピータが挿入されている、半導体記憶装置。
  2. 前記複数の第１メモリセルのそれぞれは、フィン型の電界効果トランジスタからなる、請求項１記載の半導体記憶装置。
  3. 前記平面視において前記第１方向と交差する第２方向に、前記第１メモリセル行の延在方向に配置され、かつ、前記第１方向に並んで配置された複数の第２メモリセルを有する第２メモリセル行と、
    前記複数の第２メモリセルと接続された第２ワード線と、
    前記第２ワード線の電位を変化させる第２ワード線ドライバと、
    をさらに有し、
    前記アドレス信号によって、前記第１メモリセル行または前記第２メモリセル行の一方が選択され、
    前記第１プリデコード線は、前記第１ワード線ドライバまたは前記第２ワード線ドライバに前記第１プリデコード信号を伝達し、
    前記第１プリデコード線のうち、前記制御回路と前記第１ワード線ドライバとの間には前記リピータが挿入されているが、前記制御回路と前記第２ワード線ドライバとの間である位置には前記リピータが挿入されていない、請求項１記載の半導体記憶装置。
  4. 前記第１プリデコード線は、前記リピータから前記制御回路までの第１部分と、前記リピータから前記第１ワード線ドライバまでの第２部分と、を含み、
    前記リピータは、前記第１プリデコード信号に応じて、前記第２部分に、前記第１プリデコード信号のハイレベルに対応する第１電位または前記第１プリデコード信号のローレベルに対応する第２電位を供給する、請求項１記載の半導体記憶装置。
  5. 前記リピータは、直列に接続された偶数個のＣＭＯＳインバータからなる、請求項１記載の半導体記憶装置。
  6. 前記第１メモリセル行は、メモリセルアレイに含まれており、
    前記第１ワード線ドライバは、前記平面視において前記第１方向に、前記メモリセルアレイの延在方向に位置する周辺領域に含まれており、
    前記平面視において前記第１方向と交差する第２方向に、前記メモリセルアレイの延在方向に配置され、前記第１メモリセルに対してウェル給電を行うメモリウェルタップ領域と、
    前記平面視において、前記第1方向に前記メモリウェルタップ領域の延在方向に配置され、かつ、前記平面視において、前記第２方向に前記周辺領域の延在方向に配置され、前記第１ワード線ドライバに対してウェル給電を行う周辺ウェルタップ領域と、をさらに有し、
    前記リピータは、前記周辺ウェルタップ領域に配置される、請求項１記載の半導体記憶装置。
  7. 前記制御回路は、前記アドレス信号に応じて、前記第１プリデコード線とは異なる第２プリデコード線に第２プリデコード信号を出力する、請求項１記載の半導体記憶装置。
  8. 前記第２プリデコード線には、前記リピータが挿入されていない、請求項７記載の半導体記憶装置。
  9. 前記制御回路は、
    第１プリデコーダと、
    前記第１プリデコード線と接続された論理回路と、
    入力された前記クロック信号に応じて内部クロック信号を出力するクロックドライバと、を含み、
    前記第１プリデコーダは、前記アドレス信号に応じて、前記論理回路に内部アドレス信号を出力し、かつ、前記第２プリデコード線に前記第２プリデコード信号を出力し、
    前記論理回路は、前記内部クロック信号と前記内部アドレス信号とに応じて、前記第１プリデコード線に前記第１プリデコード信号を出力する、請求項７記載の半導体記憶装置。
  10. 前記第１プリデコーダは、前記アドレス信号に応じて、第３プリデコード信号を、前記第１プリデコード線とも前記第２プリデコード線とも異なる第３プリデコード線に出力し、
    前記半導体記憶装置は、
    前記第２プリデコード線および前記第３プリデコード線と接続され、かつ、前記第２プリデコード信号および前記第３プリデコード信号に応じて、第４プリデコード線に第４プリデコード信号を出力する第２プリデコーダと、
    前記第４プリデコード線および前記第１プリデコード線と接続され、かつ、前記第４プリデコード信号および前記第１プリデコード信号に応じて第５プリデコード信号を前記第１ワード線ドライバに出力するメインデコーダと、をさらに有する、請求項９記載の半導体記憶装置。
  11. 前記第１プリデコード線は、前記リピータよりも前記第１プリデコーダに近い第１部分と、前記リピータよりも前記第１ワード線ドライバに近い第２部分と、からなり、
    前記第２部分は、前記平面視において前記第１方向と交差する第２方向に延在する第３部分と、前記第２方向に延在し、かつ前記第３部分と異なる第４部分とを含み、
    前記第３部分は、前記メインデコーダと接続され、
    前記第１部分は、前記メインデコーダと接続されていない、請求項１０記載の半導体記憶装置。
  12. 前記第２プリデコーダと、前記メインデコーダとの間に前記リピータが設けられる、請求項１０記載の半導体記憶装置。
  13. 主面を有する半導体基板と、
    前記主面上において、平面視における第１方向に並んで配置された複数の第１メモリセルを有する第１メモリセル行と、
    前記複数の第１メモリセルと接続された第１ワード線と、
    前記第１方向に前記第１メモリセル行の延在方向に配置され、かつ、前記第１ワード線の電位を変化させる第１ワード線ドライバと、
    前記平面視において前記第１方向と交差する第２方向に、前記第１メモリセル行の延在方向に配置され、前記第１メモリセルにウェル給電を行うメモリウェルタップ領域と、
    前記第２方向に、前記第１ワード線ドライバの延在方向に配置され、かつ、前記第１方向に前記メモリウェルタップ領域の延在方向に配置され、前記第１ワード線ドライバにウェル給電を行う周辺ウェルタップ領域と、
    クロック信号およびアドレス信号に応じて、第１プリデコード線を介して前記第１ワード線ドライバに第１プリデコード信号を出力する制御回路と、
    を有し、
    前記第１プリデコード線は、前記制御回路から前記周辺ウェルタップ領域に配置された第１リピータまでの第１部分と、前記第１リピータから前記第１ワード線ドライバまでの第２部分と、を有する、半導体記憶装置。
  14. 前記メモリウェルタップ領域を挟んで前記第２方向に前記第１メモリセル行の延在方向に配置され、かつ、前記第１方向に並んで配置された複数の第２メモリセルを有する第２メモリセル行と、
    前記複数の第２メモリセルと接続された第２ワード線と、
    前記第１方向に前記第２メモリセル行の延在方向に配置され、かつ、前記第２ワード線の電位を変化させる第２ワード線ドライバと、
    をさらに有し、
    前記制御回路は、前記クロック信号および前記アドレス信号に応じて、前記第１プリデコード線を介して、前記第１ワード線ドライバまたは前記第２ワード線ドライバに前記第１プリデコード信号を出力し、
    前記第１プリデコード線の前記第２部分は、前記第１リピータから前記第１ワード線ドライバまでの第３部分と、前記第１リピータから前記第２ワード線ドライバまでの第４部分と、からなる、請求項１３記載の半導体記憶装置。
  15. 前記第１リピータは、前記第１プリデコード信号に応じて、前記第２部分に、前記第１プリデコード信号のハイレベルに対応する第１電位または前記第１プリデコード信号のローレベルに対応する第２電位を供給する、請求項１３記載の半導体記憶装置。
  16. 前記制御回路は、前記アドレス信号に応じて、前記第１プリデコード線とは異なる第２プリデコード線に第２プリデコード信号を出力する、請求項１３記載の半導体記憶装置。
  17. 前記制御回路は、
    第１プリデコーダと、
    前記第１プリデコード線と接続された論理回路と、
    入力された前記クロック信号に応じて内部クロック信号を出力するクロックドライバと、を含み、
    前記第１プリデコーダは、前記アドレス信号に応じて、前記論理回路に内部アドレス信号を出力し、かつ、前記第２プリデコード線に前記第２プリデコード信号を出力し、
    前記論理回路は、前記内部クロック信号と前記内部アドレス信号とに応じて、前記第１プリデコード線に前記第１プリデコード信号を出力する、請求項１６記載の半導体記憶装置。
  18. 前記第１プリデコーダは、前記アドレス信号に応じて、第３プリデコード信号を、前記第１プリデコード線とも前記第２プリデコード線とも異なる第３プリデコード線に出力し、
    前記半導体記憶装置は、
    前記第２プリデコード線および前記第３プリデコード線と接続され、かつ、前記第２プリデコード信号および前記第３プリデコード信号に応じて、第４プリデコード線に第４プリデコード信号を出力する第２プリデコーダと、
    前記第４プリデコード線および前記第１プリデコード線と接続され、かつ、前記第４プリデコード信号および前記第１プリデコード信号に応じて第５プリデコード信号を前記第１ワード線ドライバに出力するメインデコーダと、をさらに有する、請求項１７記載の半導体記憶装置。
  19. 前記第２プリデコーダと前記メインデコーダとの間に第２リピータが設けられる、請求項１８記載の半導体記憶装置。
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