CN112786085A - 半导体存储器器件 - Google Patents

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Abstract

本公开涉及一种半导体存储器器件。随着半导体存储器器件的小型化，布线的电阻和寄生电容变大，这阻止了半导体存储器器件加速。在半导体存储器器件中，该半导体器件具有：半导体衬底，该半导体衬底具有主表面；第一存储器单元行，该第一存储器单元行具有多个第一存储器单元，该多个第一存储器单元与平面图中的第一方向平行地被布置在主表面上；第一字线，该第一字线被连接至多个第一存储器单元；第一字线驱动器，该第一字线驱动器用于改变第一字线的电位；以及控制电路，该控制电路用于响应于时钟信号和地址信号经由第一预解码线，向第一字线驱动器输出第一预解码信号；中继器，该中继器被插入在控制电路与第一字线驱动器之间。

Description

半导体存储器器件
相关申请的交叉引用
于2019年11月11日提交的日本专利申请No.2019-203634的公开内容，包括本说明书、附图和摘要，通过整体引用并入本文。
背景技术
本发明涉及半导体存储器器件，并且例如涉及当被应用于具有预解码器的半导体存储器器件时行之有效的技术。
在半导体存储器器件中，通常使用以下配置：在该配置中，当向/从存储器单元输入/输出数据时，预解码器对地址信号进行解码以选择预解码线，并且主解码器根据对预解码线的选择结果来选择单条字线。
对于使用精细器件(诸如，FinFET)的半导体存储器器件，布线电阻由于布线的宽度较窄而较大，通过布线传输的信号的延迟较大。具体地，除了布线电阻的影响之外，预解码线还显著受到由电路(诸如，被连接至预解码线的解码器或者驱动器)引起的寄生电容的影响，使得通过预解码线传输的预解码信号的延迟较大。因此，从将地址信号输入到存储器电路中、到通过预解码线传输预解码信号，并且根据预解码信号来选择字线的过程存在较长的延迟。然后，向存储器单元输入数据和从存储器单元输出数据被延迟。即，随着半导体存储器器件小型化，布线电阻和布线的寄生电容增加，存在半导体存储器器件的速度受阻的问题。
在这点上，存在下面所公开的技术。
[专利文献1]日本未审查专利申请公开No.2013-149332
根据本说明书和附图的描述，其他问题和新颖特征将变得清楚。
发明内容
根据实施例的半导体存储器器件包括：半导体衬底，具有主表面；第一存储器单元行，具有多个第一存储器单元，多个第一存储器单元与平面图中的第一方向平行地被布置在主表面上；第一字线，被连接至多个第一存储器单元；第一字线驱动器，用于改变第一字线的电位；以及控制电路，该控制电路用于响应于时钟信号和地址信号，将第一预解码信号经由第一预解码线输出至第一字线驱动器；以及中继器，该中继器被插入在控制电路与第一字线驱动器之间。
根据另一实施例的半导体存储器器件包括：半导体衬底，该半导体衬底具有主表面；第一存储器单元行，具有多个第一存储器单元，该多个第一存储器单元与平面图中的第一方向平行地被布置在主表面上；第一字线，被连接至多个第一存储器单元；第一字线驱动器，在第一方向上沿着第一存储器单元行的延伸方向被布置，并且改变第一方向上的第一字线的电位；存储器阱接头区域，在第二方向上沿着第一存储器单元行的延伸方向被布置，并且向第一存储器单元馈送阱；以及外围阱接头区域，该外围阱接头区域沿着字线驱动器的延伸方向被布置，并且向第一方向上的字线驱动器馈送阱，并且在第一方向上沿着存储器阱接头区域的延伸方向被布置；控制电路，具有第一预解码信号，响应于时钟信号和地址信号，该第一预解码信号经由第一预解码线被输出至第一字线驱动器；以及第一预解码线，包括：从控制电路到在外围阱接头区域中设置的第一中继器的第一部分，以及从第一中继器到第一字线驱动器的第二部分。
在根据一个实施例的半导体存储器器件中，可以提高半导体存储器器件的操作速度。
附图说明
图1是根据第一实施例的半导体存储器器件的透视图的示例；
图2是第一实施例中的半导体存储器器件的框图的示例；
图3是根据第一实施例的半导体存储器器件的主要部分的电路图的示例；
图4是根据第一实施例的中继器的电路图的示例；
图5是根据第一实施例的半导体存储器器件的平面布局图的示例；
图6A是图示了问题的示意图；
图6B是图示了第一实施例的有效性的示意图；
图7是根据第二实施例的半导体存储器器件的主要部分的电路图的示例；
图8是第二实施例的平面布局图的示例；
图9是用于解释第二实施例中的问题的示意图；
图10是图示了第二实施例的效果的示意图；
图11是根据第三实施例的半导体存储器器件的主要部分的电路图的示例；
图12是第三实施例的平面布局图的示例；
图13是第三实施例的详细电路图和平面布局图的示例；
图14是图示了第三实施例的效果的示意图；
图15是根据第一实施例的半导体存储器器件的横截面图。
具体实施方式
在下文中，将参照附图详细描述根据实施例的半导体存储器器件。在本说明书和附图中，相同或者对应的组成元件由相同的附图标记表示，并且省略了其重复描述。在附图中，为了便于描述，可以省略或者简化配置。另外，实施例和每种修改的至少一部分可以彼此任意地组合。
图1是根据第一实施例的被包括在半导体存储器器件SDV中的半导体芯片SCP的透视图。图15是根据第一实施例的半导体存储器器件SDV的横截面图。半导体存储器器件SDV包括半导体芯片SCP、封装PKG和封装基板PSB。
在半导体芯片SCP的一个表面上，形成有多个凸块BP，该多个凸块是半导体芯片SCP的外部电极。多个凸块BP由导电材料制成。然后，半导体芯片SCP经由多个凸块BP被连接到封装基板PSB的一个表面上。封装基板PSB，设置有导电布线(未示出)。然后，在封装基板PSB的另一表面上，形成有多个金属球MBL。多个金属球MBL例如，由导电金属(诸如，焊料)制成。封装基板PSB经由金属球MBL被安装在另一布线板(未示出)等上。可以通过金属球MBL、被设置在封装基板PSB上的导电布线以及凸块BP，从半导体存储器器件SDV的外部向半导体芯片SCP输入信号且从半导体芯片SCP输出信号。然后，在封装PKG中，用由绝缘体(诸如，树脂)制成的密封剂SL来对半导体芯片进行密封，所述封装PKG被设置为覆盖封装基板的一个表面。
半导体芯片SCP具有半导体板SUB。半导体衬底SUB由半导体(诸如，硅)制成。半导体衬底SUB具有主表面MS，在半导体衬底SUB的主表面MS之上，形成有多层布线层(未示出)。多层布线层包括多个布线层，每个布线层通过绝缘体的层间绝缘膜彼此绝缘。进一步地，被包括在每个布线层中的布线经由穿过层间绝缘膜所形成的导电过孔电连接至彼此。当从垂直于主表面的方向观察主表面时，以下称为平面图。然后，在平面图中，当主表面上的第一方向是X方向时，与X方向相交的方向被称为Y方向。中央处理单元CPU和存储器电路MCT被形成在主表面MS上。中央处理单元CPU和存储器电路MCT经由总线BS连接至彼此，该总线BS作为用于传输信号的路径。中央处理单元CPU使用被存储在存储器电路MCT中的数据来执行算术处理。
图2是根据第一示例的存储器电路MCT的框图。存储器电路MCT具有存储器单元阵列ARY、控制电路CTRL、行选择电路RSEL和输入/输出电路I/O。图3是行选择电路RSEL和控制电路CTRL的详细电路图。
存储器单元阵列ARY包括多个存储器单元行MR、多条字线WL和多个位线对BLP。
每个存储器单元行MR包括与平面图中的X方向平行地被布置的多个存储器单元MC。从在Y方向上更靠近控制电路CTRL的侧面开始，按照第0存储器单元行MR[0]、第1存储器单元行MR[1]和第n存储器单元行MR[n]的顺序来布置存储器单元行。此后，除非另有说明，否则n表示等于或者大于0的整数。另外，如果方括号[]后面没有符号，则指示任何行中的组件。例如，存储器单元行的符号MR是指任何存储器单元行。
存储器单元MC是例如，静态随机存取存储器(SRAM)。组成存储器单元MC的晶体管是例如，鳍型场效应晶体管(FinFET)。每个存储器单元行MR包括与平面图中的X方向平行地被布置的多个存储器单元MC。
字线WL被连接至每个存储器单元行MR的多个存储器单元MC。更具体地，字线WL被连接至被包括在存储器单元MC中的访问晶体管(未示出)的栅电极。位线对BLP由一对位线BT和BB组成，并且被提供给由平行于Y方向被布置的多个存储器单元MC组成的每个存储器单元行。位线BT和BB被共同连接至被包括在每一列中的多个存储器单元MC。字线WL和位线对BLP被包括在多层布线层的任何布线层中。包括字线WL的布线层和包括位线对BLP的布线层是彼此不同的布线层。
控制电路CTRL具有第一预解码器FPD、时钟驱动器CLKD和逻辑电路LC。
第一预解码器FPD响应于输入地址信号A向逻辑电路LC输出内部地址信号IA，并且向第二预解码线PDL2输出第二预解码信号PDS2，并且将向第三预解码线PDL3输出第三预解码信号PDS3。此外，第一预解码器FPD响应于地址信号A向输入-输出电路I/O输出列选择信号CSEL。第一至第三预解码线PDL1，PDL2和PDL3中的每条解码线均由多条布线构成。第一至第三预解码线PDL1、PDL2和PDL3中的每个预解码线由多条布线组成。在图3中示出的示例中，N作为正整数，第一至第三预解码线PDL1、PDL2和PDL3分别由N条布线组成。
中继器RPT被插入到控制电路CTRL与主解码器MD之间的位置处的第一预解码线PDL1中。在下文中，k是0或者0以上的整数，并且m是大于k的整数。在图2中示出的示例中，中继器RPT被设置在第k行的存储器单元行MR[k]与第m行的存储器单元行MR[m]之间。换句话说，中继器RPT被插入到第一预解码线PDL1的、位于控制电路CTRL与字线驱动器WLD[m]之间的部分中，但是中继器RPT未被插入到位于控制电路CTRL与字线驱动器WLD[k]之间的部分中。第一预解码线PDL1具有从中继器到控制电路的第一部分P1，以及从中继器到主解码器的部分P2。
中继器RPT未被插入到第二预解码线PDL2和第三预解码线PDL3中。
中继器RPT响应于从第一预解码线PDL1的第一部分P1给出的信号，向第一预解码线PDL1的第二部分P2供应电源电位VDD(例如，0.8V)或者接地电位VSS(例如，0V)。例如，当将高电平的第一预解码信号(电源电位VDD)从第一部分P1输入至中继器RPT时，对于第二部分，中继器向第二部分供应与高电平对应的电源电位VDD。另一方面，当将低电平的第一预解码信号(接地电位VSS)从第一部分P1输入至中继器RPT时，对于第二部分，中继器向第二部分供应与低电平对应的接地电位VSS。
如在图4中示出的，中继器RPT的具体配置是串联连接的偶数个CMOS反相器INV。每个CMOS反相器INV具有如下配置：其中在电源电位VDD与接地电位VSS之间，串联连接p沟道型场效应晶体管PMOS和n沟道型场效应晶体管NMOS。向p沟道场效应晶体管PMOS的源极供应电源电位VDD。向p沟道场效应晶体管NMOS的源极供应接地电位VSS。p沟道场效应晶体管PMOS的漏极和n沟道场效应晶体管NMOS的漏极连接至彼此。中继器的输入部分IN是其中p沟道场效应晶体管PMOS的栅极和n沟道场效应晶体管NMOS的栅极共同连接的节点。中继器的输出部分OUT是其中p沟道场效应晶体管PMOS的漏极和n沟道场效应晶体管NMOS的漏极共同连接的节点。
地址信号A是用于从被包括在存储器单元阵列ARY中的多个存储器单元MC中选择特定存储器单元MC的信号。时钟驱动器CLKD响应于输入的时钟信号CLK和时钟使能信号CEN，将内部时钟信号ICLK输出至逻辑电路LC。时钟信号CLK是用于确定存储器电路MCT的操作的定时的信号，该信号用于按照预定周期重复高电平(例如，电源电位VDD)和低电平(例如，接地电位VSS)。时钟使能信号CEN是控制时钟信号有效还是无效的信号。
逻辑电路LC由AND电路组成。逻辑电路LC被连接至第一预解码器FPD、时钟驱动器CLKD和第一预解码线PDL1。根据被输入的内部地址信号IA和内部时钟信号ICLK的乘积逻辑，向第一预解码线PDL1输出第一预解码信号PDS1。
行选择电路RSEL包括第二预解码器SPD、主解码器MD和字线驱动器WLD。行选择电路RSEL根据地址信号A[n]来选择对应的存储器单元行MR[n]。
第二预解码器SPD由AND电路组成。第二预解码器SPD被提供给多个存储器单元行MR中的每个存储器单元行。第二预解码器SPD经由第二预解码线PDL2和第三预解码线PDL3被连接至第一预解码器FPD，并且经由多条第四预解码线PDL4被连接至多个主解码器MD。第二预解码器SPD经由第二预解码线PDL2来接收第二预解码信号PDS2，并且经由第三预解码线PDL3来接收第三预解码信号PD3。然后，第二预解码器SPD根据第二预解码信号PDS2和第三预解码信号PDS3的乘积逻辑，从多个主解码器MD中选择一个主解码器MD。当第二预解码器SPD选择了一个主解码器MD时，第四预解码信号PDS4经由第四预解码线PDL4被输出至待被选择的主解码器MD。即，第二预解码器SPD根据第一预解码器FPD的解码结果来从多个主解码器MD中选择一个主解码器MD。
主解码器MD由NAND电路系统组成。主解码器MD经由第一预解码线PDL1被连接至逻辑电路LC，经由第四预解码线PDL4被连接至第二预解码器SPD，并且经由第五预解码线PDL5被连接至字线驱动器WLD。主解码器MD根据第一预编码信号PDS1和第四预编码信号PDS4的负逻辑，将第五预编码信号PDS5输出至字线驱动器WLD，并且选择字线驱动器WLD。即，主解码器MD根据第一预解码器的解码结果和第二预解码器的解码结果来选择字线驱动器WLD。
字线驱动器WLD与每一行的字线WL对应地被提供。向字线驱动器WLD供应电源电位VDD(例如，0.8V)和电压值低于电源电位的接地电位VSS(例如0V)。字线驱动器WLD响应于从主解码器MD提供的信号PDS5，向字线WL供应电源电位或者接地电位。即，字线驱动器WLD根据信号PDS5来改变字线WL的电位，作为对地址信号A进行解码的结果。字线驱动器WLD向字线WL供应电源电位VDD，字线WL也被称为“激活字线”。
I/O电路I/O具有未示出的列选择电路、光放大器和感测放大器。列选择电路根据列选择信号CSEL来选择一个列的位线对BLP，以将所选择的位线对BLP与感测放大器或者写入放大器连接。写入放大器根据输入的信号数据D来改变位线对BLP的电位，并且将输入的数据D输入至存储器单元MC。即，写入放大器将数据写入存储器单元MC。感测放大器检测并且放大被包括在每一列的位线对BLP中的位线BT和位线BB之间的电位差，并且输出输出数据Q。即，感测放大器被用于从存储器单元MC读取数据。
每个存储块MB1、MB2被定义为如下区域：包括多个存储器单元行MR中具有预定数目的行的存储器单元行MR、与该存储器单元行MR对应的字线驱动器WLD、主解码器MD和第二预解码器SPD。例如，如稍后将描述的，针对其中被供应阱功率的每个阱接头区域WTR划分存储块。换句话说，将阱接头区域WTR布置在存储块MB1、MB2的边界处。在该实施例中，k、m、n是等于或者大于1的整数，m大于k，并且n是大于m的整数，存储器单元行MR以及行0至行k的对应的字线驱动器WLD和主解码器MD被包括在存储块MB1中。存储器单元行MR以及从行m到行n的对应的字线驱动器WLD和主解码器MD被包括在存储块MB2中。
图5是第一实施例中的存储器电路MCT的平面布局图。存储器电路MCT包括存储块MB1、存储块MB2和阱接头区域WTR。
存储块MB1和存储块MB2分别具有存储器单元阵列ARY和外围区域PER。在该图中，存储块MB1和存储块MB2分别是矩形区域，具有在X方向和Y方向上的边。
存储器单元阵列ARY包括在Y方向上被连续布置的多个存储器单元行MR。每个存储器单元行MR包括在X方向上相对于彼此线对称或者点对称地布置的多个存储器单元MC。多个存储器单元MC被布置在沿着Y方向具有长度L的矩形区域中。可以说，存储器单元阵列ARY具有排列成矩阵的多个存储器单元MC。字线WL被布置为在平面图中与存储器单元行MR重叠。
外围区域PER在X方向上沿着存储器单元阵列ARY的延伸方向被布置。外围区域PER具有驱动器区域DR和预解码器区域PDR。
驱动器区域DR被提供给每个存储器单元行MR，并且驱动器区域DR在X方向上沿着存储器单元行MR的延伸方向而形成。可以说，驱动器区域DR在X方向上与存储器单元行MR相邻。字线驱动器WLD和主解码器MD被布置在每个驱动器区域DR中。字线驱动器WLD和主解码器MD在X方向上被布置在同一直线上，并且字线驱动器WLD在X方向上被布置在比主解码器MD更靠近存储器单元MC的位置处。
预解码器区域PDR是包括第二预解码器SPD的区域。预解码器区域PDR被提供给多个存储器单元行MR中的每个存储器单元行，并且预解码器区域PDR在X方向上沿着驱动器区域DR的延伸方向被布置。可以说，预解码器层PDR在X方向上与驱动器区域DR相邻。在图5中，一个预解码器区域PDR被提供给四个行中的每个存储器单元行MR。也可以说，预解码器区域PDR在X方向上沿着存储阵列ARY延伸方向被布置。预解码器区域PDR被布置成使得驱动器区域DR在X方向上位于预解码器区域PDR与存储器单元阵列ARY之间。
阱接头区域WTR在Y方向上被设置在存储块MB1与存储块MB2之间。阱接头区域WTR包括存储器阱接头区域MWT和外围阱接头区域PWT。
存储器阱接头区域MWT向存储器单元MC的阱供应功率。存储器阱接头区域MWT在Y方向上沿着存储器单元阵列ARY的延伸方被布置。
外围阱接头区域PWT对字线驱动器WLD、主解码器MD和第二预解码器SPD执行阱功率馈送。外围阱接头区域PWT在驱动器区域DR和预解码器区域PDR的Y方向上的延伸方向上进行设置。存储器阱接头区域MWT在X方向上沿着存储器阱接头区域MWT的延伸方向被布置。可以说，存储器阱接头区域MWT在X方向上与存储器阱接头区域MWT相邻。
第一预解码器FPD在Y方向上沿着存储块MB1的延伸方向被布置。可以说，第一预解码器FPD在Y方向上邻接存储块MB1。在Y方向上，从第一预解码器FPD到存储块MB2的距离比从第一预解码器FPD到第二存储块MB1的距离长。
在平面图中，第一预解码线PDL1在Y方向上延伸以与驱动器区域DR重叠。在平面图中，第一预解码线PDL1的第一部分P1被布置为与被包括在存储块MB1中的多个驱动器区域DR重叠。在平面图中，第一预解码线PDL1的第二部分P2被布置为与被包括在存储块MB2中的多个驱动器区域DR重叠。
中继器RPT被设置在外围阱接头区域PWT上。在图5中示出的示例中，中继器RPT未被设置在驱动器区域DR或者存储器阱接头区域MWT中。
在平面图中，第二预解码线PDL2和第三预解码线PDL3在Y方向上延伸以与预解码器区域PDR重叠。在X方向上，第二预解码线PDL2被布置在第一预解码线PDL1与第三预解码线PDL3之间。
图6A是用于说明该问题的示意图，并且图6B是用于说明第一实施例的效果的示意图。在图示的6A中，六个主解码器MD被连接至第一预解码线PDL1。考虑到指示被连接至一条布线的逻辑门的数目的扇出数目，第一预解码线PDL1的扇出数目为6。另一方面，在第一实施例中，如在图6B中示出的，中继器RPT被设置在第一预解码线PDL1中。然后，当从控制电路观察时，第一预解码线PDL1包括从控制电路到中继器的第一部分，并且包括在中继器之前的第二部分P2。在这种情况下，由于第一部分P1被连接至三个主解码器MD和中继器RPT，因此，扇出为4。由于第二部分P2被连接至三个主解码器MD，因此，扇出为3。
第一预解码线PDL1的第一部分P1或者第二部分P2的扇出数目中具有更大数目的扇出被称为最大扇出数目。当最大扇出较大时，逻辑门的负载电容变大，并且延迟变长。
由于在图6B的示例中，最大扇出为4，因此，与图6A的其中最大扇出为6的示例相比较，可以减小第一预解码线PDL1的最大扇出。因此，与在图6A中示出的示例性实施例相比较，可以减小逻辑门相对于第一预解码线PDL1的负载电容，并且可以减小经过第一预解码线PDL的信号的延迟。
在第一实施例中，通过将中继器RPT插入到第一预解码线PDL1中，可以减小第一预解码线PDL1的扇出，并且可以减小负载电容。可以抑制从控制电路CTRL经由第一预解码线PDL传输至主解码器MD的第一预解码信号PDS1的延迟，并且可以根据内部时钟信号ICLK来抑制延迟，直到字线WL的电位被改变。因此，具有增强存储器电路MCT的操作的效果。
进一步地，通过将中继器设置在外围阱接头区域PWT中，可以在不增加存储器单元行MR在Y方向上的长度L的情况下设置中继器RPT。如果将中继器设置在驱动区域DR中，则对于其中设置有中继器的行，存储器单元行在Y方向上的长度L比其他存储器单元行在Y方向上的长度L长。因此，存储器单元MC的对称性被破坏，这导致了制造偏差。另一方面，通过如在第一实施例中那样将中继器RPT设置在外围阱接头区域PWT中，对于每个存储器单元行MR，可以抑制存储器单元行MR在Y方向上的长度L不同。进一步地，通过在现有的阱接头区域中设置中继器，可以抑制由于中继器而引起的面积的增加，并且获得节省面积的效果。
(实施例2)图7是第二实施例中的行选择电路RSEL和控制电路CTRL的电路图。图8是根据第二实施例的存储器电路MCT的平面布局图。在第二实施例中，如在图7和图8中示出的，第一预解码线PDL1在分支节点BN处分支。进一步地，主解码器MD未被连接至第一预解码线PDL1的、比中继器RPT更靠近控制电路CTRL的第一部分。该配置的其余部分与第一实施例的相同，并且因此，省略了其描述。
当从控制电路CTRL观察时，第一预解码线PDL1包括从控制电路到中继器RPT的第一部分，并且包括在中继器之前的第二部分P2。主解码器MD未被连接至第一部分P1。
第二部分P2包括从中继器RPT到被包括在存储块MB1中的主解码器MD的第三部分P3，以及从中继器RPT到被包括在存储块MB2中的主解码器MD的第四部分P4。第三部分P3在Y方向上从中继器RPT沿着接近控制电路CTRL的方向延伸。第三部分P3被连接至存储块MB1的主解码器MD。另一方面，第四部分P4在Y方向上从中继器RPT沿着远离控制电路CTRL的方向延伸。第四部分P4被连接至存储块MB2的主解码器MD。
如在图8中示出的，中继器RPT被形成在外围阱接头区域PWT中。然后，在平面图中，分支节点BN被设置在与外围阱接头区域PWT重叠的位置处。
图9是示出了实施例2中的问题的示意图。在图9中，示出了行选择电路RSEL，该行选择电路简化第一实施例的配置。此处，示出了与六行存储器单元对应的六条字线WL。为了指示方向，将纸张表面的右侧定义为+X方向，将纸张表面的左侧定义为-X方向，将纸张表面的顶侧定义为+Y方向，并且将纸张表面的底侧定义为-Y方向。对于控制电路CTRL，将在Y方向上具有最短距离的字线WL称为近端字线NWL，并且对于控制电路CTRL，将在Y方向上具有最远距离的字线WL称为远端字线FWL。当从控制电路观察时，第一预解码线PDL1包括从控制电路到中继器的第一部分，并且包括在中继器之前的第二部分P2。
在图9中，用R来表示针对每个存储器单元行MR相对于第一预解码线PDL1所生成的寄生电阻。在这种情况下，由于在从控制电路CTRL到被连接至远端字线FWL的主解码器MD的部分中串联连接了四个寄生电阻R，因此，组合电阻为4R。另一方面，在图10中示出的第二实施例的简化示例中，中继器RPT的输出经由分支节点BN被连接至相对于分支节点BN布置在+Y方向上的三条字线WL、以及相对于分支节点BN布置在-Y方向上的三条字线WL。因此，从中继器到远端字线FWL接收到的组合电阻变为R'+2R。R'与R之间的大小关系根据设计时的条件而不同，但是当R'小于2R时，R'+2R小于4R。因此，相比于图9中示出的情况，可以在从控制电路CTRL到远端字线FWL的部分中，使第一预解码线PDL1的组合电阻更小。因此，与第一实施例中的存储器电路MCT相比较，可以缩短信号从控制电路CTRL到达远端字线FWL的时间，并且可以增强存储器电路MCT的操作。
此外，通过使从中继器RPT到远端字线FWL的距离、和从中继器RPT到近端字线NWL的距离相等，可以基本上消除信号从控制电路CTRL到达近端字线NWL的时间、与信号从控制电路CTRL到达远端字线FWL的时间之间的时差，并且考虑到信号的延迟，可以将操作裕度时间设置得较短。因此，具有增强存储器电路MCT的操作的效果。
在图7示出的示例中，第0行中的字线WL[0]是近端字线，并且第n行中的字线WL[n]是远端字线。如参照图9和10描述的，在根据第二示例性实施例的存储器电路MCT中，与第一示例性实施例相比，可以减小从控制电路CTRL到远端字线WL[n]的布线电阻。因此，可以缩短延迟时间，直到信号从控制电路CTRL到达远端字线WL[n]，并且存储器电路MCT的操作有效地提高了速度。进一步地，在根据第二实施例的存储器电路MCT中，由于从中继器RPT到远端字线WL[n]的距离和从中继器RPT到近端字线WL[0]的距离基本上彼此相等，因此，信号从控制电路CTRL到达近端字线WL[0]和远端字线WL[n]中的每个所需的时间基本上相等，并且考虑到信号延迟，可以将操作裕度时间设置得较短。因此，具有增强整个存储器电路MCT的操作的效果。
在图10的示例中，第一部分P1的扇出为1，并且第二部分P2的扇出为6。
(实施例3)图11是第三实施例中的行选择电路RSEL的电路图。图12是第三实施例中的存储器电路MCT的平面图，并且图13是第三实施例中的行选择电路RSEL的详细电路图，并且在第三实施例的平面布局图中，中继器RPT被提供给每个第二预解码器SPD。该配置的其余部分与第一实施例的相同，并且因此，省略了其描述。
在图11中，在存储块MB1中，一个中继器RPT被提供给被连接至第二预解码器SPD的(k+1)行的每个存储器单元行。进一步地，在存储块MB2中，一个中继器RPT被提供给(n-m+1)个行的每个存储器单元行。
图12是第三实施例中的存储器电路MCT的平面图。在X方向上，中继器RPT被设置在预解码器层PDR与驱动器区域DR之间。由于第二预解码器SPD被布置在预解码器区域PDR中并且主解码器MD被布置在驱动器区域DR中，因此，可以说，中继器RPT被布置在第二预解码器SPD与主解码器MD之间。
图13是实施例3中针对N＝8，行选择电路RSEL的详细示意性平面布局图。此处，第一预解码线PDL1、第二预解码线PDL2和第三预解码线PDL3中的每一个由八条布线组成。被包括在存储器电路MCT中的存储器单元行的数目是8×8×8＝512行。即，被包括在存储器电路MCT中的字线WL的数目是512。在图13中，在512个存储器单元行中，示出了行0至行63。在存储器电路MCT中，在Y方向上连续重复与图13中的相同配置。
第一预解码线PDL1的第一部分P1包括在Y方向上延伸的布线PDL1A[0:7]。注意，a是0或者更大的整数，并且b是大于a的整数，并且布线符号[a:b]指示从布线[a]到布线[b]的多条(b-a+1)布线。第一预解码线PDL1的第二部分P2包括在Y方向上延伸的布线PDL1B[0:7]。假设k是从0到7的整数，PDL1A[k]通过中继器RPT[k]被连接至PDL1B[k]。例如，布线PDL1A[0]经由中继器RPT[0]与布线PDL1B[0]彼此连接。布线PDL1A[1]经由中继器RPT[1]与布线PDL1B[1]彼此连接。然后，布线PDL1A[7]经由中继器RPT[7]与布线PDL1B[7]彼此连接。
第二预解码线PDL2包括在Y方向上延伸的多个布线PDL2[0:7]。当p是等于或者大于0的整数时，第二预解码线PDL2[p]被连接至第二预解码器SPD[p]的一个输入。
第三预解码线PDL3包括在Y方向上延伸的多个布线PDL3[0:7]。如同第二预解码线PDL2，第三预解码线PDL3[p]被连接至第二预解码器SPD[p]的另一输入端子。
在图13中示出的实施例中，被连接至第三预解码线PDL3的第二预解码器SPD的所有输入端子，被连接至第三预解码线PDL3[0]。虽然未示出，但是，在附图的Y方向上连续地被连接至第三预解码线PDL[1]的第二预解码器SPD的输入端子的部分是PDL3[1]、PDL3[2]、...PLD3[7]，提供了按该顺序被改变的电路。
中继器RPT在X方向上沿着第二预解码器SPD的延伸方向被布置。中继器RPT[p]在X方向上沿着第二预解码器SPD[p]的延伸方向进行设置。
图14是实施例3的简化示例。第一预解码线PDL1的第一部分P1被连接至两个中继器RPT。因此，第一部分P1的扇出为2。第一预解码线PDL1的第二部分P2被连接至三个主解码器MD。因此，第二部分P2的扇出为3。
在第一实施例中的图6B中示出的情况下，布线PDL1的最大扇出为4。进一步地，在第二实施例中的图10中示出的情况下，布线PDL1的最大扇出为6。另一方面，在图14中示出的实施例3中，布线PDL1的最大扇出为3。因此，在第三实施例中，与第一和第二实施例相比较，可以减小最大扇出，具有抑制信号的延迟的效果。
应该注意，本发明不限于上述实施例，并且在不脱离其要旨的情况下，可以进行各种修改。
另外，即使描述了特定数值示例的情况下，除了当在理论上该特定数值显然限于数值之外，其也可以是超过特定数值的数值，或者可以是小于特定数值的数值。

Claims (19)

1.一种半导体存储器器件，包括：
半导体衬底，具有主表面；
第一存储器单元行，具有多个第一存储器单元，所述多个第一存储器单元与平面图中的第一方向平行地布置在所述主表面上；
第一字线，被连接至所述多个第一存储器单元；
第一字线驱动器，被配置为改变所述第一字线的电位；
控制电路，被配置为响应于时钟信号和地址信号，将第一预解码信号经由所述第一预解码线输出至所述第一字线驱动器；以及
中继器电路，被插入在所述控制电路与所述第一字线驱动器之间的所述第一预解码线中。
2.根据权利要求1所述的半导体存储器器件，其中所述多个第一存储器单元中的每个第一存储器单元包括鳍型场效应晶体管。
3.根据权利要求1所述的半导体存储器器件，进一步包括：
第二存储器单元行，具有多个第二存储器单元，所述多个第二存储器单元在所述第一存储器单元行的延伸方向上被布置，所述第二存储器单元行在第二方向上平行于所述第一方向被布置，所述第二方向在所述平面图中与所述第一方向相交；
第二字线，被连接至所述多个第二存储器单元；以及
第二字线驱动器，被配置为改变所述第二字线的电位，
其中所述第一存储器单元行或者所述第二存储器单元行中的一个通过所述地址信号来被选择，
其中所述第一预解码线将所述第一预解码信号传输至所述第一字线驱动器或者所述第二字线驱动器，
其中所述中继器被插入在所述控制电路与所述第一字线驱动器之间，并且
其中所述中继器未被插入在所述控制电路与所述第二字线驱动器之间的位置中。
4.根据权利要求1所述的半导体存储器器件，其中所述第一预解码线包括：
从所述中继器到所述控制电路的第一部分；
从所述中继器到所述第一字线驱动器的第二部分，
其中所述中继器响应于所述第一预解码信号，向所述第二部分提供与所述第一预解码信号的高电平对应的第二电位、或者与所述第一预解码信号的低电平对应的第二电位。
5.根据权利要求1所述的半导体存储器器件，其中所述中继器包括串联连接的偶数个CMOS反相器。
6.根据权利要求1所述的半导体存储器器件，
其中所述第一存储器单元行被包括在存储器单元阵列中，
其中所述第一字线驱动器被包括在外围区域中，所述外围区域在所述平面图中沿着所述第一方向被定位在所述存储器单元阵列的延伸方向上，
其中所述半导体存储器器件进一步包括：
存储器阱接头区域，在第二方向上沿着所述存储器单元阵列的延伸方向被布置，并且向所述第一存储器单元供应阱功率，所述第二方向在所述平面图中与所述第一方向相交；以及
外围阱接头区域，在所述第二方向上沿着所述存储器阱接头区域的延伸方向被布置，并且向所述第一字线驱动器供应所述阱功率，
其中所述中继器被定位在所述外围阱接头区域中。
7.根据权利要求1所述的半导体存储器器件，其中所述控制电路响应于所述地址信号，将第二预解码信号输出至不同于所述第一预解码线的第二预解码线。
8.根据权利要求7所述的半导体存储器器件，其中所述中继器未被插入到所述第一预解码线中。
9.根据权利要求7所述的半导体存储器器件，
其中所述控制电路包括：
第一预解码器；
逻辑电路，被连接至所述第一预解码线；以及
时钟驱动器，被配置为响应于输入的所述时钟信号，输出内部时钟信号，
其中所述第一预解码器响应于所述地址信号，将内部地址信号输出至所述逻辑电路，并且将所述第二预解码信号输出至所述第二预解码线，
其中所述逻辑电路响应于所述内部时钟信号和所述内部地址信号，将所述第一预解码信号输出至所述第一预解码线。
10.根据权利要求9所述的半导体存储器器件，
其中所述第一预解码器响应于所述地址信号，将第三预解码信号输出至不同于所述第一预解码线和所述第二预解码线的第三预解码线，
其中所述半导体存储器器件进一步包括：
第二预解码器，被连接至所述第二预解码线和所述第三预解码线，并且响应于所述第二预解码信号和所述第三预解码信号，将第四预解码信号输出至所述第四预解码线和所述第一预解码线；以及
主解码器，被连接至所述第四预解码线和所述第一预解码线，并且响应于所述第四预解码信号和所述第一预解码信号，将第五预解码信号输出至所述第一字线驱动器。
11.根据权利要求10所述的半导体存储器器件，其中所述第一预解码线包括第一部分和第二部分，所述第一部分相比于所述中继器更靠近所述第一预解码器，所述第二部分相比于所述中继器更靠近所述第一字线驱动器，
其中所述第二部分包括第三部分和第四部分，所述第三部分在第二方向上延伸，所述第二方向在所述平面图中与所述第一方向相交，所述第四部分在所述第二方向上延伸、并且不同于所述第三部分，
其中所述第三部分被连接至所述主解码器，
其中所述第一部分未被连接至所述主解码器。
12.根据权利要求10所述的半导体存储器器件，其中所述中继器被设置在所述第二预解码器与所述主解码器之间。
13.一种半导体衬底，包括：
主表面；
第一存储器单元行，具有多个第一存储器单元，所述多个第一存储器单元与平面图中的第一方向平行地被布置在所述主表面上；
第一字线，被连接至所述多个第一存储器单元；
第一字线驱动器，在所述第一方向上沿着所述第一存储器单元行的延伸方向被布置，并且改变所述第一字线的电位；
存储器阱接头区域，在第二方向上沿着所述第一存储器单元行的延伸方向被布置，并且向所述第一存储器单元行供应阱功率，所述第二方向在与所述平面图中与所述第一方向相交；
外围阱接头区域，在所述第二方向上沿着所述第一字线驱动器的延伸方向被布置，并且向在所述第一方向上沿着所述第一字线驱动器的延伸方向被布置的所述存储器阱接头区域供应阱功率，并且向所述第一方向上的所述第一字线驱动器供应阱功率；
控制电路，具有第一预解码信号，响应于时钟信号和地址信号，所述第一预解码信号经由第一预解码线被输出至所述第一字线驱动器；
其中所述第一预解码线包括第一部分和第二部分，所述第一部分从所述控制电路到所述外围阱接头区域中设置的第一中继器，所述第二部分从所述第一中继器到所述第一字线驱动器。
14.根据权利要求13所述的半导体存储器器件，进一步包括：
第二存储器单元行，具有多个第二存储器单元，所述多个第二存储器单元在所述第二方向上沿着所述第一存储器单元行的所述延伸方向被布置，其中所述存储器阱接头区域被插入在所述多个第二存储器单元之间；
第二字线，被连接至所述多个第二存储器单元；以及
第二字线驱动器，在所述第一方向上沿着所述第二存储器单元行的所述延伸方向被布置，并且改变所述第二字线的所述电位；
其中所述控制电路响应于所述时钟信号和所述地址信号，将所述第一预解码信号经由所述第一预解码线输出至所述第一字线驱动器，
其中所述第一预解码线的所述第二部分包括：
从所述第一中继器到所述第一字线驱动器的所述第二部分，以及
从所述第一中继器到所述第二字线驱动器的所述第三部分。
15.根据权利要求13所述的半导体存储器器件，
其中所述第一中继器响应于所述第一预解码信号，向所述第二部分供应与所述第一预解码信号的高电平对应的第一电位、或者与所述第一预解码信号的低电平对应的第二电位。
16.根据权利要求13所述的半导体存储器器件，
其中所述控制电路响应于所述地址信号，将第二预解码信号输出至不同于所述第一预解码线的第二预解码线。
17.根据权利要求16所述的半导体存储器器件，
其中所述控制电路包括：
第一预解码器；
逻辑电路，被连接至所述第一预解码线；以及
时钟驱动器，用于响应于输入的所述时钟信号输出内部时钟信号，
其中所述第一预解码器响应于所述地址信号，将内部地址信号输出至所述逻辑电路，并且将所述第二预解码信号输出至所述第二预解码线，
其中所述逻辑电路响应于所述内部时钟信号和所述内部地址信号，将所述第一预解码信号输出至所述第一预解码线。
18.根据权利要求17所述的半导体存储器器件，
其中所述第一预解码器响应于所述地址信号，将第三预解码信号输出至不同于所述第一预解码线和所述第二预解码线的第三预解码线，
其中所述半导体存储器器件进一步包括：
第二预解码器，被连接至所述第二预解码线和所述第三预解码线，并且将第四预解码信号输出至所述第四预解码线；
所述第一预解码线响应于所述第二预解码信号和所述第三预解码信号；以及
主解码器，被连接至所述第四预解码线和所述第一预解码线，并且响应于所述第四预解码信号和所述第一预解码信号，将第五预解码信号输出至所述第一字线驱动器。
19.根据权利要求18所述的半导体存储器器件，其中第二中继器被设置在所述第二预解码器与所述主解码器之间。
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