JP2005116654A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 高集積化及び製造工程の簡略化を実現した半導体集積回路装置を提供する。
【解決手段】 ゲート絶縁膜が第１膜厚とされ、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第１ＮチャネルＭＯＳＦＥＴ及び第１ＰチャネルＭＯＳＦＥＴと、上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜を持ち、ゲート電極を構成するポリシリコン層にＮ型不純物がドーズされてなる第２ＮチャネルＭＯＳＦＥＴ及びゲート電極を構成するポリシリコン層にＰ型不純物がドーズされてなる第２ＰチャネルＭＯＳＦＥＴとを備え、上記第１ＮチャネルＭＯＳＦＥＴと第１ＰチャネルＭＯＳＦＥＴのゲート電極が一体的に形成されて相互に接続される回路を設ける。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、例えばダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）の階層ワード線方式のサブワードドライバの素子レイアウト技術に利用して有効な技術に関するものである。
リング型のＰチャネルＭＯＳＦＥＴを用いることにより、ワード線ドライバ回路の面積縮小化を図ったＤＲＡＭの例として、特開２０００−０７７６３０がある。また、高耐圧化を達成するためにリング形状のゲート電極を採用した例として、特開平１０−０５０９５７号公報がある。
特開２０００−０７７６３０公報 特開平１０−０５０９５７号公報
上記特許文献１及び２においては、いずれもリング状ゲートのＭＯＳＦＥＴをワードドライバ・サブワードドライバに適用したものであるが、いずれもリング状ゲートの大きさに関する指針や、寄生抵抗のばらつき低減の方法は示されておらず、なにもりもＣＭＯＳへの適用が明確でない。つまり、リング状ゲートは、ＮチャネルＭＯＳＦＥＴあるいはＰチャネルＭＯＳＦＥＴのみの適用例にとどまる。ＣＭＯＳにおいては、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを一対として回路を構成するものであり、両者の回路関係を維持しつつ、如何に合理的にレイアウトするかが重要となる。
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴをＣＭＯＳ構成とする場合、サイズが同じならＮチャネルＭＯＳＦＥＴのコンダクタンスはＰチャネルＭＯＳＦＥＴに比べて約２倍も大きくなる。したがって、同じサイズでＣＭＯＳ構成とすると、その論理しきい値がロウレベル側にシフトし、入力信号のロウレベル側レベルマージンが大幅に小さくなってしまう。したがって、上記リング状ゲートのＭＯＳＦＥＴを採用しつつ、ＣＭＯＳ構成にするには格別の工夫を行うことが必要となるが、前記特許文献１及び２にはかかる配慮を欠くものである。更に、ＭＯＳＦＥＴのゲートをリング状にした場合の回路レイアウト検討の過程で、ソース・ドレインのコンタクトやゲート引き出し部の配置によりソース・ドレイン抵抗（寄生抵抗）が異なり、ＭＯＳＦＥＴの動作特性がばらつくことに気が付いた。ここで、ゲート引き出し部とは、リング状ゲートからソース・ドレイン領域の外側へ伸びるゲート配線の事で、隣接リングゲートとの接続やゲートコンタクトを配置するために用いる部分をいう。
この発明の目的は、高集積化及び動作安定化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１導電型と第２導電型のＭＯＳＦＥＴのゲートを共通接続して第１入力端子とし、第１導電型ＭＯＳＦＥＴのソースを第２入力端子とし、上記第２導電型ＭＯＳＦＥＴのソースに回路の接地電位を与え、上記第１導電型と第２導電型のＭＯＳＦＥＴのドレインを接続して出力端子とする第１回路を複数個設け、上記第１導電型ＭＯＳＦＥＴについては１つ分のゲート電極をもって方形状とし、第２導電型ＭＯＳＦＥＴについては２つ分のゲート電極をもって方形状し、かつ、これらの方形状のゲート電極互いに等しくのピッチで配列し、上記複数個の第１回路の第１入力端子をゲート電極を構成する配線層により相互に接続する。
方形状ゲートを有するＣＭＯＳ回路の占有面積を小さくすることができる。複数のＣＭＯＳ回路の相対的な動作特性のばらつきが小さくできる。ＣＭＯＳ回路の安定動作が可能となる。
図１には、この発明に係るサブワードドライバの一実施例のレイアウト図が示されている。この実施例では、４本のサブワード線ＷＬに対応した４個のサブワードドライバを構成するＭＯＳＦＥＴがワード線方向（同図のＸ方向）に並べて形成される。サブワードドライバＳＷＤは、後述するように、それを挟むように形成された２つのメモリマット（サブアレイ）に設けられるサブワード線ＷＬをそれぞれ駆動する。同図では、２つのメモリマットのうち、上記Ｘ方向において一端側のメモリマットに設けられるサブワード線ＷＬが例示的に示されている。
上記４個のサブワードドライバＳＷＤ（×４）が形成される領域には、合計８本のサブワード線ＷＬが割り当てられる。上記のようにサブワードドライバは、それを挟む２つのメモリマットのサブワード線ＷＬを駆動するものであるので、メモリマット側からみるとそれを挟む２つのサブワードドライバによってサブワード線ＷＬの選択動作が行われる。つまり、８本のサブワード線ＷＬは、その半分の４本のサブワード線ＷＬがメモリマットの上記Ｘ方向の一端側に配置された４個のサブワードドライバＳＷＤにより駆動され、残り半分の４本のサブワード線ＷＬがメモリマット（ＭＡＴ）の他端側に配置された４個のサブワードドライバにより駆動される。
この実施例では、サブワードドライバを構成するＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）及びＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）のゲートＧが同図にハッチングを付したように方形状に形成される。同図において、中央部分に４個のＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成され、その両側（メモリマット側）に２個ずつのＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）が形成される。ここで、注目すべきは、ＮチャネルＭＯＳＦＥＴのゲートは、ＰチャネルＭＯＳＦＥＴとは異なり２個分のＭＯＳＦＥＴのゲートＧをもって方形状にされるという点である。つまり、２個分のＭＯＳＦＥＴのゲートを方形状に形成し、その中央部でソース，ドレイン（Ｓ，Ｄ）を形成するアクティブ領域が分離領域で分離される。これにより、１個分のＭＯＳＦＥＴを構成するゲートの形状は、方形を２分割して構成されるコの字状に形成される。
ＮチャネルＭＯＳＦＥＴは、ゲート長が同じならＰチャネルＭＯＳＦＥＴの約２倍のコンダクタンス特性を持つものであるので、上記のようにＰチャネルＭＯＳＦＥＴの半分のゲート長とすることにより、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを直列形態に接続してＣＭＯＳインバータ回路を構成した場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのコンダクタンスがほぼ等しくなり、論理しきい値電圧を動作電圧の約１／２に設定することができ、入力信号のレベルマージンをハイレベル／ロウレベルとでほぼ等しくできる。
この実施例では、上記４個のＰチャネルＭＯＳＦＥＴと、その両側に２個ずつのＮチャネルＭＯＳＦＥＴとを組み合わせて、４個のサブワードドライバとしての４個のＣＭＯＳインバータ回路を構成する。ＣＭＯＳインバータ回路は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートが共通に接続されるものであり、この実施例では、４個のＣＭＯＳインバータ回路の入力信号を第１入力端子としてメインワード線に接続する。このため、上記４個のＰチャネルＭＯＳＦＥＴと４個のＮチャネルＭＯＳＦＥＴのゲートは共通接続される。この接続配線は、ゲート電極と同じ配線層よりゲート電極と一体的に形成される。
上記メインワード線との接続点は、特に制限されないが、ＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域と、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域とを分離するウェル分離領域上に形成される。上記のように４のＰチャネルＭＯＳＦＥＴの両側に２個ずつのＮチャネルＭＯＳＦＥＴが形成されるから、上記ウェル分離領域は２箇所となる。それ故、上記メインワード線との接続点は２箇所設けられることになる。上記ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域は、メモリセルのアドレス選択用のＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域と共通にされる。これより、サブワードドライバのＮチャネルＭＯＳＦＥＴとメモリセルのＮチャネルＭＯＳＦＥＴとを同じＰ型ウェル領域に形成でき、高集積化に寄与するものとなる。
図１において、Ｘ方向に延長される太い４本の直線は、サブワード出力線を表している。つまり、１つのサブワード出力線は、サブワードドライバを構成する一対のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレインを相互に接続するとともに、対応するサブワード線ＷＬとの接続を行う配線としての役割を果たすものである。同図には、素子レイアウトを解り易くするために、中央部に設けられたサブワードドライバに対応した４本のサブワード出力線が代表として例示的に示されている。上記例示的に示された４本のサブワード出力線を挟むように同図のＹ方向の両側に配置され４回分の４個ずつのサブワードドライバについては、上記サブワード出力線が省略されている。
上記リング状（方形状）のＭＯＳＦＥＴは、リングの内側がドレイン領域とされ、リングの外側がソースとされる。Ｙ方向に並ぶ異なる組のＰチャネルＭＯＳＦＥＴは、隣接する組のソースＳと共通にコンタトが形成されて、Ｙ方向に並ぶＰチャネルＭＯＳＦＥＴのソースには、サブワード選択線（ＦＸ線）に接続される。このとき、１つのＰチャネルＭＯＳＦＥＴについてみれば、方形のゲート電極を挟むようにＹ方向の両側にＸ方向に並ぶ６個ずつのコンタクトが設けられる。逆に、上記Ｘ方向に並ぶ６個のコンタクトからみれば、それを挟む２個のＰチャネルＭＯＳＦＥＴのソースＳをサブワード選択線に接続する役割を果たすものとなる。ＮチャネルＭＯＳＦＥＴのソースＳは、回路の接地電位ＶＳＳが与えられるものである。したがって、ＮチャネルＭＯＳＦＥＴのソース用の３個のコンタクトは、Ｘ方向に並ぶ２個分が共通接続される。
図２には、この発明を説明するためのレイアウト図が示されている。同図においては、本願発明に先立って検討された直線ゲートを持つＭＯＳＦＥＴによりサブワードドライバを構成した例と、同じ寸法のもとで図１の実施例のサブワードドライバが比較対照のために示されている。直線ゲートのＭＯＳＦＥＴは、２つのゲートをＸ方向に平行に並べること、言い換えるならば、２つのＭＯＳＦＥＴを並列形態としてＸ方向に短い長さで大きなコンダクタンスを得るよう工夫されたものである。
図２のように直線状ゲートのＭＯＳＦＥＴを用いた場合、２つのＭＯＳＦＥＴを並列形態とするので、ＭＯＳＦＥＴのアクティブ領域のＸ方向の長さは必要なゲート幅Ｗg のサイズの１／２にできる。これに対して、図１の実施例のようなリング状ゲートの場合、リング内をドレイン、リング外をソースにするため、リングの周辺長がゲート幅Ｗg になり、リングＹ方向の長さもゲートとして機能するから、その分アクティブ領域のＸ方向の長さを更に短くすることができる。サブワードドライバのＹ方向の長さはＷＬ（ワード線）ピッチによって決まるため、本願のようにＸ方向の長さを短くできるリング状ゲートのＭＯＳＦＥＴを用いたサブワードドライバは、図２の直線状ゲートのサブワードドライバよりもレイアウト面積を小さくできる。ちなみに、同図の例では、約３０％もの面積縮小を実現することができるものである。
ゲート幅Ｗg の大きいＭＯＳＦＥＴでは１つのＭＯＳＦＥＴのゲートでリングを形成できるが、ゲート幅Ｗg の小さいＭＯＳＦＥＴはレイアウトルールの制約によりリング状にできない場合がある。そこでゲート幅Ｗg の小さいＮチャネルＭＯＳＦＥＴは２素子のゲートで１つのリングを形成する。この場合、ＭＯＳＦＥＴ単体としてはコの字型ゲートになる。図１の実施例では、ゲート幅Ｗg の大きなＰチャネルＭＯＳＦＥＴをリング状ゲートとし、ゲート幅Ｗg の小さいＮチャネルＭＯＳＦＥＴをコの字ゲートにしている。
図３には、この発明に係るサブワードドライバ部の一実施例の素子断面図が示されている。同図は、図１に示した４本のサブワード出力配線のうち下から第２番目の出力配線に着目した素子構造断面が示されている。ＳＷＤ出力配線は、特に制限されないが、第１層目のメタル配線により構成され、左端に設けられたＮチャネルＭＯＳＦＥＴのドレインとコンタクトにより接続される。また、４個のＰチャネルＭＯＳＦＥＴのうち左端に設けられたＰチャネルＭＯＳＦＥＴのドレインとコンタクトにより接続される。
図１のＸ方向におけるサブワードドライバ部の中央部に、ＮウェルＮＷＥＬＬが設けられており、そこに４個のＰチャネルＭＯＳＦＥＴが設けられる。これらのＰチャネルＭＯＳＦＥＴは、Ｘ方向に大きなサイズにされたｐ＋拡散層をドレインとして、その両側にゲート電極を挟んでｐ＋拡散層からなるソースが設けられる。ゲートとソースは、リング状（方形状）とされており、図のソース及びドレインは２つが一体的に構成される。同図において、右側２個のＭＯＳＦＥＴのゲートのゲート引き出し部がそのまま延びて相互に接続される。このゲート引き出し部は、ＰチャネルＭＯＳＦＥＴを相互に分離する分離領域ＩＳＯ上に形成される。
ＰチャネルＭＯＳＦＥＴが形成される上記Ｎウェル領域ＮＷＬＬの両側に２個ずつのＮチャネルＭＯＳＦＥＴが形成されるＰウェル領域ＰＷＬＬとを分離するウェル分離領域ＩＳＯ上に、上記４つのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートと、図示しないメインワード線とを接続するゲートコンタクトが設けられる。上記のようにＮウェル領域ＮＷＬＬとＰウェル領域ＰＷＬＬとを分離する分離領域ＩＳＯは、Ｎウェル領域ＮＷＬＬの両側にそれぞれ設けられるので、上記メインワード線との接続を行うゲートコンタクトは、２箇所設けられるものであるが、同図にはそのうちの１つが示されている。この実施例においては、サブワードドライバのゲートコンタクトを素子を形成できないウェル分離領域ＩＳＯ上に配置する事で面積効率を上げている。
なお、上記ＰウェルＰＷＥＬＬとＮウェルＮＷＥＬＬは、深い深さのＮウェル領域ＮＤＷＥＬＬ内に形成される。このＮＤＷＥＬＬは、Ｐ型の半導体基板ＰＳＵＢに形成される。このようなトリプルウェル構造により、素子の分離が行われる。また、Ｎチャネルのアクティブ領域を分離する分離領域ＩＳＯ及びウェル分離領域ＩＳＯは、酸化シリコン層により構成される。
図４には、この発明に係るリング状態ゲートを持つＭＯＳＦＥＴの相互接続関係を説明するためのレイアウト図が示されている。本願発明者においては、リング状ゲートの引き出し部やソース・ドレインコンタクトの配置、形状によってソース・ドレインの抵抗が大きく変わることを見出した。例えば、図４（Ａ）のように、２つのＭＯＳＦＥＴのゲートを相互するときのゲート引き出し位置が非対称となるものでは、図５（Ａ）に示した寄生抵抗が異なるものとなってしまう。例えば、ドレインコンタクトとソースコンタクト間のチャネル抵抗は、コンタクトの関係を対称的にすることにより等価にすることができるが、ソース・ドレインの抵抗が２つのＭＯＳＦＥＴにおいて大きくことなるものとなってしまう。
そこで、図４（Ｂ）に示したように、リング状ゲートを相互に接続するゲート引き出し部を、ソース・ドレインのコンタクトの位置との関係で対称的に配置することにより、図５（Ｂ）に示したソース・ドレインの寄生抵抗も相互に等しくすることができる。つまり、図４（Ｂ）のレイアウトでは、２つのＭＯＳＦＥＴにおけるソース・ドレインのコンタクトを対称的にするとともに、かかるコンタクトの位置を配慮して、図の左側に設けられるＭＯＳＦＥＴにおいては、その左側に配置されるＭＯＳＦＥＴのゲートと接続するゲート引き出し部を、上下の２等分する中心線から上方向にずらし、図の右側に配置されるＭＯＳＦＥＴのゲートと接続するゲート引き出し部を上記中心線から下方向にずらすようにする。このパターンを基本として、図の右側に配置されるＭＯＳＦＥＴは、上記左側に配置されたＭＯＳＦＥＴを１８０°回転させたパターンとする。
つまり、左側ＭＯＳＦＥＴの上下反転させた上で、左右反転させることにより右側ＭＯＳＦＥＴを構成し、ゲート引き出し部がＸ方向に一致するようにして相互に接続するものである。この２つのＭＯＳＦＥＴは、図１の実施例においては、４個のＰチャネルＭＯＳＦＥＴのうちの中央部に配置される２個のＭＯＳＦＥＴに対応している。図４において、更に左側に配置されるＭＯＳＦＥＴは、かかるＭＯＳＦＥＴに対して図１の実施例から理解されるように上下及び左右が反転させたパターンとされる。同様に、図４において、更に右側に配置されるＭＯＳＦＥＴは、かかるＭＯＳＦＥＴに対して図１の実施例から理解されるように上下及び左右が反転させたパターンとされる。
この構成は、左側２つのＭＯＳＦＥＴと右側２つのＭＯＳＦＥＴとのＹ方向の位置がずれており、このずれを利用して一対のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとのドレインに設けられるコンタクトと、それらを相互に接続するサブワード出力配線を構成する上層の第１配線層ピッチに合わせることができる。
図６には、この発明が適用される階層ワード構造を説明するための回路図が示されている。メモリマットの両側に４個ずつのサブワードドライバＳＷＤが設けられる。これら８個のサブワードドライバＳＷＤに対して１本のメインワード線ＭＷＬが割り当てられる。メインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。メインワード線ＭＷＬは、上記４個ずつのサブワードドライバＳＷＤを構成するＰチャネルＭＯＳＦＥＴＱ３１とＮチャネルＭＯＳＦＥＴＱ３２のゲートに共通に接続される。サブワードドライバＳＷＤは、上記ＰチャネルＭＯＳＦＥＴＱ３１とＮチャネルＭＯＳＦＥＴＱ３２の他に、非選択サブワード線ＷＬがフローティングになるのを防止するＮチャネルＭＯＳＦＥＴＱ３３が設けられる。
上記ＰチャネルＭＯＳＦＥＴＱ３１のソースは、第２入力端子とされてサブワード選択線ＦＸからの選択信号が伝えられる。サブワード選択線は、上記１つのメインワード線ＭＷＬに割り当てられた８本のサブワード線ＷＬのうちの１本を選択するものであり、ＦＸＢ０〜ＦＸＢ７から構成される。このサブワード選択線ＦＸＢ０〜ＦＸＢ７に対応してインバータ回路からなるドライバが設けられて、その出力線が上記サブワードドライバのＰチャネルＭＯＳＦＥＴＱ３１のソースに接続される。
ブラックボックスで示した残り７個のサブワードドライバも、同様な構成であり接続されるサブワード選択線がＦＸＢ１〜ＦＸＢ７のように異なるものである。同図に示したメインワード線ＭＷＬがロウレベルの選択レベルにされると、８個のサブワードドライバのＰチャネルＭＯＳＦＥＴがオン状態にされる。上記８本のサブワード選択線ＦＸＢ０〜ＦＸＢ７のうち、例えばＦＸＢ０ロウレベルの選択状態になると、８個のサブワードドライバのうちの１つのＰチャネルＭＯＳＦＥＴＱ３１のソースがハイレベルにされて、それに対応したサブワード線ＷＬをハイレベルの選択レベルにされる。
このとき、残り７本のサブワード選択線ＦＸＢ１〜ＦＸＢ７はハイレベルの非選択レベルにされ、上記ＰチャネルＭＯＳＦＥＴのソースに回路の接地電位を与える。これにより、サブワード線ＷＬは回路の接地電位のようなロウレベルになるが、サブワード線ＷＬの電位がＰチャネルＭＯＳＦＥＴのしきい値電圧に到達するとＰチャネルＭＯＳＦＥＴがオフ状態となりサブワード線ＷＬがフローティング状態になってしまう。このとき、上記サブワード選択線ＦＸＢ１〜ＦＸＢ７はハイレベルにより、ＮチャネルＭＯＳＦＥＴＱ３３に相当したＭＯＳＦＥＴがオン状態となり、非選択サブワード線ＷＬを回路の接地電位のようなロウレベルにする。メインワード線ＭＷＬがハイレベルの非選択レベルにされたサブワードドライバにおいては、ＮチャネルＭＯＳＦＥＴＱ３２に対応したＭＯＳＦＥＴがオン状態となっており、サブワード線ＷＬを回路の接地電位のようなロウレベルの非選択状態にするものである。
図７には、この発明が適用されるワードドライバとメモリマットの一実施例の構成図が示されている。同図においては、ワード線の寄生抵抗を低減するため、メモリマットを細分化し、サブワードドライバＳＷＤとメインワードドライバ（Main Word Driver）ＭＷＤの二種類のドライバを用いてワード線ＷＬを立ち上げている。これは階層化ワード線構造と呼ばれるワード線構造であり、回路の大まかな構成は同図のようになる。同図において、ＳＡはセンスアンプである。
図８には、この発明が適用されるワードドライバとメモリマットの他の一実施例の構成図が示されている。この実施例は、ワードドライバＷＤによりワード線ＷＬが直接に駆動させるものである。この場合において、ワード線の選択アドレスを例えば上位ビットと下位ビットの２組に分割し、それぞれをプリデコードし、前記同様に複数のワードドライバを構成するＭＯＳＦＥＴの第１入力端子であるゲートに一方のプリデコード信号を供給し、第２入力端子であるＰチャネルＭＯＳＦＥＴのソースに他方のプリデコード信号を供給して、１つのワード線を選択するように用いることができる。
図９には、この発明が適用された論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
図９において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。
上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。
外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一時キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が３次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路ＬＣにより行われる。
図１０には、上記ＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイ（メモリマット）は、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右（ワード線延長方向）に設けられた１２８個ずつのサブワードドライバ（ＳＷＤ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下（ビット線延長方向）に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードドライバＳＷＤも隣接するメモリアレイのサブワード線の選択に共用される。
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶された不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダと冗長マット用のＸデコーダに供給される。Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したＸデコーダ回路及びＹデコーダ回路の動作が行われる。
図１１には、図１０のセルアレイ（メモリマット）の一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバＭＷＤは、それに対応した１つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプＳＡ、サブワードドライバＳＷＤに囲まれて形成される。１つのセルアレイ（サブアレイ又はメモリマット）は、特に制限されないが、サブワード線が２５６本とされ、それと直交する相補ビット線対は、２５６本対とされる。
１つのメインワード線に対して８本のワード線（サブワード線）が８本割り当てられる。上記のようにセルアレイには、２５６本のワード線が設けられるから、２５６÷８＝３２本のようになメインワード線ＭＷＬが設けられる。メインワードドライバには、ＡＸ３０〜ＡＸ３７からなる８ビットのプリデコード信号と、ＡＸ６０〜ＡＸ６４からなる４ビットのプリデコード信号が供給され、その組み合わせにより上記３２本のメインワード線の中の１本がメインワードドライバＭＷＤによって選択される。上記１つのメインワード線に対して８本ずつ割り当てられたワード線の中の１本を選択するワード線選択信号（サブワード選択線）ＦＸ０〜ＦＸ７が設けられる。上記ワード線選択信号ＦＸ０〜ＦＸ７を形成するために３ビットのＸアドレス信号又はそのデコード信号が用いられる。
サブワードドライバＳＷＤは、上記メインワード線の選択信号と、上記ワード線選択信号とを受けて１本のワード線（サブワード線）を選択する。上記のようにセルアレイには２５６本のワード線が設けられ、それに対応した２５６個のサブワードドライバは、１２８個ずつ両側に分散して配置される。上記ワード線選択信号もＦＸ０〜３と、ＦＸ４〜７のように２つに分けられて入力される。１つのメインワード線に対応して設けられる８個のサブワードドライバは、０〜３の４個が一方に配置されて、上記選択信号ＦＸ０〜３が供給され、残りの４〜７の４個は他方に配置されて、上記選択信号ＦＸ４〜７が供給される。
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線（ＦＧ層）が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
図１２には、図１０のセルアレイ（メモリマット）の一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、２４６対からなるが、その半分の１２８対に対応してセンスアンプＳＡがセルアレイの両側に分散して配置される。また、６４Ｉ／Ｏがビット線方向に延長される。太い線で示された１つのＩ／Ｏは、４対の信号線からなり、４対のビット線の信号を伝達する。カラム選択信号ＹＳ０〜１５は、４つのＩ／Ｏ線を選択する。つまり、一方のセンスアンプＳＡから２つのＩ／Ｏ線を選択し、他方のセンスアンプＳＡから２つのＩ／Ｏ線を選択する。１つのＩ／Ｏ線が４対の信号線からなるので、全体で１６ビットの信号の入出力が可能となる。信号ＣＡＹ（０）〜（１５）は、上記カラム選択信号ＹＳ０〜１５を形成するデコード信号である。
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線ＢＬもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ（又はＢＬスイッチ）を設けることにより、電気的にも分断できるようにされている。
図１３には、図１１のセルアレイ（メモリマット）の一実施例の回路図が示されている。メインワード線ＭＷＬ０と１には、前記のように８個ずつの合計１６個のサブワードドライバが設けられるが、同図にはＦＸ０，１及びＦＸ４，５にそれぞれ対応した４個ずつ合計８個のサブワードドライバが例示的に示されている。このうち、メインワード線ＭＷＬ０と１及びＦＸ０に対応した２つのサブワードドライバを例にして説明すると、ＭＯＳＦＥＴＱ３０〜Ｑ３４から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３０とＱ３１のゲートは、メインワード線ＭＷＬ０に接続される。同様に、ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３２とＱ３３のゲートには、メインワード線ＭＷＬ１に接続される。上記２つのサブワードドライバのＰチャネルＭＯＳＦＥＴＱ３０とＱ３２のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴ０が共通に供給される。
上記２つのサブワードドライバの出力端子の間には、ＮチャネルＭＯＳＦＥＴＱ３４が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。以下、同様にメインワード線ＭＷＬ０と１を共通にして、ワード線選択信号ＦＸＴ１、ＦＸ４，ＦＸ５のそれぞれに対して、上記同様なサブワードドライバが３組（合計６個）設けられる。ワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り８個のサブワードドライバは省略されている。
ＭＯＳＦＥＴＱ３０とＱ３１で構成されたサブワードドライバの出力端子は、ＦＧ層からなる第１サブワード線ＳＷＬ１の一端に接続される。この上記第１サブワード線ＳＷＬ１の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには２５６対のビット線ＢＬが設けられるものであるが、上記第１サブワード線ＳＷＬ１は、そのうちの半分の１２８対のビット線と交差するように配置される。したがって、上記第１サブワード線ＳＷＬ１には１２８個のメモリセルが接続されることになる。
上記サブワードドライバの出力端子は、上記第１サブワード線ＳＷＬ１に並行に延長されＭ１配線の一端に接続される。このＭ１配線の他端は、上記第１サブワード線ＳＷＬ１の延長方向に延長される第２サブワード線ＳＷＬ２の一端に接続される。この第２サブワード線ＳＷＬ２は、前記第１サブワード線ＳＷＬ１と同様にＦＧ層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の１２８対のビット線と交差するように配置される。したがって、上記第２サブワード線ＳＷＬ２にも１２８個のメモリセルが接続されることになる。
上記第１サブワード線ＳＷＬ１と第２サブワード線ＳＷＬ２とは、Ｍ１配線を介して相互に接続されているので、１つのサブワードドライバにより、２５６個のメモリセルを選択状態にすることができる。しかしながら、Ｍ１配線はＦＧ層からなるサブワード線ＳＷＬ１に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線ＳＷＬ１の遠端部のメモリセルと、サブワード線ＳＷＬ２の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
言い換えるならばＦＧ層からなるサブワード線に２５６個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように１２８個のメモリセルが接続された２つのサブワード線ＳＷＬ１とＳＷＬ２に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
サブワード線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＦＧ層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線ＳＷＬ２に対しては、サブワードドライバに近く配置されるサブワード線ＳＷＬ１と並行に配置される低抵抗のＭ１配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
サブワード線ＳＷＬ１とＳＷＬ２の選択動作は、次の通りである。メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となり、上記ワード線選択信号ＦＸＴ０のハイレベルをサブワード線ＳＷＬ１、ＳＷＬ２に伝える。非選択のメインワード線ＭＷＬ１に対応したサブワードドライバでは、ＮチャネルＭＯＳＦＥＴＱ３３がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、ＦＸＢ０のロウレベルによりＭＯＳＦＥＴＱ３４はオフ状態になっている。上記ワード線選択信号ＦＸＴ０がハイレベルの選択状態であり、メインワード線ＭＷＬ０が非選択のハイレベルで、メインワード線ＭＷＬ１が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となるが、上記ワード線選択信号ＦＸＴ０にはＰチャネルＭＯＳＦＥＴＱ３０のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢ０のハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となっており、上記非選択のメインワード線ＭＷＬ１に対応したサブワードドライバのＮチャネルＭＯＳＦＥＴＱ３３のオン状態で形成されたロウレベルが、上記サブワード線ＳＷＬ１とＳＷＬ２に伝えられる。このときには、ワード線選択信号ＦＸ１（ＦＸＴ１，ＦＸＢ１）ないしＦＸ７（ＦＸＴ７，ＦＸＢ７）のいずれかで他のサブワード線が選択状態にされる。
図１４には、図１２のセルアレイ（メモリマット）の一実施例の回路図が示されている。同図においては、代表として２つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが２つのメモリマットＭＡＴ０，ＭＡＴ１に分割される。メモリマットＭＡＴ０に例示的に示されているように、ダイナミック型メモリセル（Memory Cell) は、アドレス選択用ＭＯＳＦＥＴＱｍと記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、前記のようなサブワード線ＳＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線対のうちのビット線ＢＬＢ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
上記のようにメモリセルアレイが２つのメモリマットＭＡＴ０とＭＡＴ１に分割され、それぞれにビット線ＢＬＢ０とＢＬＴ０とＢＬＢ１，ＢＬＴ１が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットＭＡＴ０の相補ビット線ＢＬＢ０とＢＬＴ０は、シェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。センスアンプに遠く配置されたメモリマットＭＡＴ１の相補ビット線ＢＬＢ１とＢＬＴ１に設けられたシェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ３とＱ４は、上記相補ビット線ＢＬＢ０とＢＬＴ０と並行に延長されるＭ２配線を介してセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記ＢＬスイッチ部により２つのメモリマットＭＡＴ０とＭＡＴ１に分割される。
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ１が設けられて接地電位が与えられる。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ２が設けられて動作電圧が与えられる。
上記センスアンプ活性化ＭＯＳＦＥＴＱ２のゲートにはセンスアンプ活性化信号ＳＡＥＢが供給されて、上記信号ＳＡＥＰのロウレベルに同期してオン状態にされ、動作電圧を上記ＰチャネルＭＯＳＦＥＴＱ７，Ｑ８のソースに与える。上記センスアンプ活性化ＭＯＳＦＥＴＱ１のゲートにはセンスアンプ活性化信号ＳＡＥＴが供給され、上記信号ＳＡＥＴのハイレベルに同期してオン状態にされ、回路の接地電位をＮチャネルＭＯＳＦＥＴＱ５，Ｑ６のソースに与える。
上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ１を設けて接地電位を供給し、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ２を設けられて動作電圧が与えるようにしてもよい。
上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプ回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１４、Ｑ１６と、ゲートにカラム選択線ＹＳＴ０＜０＞に接続されたＭＯＳＦＥＴＱ１３とＱ１４がそれぞれ直列に接続される。増幅ＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩＯＢ１に接続され、増幅ＭＯＳＦＥＴＱ１６のドレインは、読み出し用信号線ＲＩＯＴ１に接続される。ＭＯＳＦＥＴＱ１３とＱ１５のソースには回路の接地電位が供給される。
上記ライトアンプ回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡと相補の書き込み用信号線ＷＩＯＢ１とＷＩＯＴ１との間に設けられた、ＭＯＳＦＥＴＱ１７、Ｑ１８及びＭＯＳＦＥＴＱ１９とＱ２０の直列回路により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ１８とＱ２０のゲートは、上記カラム選択線ＹＳＴ０に接続される。ＭＯＳＦＥＴＱ１７とＱ１９のゲートには、動作タイミング信号線ＷＳＴ０＜０＞に接続される。
この実施例のセンスアンプは、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対して、左右メモリセルアレイのそれぞれ二対ずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して近い方のビット線ＢＬＢ０とＢＬＴ０に接続され、上記Ｍ２配線及びシェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して遠い方のビット線ＢＬＢ１，ＢＬＴ１に接続される。
この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１が印加され、かかる選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１の選択レベルをサブワード線ＳＷＬ等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線ＢＬＢ０，ＢＬＴ０及びＢＬＢ１，ＢＬＴ１に隣接するビット線は、メモリマットＭＡＴ１に隣接する図示しないセンスアンプと接続される。
上記一方の相補ビット線ＢＬＢ０，ＢＬＴ０には、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ１２とＱ１３と、ＢＬＢ０，ＢＬＴ０を短絡するＭＯＳＦＥＴＱ１１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。上記他方の相補ビット線ＢＬＢ１，ＢＬＴ１にも、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ２２とＱ２３と、ＢＬＢ１，ＢＬＴ１を短絡するＭＯＳＦＥＴＱ２１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。
メモリセルアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲＬＢ１がロウレベルにされてメモリマットＭＡＴ１のビット線ＢＬＢ１，ＢＬＴ１の切り離しが行われる。他方のメモリセルアレイのビット線も同様に切り離される。上記メモリマットＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲＬＢ０がロウレベルにされてメモリマットＭＡＴ０のビット線ＢＬＢ０，ＢＬＴ１の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号ＢＬＥＱＬＴによりビット線のプリチャージが行われる。
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線ＢＬＢ０，ＢＬＴ０又はＢＬＢ１，ＢＬＴ１のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を１２８個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタＣｓとの容量比を小さくできる。言い換えるならば、記憶キャパシタＣｓの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
ビット線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＢＬ層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のＭ２配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
上記のようなＤＲＡＭ部に本願発明に係るサブワードドライバを適用することにより、ＤＲＡＭ部の面積の低減を図ることができる。そして、サブワードドライバを構成するＭＯＳＦＥＴの対称配置により、ＭＯＳＦＥＴ動作特性のばらつきが小さくなり、ワード線の選択タイミングのばらつきが縮小されて高速化が可能となる。上記ＭＯＳＦＥＴ面積の低減は、チップ面積削減による低コスト化に寄与する。そして、回路の動作特性が安定するため、動作マージンを最適化しやすくなるという効果も得られる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図１の回路は、上記サブワードドライバのようなワード線の選択回路の他に、論理ゲート回路として用いることができる。つまり、ＣＭＯＳインバータ回路の入力を第１入力端子とし、動作電圧端子を第２入力端子とするような論理ゲートとして動作させることができる。ＣＭＯＳ回路は、ＮチャネルＭＯＳＦＥＴのゲートをリング状にし、ＰチャネルＭＯＳＦＥＴのゲートをコの字状にして回路を構成するものであってもよい。この発明は、前記ＤＲＡＭのようなメモリ回路を備えたもの他、入力端子の１つを共通とするような論理ゲート回路を備えた各種半導体集積回路装置に広く利用することができる。
この発明に係るサブワードドライバの一実施例を示すレイアウト図である。 この発明を説明するためのレイアウト図である。 この発明に係るサブワードドライバ部の一実施例を示す素子断面図である。 この発明に係るリング状態ゲートを持つＭＯＳＦＥＴの相互接続関係を説明するためのレイアウト図である。 図４のレイアウト構成の寄生抵抗の説明図である。 この発明が適用される階層ワード構造を説明するための回路図である。 この発明が適用されるワードドライバとメモリマットの一実施例を示す構成図である。 この発明が適用されるワードドライバとメモリマットの他の一実施例を示す構成図である。 この発明が適用された論理混載メモリ集積回路の一実施例の基板配置図である。 図９のＤＲＡＭマクロセルの一実施例を示すブロック図である。 図１０のセルアレイ（メモリマット）の一実施例を示すブロック図である。 図１０のセルアレイ（メモリマット）の一実施例を示すブロック図である。 図１１のセルアレイ（メモリマット）の一実施例を示す回路図である。 図１２のセルアレイ（メモリマット）の一実施例を示す回路図である。
符号の説明
ＰＭＯＳ…ＰチャネルＭＯＳＦＥＴ、ＮＭＯＳ…ＮチャネルＭＯＳＦＥＴ、Ｑ１〜Ｑ３３…ＭＯＳＦＥＴ、
ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理部、ＰＡＤ…パッド、ＩＯＣ…入出力セル、
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｑ１〜Ｑ３３…ＭＯＳＦＥＴ。

Claims (10)

  1. 第１導電型ＭＯＳＦＥＴのゲートと第２導電型ＭＯＳＦＥＴのゲートとが共通接続されて第１入力端子とされ、第１導電型ＭＯＳＦＥＴのソースが第２入力端子とされ、上記第２導電型ＭＯＳＦＥＴのソースに回路の接地電位が与えられ、上記第１導電型ＭＯＳＦＥＴのドレインと第２導電型ＭＯＳＦＥＴのドレインとが共通接続されて出力端子とされてなる第１回路を複数個備え、
    上記第１導電型ＭＯＳＦＥＴは、１つ分のゲート電極をもって方形状にされ、第２導電型ＭＯＳＦＥＴは、２つ分のゲート電極をもって方形状にされ、かつ、これらの方形状のゲート電極のピッチは互いに等しく配列され、
    上記複数個の第１回路の第１入力端子は、上記ゲート電極を構成する配線層により相互に接続されてなることを特徴とする半導体集積回路装置。
  2. 請求項１において、
    上記第１導電型はＰチャネル型であり、上記第２導電型はＮチャネル型であることを特徴とする半導体集積回路装置。
  3. 請求項３において、
    ２つ分のゲート電極をもって方形状にされた２つのＭＯＳＦＥＴは、それぞれのアクティブ領域が中間部に設けられた分離領域で分離され、それぞれのゲート電極がコの字状にされてなることを特徴とする半導体集積回路装置。
  4. 請求項３において、
    上記第１回路は、その出力端子がサブワード線に接続され、第１入力端子がメインワード線に接続され、第２入力端子がサブワード選択線に接続されてサブワードドライバを構成するものであり、
    上記サブワード線にはそれと交差するビット線が設けられており、
    上記サブワード線と上記ビット線の交点にはメモリセルが配置されてなることを特徴とする半導体集積回路装置。
  5. 請求項４において、
    上記メインワード線には、その延長方向に複数のサブアレイが配置され、
    上記サブアレイの両側には上記サブワードドライバが設けられ、
    上記サブワードドライバは、それを中心にして両側に設けられるサブアレイのサブワード線の選択動作を行うものであることを特徴とする半導体集積回路装置。
  6. 請求項４において、
    上記サブワードドライバは、４本のサブワード線に対応したものが１組とされ、
    上記１組のサブワードドライバの共通化された第１入力端子はメインワード線に接続され、
    上記１組のサブワードドライバの第２入力端子は、それぞれのサブワード線に対応したサブワード選択線に接続されるものであることを特徴とする半導体集積回路装置。
  7. 請求項６において、
    サブワードドライバ領域の中央部にワード線延長方向に４個のＰチャネルＭＯＳＦＥＴが直列に配置され、
    上記直列に配置された４個のＰチャネルＭＯＳＦＥＴの両側にそれぞれ２個のＮチャネルＭＯＳＦＥＴが配置され、
    上記ＮチャネルＭＯＳＦＥＴは、上記サブアレイのメモリセルと同じウェル領域に形成されるものであることを特徴とする半導体集積回路装置。
  8. 請求項７において、
    上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの共通化されたゲートとメインワード線とを接続するコンタクト部は、上記ＰチャネルＭＯＳＦＥＴが形成されるウェル領域とＮチャネルＭＯＳＦＥＴが形成されるウェル領域とを分離するためのウェル分離領域上に配置されてなることを特徴とする半導体集積回路装置。
  9. 請求項６において、
    上記ＭＯＳＦＥＴのゲート電極を相互に接続するゲート引き出し部は、ドレインと接続されるコンタクトとの関係で互いに対称的になるように配置されてなることを特徴とする半導体集積回路装置。
  10. 請求項９において、
    上記直列に配置される４個のＰチャネルＭＯＳＦＥＴ及び４個のＮチャネルＭＯＳＦＥＴのドレインのコンタクトがそれぞれ４本の直線上に並ぶように配置されてなりおり、
    上記４本の直線上に上記サブワードドライバとそれに対応したサブワード線とを接続する出力配線が形成されるものであることを特徴とする半導体集積回路装置。
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