JP6687719B2 - 半導体記憶装置 - Google Patents

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Description

本開示は、半導体記憶装置に関し、特に、昇圧回路に関する。
一般的に、昇圧回路は、与えられた電源電圧レベルを越える昇圧電圧を発生するため、半導体集積回路装置における様々な回路において用いられる。
特許文献１には、ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という）、スタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という）などの半導体メモリに適用可能な昇圧回路が提案されている。
特開平６−１８７７８８号公報
一方で、特許文献１に従う方式では、ワード線を昇圧するために別途昇圧用の容量の大きい容量素子を設ける必要があり、そのレイアウトを工夫する必要があるという課題がある。
この発明は、上記のような課題を解決するためになされたもので、簡易な方式でワード線を効率的に昇圧することが可能な半導体記憶装置を提供することを目的とする。
一実施例によれば、半導体記憶装置は、行列状に配置された複数のメモリセルと、メモリセル行に対応して設けられたワード線と、ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、ワード線を駆動するワードドライバ回路と、ワード線とダミーワード線との間の線間容量に基づいてワード線を昇圧するダミーワードドライバ回路とを備える。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、ワード線と、ダミーワード線との間の線間容量に基づいて簡易な方式でワード線を昇圧することが可能である。
実施形態１に基づく半導体記憶装置の外観構成図である。 実施形態１に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。 実施形態１に基づくメモリアレイＭＡの構成を説明する図である。 実施形態１に基づく周辺回路の回路構成を説明する図である。 実施形態１に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。 実施形態１に基づきプレーナトランジスタを用いた場合のメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その１）を説明する図である。 実施形態１に基づくメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その２）を説明する図である。 実施形態１に基づくフィンＦＥＴの３次元構造を説明する図である。 実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その１）を説明する図である。 実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その２）を説明する図である。 実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｘ方向）を説明する図である。 実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｙ方向）を説明する図である。 実施形態１に基づく金属配線層の関係を説明する概略図である。 実施形態１の変形例に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例２に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例３に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例４に基づく周辺回路の回路構成を説明する図である。 実施形態２に基づく周辺回路の回路構成を説明する図である。 実施形態２に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。 実施形態３に基づく周辺回路の回路構成を説明する図である。 実施形態４に基づく半導体装置ＣＨＩＰの外観構成図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に基づく半導体記憶装置の外観構成図である。
図１に示されるように、半導体記憶装置は、ドライバ＆デコーダ１７と、メモリアレイＭＡと、制御部１９と、Ｉ／Ｏ回路群２とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
制御部１９は、半導体記憶装置の各機能ブロックを制御する。具体的には、制御部１９は、アドレス信号の入力に基づいてロウアドレス信号をドライバ＆デコーダ１７に出力する。また、制御部１９は、Ｉ／Ｏ回路群２を駆動するための各種の信号を出力する。
メモリアレイＭＡは、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡのメモリセルは、書き換え可能に設けられる。
本例においては、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のワード線ＷＬと並行に設けられる複数のダミーワード線ＤＷＬとが設けられる。
ドライバ＆デコーダ１７は、メモリアレイＭＡの行列状に配置されたメモリセルのメモリセル行にそれそれ対応して設けられたワード線ＷＬおよびダミーワード線ＤＷＬを駆動する。
Ｉ／Ｏ回路群２は、複数のＩ／Ｏ回路で構成され、メモリアレイＭＡへのデータ読出あるいはデータ書込を行う入出力回路として設けられる。
図２は、実施形態１に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。
図２に示されるように、本例においては、メモリアレイＭＡと、メモリアレイＭＡに設けられたワード線ＷＬおよびダミーワード線ＤＷＬを駆動するドライバの構成について説明する。
メモリアレイＭＡは、行列状に配置された複数のメモリセルＭＣを有する。各メモリセルＭＣは、後述するが駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルである。
本例においては、一例として２行４列のメモリセルＭＣが示されている。
メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。
また、メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のダミーワード線ＤＷＬが設けられる。
ドライバ＆デコーダ１７の構成として、ワード線ＷＬに対応して設けられるワード線ドライバＷＤと、ダミーワード線ＤＷＬに対応して設けられるダミーワード線ドライバＤＷＤと、アドレスデコーダ２０とが設けられる。
アドレスデコーダ２０は、ロウアドレス信号をデコードしたデコード信号をワード線ドライバＷＤに出力する。ワード線ドライバＷＤは、ロウアドレス信号に基づくデコード信号に従って選択されたワード線ＷＬを活性化させる。
制御部１９は、ワード線ＷＬを昇圧するための制御信号ＢＳＴをダミーワード線ドライバＤＷＤに出力する。
アドレスデコーダ２０は、ロウアドレス信号をデコードしたデコード信号をダミーワード線ドライバＤＷＤに出力する。ダミーワード線ドライバＤＷＤは、ロウアドレス信号に基づくデコード信号と制御信号ＢＳＴに従ってダミーワード線ＤＷＬを駆動する。
メモリアレイＭＡのメモリセル列にそれぞれ対応して複数のビット線対ＢＬ，／ＢＬが設けられる。本例においては、４列のメモリセル列が示されている。４列のメモリセル列に対応して設けられた４個のビット線対が設けられる。
Ｉ／Ｏ回路群２は、４列のうちの１つの列を選択する選択回路や、センスアンプ、ライトドライバ、ビット線プリチャージ回路等を含む。
図３は、実施形態１に基づくメモリアレイＭＡの構成を説明する図である。
図３には、メモリセルＭＣの構成が示されている。メモリセルＭＣは、２つの転送トランジスタＡＴ０，ＡＴ１と、駆動トランジスタＮＴ０，ＮＴ１と、負荷トランジスタＰＴ０，ＰＴ１（負荷素子）とから構成される。
転送トランジスタＡＴ０，ＡＴ１は、対応するワード線ＷＬと電気的に接続されている。転送トランジスタＡＴ０，ＡＴ１は、メモリセルＭＣのデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。
また、ダミーワード線ＤＷＬがワード線ＷＬに並行に配置される。
図４は、実施形態１に基づく周辺回路の回路構成を説明する図である。
図４に示されるように、ここでは、ワード線ドライバＷＤと、ダミーワード線ドライバＤＷＤと、アドレスデコーダ２０とが示されている。
アドレスデコーダ２０は、ＮＡＮＤ回路２１と、インバータ２２とを含む。
ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。
アドレスデコーダ２０は、インバータ２２を介するデコード信号ＷＬＮの反転信号をダミーワード線ドライバＤＷＤおよびワード線ドライバＷＤに出力する。
ワード線ドライバＷＤは、ＮＡＮＤ回路３５と、インバータ３６と、ＰチャネルＭＯＳトランジスタ３７と、ＮチャネルＭＯＳトランジスタ３８とを含む。
ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ワード線ＷＬと接続される。
ＰチャネルＭＯＳトランジスタ３７のゲートは、ＮＡＮＤ回路３５の出力信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３８のゲートは、インバータ２２および３６を介してデコード信号ＷＬＮの入力を受ける。ＮＡＮＤ回路３５は、インバータ３０を介する制御信号ＢＳＴの反転信号と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けて、そのＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタ３７のゲートに出力する。
ダミーワード線ドライバＤＷＤは、インバータ３０，３１と、ＮＡＮＤ回路３２と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
インバータ３０は、制御信号ＢＳＴの入力を受けて、その反転信号をインバータ３１およびＮＡＮＤ回路３５の一方の入力ノードに出力する。
ＮＡＮＤ回路３２は、インバータ３０，３１を介して制御信号ＢＳＴの入力と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けてそのＮＡＮＤ論理演算結果を出力する。
ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ダミーワード線ＤＷＬと接続される。ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートは、ＮＡＮＤ回路３２の出力信号の入力を受ける。
容量素子６は、ＮチャネルＭＯＳトランジスタで構成される。ＮチャネルＭＯＳトランジスタのソースおよびドレインは、ワード線ＷＬと接続される。ゲートはダミーワード線ＤＷＬと接続されている。また、ＰチャネルＭＯＳトランジスタで構成するようにしても良い。
初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。したがって、ＮＡＮＤ回路３２は、「Ｈ」レベルの信号を出力する。これに伴いＮチャネルＭＯＳトランジスタ３４は、オン状態となり、ダミーワード線ＤＷＬは、接地電圧ＶＳＳと接続される。
一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｌ」レベルに設定される。したがって、ＮチャネルＭＯＳトランジスタ３８はオフ状態となる。ＮＡＮＤ回路３５は、インバータ２２を介するデコード信号ＷＬＮの反転信号およびインバータ３０を介する制御信号ＢＳＴの反転信号に基づいて、「Ｌ」レベルの信号をＰチャネルＭＯＳトランジスタ３７に出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となり、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＮＡＮＤ回路３５は、「Ｈ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ−ｚ）となる。
また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３は、オン状態となる。これに伴い電源電圧ＶＤＤは、ダミーワード線ＤＷＬと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。
ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
なお、本例においては、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬを昇圧（ブースト）する構成について説明するが、容量素子６を設けずダミーワード線ＤＷＬのみとする構成としても良い。
図５は、実施形態１に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。
図５に示されるように、時刻Ｔ１にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ワード線ＷＬが活性化される。次に時刻Ｔ２に制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ワード線ＷＬがブーストされて昇圧される。
時刻Ｔ３にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｌ」レベルに設定されことに伴い、ワード線ＷＬが非活性化される。
図６は、実施形態１に基づきプレーナトランジスタを用いた場合のメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その１）を説明する図である。
図６（Ａ）には、配線（第１層）、コンタクトホール，多結晶シリコン（ポリシリコン），拡散領域で構成されたメモリセルＭＣの基盤領域のレイアウト構成が示されている。
メモリセルＭＣは、中央部にＰチャネルＭＯＳトランジスタが形成される。また、その両側にＮチャネルＭＯＳトランジスタが形成される。
駆動トランジスタＮＴ０，ＮＴ１はＮチャネルＭＯＳトランジスタとして形成される。また、負荷トランジスタＰＴ０，ＰＴ１は、ＰチャネルＭＯＳトランジスタとして形成される。転送トランジスタＡＴ０，ＡＴ１は、ＮチャネルＭＯＳトランジスタとして形成される。
駆動トランジスタＮＴ０は、Ｎ型拡散領域１００よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２８とを有している。駆動トランジスタＮＴ０のソースとなるＮ型拡散領域１００は、コンタクトホール１１０を介して配線１１１と結合されている。配線１１１は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
転送トランジスタＡＴ０は、Ｎ型拡散領域１００からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲート１３４とを有する。このゲートは、コンタクトホール１１２を介して配線１１３と結合されている。配線１１３は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。また、転送トランジスタＡＴ０のソースとなるＮ型拡散領域１００は、コンタクトホール１１５を介して配線１１４と電気的に結合される。配線１１４は、上層の金属配線層を介してビット線ＢＬに電気的に結合される。
駆動トランジスタＮＴ０および転送トランジスタＡＴ０の共通のドレインとなるＮ型拡散領域１００は、コンタクトホール１１６を介して配線１１７と電気的に結合される。配線１１７は、ローカル配線１１８を介して負荷トランジスタＰＴ１のゲート１１９と電気的に結合される。また、ローカル配線１１８は、負荷トランジスタＰＴ０のドレインとなるＰ型拡散領域１０２とも電気的に結合される。
転送トランジスタＡＴ１は、Ｎ型拡散領域１０６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１３５とを有する。このゲート１３５は、コンタクトホール１２２を介して配線１２３と結合されている。配線１２３は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。また、転送トランジスタＡＴ１のソースとなるＮ型拡散領域１０６は、コンタクトホール１２４を介して配線１２５と電気的に結合される。配線１２４は、上層の金属配線層を介してビット線／ＢＬと電気的に結合される。
駆動トランジスタＮＴ１は、Ｎ型拡散領域１０６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１１９とを有する。ＮチャネルＭＯＳトランジスタＮＴ１のソースとなるＮ型拡散領域１０６は、コンタクトホール１２１を介して配線１２０と電気的に結合される。配線１２０は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
駆動トランジスタＮＴ１および転送トランジスタＡＴ１の共通のドレインとなるＮ型拡散領域１０６は、コンタクトホール１３１を介して配線１３０と電気的に結合される。配線１３０は、ローカル配線１２９を介して負荷トランジスタＰＴ０のゲート１２８と電気的に結合される。また、ローカル配線１２９は、負荷トランジスタＰＴ１のドレインとなるＰ型拡散領域１０４とも電気的に結合される。
負荷トランジスタＰＴ１は、Ｐ型拡散領域１０４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１１９とを有している。ゲート１１９は、駆動トランジスタＮＴ１と共有している。負荷トランジスタＰＴ１のソースとなるＰ型拡散領域１０４は、コンタクトホール１３２を介して配線１３２と結合されている。配線１３２は、上層の金属配線層を介して電源電圧ＶＤＤと電気的に結合される。
負荷トランジスタＰＴ０は、Ｐ型拡散領域１０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２８とを有している。ゲート１２８は、駆動トランジスタＮＴ０と共有している。負荷トランジスタＰＴ０のソースとなるＰ型拡散領域１０２は、コンタクトホール１２６を介して配線１２７と結合されている。配線１２７は、上層の金属配線層を介して電源電圧ＶＤＤと電気的に結合される。
図６（Ｂ）には、配線（第２層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
Ｘ方向に沿ってビット線ＢＬを形成する配線１４４が設けられる。配線１４４は、ビア１４５を介して配線１１４と接続される。
Ｘ方向に沿ってビット線／ＢＬを形成する配線１５０が設けられる。配線１５０は、ビア１４９を介して配線１２５と接続される。
Ｘ方向に沿って、電源電圧ＶＤＤを供給する配線１４８が設けられる。配線１４８は、ビア１４６，１４７を介して配線１２７，１３３とそれぞれ接続される。
Ｘ方向に沿って配線１４２が設けられる。配線１４２は、ビア１４３を介して配線１１３と接続される。配線１４２は、上層の金属配線層を介してワード線ＷＬと接続される。
Ｘ方向に沿って配線１４０が設けられる。配線１４０は、ビア１４１を介して配線１１１と接続される。配線１４０は、上層の金属配線層を介して接地電圧ＶＳＳと接続される。
Ｘ方向に沿って配線１５２が設けられる。配線１５２は、ビア１５１を介して配線１２２と接続される。配線１５２は、上層の金属配線層を介してワード線ＷＬと接続される。
Ｘ方向に沿って配線１５４が設けられる。配線１５４は、ビア１５３を介して配線１２０と接続される。配線１５４は、上層の金属配線層を介して接地電圧ＶＳＳと接続される。
図７は、実施形態１に基づくメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その２）を説明する図である。
図７（Ａ）には、配線（第３層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
Ｙ方向に沿って接地電圧ＶＳＳを供給する配線１６０が設けられる。配線１６０は、ビア１６１を介して配線１４０と接続される。
Ｙ方向に沿ってワード線ＷＬを形成する配線１６２が設けられる。配線１６２は、ビア１６３，１６４を介して配線１４２，１５２とそれぞれ接続される。
Ｙ方向に沿って接地電圧ＶＳＳを供給する配線１６５が設けられる。配線１６５は、ビア１６６を介して配線１５４と接続される。
図７（Ｂ）には、配線（第４層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
Ｙ方向に沿って接地電圧を供給する配線１７０，１７６が設けられる。
配線１７０は、ビア１７１，１７２を介して配線１６０と電気的に結合される。
配線１７６は、ビア１７５，１７７を介して配線１７６と電気的に結合される。
また、Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線１７４が設けられる。
配線１７４は、配線１６２の上層に配置される。
当該構成により配線１６２と配線１７４との間の配線間に配線間容量が生じることになる。
図８は、実施形態１に基づくフィンＦＥＴの３次元構造を説明する図である。
実施形態１に基づき、フィントランジスタ（フィンＦＥＴ）を用いた場合のメモリアレイＭＡのメモリセルＭＣ＃の構造を説明する。
図８に示されるように、フィンＦＥＴは、たとえば、Ｐ型半導体基板ＳＵＢ上に設けられた複数のフィンＦ１，Ｆ２を含む。各フィンＦ１，Ｆ２は、基板平面に沿ってＸ方向に延在する。各フィンＦ１，Ｆ２は、半導体基板ＳＵＢの表面を選択的にエッチングすることによって形成される。隣り合うフィンＦの間（フィンＦ１，Ｆ２が形成されていない部分）には、たとえば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されたシリコン酸化膜が素子分離膜として設けられている。
ゲート電極Ｇは、ゲート絶縁膜ＧＩを介して各フィンＦ１，Ｆ２の上面および側面を覆うように形成される。ゲート電極Ｇは、フィンＦ１，Ｆ２と交差する方向であるＹ方向に延在する。ゲート電極Ｇには、たとえば、多結晶シリコンのような半導体、窒化チタンのような導電性化合物、タングステンなどの単体金属、またはこれらのいずれかの積層膜などが用いられる。
ゲート電極Ｇの形成後にゲート電極Ｇをマスクとして不純物をフィンＦに注入することによって、ゲート電極Ｇによって囲まれたチャネル領域以外の部分にソース領域およびドレイン領域（不図示）が形成される。ここで、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタを作製する場合には、フィンＦがＮ型ウェル上に形成されるとともに、フィンＦにＰ型不純物が注入される。ＮＭＯＳ（N-channel MOS）トランジスタを作製する場合には、フィンＦがＰ型基板またはＰ型ウェル上に形成されるとともに、フィンＦにＮ型不純物が注入される。
これらのソース領域およびドレイン領域の上面および側面とオーミック接触するように、例えばタングステンなどの金属を用いてＹ方向に延在するローカル配線（ＬＩＣ：Local Inter-Connect）ＬＡが形成される。すなわち、ローカル配線ＬＡは、それぞれソース電極あるいはドレイン電極として機能する。ゲート配線Ｇ、ソース電極あるいはドレイン電極は、さらに、Ｘ方向に延在するローカル配線（不図示）と直接的に接続されたり、図示しない層間絶縁層に形成されたビアホールを介して上層の金属配線層（不図示）と接続される。
図９は、実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その１）を説明する図である。
図９（Ａ）には、配線（第１層）、ビアおよびローカル配線，多結晶シリコン（ポリシリコン），フィンで構成されたメモリセルＭＣ＃の基盤領域のレイアウト構成が示されている。
メモリセルＭＣ＃は、中央部にＰチャネルＭＯＳトランジスタが形成される。また、その両側にＮチャネルＭＯＳトランジスタが形成される。
駆動トランジスタＮＴ０は、フィン２００および２０１を有する。
フィン２００および２０１は、ゲート電極と同様に立体的に立てた状態となるように形成される。駆動トランジスタＮＴ０は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２０とを有している。フィン２００および２０１は、駆動トランジスタＮＴ０のソースとなるローカル配線２０６と結合されている。ローカル配線２０６は、ビア２１９を介して配線２１４と電気的に結合される。配線２１４は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
転送トランジスタＡＴ０は、駆動トランジスタＮＴ０とフィン２００および２０１を共有する。転送トランジスタＡＴ０は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２１とを有している。転送トランジスタＡＴ０のソースとなるフィン２００，２０１は、ローカル配線２１１と結合されている。ローカル配線２１１は、ビア２２３を介してビット線ＢＬを形成する配線２１５と電気的に結合される。ゲート２２１は、ビア２２２を介して配線２３１と結合されている。配線２３１は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。
駆動トランジスタＮＴ０および転送トランジスタＡＴ０の共通のドレインとなるフィン２００，２０１は、ローカル配線２０９と電気的に結合される。ローカル配線２０９は、ローカル配線３０１を介して負荷トランジスタＰＴ１のゲート２２９と電気的に結合される。ローカル配線２０９は、負荷トランジスタＰＴ０のドレインとなるフィン２０５とも電気的に結合される。
転送トランジスタＡＴ１は、フィン２０３および２０４を有する。
フィン２０３および２０４は、ゲート電極と同様に立体的に立てた状態となるように形成される。転送トランジスタＡＴ１は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２８とを有している。転送トランジスタＡＴ１のソースとなるフィン２０３，２０４は、ローカル配線２０８と結合されている。ローカル配線２０８は、ビア２２６を介してビット線／ＢＬを形成する配線２１７と電気的に結合される。
駆動トランジスタＮＴ１は、転送トランジスタＡＴ１とフィン２０３および２０４を共有する。駆動トランジスタＮＴ１は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２９とを有している。駆動トランジスタＮＴ１のソースとなるフィン２０３，２０４は、ローカル配線２１３と結合されている。ローカル配線２１３は、ビア２３０を介して配線２３２と電気的に結合される。配線２３２は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
駆動トランジスタＮＴ１および転送トランジスタＡＴ１の共通のドレインとなるフィン２０３，２０４は、ローカル配線２１０と電気的に結合される。ローカル配線２１０は、ローカル配線３０２を介して負荷トランジスタＰＴ０のゲート２２０と電気的に結合される。ローカル配線２１０は、負荷トランジスタＰＴ１のドレインとなるフィン２０２とも電気的に結合される。
負荷トランジスタＰＴ０は、フィン２０５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２０とを有している。ゲート２２０は、駆動トランジスタＮＴ０と共有している。負荷トランジスタＰＴ０のソースとなるフィン２０５は、ローカル配線２０７と電気的に結合される。ローカル配線２０７は、ビア２２５を介して電源電圧ＶＤＤの供給を受ける配線２１６と電気的に結合される。
負荷トランジスタＰＴ１は、フィン２０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２９とを有している。ゲート２２９は、駆動トランジスタＮＴ１と共有している。負荷トランジスタＰＴ１のソースとなるフィン２０２は、ローカル配線２１２と電気的に結合される。ローカル配線２１２は、ビア２２４を介して電源電圧ＶＤＤの供給を受ける配線２１６と電気的に結合される。
図１０は、実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その２）を説明する図である。
図１０（Ａ）には、配線（第２層）、ビアとで構成されたメモリセルＭＣ＃のレイアウト構成が示されている。
Ｙ方向に沿って接地電圧を供給する配線２４０，２４４が設けられる。
配線２４０は、ビア２４１を介して配線２１４と電気的に結合される。
配線２４４は、ビア２４５を介して配線２３２と電気的に結合される。
Ｙ方向に沿って、ワード線ＷＬを形成する配線２４６が設けられる。
配線２４６は、ビア２４２を介して配線２３１と電気的に結合される。また、配線２４６は、ビア２４３を介して配線２１８と電気的に結合される。
当該構成により、図７のメモリセルＭＣ＃を用いた場合には、図６のメモリセルＭＣと比較して１層少ない金属配線層のレイアウトで形成することが可能である。
図１０（Ｂ）には、配線（第３層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
Ｙ方向に沿って接地電圧を供給する配線２５０，２５６が設けられる。
配線２５０は、ビア２５１，２５２を介して配線２４０と電気的に結合される。
配線２５６は、ビア２５５，２５７を介して配線２４４と電気的に結合される。
また、Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線２５４が設けられる。
配線２５４は、配線２４６の上層に配置される。
当該構成により配線２４６と配線２５４との間の配線間に配線間容量が生じることになる。
図１１は、実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｘ方向）を説明する図である。
図１１（Ａ）および図１１（Ｂ）は、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の断面構造（Ｘ方向）を説明する図である。
図１１（Ｃ）および図１１（Ｄ）は、プレーナトランジスタを用いた場合のメモリセルＭＣの断面構造（Ｘ方向）を説明する図である。
図１１（Ａ）は、図９（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
図１１（Ｂ）を参照して、図１１（Ａ）のＰ−Ｐ＃線のＸ方向における断面構造が示されている。
フィンＦＥＴを用いた場合のメモリセルＭＣ＃の場合には、配線（第１層）を用いてビット線ＢＬが形成され、配線（第２層）を用いてワード線ＷＬおよび接地線ＶＳＳが形成される。また、配線（第３層）を用いてダミーワード線ＤＷＬが形成される。
図１１（Ｃ）は、図６（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
図１１（Ｄ）を参照して、図１１（Ｃ）のＱ−Ｑ＃線のＸ方向における断面構造が示されている。
プレーナトランジスタを用いた場合のメモリセルＭＣの場合には、配線（第２層）を用いてビット線ＢＬが形成され、配線（第３層）を用いてワード線（ＷＬ）および接地線ＶＳＳが形成される。また、配線（第４層）を用いてダミーワード線ＤＷＬが形成される。
図１２は、実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｙ方向）を説明する図である。
図１２（Ａ）および図１２（Ｂ）は、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の断面構造（Ｙ方向）を説明する図である。
図１２（Ｃ）および図１２（Ｄ）は、プレーナトランジスタを用いた場合のメモリセルＭＣの断面構造（Ｙ方向）を説明する図である。
図１２（Ａ）は、図９（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
図１２（Ｂ）を参照して、図１２（Ａ）のＲ−Ｒ＃線のＹ方向における断面構造が示されている。
フィンＦＥＴを用いた場合のメモリセルＭＣ＃の場合には、配線（第１層）を用いてビット線ＢＬおよび電源線ＶＤＤが形成され、配線（第２層）を用いてワード線（ＷＬ）が形成される。また、配線（第３層）を用いてダミーワード線ＤＷＬが形成される。
図１２（Ｃ）は、図６（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
図１２（Ｄ）を参照して、図１２（Ｃ）のＳ−Ｓ＃線のＹ方向における断面構造が示されている。
プレーナトランジスタを用いた場合のメモリセルＭＣの場合には、配線（第２層）を用いてビット線ＢＬおよび電源線ＶＤＤが形成され、配線（第３層）を用いてワード線（ＷＬ）および接地線ＶＳＳが形成される。また、配線（第４層）を用いてダミーワード線ＤＷＬが形成される。
プレーナトランジスタを用いた場合のメモリセルＭＣでは、配線１１１，１１７，１１４等は第１層が用いられるのに対し、フィンＦＥＴを用いた場合のメモリセルＭＣ＃では、対応する配線２０６，２０９，２１１等は、第１層の下方にゲートと並んで配置されるローカル配線が用いられる。
これによりメモリセルＭＣ＃では第１層の配線を用いてビット線ＢＬおよび電源線ＶＤＤを形成することが可能となる。
したがって、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の構成の場合には、プレーナトランジスタを用いた場合のメモリセルＭＣと比較して配線層の数を減少させることが可能である。
図１３は、実施形態１に基づく金属配線層の関係を説明する概略図である。
図１３に示されるように、図１の半導体記憶装置を例に挙げて説明する。
ドライバ＆デコーダ１７、制御部１９、Ｉ／Ｏ回路群２は、第３層（Ｍ３）までの金属配線層のレイアウトを用いて形成する。
メモリセルＭＣ＃を利用した場合には、メモリアレイＭＡは、第３層（Ｍ３）まで金属配線層のレイアウトを用いて形成することが可能である。
実施形態１においては、一例として第３層（Ｍ３）の金属配線層を用いてダミーワード線ＤＷＬを形成する。
当該構成により、本実施形態１に係るダミーワード線ＤＷＬを形成する場合であっても、メモリセルＭＣ＃を用いて作成する場合には、配線層の数を増加させることなく形成することが可能である。
（変形例１）
図１４は、実施形態１の変形例に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
図１４に示されるように、Ｙ方向に沿ってワード線ＷＬを形成する配線（第２層）２４６の上空に金属配線層（第３層）にダミーワード線ＤＷＬを形成する配線（第３層）３４６を設ける。Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線３４６は、ワード線ＷＬを形成する配線と並行に配置される。
ダミーワード線ＤＷＬとワード線を並行に隣接して配置することにより線間容量を増大させることが可能である。
当該構成により半導体記憶装置全体で金属配線層をさらに追加することなくダミーワード線ＤＷＬを配置することが可能である。
配線３４６と交互にＹ方向に沿って接地電圧ＶＳＳを供給する配線（第３層）３４０，３４４が設けられる。これらの配線は接地電圧ＶＳＳを供給する配線（第２層）２４０，２４４の上空に設けられる。当該配線３４０，３４４は配線ビアＶＩＡを介して第２層の配線２４０，２４４と電気的に結合される。また、金属配線層（第４層）にＸ方向沿って接地電圧ＶＳＳを供給する配線４００，４０２が設けられる。当該配線４００，４０２は、配線ビアＶＩＡを介して第３層の配線３４０，３４４等と電気的に結合される。
ワード線ＷＬおよびダミーワード線ＤＷＬと交互に接地電圧ＶＳＳを供給する配線を設けることにより、ワード線ＷＬおよびダミーワード線ＤＷＬは、Ｙ方向に沿って配置される接地電圧ＶＳＳを供給する配線により囲まれた構造となる。
これにより、ワード線ＷＬおよびダミーワード線ＤＷＬを外乱（ノイズ）からシールドすることが可能となり、安定的に動作させることが可能となる。
（変形例２）
図１５は、実施形態１の変形例２に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
図１５に示されるように、図１４の構成と比較して、ダミーワード線ＤＷＬの配線長を変更した場合が示されている。
具体的には、配線３４６について、配線３４６Ａと、配線３４６Ｂとに分割した場合が示されている。
ダミーワード線ＤＷＬの配線長を調整することによりワード線ＷＬとの間の線間容量を調整することが可能である。
（変形例３）
図１６は、実施形態１の変形例３に基づく配線（第２層〜第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
図１６に示されるように、図１４の構成と比較して、ダミーワード線ＤＷＬの配線幅を変更した場合が示されている。
具体的には、配線３４６について、配線３４６Ｃに変更した場合が示されている。
具体的には、配線３４６Ｃは、配線幅の太い領域と、細い領域とを有する。レイアウトを工夫することにより配線幅を一定ではなく、可能な限り配線幅を太くすることにより、ワード線ＷＬとの間の線間容量を調整することが可能である。
（変形例４）
図１７は、実施形態１の変形例４に基づく周辺回路の回路構成を説明する図である。
図１７に示されるように、ここでは、ワード線ドライバＷＤ＃と、ダミーワード線ドライバＤＷＤ＃と、アドレスデコーダ２０＃とが示されている。
アドレスデコーダ２０は、ＮＡＮＤ回路２１を含む。
ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。
アドレスデコーダ２０は、デコード信号ＷＬＮの反転信号をダミーワード線ドライバＤＷＤ＃およびワード線ドライバＷＤ＃に出力する。
ワード線ドライバＷＤ＃は、ＰチャネルＭＯＳトランジスタ３７，３９と、ＮチャネルＭＯＳトランジスタ３８とを含む。
ＰチャネルＭＯＳトランジスタ３９および３７と、ＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に設けられ、ＰチャネルＭＯＳトランジスタ３７とＮチャネルＭＯＳトランジスタ３８との間の接続ノードは、ワード線ＷＬと接続される。
ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８のゲートは、デコード信号ＷＬＮの入力を受ける。
ＰチャネルＭＯＳトランジスタ３９のゲートは、ＮＯＲ回路４１の出力信号の入力を受ける。
ダミーワード線ドライバＤＷＤ＃は、ＮＯＲ回路４１と、インバータ４０と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
また、制御信号ＢＳＴＮは、「Ｈ」レベルに設定されている。したがって、ＮＯＲ回路４１は、その反転信号である「Ｌ」レベルの信号を出力する。これに伴いＰチャネルＭＯＳトランジスタ３９は、オン状態となる。一方、インバータ４０は、「Ｈ」レベルの信号を出力する。したがって、ダミーワード線ＤＷＬは、接地電圧ＶＳＳと接続される。
一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となる。これに伴い、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
次に、制御信号ＢＳＴＮが「Ｌ」レベルに設定されることに伴い、ＮＯＲ回路４１は、「Ｈ」レベルを出力する。これに伴い、インバータ４０は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３は、オン状態となる。これに伴い電源電圧ＶＤＤは、ダミーワード線ＤＷＬと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。また、ＰチャネルＭＯＳトランジスタ３９は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ−ｚ）となる。
ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
図４の構成と比較すると、ＮＡＮＤ回路およびインバータ等を削減することが可能となる。したがって、部品点数を少なくしてレイアウト面積を縮小することが可能である。
（実施形態２）
上記の実施形態１においては、ワード線ＷＬに対してダミーワード線ＤＷＬを用いて正の昇圧（ブースト）を実行する場合について説明したが、実施形態２においては、降圧する場合について説明する。
図１８は、実施形態２に基づく周辺回路の回路構成を説明する図である。
図１８に示されるように、実施形態２に基づく周辺回路は、図４の構成と比較してダミーワード線ドライバＤＷＤをダミーワード線ドライバＤＷＤＰに置換した点が異なる。
ダミーワード線ドライバＤＷＤＰは、ダミーワード線ドライバＤＷＤと比較して、インバータ６０をさらに追加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
具体的には、インバータ６０は、ＮＡＮＤ回路３２の出力を受けて、その反転信号をＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートに出力する。
初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。したがって、ＮＡＮＤ回路３５には、その反転信号である「Ｈ」レベルの信号が出力される。また、ＮＡＮＤ回路３２は、「Ｈ」レベルの信号を出力する。インバータ６０は、「Ｌ」レベルの信号を出力する。これに伴いＰチャネルＭＯＳトランジスタ３３がオン状態となり、ダミーワード線ＤＷＬは、電源電圧ＶＤＤと接続される。
一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｌ」レベルに設定される。したがって、ＮチャネルＭＯＳトランジスタ３８はオフ状態となる。ＮＡＮＤ回路３５は、インバータ２２を介するデコード信号ＷＬＮの反転信号およびインバータ３０を介する制御信号ＢＳＴの反転信号に基づいて、「Ｌ」レベルの信号をＰチャネルＭＯＳトランジスタ３７に出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となり、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＮＡＮＤ回路３５は、「Ｈ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ−ｚ）となる。
また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。インバータ６０は、「Ｈ」レベルの信号を出力する。これに伴い、ＮチャネルＭＯＳトランジスタ３４は、オン状態となる。これに伴い接地電圧ＶＳＳは、ダミーワード線ＤＷＬと接続される。
ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが電源電圧ＶＤＤより降圧される。
図１９は、実施形態２に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。
図１９に示されるように、時刻Ｔ１にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ワード線ＷＬが活性化される。
また、ダミーワード線ＤＷＬは、「Ｈ」レベルに設定されている。
次に時刻Ｔ４に制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ワード線ＷＬが降圧される。
時刻Ｔ５にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｌ」レベルに設定されことに伴い、ワード線ＷＬが非活性化される。
当該方式により、ワード線ＷＬを降圧することによりメモリセルのデータ保持マージンを改善することが可能である。
（実施形態３）
図２０は、実施形態３に基づく周辺回路の回路構成を説明する図である。
図２０に示されるように、ここでは、メモリセル行毎にワードドライバユニットＷＤＵが設けられている場合が示されている。ワードドライバユニットＷＤＵは、ワード線ＷＬを駆動するワード線ドライバＷＤＱと、ダミーワード線ＤＷＬを駆動するダミーワード線ドライバＤＷＤＱと、アドレスデコーダ２０から構成されている。
アドレスデコーダ２０は、ＮＡＮＤ回路２１と、インバータ２２とを含む。
ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。インバータ２２は、デコード信号ＷＬＮの反転信号をワード線ドライバＷＤＱおよびダミーワード線ドライバＤＷＤＱに出力する。
ワード線ドライバＷＤＱは、インバータ３６と、ＰチャネルＭＯＳトランジスタ３７と、ＮチャネルＭＯＳトランジスタ３８とを含む。
ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に設けられ、ＰチャネルＭＯＳトランジスタ３７とＮチャネルＭＯＳトランジスタ３８との間の接続ノードは、ワード線ＷＬと接続される。ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８のゲートは、インバータ２２および３６を介するデコード信号ＷＬＮの入力を受ける。
ＰチャネルＭＯＳトランジスタ３７のソースは、電源線ＬＣＶＤＤと接続される。
ダミーワード線ドライバＤＷＤＱは、ＮＡＮＤ回路３２と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
ＮＡＮＤ回路３２は、制御信号ＢＳＴの入力と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けてそのＮＡＮＤ論理演算結果を出力する。
ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ダミーワード線ＤＷＬと接続される。ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートは、ＮＡＮＤ回路３２の出力信号の入力を受ける。
容量素子６は、ＮチャネルＭＯＳトランジスタで構成される。ＮチャネルＭＯＳトランジスタのソースおよびドレインは、ワード線ＷＬと接続される。ゲートはダミーワード線ＤＷＬと接続されている。また、ＰチャネルＭＯＳトランジスタで構成しても良い。
電源線ＬＣＶＤＤは、電源回路５０と接続される。
電源回路５０は、ＰチャネルＭＯＳトランジスタ４３と、キャパシタ４４とを含む。
ＰチャネルＭＯＳトランジスタ４３は、電源電圧ＶＤＤと、電源線ＬＣＶＤＤとの間に設けられ、そのゲートは、制御信号ＢＳＴの入力を受ける。キャパシタ４４は、ＰチャネルＭＯＳトランジスタ４３のゲートおよびドレインの間に接続される。キャパシタ４４は、電源線ＬＣＶＤＤの電位を安定させる安定化容量として設けられる。
電源線ＬＣＶＤＤは、各メモリセル行毎に設けられたワードドライバユニットＷＤＵに対して共通に設けられる。
初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。ＰチャネルＭＯＳトランジスタ４３は、オン状態であり、電源線ＬＣＶＤＤは、電源電圧ＶＤＤと接続されている。
一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となる。これン伴い、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＰチャネルＭＯＳトランジスタ４３がオフする。これにより電源線ＬＣＶＤＤは電源電圧ＶＤＤから切り離され、ワード線ＷＬはハイインピーダンス状態（Ｈｉ−ｚ）となる。
また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３がオン状態となる。これに伴いダミーワード線ＤＷＬは電源電圧ＶＤＤと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。
ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
図４の構成と比較すると、ＮＡＮＤ回路およびインバータ等を削減することが可能となる。したがって、部品点数を少なくしてレイアウト面積を縮小することが可能である。
図２１は、実施形態４に基づく半導体装置ＣＨＩＰの外観構成図である。
図２１を参照して、半導体装置ＣＨＩＰはメモリアレイＭＡ１，ＭＡ２を含んで構成される。メモリアレイの周辺回路は省略されている。
メモリアレイＭＡ１は、Ｋ行Ｌ列に配置されたメモリセル、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬ１およびダミーワード線ＤＷＬ１を含む。
メモリアレイＭＡ２は、Ｍ行Ｎ列に配置されたメモリセル、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬ２およびダミーワード線ＤＷＬ２を含む。
一般にＳｏＣやマイコンなどに搭載されるエンベイデッドメモリは必要なメモリサイズに応じてメモリコンパイラにより生成される。
メモリアレイＭＡ１ではＬ列のメモリセルに応じた長さのワード線ＷＬ１が、メモリアレイＭＡ２ではＮ列のメモリセルに応じた長さのワード線ＷＬ２がそれぞれ生成される。
ダミーワード線をワード線と並行に配置された配線として定義することで、ダミーワード線をメモリコンパイラで生成することが可能となる。
ダミーワード線ＤＷＬ１はＬ列のメモリセルに応じた長さとして生成される。ＮがＬより小さい場合、ダミーワード線ＤＷＬ２はＮ列のメモリセルに応じ、ＤＷＬ１より短い長さとして生成される。
これにより、メモリコンパイラを用いて、ワード線の長さに応じた、配線間容量の生成が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ Ｉ／Ｏ回路群、６ 容量素子、１７ ドライバ＆デコーダ、１９ 制御部、２０ アドレスデコーダ、５０ 電源回路、ＭＡ メモリアレイ。

Claims (15)

  1. 半導体平面上に配置されたメモリセルと、
    前記メモリセルと接続され、前記半導体平面の上部に配置された第１の金属配線層において形成されたワード線と、
    前記半導体平面の上部であって、前記第１の金属配線層に隣接する第２の金属配線層に形成されるダミーワード線と、
    第１の電源電圧と、前記第１の電源電圧より低い第１の接地電圧との間に直列に接続され、アドレス信号に応じて前記第１の電源電圧を前記ワード線に供給する第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを含むワードドライバ回路と、
    第２の電源電圧と、前記第２の電源電圧より低い第２の接地電圧との間に直列に接続され、前記第２の電源電圧を前記ダミーワード線に供給する第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含むダミーワードドライバ回路と、
    制御信号を受信し、前記制御信号を反転した信号を第１信号として出力する第１のインバータと、
    前記第１信号を受信し、前記第１信号を反転した信号を第２信号として出力する第２のインバータと、
    前記アドレス信号を受信し、デコード信号を出力するアドレスデコーダと、
    前記デコード信号を受信し、前記デコード信号を反転した信号を第３信号として出力する第３のインバータと、
    前記第１信号と前記デコード信号とを受信する第１のＮＡＮＤ回路と、
    前記第２信号と前記デコード信号とを受信する第２のＮＡＮＤ回路とを備え、
    前記第１のＰＭＯＳトランジスタのゲートは前記第１のＮＡＮＤ回路の出力端子と接続され、
    前記第１のＮＭＯＳトランジスタのゲートは前記第３のインバータの出力端子と接続され、
    前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのゲートは共に前記第２のＮＡＮＤ回路の出力端子と接続される、半導体記憶装置。
  2. 前記ダミーワードドライバ回路は、前記ワード線と前記ダミーワード線と間に設けられた容量素子をさらに含み、
    前記容量素子は、前記ダミーワード線に接続されたゲートと、前記ワード線に共に接続されたソースおよびドレインとを有する、請求項１記載の半導体記憶装置。
  3. 前記ダミーワード線は、前記ワード線と並行に配置される、請求項１記載の半導体記憶装置。
  4. 前記ダミーワード線と前記ワード線との長さは異なる、請求項１記載の半導体記憶装置。
  5. 前記ダミーワード線の少なくとも一部の幅は、前記ワード線の幅よりも太く形成される、請求項１記載の半導体記憶装置。
  6. 前記ダミーワード線は、前記ワード線を駆動しない場合には固定電圧に設定される、請求項１記載の半導体記憶装置。
  7. 前記メモリセルは、ＳＲＡＭ（Static Random Access Memory）セルである、請求項１記載の半導体記憶装置。
  8. 前記ＳＲＡＭセルは、フィントランジスタで構成される、請求項７記載の半導体記憶装置。
  9. 前記ワードドライバ回路は、前記ワード線を昇圧する場合には、前記ワード線をハイインピーダンス状態に設定する、請求項１記載の半導体記憶装置。
  10. 前記第１の電源電圧と前記第２の電源電圧とは同じ電圧値であり、
    前記第１の接地電圧と前記第２の接地電圧とは同じ電圧値である、請求項１記載の半導体記憶装置。
  11. 前記第１の電源電圧から前記ワード線への電源供給は前記制御信号により遮断され、
    前記第２の電源電圧から前記ダミーワード線への電源供給は前記制御信号に応じて開始される、請求項１記載の半導体記憶装置。
  12. 半導体平面上に配置されたメモリセルと、
    前記メモリセルと接続され、前記半導体平面の上部に配置された第１の金属配線層において形成されたワード線と、
    前記半導体平面の上部であって、前記第１の金属配線層に隣接する第２の金属配線層に形成されるダミーワード線と、
    第１の電源電圧と、前記第１の電源電圧より低い第１の接地電圧との間に直列に接続され、アドレス信号に応じて前記第１の電源電圧を前記ワード線に供給する、第１導電型を有する第１のトランジスタおよび第２導電型を有する第２のトランジスタを含むワードドライバ回路と、
    第２の電源電圧と、前記第２の電源電圧より低い第２の接地電圧との間に直列に接続され、前記第２の電源電圧を前記ダミーワード線に供給する、第１導電型を有する第３のトランジスタおよび第２導電型を有する第４のトランジスタを含むダミーワードドライバ回路と、
    制御信号を受信し、前記制御信号を反転した信号を第１信号として出力する第１のインバータと、
    前記第１信号を受信し、前記第１信号を反転した信号を第２信号として出力する第２のインバータと、
    前記アドレス信号を受信し、デコード信号を出力するアドレスデコーダと、
    前記デコード信号を受信し、前記デコード信号を反転した信号を第３信号として出力する第３のインバータと、
    前記第１信号と前記デコード信号とを受信する第１のＮＡＮＤ回路と、
    前記第２信号と前記デコード信号とを受信する第２のＮＡＮＤ回路とを備え、
    前記第１のトランジスタのゲートは前記第１のＮＡＮＤ回路の出力端子と接続され、
    前記第２のトランジスタのゲートは前記第３のインバータの出力端子と接続され、
    前記第３のトランジスタおよび前記第４のトランジスタのゲートは共に前記第２のＮＡＮＤ回路の出力端子と接続される、半導体記憶装置。
  13. 前記ダミーワードドライバ回路は、前記ワード線と前記ダミーワード線と間に設けられた容量素子をさらに含み、
    前記容量素子は、前記ダミーワード線に接続医されたゲートと、前記ワード線に共に接続されたソースおよびドレインとを有する、請求項１２記載の半導体記憶装置。
  14. 前記第１の電源電圧と前記第２の電源電圧とは同じ電圧値であり、
    前記第１の接地電圧と前記第２の接地電圧とは同じ電圧値である、請求項１２記載の半導体記憶装置。
  15. 前記第１の電源電圧から前記ワード線への電源供給は前記制御信号により遮断され、
    前記第２の電源電圧から前記ダミーワード線への電源供給は前記制御信号に応じて開始される、請求項１２記載の半導体記憶装置。
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