JP2022136400A - 半導体装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、前記半導体基板の主面から前記半導体基板の内側に向けて形成された第１絶縁層と、前記第１絶縁層上に形成されたトランジスタとを備える。前記トランジスタは、前記第１絶縁層上に形成されて前記半導体基板から絶縁された第１半導体層と、前記第１半導体層の主面に沿った第１方向に順に並ぶ第１領域、第２領域及び第３領域のうち前記第２領域上に設けられた第２絶縁層と、前記第２絶縁層上に設けられた第１導電層とを有する。前記第１半導体層の前記第１領域に第１コンタクトが接続され、前記第１半導体層の前記第３領域に第２コンタクトが接続され、前記第１導電層に第３コンタクトが接続されている。【選択図】図１２

Description

本実施形態は、半導体装置に関する。
半導体基板と、半導体基板上に複数のトランジスタが形成された半導体装置が知られている。
特開２０１２－１９９２９２号公報
高集積化が可能な半導体装置を提供する。
一の実施形態に係る半導体装置は、半導体基板と、前記半導体基板の主面から前記半導体基板の内側に向けて形成された第１絶縁層と、前記第１絶縁層上に形成されたトランジスタとを備える。前記トランジスタは、前記第１絶縁層上に形成されて前記半導体基板から絶縁され、前記半導体基板の主面に沿った第１方向に順に並ぶ第１領域、第２領域及び第３領域を含む第１半導体層と、前記第１半導体層の前記第２領域上に設けられた第２絶縁層と、前記第２絶縁層上に設けられた第１導電層とを有する。前記第１半導体層の前記第１領域に第１コンタクトが接続され、前記第１半導体層の前記第３領域に第２コンタクトが接続され、前記第１導電層に第３コンタクトが接続されている。
第１実施形態に係る半導体装置の模式的な構成を示す等価回路図である。 同半導体装置の模式的な斜視図である。 図２の模式的な拡大図である。 同半導体装置の模式的な平面図である。 図４の模式的な拡大図である。 図５の模式的な拡大図である。 図５の模式的な拡大図である。 図７に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図７に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図４の模式的な拡大図である。 図１０に対応する回路領域の模式的な拡大図である。 図１１に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図１１に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 第２実施形態に係る半導体装置の回路領域の模式的な拡大図である。 図１４に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 第３実施形態に係る半導体装置の回路領域の模式的な拡大図である。 図１６に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 第４実施形態に係る半導体装置の回路領域の模式的な拡大図である。 第５実施形態に係る半導体装置の回路領域の模式的な拡大図である。
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の主面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。
また、本明細書において「半導体装置」とは、メモリダイ、メモリチップ、メモリカード、ＳＳＤ等のコントロールダイを含むメモリシステム、スマートホン、タブレット端末、パーソナルコンピュータ等のホストコンピュータを含む構成、又は、センサ、演算装置等、データの記憶を主目的としない構成等、種々の意味を有する。
また、本明細書において、第１の構成が第２の構成に「電気的に接続された」とは、第１の構成が第２の構成に直接、又は配線、半導体部材若しくはトランジスタ等の回路を介して接続されていることを言う。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
［第１実施形態］
［構成］
以下、図面を参照して、第１実施形態に係る半導体装置の構成について説明する。
図１は、半導体記憶装置に適用した第１実施形態に係る半導体装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する制御回路としての周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース選択トランジスタＳＴＳとを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）等と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。なお、１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択ゲート線ＳＧＳは、１つのメモリブロックＭＢ中の複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプモジュール２５と、これらを制御するシーケンサ２６と、を備える。
動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。動作電圧生成回路２１は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。動作電圧生成回路２１は、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を順次生成し、複数の動作電圧出力端子３１に出力する。動作電圧出力端子３１から出力される動作電圧は、シーケンサ２６からの制御信号に従って適宜調整される。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応するブロック駆動トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック駆動トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、アドレスデータに対応するブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック駆動トランジスタ３５を備える。ブロック駆動トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック駆動トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ）及び接地電圧供給端子の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＭＢに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ）を接地電圧供給端子と導通させる。尚、非選択のメモリブロックＭＢに含まれる複数のワード線ＷＬは、フローティング状態となる。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
センスアンプモジュール２５は、複数のビット線ＢＬに接続される。センスアンプモジュール２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンストランジスタと、このセンストランジスタの出力信号や書込データ等を保持する複数のラッチ回路と、を備える。
シーケンサ２６は、入力された命令及び半導体装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプモジュール２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプモジュール２５に出力する。
図２は、本実施形態に係る半導体装置の模式的な斜視図である。尚、図２は説明のための模式的な構造であり、各構成の詳細な配置等を示すものでは無い。各構成のより具体的な配置等は、図４～図６を参照して後述する。
図２に示す通り、本実施形態に係る半導体装置は、半導体基板Ｓと、半導体基板Ｓに設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリ層ＭＬと、を備える。
半導体基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。半導体基板Ｓは、例えば、Ｐ型の半導体基板の表面にＮ型ウェルを有し、更にこのＮ型ウェル中にＰ型ウェルを有する２重ウェル構造を備える。また、半導体基板Ｓには、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＴＩが設けられている。
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線Ｄａ，Ｄｂ，Ｄｃ及びコンタクトＣＳと、を備える。一部のトランジスタＴｒは、例えば、半導体基板Ｓの表面をチャネル領域（ゲート領域）として利用する電界効果型のトランジスタである。半導体基板Ｓの表面のうち、トランジスタＴｒの一部として機能する領域は、絶縁層ＳＴＩによって囲われている。他の一部のトランジスタＴｒは、例えば、絶縁層ＳＴＩ上に形成された半導体層の表面をチャネル領域（ゲート領域）として利用する電界効果トランジスタである。この構造については、後で詳述する。
メモリ層ＭＬは、メモリセルアレイＭＡに含まれる複数の構成を備える。メモリ層ＭＬは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸してこれら複数の導電層１１０に対向する半導体柱１２０と、複数の導電層１１０及び半導体柱１２０の間に設けられたゲート絶縁膜１３０と、半導体柱１２０の下端に接続された導電層１４０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
半導体柱１２０は、Ｘ方向及びＹ方向に複数配設される。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２１が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、導電層１４０に接続される。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介して、Ｙ方向に延伸するビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図３に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図３には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
導電層１４０は、例えば図２に示す通り、半導体柱１２０の下端部に接続された導電膜１４１と、導電膜１４１の下面に設けられた導電膜１４２と、を備える。導電膜１４１は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体を含む。導電膜１４２は、例えば、リン（Ｐ）等のＮ型の不純物を含むポリシリコン等の導電性の半導体を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、シリサイド等を含んでいても良い。
次に、図４～図７を参照して、本実施形態に係る半導体装置についてより詳しく説明する。尚、図４～図７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、説明の都合上、図４～図７においては、一部の構成が省略されている。
［メモリ層ＭＬ］
図４は、本実施形態に係る半導体装置の模式的な平面図である。図４の例において、半導体基板Ｓには、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイＭＡが設けられている。
図５は、図４のＡで示した領域中の構成を示す模式的な平面図であり、メモリ層ＭＬ中の構成を図示している。図５に示す様に、各メモリセルアレイＭＡには、Ｙ方向に並ぶ複数のメモリブロックＭＢ（ＭＢ＿Ａ～ＭＢ＿Ｈ）が設けられている。また、各メモリブロックＭＢには、Ｘ方向に延伸しＸ方向に並ぶ２つのメモリ領域ＭＲと、これら２つのメモリ領域ＭＲの間に設けられたコンタクト領域ＣＲと、コンタクト領域ＣＲ及びメモリ領域ＭＲの間に設けられた貫通コンタクト領域ＴＲと、が設けられている。
図５の例において、コンタクト領域ＣＲ及び貫通コンタクト領域ＴＲは、千鳥状に配置されている。即ち、メモリブロックＭＢ＿Ａ，ＭＢ＿Ｄ，ＭＢ＿Ｅ，ＭＢ＿Ｈにおいては、Ｘ方向の一方側（例えば、図５の右側）の領域に貫通コンタクト領域ＴＲが配置され、Ｘ方向の他方側（例えば、図５の左側）の領域にコンタクト領域ＣＲが配置されている。一方、メモリブロックＭＢ＿Ｂ，ＭＢ＿Ｃ，ＭＢ＿Ｆ，ＭＢ＿Ｇにおいては、Ｘ方向の一方側（例えば、図５の右側）の領域にコンタクト領域ＣＲが配置され、Ｘ方向の他方側（例えば、図５の左側）の領域に貫通コンタクト領域ＴＲが配置されている。また、各メモリブロックＭＢに設けられたコンタクト領域ＣＲは、Ｙ方向において、１つのコンタクト領域ＣＲ及び１つの貫通コンタクト領域ＴＲと隣り合う。同様に、各メモリブロックＭＢに設けられた貫通コンタクト領域ＴＲは、Ｙ方向において、１つのコンタクト領域ＣＲ及び１つの貫通コンタクト領域ＴＲと隣り合う。
図６は、図５の一部の拡大図であり、メモリ領域ＭＲ中の構成を示す模式的な平面図である。図６の例において、各メモリブロックＭＢのメモリ領域ＭＲには、Ｙ方向に並ぶ５つのストリングユニットＳＵが設けられている。各ストリングユニットＳＵにおいては、上述の半導体柱１２０及びゲート絶縁膜１３０がＸ方向及びＹ方向に複数設けられている。また、Ｙ方向に並ぶ２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられている。複数の導電層１１０のうち、ドレイン選択ゲート線ＳＧＤとして機能するものは、ストリングユニット間絶縁層ＳＨＥを介してＹ方向に離間する。また、これらの導電層１１０はそれぞれコンタクトＣＣに接続されている。コンタクトＣＣの近傍には、製造工程中に絶縁層１０１を支持する略円柱状の絶縁部材ＨＲが設けられている。また、Ｙ方向に並ぶメモリブロックＭＢの間には、メモリブロック間絶縁層ＳＴが設けられている。複数の導電層１１０は、メモリブロック間絶縁層ＳＴを介してＹ方向に離間する。
図７は、図５の一部の拡大図であり、コンタクト領域ＣＲ及び貫通コンタクト領域ＴＲ中の構成を示す模式的な平面図である。
コンタクト領域ＣＲは、Ｘ方向に延伸しＹ方向に並ぶ配線領域ｗｌａ及びコンタクト領域ｗｌｂを備える。配線領域ｗｌａは、Ｚ方向に並ぶ複数の導電層１１０の一部を含む。これら導電層１１０の一部は、メモリブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。尚、配線領域ｗｌａには、コンタクトＣＣは設けられていない。コンタクト領域ｗｌｂは、Ｘ方向に並ぶ複数のコンタクトＣＣと、Ｚ方向に並ぶ複数の導電層１１０の一部と、を含む。これら導電層１１０の一部は、それぞれ、複数のコンタクトＣＣのうちの一つに接続される接続部と、それ以外のコンタクトＣＣを下方の導電層１１０に接続するための開口と、を備える。
貫通コンタクト領域ＴＲは、Ｘ方向に延伸しＹ方向に並ぶ配線領域ｗｌｃ及びコンタクト領域ｗｌｄを備える。配線領域ｗｌｃは、Ｚ方向に並ぶ複数の導電層１１０の一部を含む。これら導電層１１０の一部は、メモリブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。尚、配線領域ｗｌｃには、貫通コンタクトＣ４は設けられていない。コンタクト領域ｗｌｄは、Ｘ方向に並ぶ複数の貫通コンタクトＣ４と、Ｚ方向に並ぶ複数の導電層１１０の一部と、を含む。これら導電層１１０の一部は、貫通コンタクトＣ４に対応して設けられた複数の貫通孔を備える。
尚、図５を参照して説明した通り、各メモリブロックＭＢは、Ｘ方向の一方側（例えば、図５、図７の右側）に設けられたメモリ領域ＭＲと、Ｘ方向の他方側（例えば、図５、図７の左側）に設けられたメモリ領域ＭＲと、を備える。これら２つのメモリ領域ＭＲは、それぞれ、Ｚ方向に並ぶ複数の導電層１１０の一部を含む。これら導電層１１０の一部は、配線領域ｗｌａ（図７）及び配線領域ｗｌｃ（図７）を介してお互いに接続されている。また、これら複数の導電層１１０は、複数のコンタクトＣＣ、Ｙ方向に延伸する配線ｍ０、及び、貫通コンタクトＣ４を介して、半導体基板Ｓの表面に設けられた複数のトランジスタＴｒに接続される。
図８は、図７に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図８に示す様に、コンタクトＣＣはＺ方向に延伸し、下端において導電層１１０に接続されている。また、コンタクトＣＣの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
図９は、図７に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図９に示す様に、貫通コンタクトＣ４は複数の導電層１１０及び絶縁層１０１を貫通してＺ方向に延伸し、回路層ＣＬ中の配線Ｄｂに接続されている。また、各貫通コンタクトＣ４は、絶縁層等を介して導電層１１０から電気的に絶縁されている。例えば図示の例では、各貫通コンタクトＣ４と導電層１１０との間に貫通コンタクトＣ４の外周面を覆う酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられており、各貫通コンタクトＣ４は絶縁層１０３によって導電層１１０から電気的に絶縁されている。尚、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、貫通コンタクトＣ４と導電層１１０との間には、複数の絶縁層１０１を介してＺ方向に並ぶ複数の窒化シリコン（ＳｉＮ）等の絶縁層を設け、各貫通コンタクトＣ４をこれら複数の窒化シリコン等の絶縁層によって導電層１１０から電気的に絶縁しても良い。この様な場合、例えば、図９に例示するような絶縁層１０３を設けても良いし、省略しても良い。
［回路層ＣＬ］
図１０は、図５のメモリ層ＭＬの下層に位置する回路層ＣＬに設けられたトランジスタアレイＴＡ１，ＴＡ２の配置を示す模式的な平面図である。トランジスタアレイＴＡ１，ＴＡ２は、Ｘ方向に隣接して配置される。トランジスタアレイＴＡ１，ＴＡ２は、メモリブロックＭＢ＿Ａ～ＭＢ＿Ｈを駆動するための複数のトランジスタＴｒを含む。回路層ＣＬには、回路領域ＣＬ＿Ａ～ＣＬ＿Ｈが設けられる。これら回路領域ＣＬ＿Ａ～ＣＬ＿Ｈは、各メモリブロックＭＢ＿Ａ～ＭＢ＿Ｈに接続されるコンタクト領域ＣＲ及び貫通コンタクト領域ＴＲの近傍にそれぞれ配置される。回路領域ＣＬ＿Ａ～ＣＬ＿Ｈには、各メモリブロックＭＢ＿Ａ～ＭＢ＿Ｈを駆動するトランジスタＴｒがそれぞれ配置される。各トランジスタＴｒに付されたＡ～「Ｈ」の符号が、それらトランジスタＴｒによって駆動されるメモリフロックＭＢ＿Ａ～ＭＢ＿Ｈの末尾の符号と対応している。例えば、図中左側に示すトランジスタアレイＴＡ１が配置される領域には、Ｙ方向に隣接する２つのメモリブロックＭＢに亘りメモリブロックＭＢ＿Ａ，ＭＢ＿Ｄ，ＭＢ＿Ｅ，ＭＢ＿Ｈをそれぞれ駆動するための回路領域ＣＬ＿Ａ，ＣＬ＿Ｄ，ＣＬ＿Ｅ，ＣＬ＿Ｈが配置される。また、図中右側に示すトランジスタアレイＴＡ２が配置される領域には、Ｙ方向に隣接する２つのメモリブロックＭＢに亘りメモリブロックＭＢ＿Ｂ，ＭＢ＿Ｃ，ＭＢ＿Ｆ，ＭＢ＿Ｇをそれぞれ駆動するための回路領域ＣＬ＿Ｂ，ＣＬ＿Ｃ，ＣＬ＿Ｆ，ＣＬ＿Ｇが配置される。尚、これらの回路領域ＣＬ＿Ａ～ＣＬ＿Ｈの配置は、あくまで一例であって、その他の配置を用いるようにしても良い。
図１１は、図１０のトランジスタアレイＴＡ１の一部を拡大した平面図である。尚、トランジスタアレイＴＡ２もトランジスタアレイＴＡ１と同様の構成を有しているので、その説明は省略する。トランジスタアレイＴＡ１は、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のトランジスタＴｒを含む。これら複数のトランジスタＴｒは、それぞれ、ブロック駆動トランジスタ３５（図１）として機能する。尚、図示の例において、トランジスタＴｒのＹ方向における配列周期は、メモリブロックＭＢのＹ方向における配列周期と一致している。
複数のトランジスタＴｒは、第１トランジスタＴｒ１と第２トランジスタＴｒ２とを含む。Ｙ方向に隣接する１組の第１トランジスタＴｒ１と第２トランジスタＴｒ２は、１つのトランジスタ対ＴＰを構成する。トランジスタ対ＴＰは、Ｘ方向及びＹ方向に配列されている。各トランジスタ対ＴＰは、Ｙ方向に順にドレイン領域Ｄ１、ゲート領域Ｇ１、ソース領域Ｓ１２、ゲート領域Ｇ２及びドレイン領域Ｄ２を有する。ドレイン領域Ｄ１及びゲート領域Ｇ１は、第１トランジスタＴｒ１のドレイン及びゲートとして機能する。ゲート領域Ｇ２及びドレイン領域Ｄ２は、第２トランジスタＴｒ２のゲート及びドレインとして機能する。ソース領域Ｓ１２は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の共通ソースとして機能する。Ｙ方向に隣接する２つのトランジスタ対ＴＰの互いに隣接する第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、同一のメモリブロックＭＢを駆動する。例えば、図１１に示す回路領域ＣＬ＿Ｄに配置された図中上下のトランジスタＴｒは、メモリブロックＭＢ＿Ｄを駆動するブロック駆動トランジスタ３５（図１）として機能する。
図１２は、図１１に示す１つのトランジスタ対ＴＰをＣ－Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である。例えば単結晶シリコン（Ｓｉ）等からなる半導体基板Ｓには、半導体基板Ｓの主面Ｓ１から半導体基板Ｓの内側に向けて形成された溝Ｔに埋め込まれた絶縁層ＳＴＩが形成されている。絶縁層ＳＴＩは、例えば酸化シリコン（ＳｉＯ２）等からなる。絶縁層ＳＴＩは、例えば図１１に示すように、トランジスタ対ＴＰに対応してＸ方向及びＹ方向に配列された複数の絶縁領域ＳＴＩａを備える。絶縁領域ＳＴＩａは、略矩形状に形成されている。また、絶縁層ＳＴＩは、Ｘ方向及びＹ方向に配列された複数の絶縁領域ＳＴＩｂを備える。絶縁領域ＳＴＩｂは、それぞれ、Ｘ方向に隣接する２つの絶縁領域ＳＴＩａの間に設けられ、これら２つの絶縁領域ＳＴＩａのＹ方向における中央部分に接続されている。絶縁領域ＳＴＩｂのＸ方向及びＹ方向の幅は、それぞれ、絶縁領域ＳＴＩａのＸ方向及びＹ方向の幅よりも小さい。半導体基板Ｓには、主面Ｓ１から所定の深さまで絶縁層ＳＴＩを囲むＮ型ウェル１５１が形成されている。さらに半導体基板Ｓの主面Ｓ１側のＮ型ウェル１５１上には、高濃度のＮ型不純物がドープされた不純物層１５２が形成されている。
絶縁層ＳＴＩの各絶縁領域ＳＴＩａ上には、１つの半導体層１６０が形成されている。半導体層１６０は、図１１に示すように、１つの絶縁領域ＳＴＩａの上面の領域内に収まるように形成され、これにより半導体基板Ｓから絶縁されている。半導体層１６０は、例えば、多結晶シリコン又は単結晶シリコンからなる。半導体層１６０は、Ｙ方向に順にドレイン領域Ｄ１、ゲート領域Ｇ１、ソース領域Ｓ１２、ゲート領域Ｇ２及びドレイン領域Ｄ２を有する。半導体層１６０は、ゲート領域Ｇ１，Ｇ２に対応するチャネル部及びその他のボディ部に、低濃度のＰ型不純物を含む不純物層１６２，１６４を有する。半導体層１６０は、ドレイン領域Ｄ１，Ｄ２及びソース領域Ｓ１２に、低濃度のＮ型不純物を含む不純物層を有し、それらの不純物層のコンタクト領域には、高濃度のＮ型不純物がドープされた不純物層１６１，１６３，１６５を有する。半導体層１６０のゲート領域Ｇ１，Ｇ２の上には、ゲート絶縁層１７１，１７２がそれぞれ形成されている。ゲート絶縁層１７１，１７２は、例えば酸化シリコン（ＳｉＯ２）等からなる。ゲート絶縁層１７１，１７２の上には、ゲート電極１８１，１８２がそれぞれ形成されている。ゲート電極１８１，１８２は、例えば多結晶シリコン（Ｓｉ）等の導電層により形成されている。
第１トランジスタＴｒ１を構成するドレイン領域Ｄ１の不純物層１６１、ソース領域Ｓ１２の不純物層１６３及びゲート電極１８１には、それぞれコンタクトＣＳ１，ＣＳ２，ＣＳ３が接続されている。第２トランジスタＴｒ２を構成するドレイン領域Ｄ２の不純物層１６５及びゲート電極１８２には、それぞれコンタクトＣＳ５，ＣＳ６が接続されている。Ｙ方向に隣接する絶縁層ＳＴＩの間に位置する半導体基板Ｓの不純物層１５２のうち、第１トランジスタＴｒ１側にはコンタクトＣＳ４が接続され、第２トランジスタＴｒ２側にはコンタクトＣＳ７が接続されている。尚、半導体基板ＳへのコンタクトＣＳは、この他にも、例えば図１１に示すように、各トランジスタ対ＴＰのゲート領域Ｇ１，Ｇ２のＹ方向の両側にも設けられる。
コンタクトＣＳ１は対応するメモリブロックＭＢ＿Ｄのワード線ＷＬに接続され、コンタクトＣＳ５は、対応するメモリブロックＭＢ＿Ｅのワード線ＷＬに接続される。コンタクトＣＳ２は、配線ＣＧに接続される。コンタクトＣＳ３，ＣＳ６は対応するブロック選択線ＢＬＫＳＥＬに接続される。
［書き込み動作］
次に、このように構成された半導体装置における選択メモリブロックＭＢに対するデータの書き込み動作について説明する。
図１３は、メモリブロックＭＢ＿Ｄを駆動する第１トランジスタＴｒ１をブロック選択状態とし、メモリブロックＭＢ＿Ｅを駆動する第２トランジスタＴｒ２をブロック非選択状態とした場合の各部への印加電圧を示している。このとき、コンタクトＣＳ２には、配線ＣＧを介してプログラム電圧Ｖｐｇｍが印加される。コンタクトＣＳ３には、ブロック選択線ＢＬＫＳＥＬを介して電圧Ｖｐｇｍｈ（＞Ｖｐｇｍ）が印加される。コンタクトＣＳ６には、ブロック選択線ＢＬＫＳＥＬを介して電圧Ｖｓｓ（＝０Ｖ）が印加される。これにより、第１トランジスタＴｒ１はオン状態となり、配線ＣＧに印加されたプログラム電圧Ｖｐｇｍがゲート領域Ｇ１に形成されたチャネルを介してコンタクトＣＳ１に転送される。その結果、選択メモリブロックＭＢ＿Ｄのワード線ＷＬにプログラム電圧Ｖｐｇｍが印加される。一方、第２トランジスタＴｒ２は、オフ状態となる。これにより、非選択メモリブロックＭＢ＿Ｅのワード線ＷＬはフローティング状態となる。
上記の書き込み動作中、選択メモリブロックＭＢ＿Ｄを駆動する第１トランジスタＴｒ１側の半導体基板Ｓに接続されたコンタクトＣＳ４には、基板電圧ＶＢＢとして電圧Ｖｐｇｍ～Ｖｐｇｍｈが印加される。また、選択メモリブロックＭＢ＿Ｄを駆動する第１トランジスタＴｒ１のゲート領域Ｇ１のＸ方向の両側のコンタクトＣＳにも電圧Ｖｐｇｍ～Ｖｐｇｍｈが印加される。これにより、第１トランジスタＴｒ１に対応する絶縁層ＳＴＩの底部に空乏層ＤＲが形成される。また、第２トランジスタＴｒ２側の半導体基板Ｓに接続されたコンタクトＣＳ７には、基板電圧ＶＢＢとして電圧Ｖｓｓ（０Ｖ）が印加される。上記の電圧印加を行うため、コンタクトＣＳ３とコンタクトＣＳ４を電気的に接続し、コンタクトＣＳ６とコンタクトＣＳ７を電気的に接続するようにしても良い。また、これらのコンタクトＣＳに別々に略同一の電圧を印加するようにしても良い。
尚、選択メモリブロックＭＢ＿Ｄを駆動する第１トランジスタＴｒ１とＹ方向に隣接する他のトランジスタ対ＴＰの電圧印加パターンは、上述したトランジスタ対ＴＰの電圧印加パターンに対してＹ方向に反転する以外は同様であるため、詳しい説明は省略する。
［第１実施形態の効果］
従来の一般的なトランジスタＴｒは、半導体基板Ｓに形成された二重ウェル又は三重ウェル構造を基本として形成され、隣接トランジスタＴｒ間を絶縁層ＳＴＩによって分離する構造となっている。しかし、半導体装置の高積層化及び高集積化に伴い、トランジスタの集積化を図ると、隣接トランジスタからのリーク電流が増加する。このことが、素子間ピッチの縮小を困難にし、トランジスタのチップ面積に占める割合の増大につながっている。特に、半導体記憶装置におけるメモリブロック選択トランジスタ等の高耐圧系トランジスタでは、その傾向が顕著である。
第１実施形態によれば、トランジスタＴｒが絶縁層ＳＴＩ上に形成され、半導体基板Ｓから絶縁されているので、隣接トランジスタＴｒ間でのリークの問題が生じず、その分素子間ピッチの縮小を図ることができる。また、半導体層１６０の下側に絶縁層ＳＴＩが配置されることで、半導体層１６０と半導体基板Ｓとが分離されるので、バックバイアス特性が改善される。
また、本実施形態では、書き込み動作時に、コンタクトＣＳ４及び高濃度のＮ型の不純物層１５２を介してＮ型ウェル１５１に高い電圧Ｖｐｇｍ～Ｖｐｇｍｈを印加する。これにより、絶縁層ＳＴＩの底部に空乏層ＤＲが形成される。この結果、プログラム電圧Ｖｐｇｍが印加されるゲート電極１８１の直下の絶縁層ＳＴＩの底部に反転層が形成されるのを防ぐことができる。この結果、ゲート電極１８１と絶縁層ＳＴＩ底部との間の容量が低減され、高速動作が可能になる。本実施形態では、図１１に示すように、不純物層１５２が、絶縁層ＳＴＩによってメモリブロックＭＢ毎に分離されているので、プログラム電圧Ｖｐｇｍは、選択された回路領域ＣＬ＿Ｄの範囲にのみ印加すれは良い。
また、半導体基板Ｓ内にワード線駆動用のトランジスタを形成する従来の構造の場合、ワード線ＷＬに負電圧を供給するためには、三重のウェル構造を必要としたが、本実施形態では、半導体層１６０が半導体基板Ｓから絶縁分離されているので、三重のウェル構造を必要としない。このため、製造工程が簡単化されると共に、ラッチアップの問題も生じない。
［第２実施形態］
図１４は、第２実施例形態に係るトランジスタアレイＴＡ１の一部を拡大した平面図である。図１５は、図１４に示す１つのトランジスタ対ＴＰをＤ－Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。尚、第２実施形態において、第１実施形態と同一部分には同一符号を付し、重複する部分の説明は省略する。
第２実施形態では、図１５に示すように、Ｐ型の半導体基板Ｓの絶縁層ＳＴＩとの接合領域に、高濃度のＰ型不純物がドープされた不純物層１５３を形成している。また、第２実施形態では、半導体基板Ｓの表面にＮ型ウェルを設けていないので、Ｎ型ウェルに高電圧を印加するためのコンタクトＣＳを設けていない。
［第２実施形態の効果］
第２実施形態によれば、第１実施形態の効果に加え、絶縁層ＳＴＩの底面に高濃度のＰ型の不純物層１５３が形成されているので、トランジスタＴｒのゲート電極１８１，１８２に高電圧Ｖｐｇｍｈを印加しても絶縁層ＳＴＩの底部近傍に反転層が形成され難い。このため、第１実施形態のように、半導体基板Ｓの表面に高電圧Ｖｐｇｍ～Ｖｐｇｍｈを印加する必要がなく、そのためのコンタクトＣＳを省略することができる。この結果、回路の更なる集積化を図ることができる。
［第３実施形態］
図１６は、第３実施例形態に係るトランジスタアレイＴＡ１の一部を拡大した平面図である。図１７は、図１６に示す１つのトランジスタ対ＴＰをＥ－Ｅ´線に沿って切断し、矢印の方向に見た模式的な断面図である。尚、第３実施形態において、第１実施形態と同一部分には同一符号を付し、重複する部分の説明は省略する。
第３実施形態では、第１実施形態に加えて、半導体層１６０のボディへ電圧を印加するため、半導体層１６０のＹ方向の両端に高濃度のＮ型不純物がドープされた不純物層１６６，１６７を有する。不純物層１６６，１６７には、それぞれコンタクトＣＳ８，ＣＳ９が接続されている。コンタクトＣＳ８，ＣＳ９には、例えば電圧Ｖｓｓ（０Ｖ）が印加される。
［第３実施形態の効果］
第３実施形態によれば、第１実施形態の効果に加え、半導体層１６０のボディにバイアス電圧を加えているので、バックバイアス特性を更に改善し、トランジスタＴｒの動作を安定化させることができる。
［第４実施形態］
図１８は、第４実施形態に係るトランジスタアレイＴＡ１の一部を拡大した平面図である。尚、第４実施形態において、第１実施形態と同一部分には同一符号を付し、重複する部分の説明は省略する。
第４実施形態に係る絶縁層ＳＴＩは、Ｘ方向に隣接する２つのトランジスタ対ＴＰに対応してＸ方向及びＹ方向に配列された複数の絶縁領域ＳＴＩｃを備える。絶縁領域ＳＴＩｃは、略矩形状に形成されている。各絶縁領域ＳＴＩｃ上には、Ｘ方向に隣接する２つの半導体層１６０が形成されている。これら２つの半導体層１６０は、１つの絶縁領域ＳＴＩｃの上面の領域内に収まるように形成され、これにより半導体基板Ｓから絶縁されている。
［第５実施形態］
図１９は、第５実施形態に係るトランジスタアレイＴＡ１の一部を拡大した平面図である。尚、第５実施形態において、第１実施形態と同一部分には同一符号を付し、重複する部分の説明は省略する。
第４実施形態に係る絶縁層ＳＴＩは、Ｙ方向に配列された複数のトランジスタ対ＴＰに対応してＹ方向に延伸し、Ｘ方向に配列された複数の絶縁領域ＳＴＩｄを備える。各絶縁領域ＳＴＩｄ上には、Ｙ方向に配列された複数の半導体層１６０が形成されている。これら複数の半導体層１６０は、１つの絶縁領域ＳＴＩｄの上面の領域内に収まるように形成され、これにより半導体基板Ｓから絶縁されている。
［第４及び第５実施形態の効果］
これら第４実施形態及び第５実施形態のように、複数のトランジスタ対ＴＰを共通の絶縁領域ＳＴＩｃ，ＳＴＩｄ上に設けることにより、絶縁領域ＳＴＩｃ，ＳＴＩｄ上でのトランジスタ対ＴＰの配置ピッチを更に縮小することができ、更なる高集積化を図ることが出来る。
絶縁層ＳＴＩは、例えば次のように製造される。半導体基板Ｓに溝Ｔを形成する。溝Ｔ内に絶縁層ＳＴＩを埋める。絶縁層ＳＴＩの表面を、例えばＣＭＰ（chemical mechanical polishing）により平坦化する。このとき、絶縁層ＳＴＩの面積が半導体基板Ｓの表面の面積に対して広すぎると、ディッシングが発生する。このため、絶縁層ＳＴＩの表面の面積が、半導体基板Ｓの表面の面積に対して所定の上限値を上回らない範囲で、適宜複数のトランジスタ対ＴＰを配置する絶縁層ＳＴＩの共通化を図るようにすれば良い。
［その他］
以上、第１～第５実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記各実施形態では、１つの半導体層１６０によって形成されるトランジスタＴｒは２つであったが、例えば１つの十字型の半導体層に４つのトランジスタＴｒを形成しても良い。また、上記各実施形態では、半導体記憶装置を駆動するＮチャネル型の高耐圧トランジスタを例に挙げたが、上記各実施形態は、極性を反転させることでＰチャネル型の高耐圧トランジスタにも適用可能である。更に、上記各実施形態は、低電圧のＰ型又はＮ型トランジスタにも適用可能である。更に、上記各実施形態は、半導体記憶装置以外の半導体装置にも適用可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＴＰ…トランジスタ対、Ｔｒ…トランジスタ、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、Ｓ…半導体基板、ＳＴＩ…絶縁層、Ｄ１，Ｄ２…ドレイン領域、Ｇ１，Ｇ２…ゲート領域、Ｓ１２…ソース領域、１５１…Ｎ型ウェル、１５２，１６１～１６５…不純物層、１６０…半導体層、１７１，１７２…ゲート絶縁層、１８１，１８２…ゲート電極、ＣＳ１～ＣＳ９…コンタクト。

Claims (12)

  1. 半導体基板と、
    前記半導体基板の主面から前記半導体基板の内側に向けて形成された第１絶縁層と、
    前記第１絶縁層上に形成されたトランジスタと
    を備え、
    前記トランジスタは、
    前記第１絶縁層上に形成されて前記半導体基板から絶縁され、前記半導体基板の主面に沿った第１方向に順に並ぶ第１領域、第２領域及び第３領域を含む第１半導体層と、
    前記第１半導体層の前記第２領域上に設けられた第２絶縁層と、
    前記第２絶縁層上に設けられた第１導電層と
    を有し、
    前記第１半導体層の前記第１領域に第１コンタクトが接続され、
    前記第１半導体層の前記第３領域に第２コンタクトが接続され、
    前記第１導電層に第３コンタクトが接続されている
    半導体装置。
  2. 前記第１半導体層の前記第１領域に設けられた第１導電型の第１不純物層と、
    前記第１半導体層の前記第２領域に設けられた第２導電型の第２不純物層と、
    前記第１半導体層の前記第３領域に設けられた第１導電型の第３不純物層と、
    前記半導体基板の前記第１絶縁層と接する領域に設けられた第１導電型の第４不純物層と、
    を備え、
    前記第４不純物層の前記半導体基板の主面に現れる部分に第４コンタクトが接続され、
    前記第４コンタクトには、前記第２コンタクトに印加される電圧以上の電圧が印加される
    請求項１記載の半導体装置。
  3. 前記第１半導体層の前記第１領域に設けられた第１導電型の第１不純物層と、
    前記第１半導体層の前記第２領域に設けられた第２導電型の第２不純物層と、
    前記第１半導体層の前記第３領域に設けられた第１導電型の第３不純物層と、
    前記半導体基板の前記第１絶縁層と接する領域に設けられた第２導電型の第５不純物層と、
    を備える請求項１記載の半導体装置。
  4. 前記第１半導体層は第４領域を含み、
    前記第１領域は、前記第２領域と前記第４領域との間に設けられ、
    前記第１半導体層の前記第４領域に設けられた第２導電型の第６不純物層を備え、
    前記第６不純物層に第５コンタクトが接続されている
    請求項１又は２記載の半導体装置。
  5. 前記トランジスタに電気的に接続されたメモリセルアレイを更に備える
    請求項１～４のいずれか１項記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板の主面から前記半導体基板の内側に向けて形成された溝に設けられた第１絶縁層と、
    前記第１絶縁層上に形成され、前記半導体基板の主面に沿った第１方向及びこの第１方向と交差し前記主面に沿った第２方向に配列された複数のトランジスタ対と
    を備え、
    前記複数のトランジスタ対のそれぞれは、
    前記第１絶縁層上に形成されて前記半導体基板から絶縁され、前記半導体基板の主面に沿った第１方向に順に並ぶ第１領域、第２領域、第３領域、第４領域及び第５領域を含む第１半導体層と、
    前記第１半導体層の前記第２領域上及び前記第４領域上にそれぞれ設けられた第２絶縁層と、
    前記第２絶縁層上にそれぞれ設けられた第１導電層と
    を有し、
    前記第１半導体層の前記第１領域に第１コンタクトが接続され、
    前記第１半導体層の前記第３領域に第２コンタクトが接続され、
    前記第２領域上の前記第１導電層に第３コンタクトが接続され、
    前記第１半導体層の第５領域に第５コンタクトが接続され、
    前記第４領域上の前記第１導電層に第６コンタクトが接続され、
    前記第１領域～第３領域に対応する部分が第１トランジスタを構成し、前記第３領域～第５領域に対応する部分が第２トランジスタを構成する
    半導体装置。
  7. 前記第１トランジスタ及び前記第２トランジスタに電気的に接続される複数のメモリブロックを備えたメモリセルアレイを更に備え、
    前記複数のトランジスタ対は、
    第１トランジスタ対と、
    前記第１トランジスタ対に対して前記第１方向に隣接する第２トランジスタ対と、
    前記第１トランジスタ対に対して前記第２方向に隣接する第３トランジスタ対と、
    前記第２トランジスタ対に対して前記第２方向に隣接すると共に、前記第３トランジスタ対に対して前記第１方向に隣接する第４トランジスタ対と
    を含み、
    前記第１トランジスタ対の前記第２トランジスタ対の側に配置された第１トランジスタと、前記第２トランジスタ対の前記第１トランジスタ対の側に配置された第２トランジスタと、前記第３トランジスタ対の前記第４トランジスタ対の側に配置された第１トランジスタと、前記第４トランジスタ対の前記第３トランジスタ対の側に配置された第２トランジスタは、前記メモリセルアレイの同一のメモリブロックに電気的に接続されている
    請求項６記載の半導体装置。
  8. 前記第１絶縁層は、
    前記第１～第４トランジスタ対にそれぞれ対応して前記第１方向及び前記第２方向に配列された４つの第１絶縁領域と、
    前記第２方向に隣接する２つの前記第１絶縁領域の間にそれぞれ設けられ、これら２つの前記第１絶縁領域に接続された２つの第２絶縁領域と
    を備える請求項７記載の半導体装置。
  9. 前記第１絶縁層は、
    前記複数のトランジスタ対にそれぞれ対応して前記第１方向及び前記第２方向に配列された複数の第１絶縁領域と、
    前記第２方向に隣接する２つの前記第１絶縁領域の間にそれぞれ設けられ、これら２つの前記第１絶縁領域に接続された複数の第２絶縁領域と
    を備え、
    前記半導体基板の主面は、前記複数の第１絶縁領域及び前記複数の第２絶縁領域によって囲まれた第６領域を備え、
    同一のメモリブロックに電気的に接続される前記第１トランジスタ及び前記第２トランジスタは、前記第６領域を介して前記第１方向に並んでいる
    請求項６～８のいずれか１項記載の半導体装置。
  10. 前記半導体基板の前記第６領域には第４コンタクトが接続され、
    前記同一のメモリブロックに対する書き込み動作時に、前記第４コンタクトには、前記第２コンタクトに印加される電圧以上の電圧が印加される
    請求項９記載の半導体装置。
  11. 前記第１絶縁層は、
    前記第１及び第３トランジスタ対に対応して設けられた第３絶縁領域と、
    前記第２及び第４トランジスタ対に対応して設けられた第４絶縁領域と
    を備える請求項７記載の半導体装置。
  12. 前記第１絶縁層は、
    前記第１及び第２トランジスタ対に対応して設けられた第５絶縁領域と、
    前記第３及び第４トランジスタ対に対応して設けられた第６絶縁領域と
    を備える請求項７記載の半導体装置。
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