JPH11150250A

JPH11150250A - 半導体記憶装置

Info

Publication number: JPH11150250A
Application number: JP33638897A
Authority: JP
Inventors: Kaihei Itsushiki; 海平一色
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-11-19
Filing date: 1997-11-19
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】デコーダの数を増やすことなく、メモリブロ
ック分割されたメモリアレイを備える半導体記憶装置を
構成する。【解決手段】ソース拡散層３６及びドレイン拡散層３
８は、各メモリブロックで独立して形成されており、ソ
ース拡散層３６及びドレイン拡散層３８の一端側はＰＭ
ＯＳＦＥＴ４２を介して、その他端側はＮＭＯＳＦＥＴ
４４を介して、それぞれ電位供給ライン４６，４８に接
続されている。浮遊ゲート３０上に帯状に形成された制
御ゲート３２は、メモリブロックごとに独立して形成さ
れた共通の制御ゲートライン５０に接続されている。複
数のブロック選択トランジスタ４２で共通の帯状のゲー
ト電極４２ａ、複数のブロック選択トランジスタ４４で
共通の帯状のゲート電極４４ａが形成されている。ゲー
ト電極４２ａ，４２ｂ及び制御ゲートライン５０は、共
通の電位供給ライン５２に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書込み消去
が可能な不揮発性記憶装置に関し、特に一括消去が可能
な記憶装置に関するものである。この記憶装置は単体と
して、又はＡＳＩＣ(Application Specific integrated
circuit）、マイコンチップなど記憶装置を内蔵する可
能性のある半導体に使用される。

【０００２】

【従来の技術】電気的に書込み及び消去が可能な不揮発
性半導体記憶装置（ＥＥＰＲＯＭ：Electrically Erasa
ble Programmable Read Only Memory）は、記憶用トラ
ンジスタと、選択用トランジスタの２つのトランジスタ
を有しているため、面積が大きく微細化に不利であっ
た。また、これに伴うコスト高から一部の限られた用途
にしか使われていなかった。この問題を解決するために
消去プロセスをメモリブロック単位で行なうことで、ビ
ットあたり１トランジスタとした一括消去型不揮発性半
導体記憶装置（フラッシュＥＥＰＲＯＭやフラッシュメ
モリとも呼ばれる）が発明され、従来の様々な記憶媒体
に代わる物として、研究開発が進められている。

【０００３】図１は、この一括消去型不揮発性半導体記
憶装置の一つとして、Yueh.Y.Maらによるものを表す
（米国特許第５２８０４４６号参照）。（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｙ位置での断面図である。シ
リコン基板２に共通のソース拡散層４と共通のドレイン
拡散層６が対向して互いに平行に形成され、基板上には
トンネル酸化膜を介して浮遊ゲート８が形成されてい
る。浮遊ゲート８はドレイン拡散層６と一部オーバーラ
ップし、ソース拡散層４とは距離をもって配置されてい
る。浮遊ゲート８上には絶縁膜を介してソース拡散層
４、ドレイン拡散層６と平行に帯状の制御ゲート１０が
形成されている。制御ゲート１０上には絶縁膜を介して
ソース拡散層４、ドレイン拡散層６と直交する方向に延
びる帯状の選択ゲート１２が形成されている。１４は素
子分離のためのＬＯＣＯＳ（Local Oxidation of Silic
on）であり、制御ゲート１０の延びる方向に隣接するメ
モリセルのチャネル間を分離している。

【０００４】制御ゲート１０及び選択ゲート１２への適
切な電圧印加を行なうことで、浮遊ゲート８への高効率
キャリア注入（ソース側キャリア注入）を実現してい
る。このソース側キャリア注入法は、従来行われてきた
ＣＨＥ（Channel Hot Electron）注入法によるドレイン
側からのキャリア注入に比べて、１桁〜３桁も注入効率
が高いため、電源の低電圧化が実施しやすく、単一電源
化を可能にしている。また、この方式のもう一つの優れ
た点として、（Ａ）に示すように制御ゲート１０、選択
ゲート１２によって、メモリ素子をマトリクス的に選択
できるため、コンタクトレスのＮＯＲ型配列に素子を配
置すると、隣り合うメモリ素子のソース４およびドレイ
ン６を共用することができるため、メモリアレイとして
非常に小型化できる。更に加えて、選択ゲート１２を持
つ構造から、過剰消去を起こしても電流を遮断すること
ができるため、過剰消去の確認が必要ないなどの利点も
ある。

【０００５】この利点を更に活かした構造が、同じYue
h.Y.Maらによって開示されている。その構造の断面図を
図２に示す（米国特許第５２７８４３９号参照）。Ｐ型
シリコン基板１６にソース又はドレインとなる帯状のｎ
型活性領域１８が形成されている。対向する２本のｎ型
活性領域１８間のそれぞれのｎ型活性領域１８に隣接し
た基板上に、トンネル酸化膜を介して浮遊ゲート２０が
間隔を開けて２つ形成されている。浮遊ゲート２０上に
は絶縁膜を介してｎ型活性領域１８と平行に帯状の制御
ゲート２２が形成されている。制御ゲート２２上には絶
縁膜を介してｎ型活性領域１８と直交する方向に帯状の
選択ゲート２４が形成されている。この構造の特徴は、
図１の構造をもつ２つのフラッシュメモリを共通化し、
ソース拡散層、ドレイン拡散層を必要に応じて切り替え
るバーチャルグランドアレイ方式を採用していることで
ある。その結果、ソース又はドレインライン１本分を少
なくでき、素子を小さく形成することができる。

【０００６】

【発明が解決しようとする課題】上記のような一括消去
型不揮発性半導体記憶装置は、紫外線による消去が可能
なＥＰＲＯＭの置換え用途から使われ始めた。ところ
が、微細加工技術の進展で記憶容量が大容量化してくる
と、一括消去では扱いにくい面が増えてきた。例えば、
プログラムのデバックを行ない再書込みをする場合な
ど、変更箇所が極一部であるのに、一括消去してしまう
と全てを書込み直さなくてはならず、タイムロスが発生
してしまうという問題があった。さらに、データを記憶
させているような構成であると、そのタイムロスは何倍
にもなってしまうという欠点もある。このため、比較的
小さいサイズで消去できる一括消去型不揮発性半導体記
憶装置（以下フラッシュメモリという）が求められてき
ている。また、もう一つの問題として、記憶容量の増大
によってソース・ドレイン領域を形成する埋込み拡散層
の持つ接合容量と抵抗成分が大きくなり、アクセス時間
を増大する原因になっており、アクセス時間の減少が求
められている。

【０００７】これらの要求から、ある大きさを持ったメ
モリブロックにメモリアレイを分割することで、これら
の要求に応えようとしている。ところがメモリブロック
分割を行なうと、該当するメモリブロックを選択するた
めの手段（回路）が必要になる。特に浮遊ゲート、制御
ゲート、選択ゲートの３つのゲートを有するスプリット
ゲートタイプのフラッシュメモリでは、一般的なメモリ
がビットラインおよびワードラインの２つで任意セルを
選択するのに対して、制御ゲートをコントロールするた
めの回路が必要である。フラッシュメモリをメモリブロ
ック分割して使用すると、さらにメモリブロック選択回
路が必要になるため半導体記憶装置の面積が増大し、微
細化による高集積化のメリットをなくしてしまうことに
なる。一般的なメモリが、ワードラインデコーダ、ビッ
トラインデコーダ及びメモリブロックセレクトデコーダ
の３種類のデコーダ（電源）で対応できるのに対して、
選択ゲート、制御ゲートを持つ構成のメモリチップで
は、上記３つの回路に加えて、制御ゲートに電圧を印加
するためのデコーダ及び電源が必要になる。

【０００８】そこで、本発明は、デコーダの数を増やす
ことなく、メモリブロック分割されたメモリアレイを備
える半導体記憶装置を構成することを目的とするもので
ある。

【０００９】

【課題を解決するための手段】本発明による半導体記憶
装置は、スプリットゲート型メモリセルがマトリクス状
に配置されたメモリマトリクスを含む半導体記憶装置に
おいて、前記メモリマトリクスはメモリセルを複数個ず
つ含むメモリブロックに分割されており、前記メモリ拡
散層はソース・ドレインともに各メモリブロックごとに
独立するように分割されて形成され、かつ各メモリ拡散
層が、それぞれブロック選択トランジスタを介して、前
記メモリ拡散層方向に平行に並ぶ各メモリブロックのソ
ース又はドレインでそれぞれ共通のメタルビットライン
に接続されており、前記制御ゲートと前記ブロック選択
トランジスタのゲート電極を同一電位にする電位供給ラ
インを備える。制御ゲートとブロック選択トランジスタ
のゲートを共通化することにより、ブロック選択トラン
ジスタ専用のデコーダ又は電圧供給回路を準備する必要
がなくなる。

【００１０】

【発明の実施の形態】前記ブロック選択トランジスタを
前記メモリブロックのメモリ拡散層の両端に備え、一端
側のブロック選択トランジスタがＰチャネル型ＭＯＳＦ
ＥＴ（ＰＭＯＳＦＥＴ）であり、他端側のブロック選択
トランジスタがＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳＦ
ＥＴ）であることが好ましい。その結果、メモリセルの
消去時に制御ゲートに負電圧を用いてもブロック選択ト
ランジスタを動作させることができる。ブロック選択ト
ランジスタの電圧を供給する側の拡散層を、隣接する前
記メモリブロックで用いるブロック選択トランジスタで
共通にすることが好ましい。その結果、全体のチップ面
積を縮小することができる。浮遊ゲートとの間に間隔を
もって配置されている前記メモリ拡散層には、ＰＭＯＳ
ＦＥＴである前記ブロック選択トランジスタを備えない
ことが好ましい。その結果、他方のメモリ拡散層に接続
されるＰＭＯＳＦＥＴのゲート幅を広くすることがで
き、消去時に流すドレイン電流を増大することができ
る。

【００１１】

【実施例】図３は本発明の第１の実施例を表す回路図で
ある。浮遊ゲート３０、制御ゲート３２、及び選択ゲー
ト３４を有するスプリットゲート型のメモリセルが、メ
モリブロック内ではソース拡散層３６及びドレイン拡散
層３８によって複数個が並列に接続され、またそれぞれ
のソース及びドレインを共有する形でマトリクス状にメ
モリアレイ４０を形成している。そして、ソース拡散層
３６及びドレイン拡散層３８は、各メモリブロックで独
立して形成されており、ソース拡散層３６及びドレイン
拡散層３８の一端側はＰＭＯＳＦＥＴ４２を介して、そ
の他端側はＮＭＯＳＦＥＴ４４を介して、それぞれ電位
供給ライン４６，４８に接続されている。

【００１２】浮遊ゲート３０上に帯状に形成された制御
ゲート３２は、メモリブロックごとに独立して形成され
た共通の制御ゲートライン５０に接続されている。複数
のブロック選択トランジスタ４２で共通の帯状のゲート
電極４２ａ、複数のブロック選択トランジスタ４４で共
通の帯状のゲート電極４４ａが形成されている。そし
て、ゲート電極４２ａ，４２ｂ及び制御ゲートライン５
０は、共通の電位供給ライン５２に接続されている。選
択ゲート３４はワードラインデコーダ及び電源回路、電
位供給ライン４６，４８はビットラインデコーダ及び電
源回路、電位供給ライン５２は制御ゲート・ブロック選
択デコーダ及び電源回路に接続されている（図示略）。

【００１３】ここで、この実施例の制御方法について説
明する。図３に示すメモリブロック内に、アクセスする
メモリがある場合、つまりこのメモリブロックが選択さ
れている場合、ソース拡散層３６、ドレイン拡散層３
８、選択ゲート３４、制御ゲート３２、ならびにブロッ
ク選択トランジスタ４２，４４のゲート電極４２ａ，４
２ｂの電圧は、読出し時、書込み時、消去時に、例えば
表１のような関係になる。

【００１４】

【表１】制御電圧例制御ゲートライン５０とブロック選択トランジスタ４
２，４４のゲート電極４２ａ，４２ｂは、電位供給ライ
ン５２により接続されており、電位供給ラインを介して
電圧を印加されるので、読出し時、書込み時、消去時に
印加される電圧は同じになる。

【００１５】データ読出しの時、制御ゲート３２ならび
にゲート電極４２ａ，４２ｂには３Ｖの電圧が印加さ
れ、ＮＭＯＳＦＥＴであるブロック選択トランジスタ４
４がオンする。ブロック選択トランジスタ４４を介し
て、ソース拡散層３６には１．２Ｖの電圧が供給され
る。このとき、ドレイン拡散層３８は０Ｖ、選択ゲート
３４は３Ｖである。また、ＰＭＯＳＦＥＴのブロック選
択トランジスタ４２はＯＦＦしているため動作に関与し
ない。

【００１６】データ書込みの時、制御ゲート３２ならび
にゲート電極４２ａ，４２ｂには９Ｖの電圧が印加さ
れ、ＮＭＯＳＦＥＴであるブロック選択トランジスタ４
４がオンする。ブロック選択トランジスタ４４を介し
て、ドレイン拡散層３６には５Ｖの電圧が供給される。
このとき、ソース拡散層３８は０Ｖ、選択ゲート３４は
１．５Ｖである。また、ＰＭＯＳＦＥＴのブロック選択
トランジスタ４２はＯＦＦしているため動作に関与しな
い。

【００１７】データを消去する時、制御ゲート３２なら
びにゲート電極４２ａ，４２ｂには−９Ｖの電圧が印加
され、ＰＭＯＳＦＥＴであるブロック選択トランジスタ
４２がオンする。ブロック選択トランジスタ４２を介し
て、ドレイン拡散層３６には５Ｖの電圧が供給される。
このとき、ソース拡散層３８はフローティング、選択ゲ
ート３４は０Ｖである。また、ＮＭＯＳＦＥＴのブロッ
ク選択トランジスタ４２はＯＦＦしているため動作に関
与しない。

【００１８】次に、このフラッシュメモリブロックが選
択されていない場合は、選択ゲート３４、制御ゲート３
２、ならびにブロック選択トランジスタ４２，４４のゲ
ート電極４２ａ，４２ｂの電圧は全て０Ｖになるため、
ブロック選択トランジスタ４２，４４は全てＯＦＦ状態
にあり、またメモリアレイ内にも電圧がかかることがな
いので、誤作動などの問題が発生することはない。

【００１９】このように、制御ゲート用デコーダ及び電
源回路、ならびにブロック選択トランジスタ用デコーダ
及び電源回路が必要であったところを１組の制御ゲート
・ブロック選択デコーダ及び電源回路で制御することが
できる。その結果、回路が減ることによりメモリにアク
セスするタイミングが取り易くなる。また、ブロック選
択トランジスタのゲートを駆動するための専用電源が不
要になり、低消費電力化が図れる。さらに、制御ゲート
とブロック選択トランジスタの電源は共通であり、消去
時にブロック選択トランジスタにＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴを用いているので、制御ゲートに正の電圧、
負の電圧のどちらを印加しても、ＰＭＯＳＦＥＴブロッ
ク選択トランジスタ又はＮＭＯＳＦＥＴブロック選択ト
ランジスタのどちらかがオンとなるので、メモリセルの
読出し、書込み及び消去を行なうことができる。特に、
消去時に制御ゲートに負の電圧、ドレイン拡散層に正の
電圧を印加することにより、消去効率を上げることがで
きる。

【００２０】図４は、本発明の第２の実施例を表す回路
図である。浮遊ゲート３０、制御ゲート３２、選択ゲー
ト３４、ソース拡散層３６ならびにドレイン拡散層３８
から構成されるメモリアレイ４０、制御ゲートライン５
０及び電位供給ライン４６，４８，５２は、図３の実施
例と同様である。この実施例では、図７に示すように、
メモリ拡散層方向に並ぶメモリアレイ４０の間に、電圧
が印加されるソース拡散層を共通とした２列のＰＭＯＳ
ＦＥＴからなるブロック選択トランジスタ領域５４と、
ソース拡散層を共通とした２列のＮＭＯＳＦＥＴからな
るブロック選択トランジスタ領域５６が交互に配置され
ている。図４ではＰＭＯＳＦＥＴからなるブロック選択
トランジスタ５８，６２がブロック選択トランジスタ領
域５４に該当し、ＮＭＯＳＦＥＴからなるブロック選択
トランジスタ６０，６４がブロック選択トランジスタ領
域５６に該当する。ブロック選択トランジスタ５８，６
０は、メモリアレイ４０からなるメモリブロックのブロ
ック選択トランジスタである。ブロック選択トランジス
タ５８とソース拡散層を共有するブロック選択トランジ
スタ６２は、図中でメモリアレイ４０からなるメモリブ
ロックの上に配置されたメモリブロック（図示略）のブ
ロック選択トランジスタである。ブロック選択トランジ
スタ６０とソース拡散層を共有するブロック選択トラン
ジスタ６４は、図中でメモリアレイ４０からなるメモリ
ブロックの下に配置されたメモリブロック（図示略）の
ブロック選択トランジスタである。

【００２１】メモリアレイ４０のソース拡散層３６及び
ドレイン拡散層３８は、その一端側はブロック選択トラ
ンジスタ５８を介して、その他端側はブロック選択トラ
ンジスタ６０を介して、それぞれ電位供給ライン４６，
４８に接続されている。複数のブロック選択トランジス
タ５８で共通の帯状のゲート電極５８ａ、複数のブロッ
ク選択トランジスタ６０で共通の帯状のゲート電極６０
ａが形成されている。そして、ゲート電極５８ａ，６０
ａ及び制御ゲートライン５０は、共通の電位供給ライン
５２に接続されている。この実施例では、それぞれ隣接
するブロック選択トランジスタのソース拡散層が共有化
されているので、メモリブロック個数分のブロック選択
トランジスタ用ソース拡散層を省略することができ、面
積縮小を図ることができる。

【００２２】図５は、本発明の第３の実施例を表す回路
図である。浮遊ゲート３０、制御ゲート３２、選択ゲー
ト３４、ドレイン拡散層３８、制御ゲートライン５０、
電位供給ライン４６，４８，５２、ブロック選択トラン
ジスタ４４、及びゲート電極４４ａは、図３の実施例と
同様である。メモリブロックごとに分割されたドレイン
拡散層３８の一端側はＮＭＯＳＦＥＴからなるブロック
選択トランジスタ４４を介し、また、他端側はＰＭＯＳ
ＦＥＴからなるブロック選択トランジスタ６６を介して
電位供給ライン４８に接続されている。メモリブロック
ごとに分割されたソース拡散層３６ａの一端側はブロッ
ク選択トランジスタ４４を介して電位供給ライン４６に
接続されており、その他端側はどこにも接続されていな
い。一つのメモリブロックに接続されるブロック選択ト
ランジスタ６６の個数はブロック選択トランジスタ４４
の半分になる。複数のブロック選択トランジスタ４４で
共通の帯状のゲート電極４４ａ、複数のブロック選択ト
ランジスタ６６で共通の帯状のゲート電極６６ａが形成
されている。そして、ゲート電極４４ａ，６６ａ及び制
御ゲートライン５０は、共通の電位供給ライン５２に接
続されている。

【００２３】ＰＭＯＳＦＥＴのブロック選択トランジス
タ６６は、電位供給ライン５２に負の電圧が印加される
消去時のみしか動作しない。一般に、制御ゲートに負の
電圧を印加して消去する方式の場合、ソース拡散層の電
位を０Ｖ又はフローティングにする。従って、図５の実
施例に示すように、図３の実施例でソース拡散層３６に
接続されていたブロック選択トランジスタ４６を省略
し、ソース拡散層３６ａの一端をどこにも接続しないこ
とにより、消去時ソース電位をフローティングとして消
去をすることができる。その結果、ドレイン拡散層３８
に接続されるＰＭＯＳＦＥＴのブロック選択トランジス
タ６６のゲート幅を広げることができる。フラッシュメ
モリは、少なくとも１メモリブロック分の拡散層方向に
並んだメモリセルを一度に消去するので、消去時にドレ
イン拡散層に大きな電流を流す必要があるが、この実施
例ではドレイン拡散層についたＰＭＯＳＦＥＴのブロッ
ク選択トランジスタのゲート幅を広げることで、より多
くの電流を流すことができ、メモリブロックサイズの設
計自由度を増すことができる。

【００２４】図６は、本発明の第４の実施例を表す回路
図である。浮遊ゲート３０、制御ゲート３２、選択ゲー
ト３４、ソース拡散層３６ならびにドレイン拡散層３８
から構成されるメモリアレイ４０ａ、制御ゲートライン
５０及び電位供給ライン４６，４８，５２は図５の実施
例と同様であり、ブロック選択トランジスタ６０，６４
及びゲート電極６０ａ，６４ａは図４の実施例と同様で
ある。ドレイン拡散層３８の一端側はＮＭＯＳＦＥＴか
らなるブロック選択トランジスタ６０を介し、また、他
端側はＰＭＯＳＦＥＴからなるブロック選択トランジス
タ６８を介して電位供給ライン４８に接続されている。
ソース拡散層３６ａの一端側はブロック選択トランジス
タ６０を介して電位供給ライン４６に接続されており、
その他端側はどこにも接続されていない。一つのメモリ
ブロックに接続されるブロック選択トランジスタ６８の
個数はブロック選択トランジスタ６０の半分になる。ブ
ロック選択トランジスタ７０は、図中でメモリアレイ４
０ａからなるメモリブロックの上に配置されたメモリブ
ロック（図示略）のブロック選択トランジスタである。
ブロック選択トランジスタ６８，７０は電位が供給され
るソース拡散層を共有している。

【００２５】このような構成をもつことにより、メモリ
ブロック数だけソース拡散層分の面積縮小を図ることが
でき、かつ、ドレイン拡散層についたＰＭＯＳＦＥＴの
ブロック選択トランジスタのゲート幅を広げることで、
より多くの電流を流すことができる。

【００２６】

【発明の効果】本発明は、スプリットゲート型メモリセ
ルがマトリクス状に配置されたメモリマトリクスを含む
半導体記憶装置において、メモリマトリクスはメモリセ
ルを複数個ずつ含むメモリブロックに分割されており、
メモリ拡散層はソース・ドレインともに各メモリブロッ
クごとに独立するように分割されて形成され、かつ各メ
モリ拡散層が、それぞれブロック選択トランジスタを介
して、メモリ拡散層方向に平行に並ぶ各メモリブロック
のソース又はドレインでそれぞれ共通のメタルビットラ
インに接続されており、制御ゲートとブロック選択トラ
ンジスタのゲート電極を同一電位にする電位供給ライン
を備えるので、ブロック選択トランジスタ専用のデコー
ダ又は電圧供給回路を備える必要がなくなり、回路が減
ることで、メモリへのアクセスのためのタイミング等が
取りやすくなる。また、ブロック選択トランジスタのゲ
ート電極を駆動するための専用電源が不要になり、低消
費電力化を図ることができる。

【００２７】ブロック選択トランジスタをメモリブロッ
クのメモリ拡散層の両端に備え、一端側のブロック選択
トランジスタとしてＰＭＯＳＦＥＴ、他端側のブロック
選択トランジスタとしてＮＭＯＳＦＥＴを備えると、メ
モリセルの消去時に制御ゲートに負電圧を用いてもブロ
ック選択トランジスタを動作させることができる。ブロ
ック選択トランジスタの電圧を供給する側の拡散層を、
隣接するメモリブロックで用いるブロック選択トランジ
スタで共通にすると、メモリブロック個数分のブロック
選択トランジスタ用ソース拡散層が占める面積を縮小す
ることができる。ソース拡散層に接続されるＰＭＯＳＦ
ＥＴであるブロック選択トランジスタを省略すると、ド
レイン拡散層に接続されるＰＭＯＳＦＥＴのゲート幅を
広くすることができ、消去時に流すドレイン電流を増大
することができる。その結果、メモリブロックのサイズ
に対する余裕ができ、メモリブロックを大きくすること
もできる。

【図面の簡単な説明】

【図１】スプリット型メモリ構造を示す概略図であり、
（Ａ）は平面図、（Ｂ）は断面図である。

【図２】他の従来例の断面図である。

【図３】第１の実施例の回路図である。

【図４】第２の実施例の回路図である。

【図５】第３の実施例の回路図である。

【図６】第４の実施例の回路図である。

【図７】第２の実施例を説明する概略構成図である。

【符号の説明】

３０浮遊ゲート３２制御ゲート３４選択ゲート３６ソース拡散層３８ドレイン拡散層４０ａメモリアレイ５０制御ゲートライン４６，４８，５２電位供給ライン６０，６４，６８，７０ブロック選択トランジス
タ６０ａ，６４ａ，６８ａ，７０ａゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】半導体基板上にメモリセルのソース・ド
レイン領域となるメモリ拡散層が互いに平行に、かつ帯
状に形成され、一対のメモリ拡散層間の半導体基板上に
第１の絶縁膜を介し、一方のメモリ拡散層と隣接し他方
のメモリ拡散層と間隔をもって配置され、メモリセルご
とに分離された第１の導電体にてなる浮遊ゲートが形成
され、浮遊ゲート上に第２の絶縁膜を介し、メモリ拡散
層に平行に帯状に延びて複数のメモリセルについて共通
の第２の導電体にてなる制御ゲートが形成され、制御ゲ
ート上には第３の絶縁体を介し、浮遊ゲートとの間に間
隔をもって配置されているメモリ拡散層と浮遊ゲートと
の間の半導体基板上には第４の絶縁体を介して第２の導
電体と直交する方向に帯状に延びて複数のメモリセルに
ついて共通の第３の導電体にてなる選択ゲートが形成さ
れ、浮遊ゲート下方の半導体基板表面をメモリチャネル
とし、メモリ拡散層と浮遊ゲートとの間の半導体基板表
面を選択チャネルとするスプリットゲート型メモリセル
がマトリクス状に配置されたメモリマトリクスを含む半
導体記憶装置において、前記メモリマトリクスはメモリセルを複数個ずつ含むメ
モリブロックに分割されており、前記メモリ拡散層はソース・ドレインともに各メモリブ
ロックごとに独立するように分割されて形成され、かつ
各メモリ拡散層が、それぞれブロック選択トランジスタ
を介して、前記メモリ拡散層方向に延びる共通のメタル
ビットラインに接続されており、前記制御ゲートと前記ブロック選択トランジスタのゲー
ト電極を同一電位にする電位供給ラインを備えたことを
特徴とする半導体記憶装置。
【請求項２】前記ブロック選択トランジスタを前記メ
モリブロックのメモリ拡散層の両端に備え、一端側のブ
ロック選択トランジスタがＰチャネル型ＭＯＳＦＥＴで
あり、他端側のブロック選択トランジスタがＮチャネル
型ＭＯＳＦＥＴである請求項１に記載の半導体記憶装
置。
【請求項３】前記ブロック選択トランジスタの電圧が
供給される側の拡散層は、隣接する前記メモリブロック
で用いるブロック選択トランジスタで共通になっている
請求項２に記載の半導体装置。
【請求項４】浮遊ゲートとの間に間隔をもって配置さ
れている前記メモリ拡散層には、Ｐチャネル型ＭＯＳＦ
ＥＴである前記ブロック選択トランジスタが備えられて
いない請求項２に記載の半導体記憶装置。