JP2000298991A - 半導体装置 - Google Patents
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】フォワードバイアスを防止し、且つトランジス
タの耐圧問題を回避して電源電圧以上の電位差を有する
二つのノード間の電位をリセットすることが困難であっ
た。 【解決手段】 スイッチ回路ＳＷ１は基板電圧Ｖwellが
供給されるノードＮ１とワード線の電圧ＶWLが供給され
るノードＮ２の相互間に接続される。これらノードＮ
１、Ｎ２には寄生容量Ｃ１が存在する。ワード線の電圧
ＶWLは消去時に負の電圧とされる。消去動作終了時に、
スイッチ回路ＳＷ１がオンとされ、ノードＮ１とノード
Ｎ２とがショートされ、この後、スイッチ回路ＳＷ４、
ＳＷ５をオンとしてこれらノードＮ１、Ｎ２が個別に接
地される。
タの耐圧問題を回避して電源電圧以上の電位差を有する
二つのノード間の電位をリセットすることが困難であっ
た。 【解決手段】 スイッチ回路ＳＷ１は基板電圧Ｖwellが
供給されるノードＮ１とワード線の電圧ＶWLが供給され
るノードＮ２の相互間に接続される。これらノードＮ
１、Ｎ２には寄生容量Ｃ１が存在する。ワード線の電圧
ＶWLは消去時に負の電圧とされる。消去動作終了時に、
スイッチ回路ＳＷ１がオンとされ、ノードＮ１とノード
Ｎ２とがショートされ、この後、スイッチ回路ＳＷ４、
ＳＷ５をオンとしてこれらノードＮ１、Ｎ２が個別に接
地される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、例えばフラッシュＥＥＰＲＯＭ等の半導体装置
に関する。
憶装置、例えばフラッシュＥＥＰＲＯＭ等の半導体装置
に関する。
【０００２】
【従来の技術】周知のように、フラッシュメモリは、メ
モリセルとしてスタックゲート構造のトランジスタ用
い、特に、ＮＯＲ型と呼ばれるフラッシュＥＥＰＲＯＭ
では書き込み時にはチャネルホットエレクトロンを用
い、消去時にはＦＮトンネル電流を用いるのが一般的で
ある。消去動作は種々の方式があるが、インテル社のフ
ラッシュメモリの一種のＥＴＯＸ（EPROM Tunnel Oxid
e）ではセルのゲートを接地し、ソースに高電圧（約１
０Ｖ）を印加して浮遊ゲートとソース間に電界を加え、
ＦＮトンネル電流を流す。あるいはＡＭＤ社が提案した
負ゲート・ソース消去方式のように、消去時にセルのゲ
ートに負電圧（約−１０Ｖ）を印加し、ソースに正電圧
（約５Ｖ）を印加して浮遊ゲートとソース間にＦＮトン
ネル電流を流す方式が一般的であった。
モリセルとしてスタックゲート構造のトランジスタ用
い、特に、ＮＯＲ型と呼ばれるフラッシュＥＥＰＲＯＭ
では書き込み時にはチャネルホットエレクトロンを用
い、消去時にはＦＮトンネル電流を用いるのが一般的で
ある。消去動作は種々の方式があるが、インテル社のフ
ラッシュメモリの一種のＥＴＯＸ（EPROM Tunnel Oxid
e）ではセルのゲートを接地し、ソースに高電圧（約１
０Ｖ）を印加して浮遊ゲートとソース間に電界を加え、
ＦＮトンネル電流を流す。あるいはＡＭＤ社が提案した
負ゲート・ソース消去方式のように、消去時にセルのゲ
ートに負電圧（約−１０Ｖ）を印加し、ソースに正電圧
（約５Ｖ）を印加して浮遊ゲートとソース間にＦＮトン
ネル電流を流す方式が一般的であった。
【０００３】しかし、セルサイズをスケーリングしてい
くに従い、消去時にセルのソースに印加される高電圧が
問題となってくる。印加される高電圧に耐え得るように
接合耐圧を向上させる構成としては、ソース領域に二重
拡散構造を用いることが考えられる。すなわち、ソース
領域としてのＮ+（Ａｓ）領域を覆うＮ-（Ｐ）領域を形
成することにより耐圧を向上できる。しかし、この二重
拡散構造はチャネル長のスケーリングを防げる要因とな
っている。すなわち、十分な耐圧を得るためにＮ-領域
を形成することにより、Ｙj（拡散層とゲートとのオー
バーラップ長）の増加は約０．２μｍと見積れる。しか
し、デバイスが一層微細化され、特に、０．２５μｍ以
下の世代を考えると、Ｙj部分を含むチャネル長Ｌは、 Ｌ＝Ｌeff＋０．２μｍ＞＞０．２５μｍ （Ｌeff：実効チャネル長） となりセルサイズを縮小する上で大きな弊害となる。
くに従い、消去時にセルのソースに印加される高電圧が
問題となってくる。印加される高電圧に耐え得るように
接合耐圧を向上させる構成としては、ソース領域に二重
拡散構造を用いることが考えられる。すなわち、ソース
領域としてのＮ+（Ａｓ）領域を覆うＮ-（Ｐ）領域を形
成することにより耐圧を向上できる。しかし、この二重
拡散構造はチャネル長のスケーリングを防げる要因とな
っている。すなわち、十分な耐圧を得るためにＮ-領域
を形成することにより、Ｙj（拡散層とゲートとのオー
バーラップ長）の増加は約０．２μｍと見積れる。しか
し、デバイスが一層微細化され、特に、０．２５μｍ以
下の世代を考えると、Ｙj部分を含むチャネル長Ｌは、 Ｌ＝Ｌeff＋０．２μｍ＞＞０．２５μｍ （Ｌeff：実効チャネル長） となりセルサイズを縮小する上で大きな弊害となる。
【０００４】上記問題を解決するためチャネル消去方式
が開発されている。この方式は、消去時に基板（＝ソー
ス）とワード線の相互間に高電圧を印加し、浮遊ゲート
と基板間にトンネル電流を流す方式である。基板とソー
スが同電位（もしくはソースがフローティングでも可）
であるため、ソースの接合耐圧を考える必要がなく、二
重拡散構造が不要となる。
が開発されている。この方式は、消去時に基板（＝ソー
ス）とワード線の相互間に高電圧を印加し、浮遊ゲート
と基板間にトンネル電流を流す方式である。基板とソー
スが同電位（もしくはソースがフローティングでも可）
であるため、ソースの接合耐圧を考える必要がなく、二
重拡散構造が不要となる。
【０００５】しかし、この方式は、浮遊ゲートと基板間
の容量が大きいため、ソース消去方式と比較して、消去
時にセルのゲートと基板間に大きな電圧を印加する必要
がある。このため、セルのゲート（ワード線）に所定の
電圧を供給するデコード回路や、基板に所定の電圧を供
給するデコード回路を構成するトランジスタの耐圧が問
題となる。そこで、これらトランジスタの耐圧が問題と
ならないよう、各部の電圧が考慮されている。
の容量が大きいため、ソース消去方式と比較して、消去
時にセルのゲートと基板間に大きな電圧を印加する必要
がある。このため、セルのゲート（ワード線）に所定の
電圧を供給するデコード回路や、基板に所定の電圧を供
給するデコード回路を構成するトランジスタの耐圧が問
題となる。そこで、これらトランジスタの耐圧が問題と
ならないよう、各部の電圧が考慮されている。
【０００６】図６（ａ）（ｂ）（ｃ）は、メモリセルの
各部に供給されるバイアス電圧の関係を示している。図
6（ａ）（ｂ）に示すように、トランジスタの耐圧を低
く抑えるためには、消去時にセルの制御ゲートに負電圧
（Ｖｇ＝−８Ｖ）を印加し、基板に正の高電圧（Ｖsub
＝１０Ｖ）を印加するのが良い。また、チャネル消去の
場合、図６（ｃ）に示すように、メモリセルＭＣは、Ｎ
型ウェルによりＰ型基板と分離されたＰ型ウェル内に形
成され、セルの基板電圧ＶsubはＰ型ウェルとＮ型ウェ
ルに供給される。
各部に供給されるバイアス電圧の関係を示している。図
6（ａ）（ｂ）に示すように、トランジスタの耐圧を低
く抑えるためには、消去時にセルの制御ゲートに負電圧
（Ｖｇ＝−８Ｖ）を印加し、基板に正の高電圧（Ｖsub
＝１０Ｖ）を印加するのが良い。また、チャネル消去の
場合、図６（ｃ）に示すように、メモリセルＭＣは、Ｎ
型ウェルによりＰ型基板と分離されたＰ型ウェル内に形
成され、セルの基板電圧ＶsubはＰ型ウェルとＮ型ウェ
ルに供給される。
【０００７】この方式によれば、デコード回路を耐圧１
０Ｖのトランジスタにより構成できる。これに対して、
制御ゲートあるいは基板だけに耐圧性能を持たせようと
すると、約２０Ｖの耐圧を有するトランジスタが必要と
なる。このように、トランジスタの耐圧電圧が高くなる
と、ｔｏｘ．（酸化膜の膜厚）やＬ（チャネル長）等を
耐圧１０Ｖのトランジスタの倍としなければならない。
このため、デコード回路によるチップ占有面積が膨大と
なる。
０Ｖのトランジスタにより構成できる。これに対して、
制御ゲートあるいは基板だけに耐圧性能を持たせようと
すると、約２０Ｖの耐圧を有するトランジスタが必要と
なる。このように、トランジスタの耐圧電圧が高くなる
と、ｔｏｘ．（酸化膜の膜厚）やＬ（チャネル長）等を
耐圧１０Ｖのトランジスタの倍としなければならない。
このため、デコード回路によるチップ占有面積が膨大と
なる。
【０００８】図７乃至図９は、チャネル消去のバイアス
電圧をセルの各部に印加するための回路例を示してい
る。
電圧をセルの各部に印加するための回路例を示してい
る。
【０００９】図７は、行デコード回路（ワード線ドライ
バ）の一例を示している。この行デコード回路におい
て、論理回路７１ａは０〜Ｖdd系のアドレス信号とEras
e信号をデコードする。このデコード出力信号は、レベ
ルシフタ７１ｂにより電圧ＶSW 、ＶBB系の信号に変換さ
れる。ここで、ＶSWはワード線のハイレベルであり、Ｖ
BBはワード線のローレベルである。このレベルシフタ７
１ｂの出力信号は駆動回路としてのインバータ回路７１
ｃを介してワード線に電圧ＶWLとして供給される。
バ）の一例を示している。この行デコード回路におい
て、論理回路７１ａは０〜Ｖdd系のアドレス信号とEras
e信号をデコードする。このデコード出力信号は、レベ
ルシフタ７１ｂにより電圧ＶSW 、ＶBB系の信号に変換さ
れる。ここで、ＶSWはワード線のハイレベルであり、Ｖ
BBはワード線のローレベルである。このレベルシフタ７
１ｂの出力信号は駆動回路としてのインバータ回路７１
ｃを介してワード線に電圧ＶWLとして供給される。
【００１０】図９は、ワード線の電圧ＶWLを示してい
る。このように、ワード線の電圧ＶWLは、データの読み
出し、プログラム、消去に応じて設定される。これら電
圧ＶSW 、ＶBBはいずれも絶対値が１０Ｖ以内とされ、デ
コード回路内のトランジスタの耐圧条件を満たしてい
る。
る。このように、ワード線の電圧ＶWLは、データの読み
出し、プログラム、消去に応じて設定される。これら電
圧ＶSW 、ＶBBはいずれも絶対値が１０Ｖ以内とされ、デ
コード回路内のトランジスタの耐圧条件を満たしてい
る。
【００１１】図８は、図７に示すレベルシフタの回路構
成の一例を示している。
成の一例を示している。
【００１２】図１０は、セルアレイが形成される基板
（Ｐ型ウェル）に電位を供給するデコード回路の一例を
示している。このデコード回路において、論理回路１０
０aは、ブロックアドレス信号とＥｒａｓｅ信号をデコ
ードする。このデコード出力信号はレベルシフタ１００
ｂに供給され、電圧ＶHと接地レベルの信号に変換され
る。ここで、電圧ＶHは例えば１０Ｖである。このレベ
ルシフタ１００ｂの出力信号は駆動回路としてのインバ
ータ回路１００ｃを介してＰ型ウェルに供給される。
（Ｐ型ウェル）に電位を供給するデコード回路の一例を
示している。このデコード回路において、論理回路１０
０aは、ブロックアドレス信号とＥｒａｓｅ信号をデコ
ードする。このデコード出力信号はレベルシフタ１００
ｂに供給され、電圧ＶHと接地レベルの信号に変換され
る。ここで、電圧ＶHは例えば１０Ｖである。このレベ
ルシフタ１００ｂの出力信号は駆動回路としてのインバ
ータ回路１００ｃを介してＰ型ウェルに供給される。
【００１３】
【発明が解決しようとする課題】次に、負ゲート・チャ
ネル消去方式を実現するための課題について説明する。
ネル消去方式を実現するための課題について説明する。
【００１４】図１１は、デコーダ内のＮチャネルトラン
ジスタ（ＮＭＯＳ）、Ｐチャネルトランジスタ（ＰＭＯ
Ｓ）及びメモリセル（ＭＣ）の断面図を示し、図１２は
図１１の等価回路を示している。これらＮチャネルトラ
ンジスタ、Ｐチャネルトランジスタ及びメモリセルと、
各ウェルや基板との間には寄生容量Ｃ１〜Ｃ５が存在す
る。これら寄生容量Ｃ１〜Ｃ５は次の通りである。図１
３は寄生容量Ｃ１〜Ｃ５を示す等価回路である。
ジスタ（ＮＭＯＳ）、Ｐチャネルトランジスタ（ＰＭＯ
Ｓ）及びメモリセル（ＭＣ）の断面図を示し、図１２は
図１１の等価回路を示している。これらＮチャネルトラ
ンジスタ、Ｐチャネルトランジスタ及びメモリセルと、
各ウェルや基板との間には寄生容量Ｃ１〜Ｃ５が存在す
る。これら寄生容量Ｃ１〜Ｃ５は次の通りである。図１
３は寄生容量Ｃ１〜Ｃ５を示す等価回路である。
【００１５】Ｃ１：メモリセルの制御ゲートと基板（Ｐ
型ウェル）間の容量＝（制御ゲートと浮遊ゲート間の容
量）及び（浮遊ゲートと基板間の容量）の直列容量 Ｃ２：ブロック基板（Ｎ型ウェル、Ｐ型ウェル）と基板
間の容量 Ｃ３：デコーダのハイレベル（Ｎ型ウェル）を基板間の
容量 Ｃ４：デコーダのハイレベル（ＶSW）とローレベル（Ｖ
BB）間の容量 Ｃ５：デコーダのロウレベル（ＶBB）と基板間の容量
（含配線容量） ところで、この種の不揮発性半導体記憶装置は、消去動
作終了時に、読み出し動作ができる状態にリセットする
必要がある。すなわち、ワード線の電圧ＶWLを−８Ｖか
ら０Ｖとし、ウェルの電圧Ｖwellを１０Ｖから０Ｖとす
る必要がある。このようにワード線の電圧及びウェルの
電圧をリセットする際に問題となるのは、各ノードのリ
セットの順番である。
型ウェル）間の容量＝（制御ゲートと浮遊ゲート間の容
量）及び（浮遊ゲートと基板間の容量）の直列容量 Ｃ２：ブロック基板（Ｎ型ウェル、Ｐ型ウェル）と基板
間の容量 Ｃ３：デコーダのハイレベル（Ｎ型ウェル）を基板間の
容量 Ｃ４：デコーダのハイレベル（ＶSW）とローレベル（Ｖ
BB）間の容量 Ｃ５：デコーダのロウレベル（ＶBB）と基板間の容量
（含配線容量） ところで、この種の不揮発性半導体記憶装置は、消去動
作終了時に、読み出し動作ができる状態にリセットする
必要がある。すなわち、ワード線の電圧ＶWLを−８Ｖか
ら０Ｖとし、ウェルの電圧Ｖwellを１０Ｖから０Ｖとす
る必要がある。このようにワード線の電圧及びウェルの
電圧をリセットする際に問題となるのは、各ノードのリ
セットの順番である。
【００１６】図１４、図１５は、消去終了後に各ノード
がリセットされていく様子を極端な例をあげて示してい
る。
がリセットされていく様子を極端な例をあげて示してい
る。
【００１７】図１４は、ワード線の電圧ＶWL（ＶBB＝−
８Ｖ）をウェルの電圧よりも先にリセットする場合の動
作波形を示している。
８Ｖ）をウェルの電圧よりも先にリセットする場合の動
作波形を示している。
【００１８】ワード線の電圧ＶWLが−８Ｖから０Ｖとな
るとき、図１１に示す容量Ｃ１によりウェルの電位Ｖ
wellも上昇される。このＶwellは図１０に示すように、
電圧Ｖ Hと接地電位が電源として供給されるインバータ
回路１００ｃにより駆動される。このため、ウェルの電
位Ｖwellが上昇すると、図１６（ａ）（ｂ）に示すよう
に、インバータ回路１００ｃを構成するＰチャネルトラ
ンジスタ（ＶH系、Ｎ型ウェル内）において、拡散層と
Ｎ型ウェルの間で電圧Ｖwellから電圧ＶHへのフォワー
ドバイアス状態が生じる。
るとき、図１１に示す容量Ｃ１によりウェルの電位Ｖ
wellも上昇される。このＶwellは図１０に示すように、
電圧Ｖ Hと接地電位が電源として供給されるインバータ
回路１００ｃにより駆動される。このため、ウェルの電
位Ｖwellが上昇すると、図１６（ａ）（ｂ）に示すよう
に、インバータ回路１００ｃを構成するＰチャネルトラ
ンジスタ（ＶH系、Ｎ型ウェル内）において、拡散層と
Ｎ型ウェルの間で電圧Ｖwellから電圧ＶHへのフォワー
ドバイアス状態が生じる。
【００１９】この状態において、最悪の場合、電圧Ｖ
wellと基板間に電圧ＶHがベースに供給されるバイポー
ラトランジスタができて、大量のホールが基板内に放出
され、これがトリガとなってラッチアップを引き起こす
虞がある。
wellと基板間に電圧ＶHがベースに供給されるバイポー
ラトランジスタができて、大量のホールが基板内に放出
され、これがトリガとなってラッチアップを引き起こす
虞がある。
【００２０】一方、電圧ＶBBが比較的ゆっくり変化する
場合、ウェル電位Ｖwellの上昇は、Ｐチャネルトランジ
スタを介して電圧ＶHの上昇を招く。この電圧ＶHは最大
電圧１０Ｖに設定しているため、電圧ＶHがこれ以上上
昇した場合、トランジスタの耐圧問題を招く。
場合、ウェル電位Ｖwellの上昇は、Ｐチャネルトランジ
スタを介して電圧ＶHの上昇を招く。この電圧ＶHは最大
電圧１０Ｖに設定しているため、電圧ＶHがこれ以上上
昇した場合、トランジスタの耐圧問題を招く。
【００２１】図１５は、ワード線の電位より先にウェル
電位をリセットする場合の動作波形を示し、図１７
（ａ）（ｂ）は、ワード線とウェルのデコード回路を示
している。
電位をリセットする場合の動作波形を示し、図１７
（ａ）（ｂ）は、ワード線とウェルのデコード回路を示
している。
【００２２】この場合、ウェル電位Ｖwellがリセットさ
れると、図１７（ａ）（ｂ）に示すように、ウェル電圧
とカップリングしている容量Ｃ１により、ワード線の電
圧Ｖ WLがアンダーシュートする。このとき、図１７
（ｂ）に示すように、Ｐ型ウェル内のＮチャネルトラン
ジスタの拡散層でフォワードバイアスが起こり、最悪の
場合、ラッチアップを引き起こす虞がある。
れると、図１７（ａ）（ｂ）に示すように、ウェル電圧
とカップリングしている容量Ｃ１により、ワード線の電
圧Ｖ WLがアンダーシュートする。このとき、図１７
（ｂ）に示すように、Ｐ型ウェル内のＮチャネルトラン
ジスタの拡散層でフォワードバイアスが起こり、最悪の
場合、ラッチアップを引き起こす虞がある。
【００２３】一方、ウェルの電圧がゆっくり変化する場
合、電圧ＶBBが引き下げられてアンダーシュートする。
行デコーダ内の電圧ＶSW−ＶBBがほぼ最大電圧１０Ｖに
設定されている場合、電圧ＶBBがアンダーシュートした
場合、最大電圧１０Ｖを越えることとなり、トランジス
タの耐圧問題を招く。
合、電圧ＶBBが引き下げられてアンダーシュートする。
行デコーダ内の電圧ＶSW−ＶBBがほぼ最大電圧１０Ｖに
設定されている場合、電圧ＶBBがアンダーシュートした
場合、最大電圧１０Ｖを越えることとなり、トランジス
タの耐圧問題を招く。
【００２４】上記の例はいずれも極端な場合を示してい
る。しかし、消去終了時に電圧ＶWLと電圧Ｖwellを同時
にリセットしようとしても内部の寄生容量や、抵抗、そ
の他の電気特性、温度特性などを考慮すると、同時にリ
セットしているつもりでも必ず上記のような場合が発生
する。したがって、どのような場合でもフォワードバイ
アスあるいはトランジスタの耐圧問題を起こさぬような
配慮が必要である。
る。しかし、消去終了時に電圧ＶWLと電圧Ｖwellを同時
にリセットしようとしても内部の寄生容量や、抵抗、そ
の他の電気特性、温度特性などを考慮すると、同時にリ
セットしているつもりでも必ず上記のような場合が発生
する。したがって、どのような場合でもフォワードバイ
アスあるいはトランジスタの耐圧問題を起こさぬような
配慮が必要である。
【００２５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは電源電圧以上
の電位差を有する二つのノード間の電位をリセットする
際に、寄生容量によるトランジスタの拡散層と基板相互
間でのフォワードバイアスを防止でき、且つトランジス
タの耐圧問題を回避可能な半導体装置を提供しようとす
るものである。
れたものであり、その目的とするところは電源電圧以上
の電位差を有する二つのノード間の電位をリセットする
際に、寄生容量によるトランジスタの拡散層と基板相互
間でのフォワードバイアスを防止でき、且つトランジス
タの耐圧問題を回避可能な半導体装置を提供しようとす
るものである。
【００２６】
【課題を解決するための手段】本発明は、上記課題を解
決するため、電源電圧以上の電位差を有し、寄生容量を
介して接続された第１、第２のノードと、前記第１、第
２のノードの相互間に接続され、前記第１、第２のノー
ドをショートする第１のスイッチ回路と、前記第１、第
２のノードと接地間にそれぞれ設けられ、前記第１のス
イッチ回路がオンとされた後にオンとされる第２、第３
のスイッチ回路とを具備している。
決するため、電源電圧以上の電位差を有し、寄生容量を
介して接続された第１、第２のノードと、前記第１、第
２のノードの相互間に接続され、前記第１、第２のノー
ドをショートする第１のスイッチ回路と、前記第１、第
２のノードと接地間にそれぞれ設けられ、前記第１のス
イッチ回路がオンとされた後にオンとされる第２、第３
のスイッチ回路とを具備している。
【００２７】さらに、本発明の半導体装置は、複数のブ
ロックに分割され、各ブロックは複数のメモリセルと、
これらメモリセルに接続された複数のワード線、ビット
線を有するメモリセルアレイと、前記メモリセルを選択
するロウデコーダと、前記ロウデコーダに前記ワード線
に供給される電圧を供給する第１のデコーダと、前記メ
モリセルが形成される基板に基板電圧を供給する第２の
デコーダと、前記ワード線の電圧が供給される第１のノ
ードと前記基板電圧が供給される第２のノードの相互間
に接続され、前記メモリセルの消去後、前記第１、第２
のノードをショートする第１のスイッチ回路と、前記第
１のノードと前記第１のデコーダの出力端との相互間に
接続され、前記第１のスイッチより先にオフとされる第
２のスイッチ回路と、前記第２のノードと前記第２のデ
コーダの出力端との相互間に接続され、前記第１のスイ
ッチより先にオフとされる第３のスイッチ回路とを具備
している。
ロックに分割され、各ブロックは複数のメモリセルと、
これらメモリセルに接続された複数のワード線、ビット
線を有するメモリセルアレイと、前記メモリセルを選択
するロウデコーダと、前記ロウデコーダに前記ワード線
に供給される電圧を供給する第１のデコーダと、前記メ
モリセルが形成される基板に基板電圧を供給する第２の
デコーダと、前記ワード線の電圧が供給される第１のノ
ードと前記基板電圧が供給される第２のノードの相互間
に接続され、前記メモリセルの消去後、前記第１、第２
のノードをショートする第１のスイッチ回路と、前記第
１のノードと前記第１のデコーダの出力端との相互間に
接続され、前記第１のスイッチより先にオフとされる第
２のスイッチ回路と、前記第２のノードと前記第２のデ
コーダの出力端との相互間に接続され、前記第１のスイ
ッチより先にオフとされる第３のスイッチ回路とを具備
している。
【００２８】また、本発明の半導体装置は、ウェル内に
スタックゲート構造のトランジスタからなる複数のメモ
リセルが形成され、電気的に一括してこれらメモリセル
のデータが消去され、消去時には各メモリセルの制御ゲ
ートに負電圧が印加され、前記ウェルに正の電圧が印加
されるチャネル消去方式を用いた半導体装置であって、
前記ウェルに電圧を供給する第１のノードと前記メモリ
セルの制御ゲートに電圧を供給する第２のノードとの相
互間に接続され、消去終了時にオンとされ前記第１、第
２のノードをショートする第１のスイッチ回路と、前記
第１のノードと接地間、及び前記第２のノードと接地間
にそれぞれ接続され、前記第１のスイッチ回路がオンと
された後、オンとされる第２、第３のスイッチ回路とを
具備している。
スタックゲート構造のトランジスタからなる複数のメモ
リセルが形成され、電気的に一括してこれらメモリセル
のデータが消去され、消去時には各メモリセルの制御ゲ
ートに負電圧が印加され、前記ウェルに正の電圧が印加
されるチャネル消去方式を用いた半導体装置であって、
前記ウェルに電圧を供給する第１のノードと前記メモリ
セルの制御ゲートに電圧を供給する第２のノードとの相
互間に接続され、消去終了時にオンとされ前記第１、第
２のノードをショートする第１のスイッチ回路と、前記
第１のノードと接地間、及び前記第２のノードと接地間
にそれぞれ接続され、前記第１のスイッチ回路がオンと
された後、オンとされる第２、第３のスイッチ回路とを
具備している。
【００２９】前記第１のスイッチ回路は、電流通路の一
端が前記第１のノードに接続され、ショート時に耐圧条
件を満たす電圧がゲートに供給される第１のＮチャネル
トランジスタと、電流通路の一端が前記第２のノードに
接続され、ショート時に耐圧条件を満たす電圧がゲート
に供給される第２のＮチャネルトランジスタと、電流通
路の両端が前記第１、第２のＮチャネルトランジスタの
電流通路の各他端に接続され、耐圧条件を満たす一定の
電圧がゲートに供給されるＰチャネルトランジスタとを
具備している。
端が前記第１のノードに接続され、ショート時に耐圧条
件を満たす電圧がゲートに供給される第１のＮチャネル
トランジスタと、電流通路の一端が前記第２のノードに
接続され、ショート時に耐圧条件を満たす電圧がゲート
に供給される第２のＮチャネルトランジスタと、電流通
路の両端が前記第１、第２のＮチャネルトランジスタの
電流通路の各他端に接続され、耐圧条件を満たす一定の
電圧がゲートに供給されるＰチャネルトランジスタとを
具備している。
【００３０】さらに、本発明の半導体装置は、アドレス
信号に応じて前記ウェルに供給する電圧を発生する第１
のデコーダと、アドレス信号に応じて前記制御ゲートに
供給する電圧を発生する第２のデコーダと、前記第１の
デコーダと前記第１のノードの相互間に接続され、前記
ショート時に前記第１のスイッチ回路より先にオフとさ
れる第４のスイッチ回路と、前記第２のデコーダと前記
第２のノードの相互間に接続され、前記ショート時に前
記第１のスイッチ回路より先にオフとされる第５のスイ
ッチ回路とを具備している。
信号に応じて前記ウェルに供給する電圧を発生する第１
のデコーダと、アドレス信号に応じて前記制御ゲートに
供給する電圧を発生する第２のデコーダと、前記第１の
デコーダと前記第１のノードの相互間に接続され、前記
ショート時に前記第１のスイッチ回路より先にオフとさ
れる第４のスイッチ回路と、前記第２のデコーダと前記
第２のノードの相互間に接続され、前記ショート時に前
記第１のスイッチ回路より先にオフとされる第５のスイ
ッチ回路とを具備している。
【００３１】前記第１のノードには正の電圧Ｖ１が供給
され、前記第２のノードには負の電圧Ｖ２が供給され、
前記第１のＮチャネルトランジスタのゲートにはＮチャ
ネルトランジスタの閾値電圧ＶthN以上の電圧と閾値電
圧ＶthN未満の電圧の一方が供給され、前記第２のＮチ
ャネルトランジスタのゲートには電圧Ｖ２＋ＶthN以上
の電圧と電圧Ｖ２＋ＶthN未満の電圧の一方が供給さ
れ、前記Ｐチャネルトランジスタのゲートには前記第１
のＮチャネルトランジスタの基板電圧以上の電圧が供給
される。
され、前記第２のノードには負の電圧Ｖ２が供給され、
前記第１のＮチャネルトランジスタのゲートにはＮチャ
ネルトランジスタの閾値電圧ＶthN以上の電圧と閾値電
圧ＶthN未満の電圧の一方が供給され、前記第２のＮチ
ャネルトランジスタのゲートには電圧Ｖ２＋ＶthN以上
の電圧と電圧Ｖ２＋ＶthN未満の電圧の一方が供給さ
れ、前記Ｐチャネルトランジスタのゲートには前記第１
のＮチャネルトランジスタの基板電圧以上の電圧が供給
される。
【００３２】前記第１のノードには正の電圧Ｖ１が供給
され、前記第２のノードには接地電圧Ｖ２が供給され、
前記第１のＮチャネルトランジスタのゲートには電圧Ｖ
sub1＋ＶthN（Ｖsub1は前記第１のＮチャネルトランジ
スタの基板電圧、ＶthNはＮチャネルトランジスタの閾
値電圧）と前記電圧Ｖsub1の一方が供給され、前記第２
のＮチャネルトランジスタのゲートには前記閾値電圧Ｖ
thNと前記接地電圧Ｖ２の一方が供給され、前記Ｐチャ
ネルトランジスタのゲートには前記基板電圧Ｖsub1以上
の電圧が供給される。
され、前記第２のノードには接地電圧Ｖ２が供給され、
前記第１のＮチャネルトランジスタのゲートには電圧Ｖ
sub1＋ＶthN（Ｖsub1は前記第１のＮチャネルトランジ
スタの基板電圧、ＶthNはＮチャネルトランジスタの閾
値電圧）と前記電圧Ｖsub1の一方が供給され、前記第２
のＮチャネルトランジスタのゲートには前記閾値電圧Ｖ
thNと前記接地電圧Ｖ２の一方が供給され、前記Ｐチャ
ネルトランジスタのゲートには前記基板電圧Ｖsub1以上
の電圧が供給される。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３４】上述したように、セルの制御ゲートと基板
との相互間には寄生容量Ｃ１があり、これら制御ゲート
と基板両端にトンネル電流を流せるような高電圧（約２
０Ｖ）を印加した状態で、制御ゲートあるいは基板の一
方を接地することにより上記問題が生じている。すなわ
ち、消去状態でトランジスタの耐圧電圧に相当する電圧
がワード線の電圧、あるいはウェルの電圧に設定されて
いる。このため、その状態から制御ゲートあるいは基板
の一方を接地すると、寄生容量Ｃ１により、ウェルの電
圧、あるいはワード線の電圧がオーバーシュート、ある
いはアンダーシュートする。これらオーバーシュート、
あるいはアンダーシュートが生じた場合、フォワードバ
イアスが生じたりトランジスタの耐圧問題が発生する。
との相互間には寄生容量Ｃ１があり、これら制御ゲート
と基板両端にトンネル電流を流せるような高電圧（約２
０Ｖ）を印加した状態で、制御ゲートあるいは基板の一
方を接地することにより上記問題が生じている。すなわ
ち、消去状態でトランジスタの耐圧電圧に相当する電圧
がワード線の電圧、あるいはウェルの電圧に設定されて
いる。このため、その状態から制御ゲートあるいは基板
の一方を接地すると、寄生容量Ｃ１により、ウェルの電
圧、あるいはワード線の電圧がオーバーシュート、ある
いはアンダーシュートする。これらオーバーシュート、
あるいはアンダーシュートが生じた場合、フォワードバ
イアスが生じたりトランジスタの耐圧問題が発生する。
【００３５】そこで、本発明ではワード線の電圧Ｖ
WLや、ウェルの電圧Ｖwellを接地する前に、先ずこれら
電圧ＶWLとＶwellとの電位差が除去される。具体的には
消去後のリセットに先立ち電圧ＶWLとＶwellをショート
し、寄生容量Ｃ１の両端にかかる電圧を０Ｖとする。こ
のショート終了後、ワード線電圧やウェル電圧のリセッ
ト動作を行なう。
WLや、ウェルの電圧Ｖwellを接地する前に、先ずこれら
電圧ＶWLとＶwellとの電位差が除去される。具体的には
消去後のリセットに先立ち電圧ＶWLとＶwellをショート
し、寄生容量Ｃ１の両端にかかる電圧を０Ｖとする。こ
のショート終了後、ワード線電圧やウェル電圧のリセッ
ト動作を行なう。
【００３６】図１は、本発明の基本原理を示している。
すなわち、図１（ａ）に示すように、制御ゲート−基板
間の寄生容量Ｃ１にはスイッチＳＷが並列接続される。
このスイッチＳＷは同図（ｂ）に示すように、例えばト
ランスファーゲートにより構成されている。メモリセル
の消去後、先ず、このスイッチＳＷがオンとされ、寄生
容量Ｃ１の両端がショートされてワード線の電圧ＶWLと
ウェルの電圧Ｖwellの電位差が０Ｖとされる。寄生容量
Ｃ１の両端の電位はウェル電圧のハイレベルＶ H（１０
Ｖ）とワード線のローレベルＶBB（−８Ｖ）の中間とな
るため、フォワードバイアスの心配は無くなる。
すなわち、図１（ａ）に示すように、制御ゲート−基板
間の寄生容量Ｃ１にはスイッチＳＷが並列接続される。
このスイッチＳＷは同図（ｂ）に示すように、例えばト
ランスファーゲートにより構成されている。メモリセル
の消去後、先ず、このスイッチＳＷがオンとされ、寄生
容量Ｃ１の両端がショートされてワード線の電圧ＶWLと
ウェルの電圧Ｖwellの電位差が０Ｖとされる。寄生容量
Ｃ１の両端の電位はウェル電圧のハイレベルＶ H（１０
Ｖ）とワード線のローレベルＶBB（−８Ｖ）の中間とな
るため、フォワードバイアスの心配は無くなる。
【００３７】リセット動作は、寄生容量Ｃ１の両端をシ
ョートしたまま、寄生容量Ｃ１の各ノードを接地しても
良いし、ショートを解除した後、寄生容量Ｃ１の各ノー
ドを別々に接地しても良い。このリセット動作を行うた
めに、寄生容量Ｃ１の各ノードと接地間に後述するスイ
ッチ回路がそれぞれ接続される。
ョートしたまま、寄生容量Ｃ１の各ノードを接地しても
良いし、ショートを解除した後、寄生容量Ｃ１の各ノー
ドを別々に接地しても良い。このリセット動作を行うた
めに、寄生容量Ｃ１の各ノードと接地間に後述するスイ
ッチ回路がそれぞれ接続される。
【００３８】上記構成によれば、寄生容量Ｃ１をスイッ
チ回路ＳＷによりショートし、寄生容量Ｃ１の両ノード
の電位差をゼロとした後、寄生容量の各ノードを接地し
ている。このため、デコード回路を構成するトランジス
タのフォワードバイアスや耐圧問題を回避できる。
チ回路ＳＷによりショートし、寄生容量Ｃ１の両ノード
の電位差をゼロとした後、寄生容量の各ノードを接地し
ている。このため、デコード回路を構成するトランジス
タのフォワードバイアスや耐圧問題を回避できる。
【００３９】（第1の実施例）上記基本原理では、ショ
ート動作を理想的に行える場合を示したが、実際にショ
ート動作を実現するにはもう一工夫必要である。
ート動作を理想的に行える場合を示したが、実際にショ
ート動作を実現するにはもう一工夫必要である。
【００４０】上記のように、消去動作時には寄生容量Ｃ
１の両端には約２０Ｖの電圧が印加されている。このた
め、図１（ｂ）に示すように、通常のトランジスタによ
り構成されたトランスファーゲートを用いて容量Ｃ１を
ショートする場合、トランスファーゲートを構成するト
ランジスタは約２０Ｖの耐圧が必要である。これまでの
説明では、全てのトランジスタに印加される電圧を１０
Ｖ以内と仮定してきた。それはデコード回路のサイズを
妥当な大きさとするため、回路素子の微細化が必須だか
らである。仮に、上記のようにショート用のトランジス
タに２０Ｖ以上の耐圧が必要となると、この部分は特殊
な素子となってしまう。特殊な素子の導入はプロセス工
程を複雑としコストの高騰を招くため得策ではない。
１の両端には約２０Ｖの電圧が印加されている。このた
め、図１（ｂ）に示すように、通常のトランジスタによ
り構成されたトランスファーゲートを用いて容量Ｃ１を
ショートする場合、トランスファーゲートを構成するト
ランジスタは約２０Ｖの耐圧が必要である。これまでの
説明では、全てのトランジスタに印加される電圧を１０
Ｖ以内と仮定してきた。それはデコード回路のサイズを
妥当な大きさとするため、回路素子の微細化が必須だか
らである。仮に、上記のようにショート用のトランジス
タに２０Ｖ以上の耐圧が必要となると、この部分は特殊
な素子となってしまう。特殊な素子の導入はプロセス工
程を複雑としコストの高騰を招くため得策ではない。
【００４１】本発明の第1の実施例は、耐圧の高い特殊
な素子を用いることなく、正、負の電圧をショートさせ
る回路を提供する。
な素子を用いることなく、正、負の電圧をショートさせ
る回路を提供する。
【００４２】図２（ａ）（ｂ）は、不揮発性半導体記憶
装置、例えばＮＯＲ型フラッシュメモリに本発明を適用
した場合を示している。このフラッシュメモリは、例え
ば３２Ｍビットの記憶容量を有している。図２（ａ）に
おいて、メモリセルアレイ１１は、６４個のブロックに
分割され、１ブロックは６４Ｋバイトで構成されてい
る。消去はこの１ブロック単位に行われる。
装置、例えばＮＯＲ型フラッシュメモリに本発明を適用
した場合を示している。このフラッシュメモリは、例え
ば３２Ｍビットの記憶容量を有している。図２（ａ）に
おいて、メモリセルアレイ１１は、６４個のブロックに
分割され、１ブロックは６４Ｋバイトで構成されてい
る。消去はこの１ブロック単位に行われる。
【００４３】図２（ｂ）に示すように、各ブロックは行
及び列に複数のメモリセルＭＣが配置されたメモリセル
アレイ１２、このメモリセルアレイ１２のワード線ＷＬ
を選択するロウデコーダ１３、ビット線ＢＬを選択する
カラムデコーダ１４を有している。さらに、前記ロウデ
コーダ１３には第１のブロックデコーダ１５が接続さ
れ、メモリセルアレイ１２のＰ型ウェル及びＮ型ウェル
には第２のブロックデコーダ１６が接続されている。前
記第１のブロックデコーダ１５は、データの読み出し、
プログラム、消去に応じて、ワード線を駆動するための
電圧ＶWLを生成する。すなわち、第１のブロックデコー
ダ１５は、消去時にワード線のローレベルとして電圧Ｖ
BB（−８Ｖ）を発生し、非消去時はローレベルとして接
地電位を発生する。また、前記第２のブロックデコーダ
１６は、データの読み出し、プログラム、消去に応じ
て、基板の電圧Ｖwellを生成する。すなわち、第２のブ
ロックデコーダ１６は、消去時に電圧ＶH（１０Ｖ）を
発生し、非消去時は接地電位を発生する。
及び列に複数のメモリセルＭＣが配置されたメモリセル
アレイ１２、このメモリセルアレイ１２のワード線ＷＬ
を選択するロウデコーダ１３、ビット線ＢＬを選択する
カラムデコーダ１４を有している。さらに、前記ロウデ
コーダ１３には第１のブロックデコーダ１５が接続さ
れ、メモリセルアレイ１２のＰ型ウェル及びＮ型ウェル
には第２のブロックデコーダ１６が接続されている。前
記第１のブロックデコーダ１５は、データの読み出し、
プログラム、消去に応じて、ワード線を駆動するための
電圧ＶWLを生成する。すなわち、第１のブロックデコー
ダ１５は、消去時にワード線のローレベルとして電圧Ｖ
BB（−８Ｖ）を発生し、非消去時はローレベルとして接
地電位を発生する。また、前記第２のブロックデコーダ
１６は、データの読み出し、プログラム、消去に応じ
て、基板の電圧Ｖwellを生成する。すなわち、第２のブ
ロックデコーダ１６は、消去時に電圧ＶH（１０Ｖ）を
発生し、非消去時は接地電位を発生する。
【００４４】メモリセルアレイ１２は、図１１と同様の
構成とされている。第１のブロックデコーダ１５は、図
７、図８と同様の構成とされ、第２のブロックデコーダ
１６は、図１０と同様の構成とされている。
構成とされている。第１のブロックデコーダ１５は、図
７、図８と同様の構成とされ、第２のブロックデコーダ
１６は、図１０と同様の構成とされている。
【００４５】前記ロウデコーダ１３と基板の相互間には
スイッチ回路ＳＷ１が接続されている。このスイッチ回
路ＳＷ１は、制御回路１７からの信号に応じて、消去終
了後でリセット動作前にセルの制御ゲートとＰ型ウェル
との間に存在する寄生容量Ｃ１をショートする。前記第
１のブロックデコーダ１５とロウデコーダ１３の相互間
にはスイッチ回路ＳＷ２が接続され、第２のブロックデ
コーダ１６と基板の相互間にはスイッチ回路ＳＷ３が接
続されている。前記スイッチ回路ＳＷ１とＳＷ３が接続
されるノードＮ１と接地間にはスイッチ回路ＳＷ４が接
続され、前記スイッチ回路ＳＷ１とＳＷ２が接続される
ノードＮ２と接地間にはスイッチ回路ＳＷ５が接続され
ている。
スイッチ回路ＳＷ１が接続されている。このスイッチ回
路ＳＷ１は、制御回路１７からの信号に応じて、消去終
了後でリセット動作前にセルの制御ゲートとＰ型ウェル
との間に存在する寄生容量Ｃ１をショートする。前記第
１のブロックデコーダ１５とロウデコーダ１３の相互間
にはスイッチ回路ＳＷ２が接続され、第２のブロックデ
コーダ１６と基板の相互間にはスイッチ回路ＳＷ３が接
続されている。前記スイッチ回路ＳＷ１とＳＷ３が接続
されるノードＮ１と接地間にはスイッチ回路ＳＷ４が接
続され、前記スイッチ回路ＳＷ１とＳＷ２が接続される
ノードＮ２と接地間にはスイッチ回路ＳＷ５が接続され
ている。
【００４６】図３は、図２の要部を具体的に示す回路構
成図であり、図２と同一部分には同一符号を付す。前記
スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、Ｑ
２とＰチャネルトランジスタＱ３とにより構成されてい
る。これらＮチャネルトランジスタＱ１、Ｑ２とＰチャ
ネルトランジスタＱ３は基板電圧Ｖwellが供給されるノ
ードＮ１とワード線の電圧ＶWLが供給されるノードＮ２
との間にＱ１、Ｑ３、Ｑ２の順に直列接続される。Ｎチ
ャネルトランジスタＱ１のゲートには駆動回路３１が接
続され、ＮチャネルトランジスタＱ２のゲートには駆動
回路３２が接続されている。これら駆動回路３１、３２
は前記制御回路１７を構成している。
成図であり、図２と同一部分には同一符号を付す。前記
スイッチ回路ＳＷ１はＮチャネルトランジスタＱ１、Ｑ
２とＰチャネルトランジスタＱ３とにより構成されてい
る。これらＮチャネルトランジスタＱ１、Ｑ２とＰチャ
ネルトランジスタＱ３は基板電圧Ｖwellが供給されるノ
ードＮ１とワード線の電圧ＶWLが供給されるノードＮ２
との間にＱ１、Ｑ３、Ｑ２の順に直列接続される。Ｎチ
ャネルトランジスタＱ１のゲートには駆動回路３１が接
続され、ＮチャネルトランジスタＱ２のゲートには駆動
回路３２が接続されている。これら駆動回路３１、３２
は前記制御回路１７を構成している。
【００４７】前記駆動回路３１はショート制御信号（電
源電圧（例えば２Ｖ）／接地電圧）に応じて電圧ＶSW又
は接地電圧を発生するレベルシフタ３１aと、このレベ
ルシフタ３１aの出力信号に応じてＮチャネルトランジ
スタＱ１のゲートを制御するインバータ回路３１ｂとに
より構成されている。このインバータ回路３１ｂはレベ
ルシフタ３１ａの出力信号に応じて電圧ＶSW又は接地電
圧を前記ＮチャネルトランジスタＱ１のゲートに供給す
る。このＮチャネルトランジスタＱ１は、ゲートにＮチ
ャネルトランジスタの閾値電圧ＶthN以上の電圧が供給
されることによりオンし、閾値電圧未満の電圧が供給さ
れることによりオフとなる。
源電圧（例えば２Ｖ）／接地電圧）に応じて電圧ＶSW又
は接地電圧を発生するレベルシフタ３１aと、このレベ
ルシフタ３１aの出力信号に応じてＮチャネルトランジ
スタＱ１のゲートを制御するインバータ回路３１ｂとに
より構成されている。このインバータ回路３１ｂはレベ
ルシフタ３１ａの出力信号に応じて電圧ＶSW又は接地電
圧を前記ＮチャネルトランジスタＱ１のゲートに供給す
る。このＮチャネルトランジスタＱ１は、ゲートにＮチ
ャネルトランジスタの閾値電圧ＶthN以上の電圧が供給
されることによりオンし、閾値電圧未満の電圧が供給さ
れることによりオフとなる。
【００４８】また、前記駆動回路３２はショート制御信
号に応じて電圧ＶSW又はワード線のローレベルの電圧Ｖ
BBを発生するレベルシフタ３２aと、このレベルシフタ
３２aの出力信号に応じてＮチャネルトランジスタＱ２
のゲートを制御するインバータ回路３２ｂとにより構成
されている。このインバータ回路３２ｂはレベルシフタ
３２ａの出力信号に応じて電圧ＶSW 又は電圧ＶBBを前
記ＮチャネルトランジスタＱ２のゲートに供給する。こ
のＮチャネルトランジスタＱ２は、ゲートにＶWL＋Ｖth
N以上の電圧が供給されることによりオンし、ＶWL＋Ｖt
hN未満の電圧が供給されることによりオフとなる。
号に応じて電圧ＶSW又はワード線のローレベルの電圧Ｖ
BBを発生するレベルシフタ３２aと、このレベルシフタ
３２aの出力信号に応じてＮチャネルトランジスタＱ２
のゲートを制御するインバータ回路３２ｂとにより構成
されている。このインバータ回路３２ｂはレベルシフタ
３２ａの出力信号に応じて電圧ＶSW 又は電圧ＶBBを前
記ＮチャネルトランジスタＱ２のゲートに供給する。こ
のＮチャネルトランジスタＱ２は、ゲートにＶWL＋Ｖth
N以上の電圧が供給されることによりオンし、ＶWL＋Ｖt
hN未満の電圧が供給されることによりオフとなる。
【００４９】前記ＮチャネルトランジスタＱ１の基板に
は接地電位が供給され、ＮチャネルトランジスタＱ２の
基板にはワード線の電圧ＶWLが供給されている。また、
前記ＰチャネルトランジスタＱ３のゲートは接地され、
基板はＮチャネルトランジスタＱ１の接続ノードＮ３に
接続されている。
は接地電位が供給され、ＮチャネルトランジスタＱ２の
基板にはワード線の電圧ＶWLが供給されている。また、
前記ＰチャネルトランジスタＱ３のゲートは接地され、
基板はＮチャネルトランジスタＱ１の接続ノードＮ３に
接続されている。
【００５０】さらに、前記基板電圧Ｖwellが供給される
ノードＮ１と接地間にはスイッチ回路ＳＷ４を構成する
トランスファーゲートが接続され、前記ワード線の電圧
ＶWLが供給されるノードＮ２と接地間にはスイッチ回路
ＳＷ５を構成するトランスファーゲートが接続される。
これらスイッチ回路ＳＷ４、ＳＷ５は信号φ、／φによ
り制御される。
ノードＮ１と接地間にはスイッチ回路ＳＷ４を構成する
トランスファーゲートが接続され、前記ワード線の電圧
ＶWLが供給されるノードＮ２と接地間にはスイッチ回路
ＳＷ５を構成するトランスファーゲートが接続される。
これらスイッチ回路ＳＷ４、ＳＷ５は信号φ、／φによ
り制御される。
【００５１】上記構成において、図４を参照して動作に
ついて説明する。
ついて説明する。
【００５２】前記寄生容量Ｃ１の両端には電圧Ｖwell、
ＶWLが印加されている。これら電圧Ｖwell、ＶWLの電位
差Ｖwell−ＶWLはほぼ２０Ｖである。メモリセルアレイ
がブロック単位に消去された後、スイッチ回路ＳＷ２、
ＳＷ３がオフとされ、ノードＮ１（Ｖwell）、Ｎ２（Ｖ
WL＝ＶBB）がフローティング状態とされる。この後、シ
ョート制御信号により、ＮチャネルトランジスタＱ１、
Ｑ２がオンとされ、スイッチ回路ＳＷ１がオンとされ
る。したがって、容量Ｃ１の両端がトランジスタＱ１、
Ｑ２、Ｑ３によりショートされる。
ＶWLが印加されている。これら電圧Ｖwell、ＶWLの電位
差Ｖwell−ＶWLはほぼ２０Ｖである。メモリセルアレイ
がブロック単位に消去された後、スイッチ回路ＳＷ２、
ＳＷ３がオフとされ、ノードＮ１（Ｖwell）、Ｎ２（Ｖ
WL＝ＶBB）がフローティング状態とされる。この後、シ
ョート制御信号により、ＮチャネルトランジスタＱ１、
Ｑ２がオンとされ、スイッチ回路ＳＷ１がオンとされ
る。したがって、容量Ｃ１の両端がトランジスタＱ１、
Ｑ２、Ｑ３によりショートされる。
【００５３】ノードＮ３の電圧はＰチャネルトランジス
タＱ３により、Ｐチャネルトランジスタの閾値電圧Ｖth
P以下に下がることはない。このＰチャネルトランジス
タＱ３がない場合、ＮチャネルトランジスタＱ２の導通
に伴いノードＮ３が大きく負電圧となり、Ｎチャネルト
ランジスタＱ１の拡散層と基板間がフォワードバイアス
となる虞がある。あるいは、ＮチャネルトランジスタＱ
１の導通に伴いＮチャネルトランジスタＱ２の拡散層が
高電圧となり、トランジスタＱ２がブレークダウンする
虞を有している。ＰチャネルトランジスタＱ３はこれら
を防止している。このため、ＮチャネルトランジスタＱ
１は１０Ｖ以下で動作し、ＰチャネルトランジスタＱ３
はウェル電圧＜ＶSW−ＶthN（ＶthNはＮチャネルトラン
ジスタの閾値電圧）であるから１０Ｖ以下で動作する。
このように、各トランジスタのゲートとソース／ドレイ
ンの相互間には１０Ｖ以下の電圧が印加される。
タＱ３により、Ｐチャネルトランジスタの閾値電圧Ｖth
P以下に下がることはない。このＰチャネルトランジス
タＱ３がない場合、ＮチャネルトランジスタＱ２の導通
に伴いノードＮ３が大きく負電圧となり、Ｎチャネルト
ランジスタＱ１の拡散層と基板間がフォワードバイアス
となる虞がある。あるいは、ＮチャネルトランジスタＱ
１の導通に伴いＮチャネルトランジスタＱ２の拡散層が
高電圧となり、トランジスタＱ２がブレークダウンする
虞を有している。ＰチャネルトランジスタＱ３はこれら
を防止している。このため、ＮチャネルトランジスタＱ
１は１０Ｖ以下で動作し、ＰチャネルトランジスタＱ３
はウェル電圧＜ＶSW−ＶthN（ＶthNはＮチャネルトラン
ジスタの閾値電圧）であるから１０Ｖ以下で動作する。
このように、各トランジスタのゲートとソース／ドレイ
ンの相互間には１０Ｖ以下の電圧が印加される。
【００５４】以上のように、ＮチャネルトランジスタＱ
１、Ｑ２ の相互間にＰチャネルトランジスタを設ける
ことにより、各トランジスタを耐圧以内で動作させるこ
とが可能である。したがって、高耐圧の特殊なトランジ
スタを形成する必要がない。
１、Ｑ２ の相互間にＰチャネルトランジスタを設ける
ことにより、各トランジスタを耐圧以内で動作させるこ
とが可能である。したがって、高耐圧の特殊なトランジ
スタを形成する必要がない。
【００５５】上記ショート動作ではノードＮ１の電圧Ｖ
wellと、ノードＮ２の電圧ＶWLは完全には一致しない。
すなわち、これらノードが完全にショートする前にＰチ
ャネルトランジスタＱ３がオフしてしまうからである。
したがって、ショート動作を行なった後、スイッチＳＷ
４、ＳＷ５をオンとしてノードＮ１、Ｎ２を別々に接地
させる。
wellと、ノードＮ２の電圧ＶWLは完全には一致しない。
すなわち、これらノードが完全にショートする前にＰチ
ャネルトランジスタＱ３がオフしてしまうからである。
したがって、ショート動作を行なった後、スイッチＳＷ
４、ＳＷ５をオンとしてノードＮ１、Ｎ２を別々に接地
させる。
【００５６】上記第１の実施例によれば、基板電圧Ｖ
wellが供給されるノードＮ１とワード線の電圧ＶWLが供
給されるノードＮ２との間にスイッチ回路ＳＷ１を接続
し、消去終了後に、このスイッチ回路ＳＷ１をオンとし
て寄生容量Ｃ１の両端をショートし、この後、スイッチ
ＳＷ４、ＳＷ５によりノードＮ１とＮ２を接地してい
る。このため、消去後のリセット時に寄生容量Ｃ１によ
り、ウェル電圧あるいはワード線電圧がオーバーシュー
ト、あるいはアンダーシュートすることを防止できる。
したがって、フォワードバイアスによるラッチアップを
防止できるとともに、トランジスタの耐圧問題を回避で
きる。
wellが供給されるノードＮ１とワード線の電圧ＶWLが供
給されるノードＮ２との間にスイッチ回路ＳＷ１を接続
し、消去終了後に、このスイッチ回路ＳＷ１をオンとし
て寄生容量Ｃ１の両端をショートし、この後、スイッチ
ＳＷ４、ＳＷ５によりノードＮ１とＮ２を接地してい
る。このため、消去後のリセット時に寄生容量Ｃ１によ
り、ウェル電圧あるいはワード線電圧がオーバーシュー
ト、あるいはアンダーシュートすることを防止できる。
したがって、フォワードバイアスによるラッチアップを
防止できるとともに、トランジスタの耐圧問題を回避で
きる。
【００５７】しかも、スイッチ回路ＳＷ１はＮチャネル
トランジスタＱ１、ＰチャネルトランジスタＱ３、Ｎチ
ャネルトランジスタＱ２の直列回路により構成され、各
トランジスタは規定の耐圧の範囲内で動作できる。換言
すれば、規定の耐圧を有するトランジスタのみにより、
耐圧以上の電位差のある両ノードをショートできる。こ
のため、ショート動作のために高耐圧トランジスタを用
いる必要がないため、製造プロセスの複雑化、製造コス
トの高騰、及びセルレイアウトの複雑化を防止できる。
トランジスタＱ１、ＰチャネルトランジスタＱ３、Ｎチ
ャネルトランジスタＱ２の直列回路により構成され、各
トランジスタは規定の耐圧の範囲内で動作できる。換言
すれば、規定の耐圧を有するトランジスタのみにより、
耐圧以上の電位差のある両ノードをショートできる。こ
のため、ショート動作のために高耐圧トランジスタを用
いる必要がないため、製造プロセスの複雑化、製造コス
トの高騰、及びセルレイアウトの複雑化を防止できる。
【００５８】また、ノードＮ１、Ｎ２のショート時に、
スイッチＳＷ２、ＳＷ３をオフ状態とし、ノードＮ１、
Ｎ２から第１、第２のブロックデコーダ１５、１６を切
り離している。このため、メモリセルの制御ゲートと基
板に電位を供給しているノードＮ１、Ｎ２のみを独立し
てリセットでき、ノードＮ１、Ｎ２間を高速に同電位と
することができる。
スイッチＳＷ２、ＳＷ３をオフ状態とし、ノードＮ１、
Ｎ２から第１、第２のブロックデコーダ１５、１６を切
り離している。このため、メモリセルの制御ゲートと基
板に電位を供給しているノードＮ１、Ｎ２のみを独立し
てリセットでき、ノードＮ１、Ｎ２間を高速に同電位と
することができる。
【００５９】（第２の実施例）図５は、本発明の第２の
実施例の要部を示しており、図３と同一部分には同一符
号を付している。上記第１の実施例は、ノードＮ１が正
電位、ノードＮ２が負電位の場合について示したが、こ
れに限定されるものではない。第２の実施例は、ノード
Ｎ１が例えば２０Ｖであり、ノードＮ２が接地電位の場
合を示している。この場合、ＮチャネルトランジスタＱ
１のゲートには１０Ｖ＋ＶthN、又は１０Ｖが供給さ
れ、基板電圧Ｖsub1は１０Ｖに設定される。また、Ｎチ
ャネルトランジスタＱ２のゲートにはＶthN、又は０Ｖ
が供給され、基板電圧Ｖsub2は接地電圧とされる。Ｐチ
ャネルトランジスタＱ３のゲートには電圧ＶGP＝１０Ｖ
が供給される。電圧ＶGPとＮチャネルトランジスタＱ１
の基板電位Ｖsub1との関係は、ＶGP≧Ｖsub1に設定され
る。トランジスタＱ１、Ｑ２のゲートは前記制御回路１
７と同様の回路により制御される。
実施例の要部を示しており、図３と同一部分には同一符
号を付している。上記第１の実施例は、ノードＮ１が正
電位、ノードＮ２が負電位の場合について示したが、こ
れに限定されるものではない。第２の実施例は、ノード
Ｎ１が例えば２０Ｖであり、ノードＮ２が接地電位の場
合を示している。この場合、ＮチャネルトランジスタＱ
１のゲートには１０Ｖ＋ＶthN、又は１０Ｖが供給さ
れ、基板電圧Ｖsub1は１０Ｖに設定される。また、Ｎチ
ャネルトランジスタＱ２のゲートにはＶthN、又は０Ｖ
が供給され、基板電圧Ｖsub2は接地電圧とされる。Ｐチ
ャネルトランジスタＱ３のゲートには電圧ＶGP＝１０Ｖ
が供給される。電圧ＶGPとＮチャネルトランジスタＱ１
の基板電位Ｖsub1との関係は、ＶGP≧Ｖsub1に設定され
る。トランジスタＱ１、Ｑ２のゲートは前記制御回路１
７と同様の回路により制御される。
【００６０】上記構成としても、各トランジスタを所定
の耐圧の範囲内で動作させて、寄生容量Ｃ１をショート
することができる。
の耐圧の範囲内で動作させて、寄生容量Ｃ１をショート
することができる。
【００６１】尚、上記第１、第２の実施例では、ＮＯＲ
型フラッシュＥＥＰＲＯＭを例に説明したが、本発明は
上記両実施例に限定されるものではなく、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭや、電源電圧以上の電位差を有す
る２つのノードをリセットする必要があるその他の半導
体装置に適用可能である。
型フラッシュＥＥＰＲＯＭを例に説明したが、本発明は
上記両実施例に限定されるものではなく、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭや、電源電圧以上の電位差を有す
る２つのノードをリセットする必要があるその他の半導
体装置に適用可能である。
【００６２】この発明は上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
【００６３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電源電圧以上の電位差を有する二つのノード間の電
位をリセットする際に、寄生容量によるチャネルトラン
ジスタの拡散層と基板相互間でのフォワードバイアスを
防止でき、且つトランジスタの耐圧問題を回避可能な半
導体装置を提供できる。
ば、電源電圧以上の電位差を有する二つのノード間の電
位をリセットする際に、寄生容量によるチャネルトラン
ジスタの拡散層と基板相互間でのフォワードバイアスを
防止でき、且つトランジスタの耐圧問題を回避可能な半
導体装置を提供できる。
【図１】本発明の基本原理を示すものであり、同図
（ａ）は等価回路図、同図（ｂ）は同図（ａ）に示すス
イッチ回路の一例を示す回路図。
（ａ）は等価回路図、同図（ｂ）は同図（ａ）に示すス
イッチ回路の一例を示す回路図。
【図２】本発明の第１の実施例を示すものであり、同図
（ａ）は不揮発性半導体記憶装置のメモリセルアレイを
概略的に示す平面図、同図（ｂ）は同図（ａ）の１つの
ブロックを示す構成図。
（ａ）は不揮発性半導体記憶装置のメモリセルアレイを
概略的に示す平面図、同図（ｂ）は同図（ａ）の１つの
ブロックを示す構成図。
【図３】図２の要部を具体的に示す回路図。
【図４】図３の動作を示す波形図。
【図５】本発明の第２の実施例を示すものであり、要部
を示す回路図。
を示す回路図。
【図６】図６（ａ）（ｂ）（ｃ）は、メモリセルの各部
に供給されるバイアス電圧の関係を示している。
に供給されるバイアス電圧の関係を示している。
【図７】行デコード回路（ワード線ドライバ）の一例を
示す構成図。
示す構成図。
【図８】図７に示すレベルシフタの一例を示す回路図。
【図９】ワード線の電圧ＶWLを示す図。
【図１０】基板電位を供給するデコード回路の一例を示
す回路図。
す回路図。
【図１１】デコード回路を構成するトランジスタとメモ
リセルを示す断面図。
リセルを示す断面図。
【図１２】図１１の等価回路を示す回路図。
【図１３】図１１の寄生容量を示す等価回路図。
【図１４】ワード線の電圧をウェルの電圧よりも先にリ
セットする場合の動作を示す波形図。
セットする場合の動作を示す波形図。
【図１５】ワード線の電位より先にウェル電位をリセッ
トする場合の動作を示す波形図。
トする場合の動作を示す波形図。
【図１６】図１４に示す動作時の問題を説明するもので
あり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
あり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
【図１７】図１５に示す動作時の問題を説明するもので
あり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
あり、同図（ａ）は等価回路図、同図（ｂ）は断面図。
１１、１２…メモリセルアレイ、 １３…ロウデコーダ、 １４…カラムデコーダ、 １５…第１のブロックデコーダ、 １６…第２のブロックデコーダ、 ＳＷ、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５…スイ
ッチ回路、 Ｃ１…寄生容量、 Ｑ１、Ｑ２…Ｎチャネルトランジスタ、 Ｑ３…Ｐチャネルトランジスタ。
ッチ回路、 Ｃ１…寄生容量、 Ｑ１、Ｑ２…Ｎチャネルトランジスタ、 Ｑ３…Ｐチャネルトランジスタ。
フロントページの続き (72)発明者 丹沢 徹 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD08 AD10 AD12 AE08
Claims (7)
- 【請求項１】電源電圧以上の電位差を有し、寄生容量を
介して接続された第１、第２のノードと、 前記第１、第２のノードの相互間に接続され、前記第
１、第２のノードをショートする第１のスイッチ回路
と、 前記第１、第２のノードと接地間にそれぞれ設けられ、
前記第１のスイッチ回路がオンとされた後にオンとされ
る第２、第３のスイッチ回路とを具備することを特徴と
する半導体装置。 - 【請求項２】 複数のブロックに分割され、各ブロック
は複数のメモリセルと、これらメモリセルに接続された
複数のワード線、ビット線を有するメモリセルアレイ
と、 前記メモリセルを選択するロウデコーダと、 前記ロウデコーダに前記ワード線に供給される電圧を供
給する第１のデコーダと、 前記メモリセルが形成される基板に基板電圧を供給する
第２のデコーダと、 前記ワード線の電圧が供給される第１のノードと前記基
板電圧が供給される第２のノードの相互間に接続され、
前記メモリセルの消去後、前記第１、第２のノードをシ
ョートする第１のスイッチ回路と、 前記第１のノードと前記第１のデコーダの出力端との相
互間に接続され、前記第１のスイッチより先にオフとさ
れる第２のスイッチ回路と、 前記第２のノードと前記第２のデコーダの出力端との相
互間に接続され、前記第１のスイッチより先にオフとさ
れる第３のスイッチ回路とを具備することを特徴とする
半導体装置。 - 【請求項３】 ウェル内にスタックゲート構造のトラン
ジスタからなる複数のメモリセルが形成され、電気的に
一括してこれらメモリセルのデータが消去され、消去時
には各メモリセルの制御ゲートに負電圧が印加され、前
記ウェルに正の電圧が印加されるチャネル消去方式を用
いた半導体装置であって、 前記ウェルに電圧を供給する第１のノードと前記メモリ
セルの制御ゲートに電圧を供給する第２のノードとの相
互間に接続され、消去終了時にオンとされ前記第１、第
２のノードをショートする第１のスイッチ回路と、 前記第１のノードと接地間、及び前記第２のノードと接
地間にそれぞれ接続され、前記第１のスイッチ回路がオ
ンとされた後、オンとされる第２、第３のスイッチ回路
とを具備することを特徴とする半導体装置。 - 【請求項４】 前記第１のスイッチ回路は、 電流通路の一端が前記第１のノードに接続され、ショー
ト時に耐圧条件を満たす電圧がゲートに供給される第１
のＮチャネルトランジスタと、 電流通路の一端が前記第２のノードに接続され、ショー
ト時に耐圧条件を満たす電圧がゲートに供給される第２
のＮチャネルトランジスタと、 電流通路の両端が前記第１、第２のＮチャネルトランジ
スタの電流通路の各他端に接続され、耐圧条件を満たす
一定の電圧がゲートに供給されるＰチャネルトランジス
タとを具備することを特徴とする請求項１乃至３記載の
半導体装置。 - 【請求項５】 アドレス信号に応じて前記ウェルに供給
する電圧を発生する第１のデコーダと、 アドレス信号に応じて前記制御ゲートに供給する電圧を
発生する第２のデコーダと、 前記第１のデコーダと前記第１のノードの相互間に接続
され、前記ショート時に前記第１のスイッチ回路より先
にオフとされる第４のスイッチ回路と、 前記第２のデコーダと前記第２のノードの相互間に接続
され、前記ショート時に前記第１のスイッチ回路より先
にオフとされる第５のスイッチ回路とを具備することを
特徴とする請求項３記載の半導体装置。 - 【請求項６】 前記第１のノードには正の電圧Ｖ１が供
給され、前記第２のノードには負の電圧Ｖ２が供給さ
れ、前記第１のＮチャネルトランジスタのゲートにはＮ
チャネルトランジスタの閾値電圧ＶthN以上の電圧と閾
値電圧ＶthN未満の電圧の一方が供給され、前記第２の
Ｎチャネルトランジスタのゲートには電圧Ｖ２＋ＶthN
以上の電圧と電圧Ｖ２＋ＶthN未満の電圧の一方が供給
され、前記Ｐチャネルトランジスタのゲートには前記第
１のＮチャネルトランジスタの基板電圧以上の電圧が供
給されることを特徴とする請求項４記載の半導体装置。 - 【請求項７】 前記第１のノードには正の電圧Ｖ１が供
給され、前記第２のノードには接地電圧Ｖ２が供給さ
れ、前記第１のＮチャネルトランジスタのゲートには電
圧Ｖsub1＋ＶthN（Ｖsub1は前記第１のＮチャネルトラ
ンジスタの基板電圧、ＶthNはＮチャネルトランジスタ
の閾値電圧）と前記電圧Ｖsub1の一方が供給され、前記
第２のＮチャネルトランジスタのゲートには前記閾値電
圧ＶthNと前記接地電圧Ｖ２の一方が供給され、前記Ｐ
チャネルトランジスタのゲートには前記基板電圧Ｖsub1
以上の電圧が供給されることを特徴とする請求項４記載
の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10297899A JP3892612B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
| US09/536,391 US6373749B1 (en) | 1999-04-09 | 2000-03-28 | Channel-erase nonvolatile semiconductor memory device |
| TW089106290A TW449925B (en) | 1999-04-09 | 2000-04-06 | Channel erase type nonvolatile semiconductor memory |
| KR10-2000-0018451A KR100378273B1 (ko) | 1999-04-09 | 2000-04-08 | 채널 소거형 불휘발성 반도체 기억 장치 |
| US10/081,532 US6445618B1 (en) | 1999-04-09 | 2002-02-25 | Channel-erase nonvolatile semiconductor memory device |
| US10/197,847 US6577538B2 (en) | 1999-04-09 | 2002-07-19 | Channel-erase nonvolatile semiconductor memory device |
| US10/196,957 US6643183B2 (en) | 1999-04-09 | 2002-07-19 | Channel-erase nonvolatile semiconductor memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10297899A JP3892612B2 (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
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|---|---|
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ID=14341838
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|---|---|---|---|
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| KR (1) | KR100378273B1 (ja) |
| TW (1) | TW449925B (ja) |
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