JP3399547B2 - 不揮発性半導体メモリ装置用制御回路 - Google Patents
不揮発性半導体メモリ装置用制御回路Info
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Description
て、レベル変換器回路を有し、該レベル変換器回路は、
出力値及び該出力値に相補的な出力値を半導体メモリ装
置のビット線及び/又はワード線に加えるように構成さ
れており、入力回路とレベル変換器回路との間に位置す
るインターロック回路(ラッチ)が設けられており、該
インターロック回路(ラッチ)は、半導体メモリ装置内
に記憶すべきデータを一時記憶するものである当該の不
揮発性半導体メモリ装置用制御回路に関する。
る。
気的に消去可能なプログラミング可能な固定メモリ(EE
PROM)は、個々のメモリセルに対する電荷の印加ないし
除去、ひいてはデータの供給印加ないし除去のため典型
的には15Vの電圧を要する。5Vのオーダである通常の給
電電圧Vddを著しく越える当該の電圧は、以下“高電
圧”と称される。動作形式モードに応じて高電圧は、半
導体メモリ装置のワード線又はビット線又はワード線及
びビット線に印加される。
スタックゲートセルは、半導体サブストレート3中にソ
ース領域1と、ドレイン領域2を有する。ソース領域1
と、ドレイン領域2は両者例えばn+にドーピングされ
ており、一方半導体サブストレート3はpドーピングを
有する。ソース領域1と、ドレイン領域2とソース領域
1−ドレイン領域2間の半導体サブストレート3のチャ
ネル領域は、例えば二酸化ケイ素からなるトンネル酸化
物層4を施されている。トンネル酸化物層4上には、ド
レイン領域2とソース領域1との間に、例えば多結晶シ
リコンからなるフローティングゲート5が設けられてい
る。この多結晶シリコンからなるフローティングゲート
5上に、中間ポリ誘電体6及び制御ゲート7が設けられ
ている。
タックゲートセルの場合、所謂“Fowler−Nordheim−ト
ンネル”(FN−トンネル)を使用し得る。消去過程の場
合例えば0Vがドレイン領域2に加えられ、+15Vが制御
ゲート7に加えられる。その際、電子が、チャネル領域
からトンネル酸化物層4を通ってフローティングゲート
5内にトンネリングする。プログラミングの際、例えば
OVが制御ゲート7に加わり、+15Vがドレイン領域2に
加わり、それにより、電子は、フローティングゲート5
からトンネル酸化物層4を通ってドレイン領域2内にト
ンネリングせしめられる。但し、亦、プログラミングの
ため、例えば−11Vを制御ゲート7へ印加し、ドレイン
領域2へ+4Vを印加することもできる。これによって、
電子はフローティングゲート5からドレイン領域2内へ
トンネリングせしめられる。
グ)でのプログラミングの際制御ゲート7へ例えば+15
Vが印加され、ドレイン領域2へ+5Vが印加され、ソー
ス領域へ10Vが印加される。それにより、電子は、ドレ
イン領域2からソース領域1へ移動し、そして、同時に
トンネル酸化物層4を通ってフローティングゲート5へ
トンネリングする。
且つ消去可能であり、一方、フラッシュメモリがホット
エレクトロン又はFNトンネルによりバイトごとにプログ
ラミング可能であり、FNトンネルによりブロックごとに
消去可能である。
ト分割ゲートセルを示し、このスプリット分割ゲートセ
ルは、半導体サブストレート3,n+ドーピングソース領
域1,n+ドレイン領域2,トンネル酸化物層4,フローティ
ングゲート5中間ポリ誘電体6及び制御ゲート7を有す
る。制御ゲート7の“低められた”部分は、シリーズゲ
ート8と称される。それというのは、高まっている制御
ゲート7及びシリーズゲート8は、直列に接続されたNM
OSトランジスタの相互に接続されたゲートと見なし得
る。
ボルにより表され、ここで“CG"が、制御ゲート7を表
す。“D"は、ドレイン領域2の端子を表し、“S"は、ソ
ース領域1の端子を表す。
BL2,BL3及びワード線WL0,WL1,WL2,WL3を有する半導体メ
モリを形成し得、このことは図5に略示されている。
消去したり、又はプログラミングするため、選択的に、
選択されたワード線ないしビット線に印加可能でなけれ
ばならない。半導体メモリ装置のほかに、特別に制御さ
れる電圧を、給電電圧より高い安定性で、例えば15Vの
高電圧でスイッチングしなければならない。
てのフラッシュメモリにおけるビット線のドライビング
制御である(これに対して参照すべき文献R.Heinrich、
W.Heinrings、G.Tempel、J.Winnerl、T.Zettler、in P
roc.of the International Electron Device Meet
ing(IEDM)、1993,第445〜448頁)。ここで、一定のプ
ログラミング条件の達成のため、例えば、ビット線電圧
が5Vへ制御され、一方、ワード線には−12Vが加わる。
そのような例えば5Vの被制御電圧−これは5.5Vの給電電
圧を下まわる−は以下「高電圧」と称する。
かな所要スペースを以て所望の電圧を供給すべき制御回
路が必要とされる。
ィギュレーション、セッティングのためのメモリフィー
ルド及びメモリへの別個の給電のための電圧分配回路を
有する制御回路が記載されている。当該の公知の制御回
路は、殊に、レベル変換器回路を有し、このレベル変換
器回路は、出力値と、この出力値に対して相補的な出力
値を半導体メモリ装置に印加し得るものである。
よる公知の制御回路はビット線制御にはあまり適してい
ない、それというのはデータの一時記憶が可能でないか
らである。更にその公知制御回路は、デプリーションタ
イプ型式のMOSトランジスタを含み、このデプリーショ
ンタイプ型式のMOSトランジスタは、相当の技術コスト
を要するものである。
MOSトランジスタを有し、これらの多数のPMOSは、比較
的大きな所要面積及び比較的わずかな電流収率、輸率
(current yield)を有する。
子で小面積上に実現可能な不揮発性の半導体装置用の制
御回路であって、その結果極めて狭小な空間にて半導体
メモリ装置のメモリマトリクスの格子パターン配列で構
成され得、制御電圧を高電圧領域でも高い安定性を以て
送出し得る不揮発性の半導体装置用の制御回路を提供す
ることにある。
は請求項1の特徴的構成要件により解決される。
素子から成り得る、即ち、入力回路は、第1のNMOSトラ
ンジスタと、第2のNMOSトランジスタと、第3のNMOSト
ランジスタとから構成されており、第1のNMOSトランジ
スタのソースドレイン区間は、データ入力側と第1のデ
ータ出力側との間に設けられており、第2のNMOSトラン
ジスタ及び第3のNMOSトランジスタは、アースと第2の
データ出力側との間で直列接続されており、第2のNMOS
トランジスタのゲートは第1のNMOSトランジスタのゲー
トと接続されており、第3のNMOSトランジスタのゲート
は第1のNMOSトランジスタのソースないしドレインと接
続されているのである。明記すべきことには簡単な手段
で1つの信号及びこの信号に対して反転された信号を生
じさせようとする場合にもそのような入力回路を制御回
路とは別個に使用することもできる。
現でき、それにより、極めて狭小な空間上に半導体メモ
リ装置のメモリマトリクスの格子配列パターンで収容で
きる。入力回路は単に3つのNMOSトランジスタから構成
され、その結果特に簡単且つ、面積的に有利に実現で
き、このことは半導体メモリ装置ないしそれの格子配列
パターンにとって極めて重要である。ここではPMOSトラ
ンジスタが使用されないので入力回路を1つの共通のウ
エル内に収容でき、このことは面積的に付加的な利点と
なる。更に、PMOSトランジスタに比べてNMOSトランジス
タのより高い電流収率、輸率(current yield)に基づ
き回路全体を特に小型に設計できる。
ータから成る。
置構成を示す。
制御回路は、レベル変換器回路10、インターロック回路
(ラッチ)11及び入力回路12からなる。レベル変換器回
路10は、PMOSトランジスタP1,P2及びNMOSトランジスタN
4,N5から成り、出力端子DないしDNを有し、該出力端子
DないしDNは、半導体メモリ装置のビット線ないしワー
ド線に接続されている。出力線路DないしDNからは、
“1"ないし“0"の入力値−この入力値は入力側DATAに加
わる−に応じて電圧VPROGないしOVが取出される。ここ
で、出力端子DNは出力端子Dに対して相補的であり、出
力端子DにVPROGないしOVの電圧Vが現れる場合、OVな
いし電圧VPROGを送出する。
に、外側から供給される電圧VPROG例えば15Vが加わる。
トランジスタN4,N5,P1,P2を用いて、出力端子DないしD
Nへの当該の電圧の供給が制御される。ここで、出力DN
は既述のように、出力Dに対して相補的である。
既述のUS−A−5,293,561から既に公知である。
接続されており、このインターロック回路11は、2つの
逆並列に接続されたインバータI1,I2から成る。前記の
インターロック回路11に前置して、3つのNMOSトランジ
スタN1〜N3から成る入力回路12が設けられている。記憶
すべきデータ、つまり、例えばデータ値“1"に対する5V
が入力側DATAを介して入力回路に供給される。トランジ
スタN1のソースないしドレインは、入力側DATAに接続さ
れており、このことは、トランジスタN3のゲートについ
ても成立ち、トランジスタN3は、トランジスタN2に直列
に接続されている。トランジスタN1とN2のゲートは、端
子LOADに接続されている。端子LOADに例えば5Vが加わる
と、トランジスタN1とN2は導通し、その結果OVがインタ
ーロック回路11の、図1では左の入力側に加わり、一
方、例えば5Vのデータ信号“1"がトランジスタN1を介し
てインターロック回路11の図1では右の入力側に(トラ
ンジスタN1の開始電圧だけ低減されて)供給される。
内へプログラミングすべきデータに特に良好に適する。
それらのデータはインターロック回路11内に一時記憶さ
れ、被制御電圧VPROGが各ビット線に対して利用可能に
される。制御回路は、当該の適用において、各ビット線
ないしワード線に対して別個に設けられている。プログ
ラミングすべきデータは、入力線路DATAに加えられる。
端子LOADにおける正のパルスにより、データはインター
ロック回路11内に取り込まれる。出力端子D、DNから
は、レベル変換器回路10は、入力端子DATAにおける入力
端子DATAにおける入力値“1"ないし“0"に応じて、電圧
VPDGないしOVを送出する。ここで、出力端子DNにおける
信号は、出力端子Dにおける信号に対して相補的であ
り、次のような場合、OVないし電圧VPROGを送出する、
即ち、出力端子Dにおける電圧が値VPROGないしOVをと
る場合OVないし電圧VPROGを送出する。
ワード線にて高電圧の全般的分布、分配のため使用でき
る。
から構成されている。よって、入力端子12は、特に簡単
且つ占有面積的に有利に実現でき、このことは、メモリ
配列パターン回路には極めて重要である。PMOSトランジ
スタが使用されないので、当該の回路部分を1つの共通
のウエルにて形成でき、このことは面積的な利点を意味
する。入力回路12は、入力データに応じてインターロッ
ク回路の図1に示す右のノードをトランジスタNを介し
て(入力端子DATAには“0"が加わる)OVへ引き寄せる
か、又は左のノードをトランジスタN2及びN3を介してOV
へ引き寄せる。
スタの電流収率、輸率(current yield)により、入力
回路を特に小型に設計できる。特に、トランジスタN2及
びN3の幅の和は、相応のCMOSトランスファゲートを有す
るPMOSトランジスタの幅と最大限同じであればよい(図
2参照)。更に、入力回路12の制御のため唯1つの信号
LOADしか必要とされない。それ自体CMOSトランスファゲ
ートにおいて必要とされるような付加的な反転された信
号を使用する必要がない。
付加的入力インバータを必要とせず、このために、イン
ターロック回路のインバータI1,I2の機能が利用され
る。従って、インターロック回路11のレベル変換器回路
10との有利な組合せは構成素子を節減し、従って、殊に
面積的にクリティカルなメモリ格子配列パターン回路に
おける使用に適する。
Claims (2)
- 【請求項1】不揮発性半導体メモリ装置用制御回路であ
って、レベル変換器回路(10)を有し、該レベル変換器
回路(10)は、出力値(D)及び該出力値に相補的な出
力値(DN)を半導体メモリ装置のビット線及び/又はワ
ード線に加えるように構成されており、 入力回路(12)とレベル変換器回路(10)との間に位置
するインターロック回路(ラッチ)(11)が設けられて
おり、該インターロック回路(ラッチ)(11)は、半導
体メモリ装置内に記憶すべきデータを一時記憶するもの
である当該の不揮発性半導体メモリ装置用制御回路にお
いて、 入力回路(12)は、第1のNMOSトランジスタ(N1)と、
第2のNMOSトランジスタ(N2)と、第3のNMOSトランジ
スタ(N3)とから構成されており、 該第1のNMOSトランジスタ(N1)のソースドレイン区間
は、データ入力側(DATA)とレベル変換器回路(10)の
制御入力側に接続されている第1のデータ出力側との間
に設けられており、 該第2のNMOSトランジスタ(N2)及び該第3のNMOSトラ
ンジスタ(N3)は、アースと第2のデータ出力側との間
で直列接続されており、 前記の第2のデータ出力側は、制御端子に相補的な、レ
ベル変換回路(10)の第2の制御端子に接続されてお
り、第2のNMOSトランジスタ(N2)のゲートは第1のNM
OSトランジスタ(N1)のゲートと接続されており、第3
のNMOSトランジスタ(N3)のゲートはデータ入力側(DA
TA)と接続されていることを特徴とする、不揮発性半導
体メモリ装置用制御回路。 - 【請求項2】インターロック回路(11)は2つの逆並列
のインバータ(I1,I2)から成ることを特徴とする請求
項1記載の制御回路。
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