JP3399547B2 - 不揮発性半導体メモリ装置用制御回路 - Google Patents
不揮発性半導体メモリ装置用制御回路Info
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Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリ装置用制御回路であっ
て、レベル変換器回路を有し、該レベル変換器回路は、
出力値及び該出力値に相補的な出力値を半導体メモリ装
置のビット線及び／又はワード線に加えるように構成さ
れており、入力回路とレベル変換器回路との間に位置す
るインターロック回路（ラッチ）が設けられており、該
インターロック回路（ラッチ）は、半導体メモリ装置内
に記憶すべきデータを一時記憶するものである当該の不
揮発性半導体メモリ装置用制御回路に関する。
て、レベル変換器回路を有し、該レベル変換器回路は、
出力値及び該出力値に相補的な出力値を半導体メモリ装
置のビット線及び／又はワード線に加えるように構成さ
れており、入力回路とレベル変換器回路との間に位置す
るインターロック回路（ラッチ）が設けられており、該
インターロック回路（ラッチ）は、半導体メモリ装置内
に記憶すべきデータを一時記憶するものである当該の不
揮発性半導体メモリ装置用制御回路に関する。
このような制御回路は、EP0154379A2から公知であ
る。
る。
半導体メモリ装置、例えば、フラッシュメモリ及び電
気的に消去可能なプログラミング可能な固定メモリ（EE
PROM）は、個々のメモリセルに対する電荷の印加ないし
除去、ひいてはデータの供給印加ないし除去のため典型
的には15Vの電圧を要する。5Vのオーダである通常の給
電電圧Vddを著しく越える当該の電圧は、以下“高電
圧”と称される。動作形式モードに応じて高電圧は、半
導体メモリ装置のワード線又はビット線又はワード線及
びビット線に印加される。
気的に消去可能なプログラミング可能な固定メモリ（EE
PROM）は、個々のメモリセルに対する電荷の印加ないし
除去、ひいてはデータの供給印加ないし除去のため典型
的には15Vの電圧を要する。5Vのオーダである通常の給
電電圧Vddを著しく越える当該の電圧は、以下“高電
圧”と称される。動作形式モードに応じて高電圧は、半
導体メモリ装置のワード線又はビット線又はワード線及
びビット線に印加される。
図３は、所謂スタックゲートセルの構成を示す。この
スタックゲートセルは、半導体サブストレート３中にソ
ース領域１と、ドレイン領域２を有する。ソース領域１
と、ドレイン領域２は両者例えばｎ＋にドーピングされ
ており、一方半導体サブストレート３はｐドーピングを
有する。ソース領域１と、ドレイン領域２とソース領域
１−ドレイン領域２間の半導体サブストレート３のチャ
ネル領域は、例えば二酸化ケイ素からなるトンネル酸化
物層４を施されている。トンネル酸化物層４上には、ド
レイン領域２とソース領域１との間に、例えば多結晶シ
リコンからなるフローティングゲート５が設けられてい
る。この多結晶シリコンからなるフローティングゲート
５上に、中間ポリ誘電体６及び制御ゲート７が設けられ
ている。
スタックゲートセルは、半導体サブストレート３中にソ
ース領域１と、ドレイン領域２を有する。ソース領域１
と、ドレイン領域２は両者例えばｎ＋にドーピングされ
ており、一方半導体サブストレート３はｐドーピングを
有する。ソース領域１と、ドレイン領域２とソース領域
１−ドレイン領域２間の半導体サブストレート３のチャ
ネル領域は、例えば二酸化ケイ素からなるトンネル酸化
物層４を施されている。トンネル酸化物層４上には、ド
レイン領域２とソース領域１との間に、例えば多結晶シ
リコンからなるフローティングゲート５が設けられてい
る。この多結晶シリコンからなるフローティングゲート
５上に、中間ポリ誘電体６及び制御ゲート７が設けられ
ている。
データの消去及びプログラミングのためそのようなス
タックゲートセルの場合、所謂“Fowler−Nordheim−ト
ンネル”（FN−トンネル）を使用し得る。消去過程の場
合例えば0Vがドレイン領域２に加えられ、＋15Vが制御
ゲート７に加えられる。その際、電子が、チャネル領域
からトンネル酸化物層４を通ってフローティングゲート
５内にトンネリングする。プログラミングの際、例えば
OVが制御ゲート７に加わり、＋15Vがドレイン領域２に
加わり、それにより、電子は、フローティングゲート５
からトンネル酸化物層４を通ってドレイン領域２内にト
ンネリングせしめられる。但し、亦、プログラミングの
ため、例えば−11Vを制御ゲート７へ印加し、ドレイン
領域２へ＋4Vを印加することもできる。これによって、
電子はフローティングゲート５からドレイン領域２内へ
トンネリングせしめられる。
タックゲートセルの場合、所謂“Fowler−Nordheim−ト
ンネル”（FN−トンネル）を使用し得る。消去過程の場
合例えば0Vがドレイン領域２に加えられ、＋15Vが制御
ゲート７に加えられる。その際、電子が、チャネル領域
からトンネル酸化物層４を通ってフローティングゲート
５内にトンネリングする。プログラミングの際、例えば
OVが制御ゲート７に加わり、＋15Vがドレイン領域２に
加わり、それにより、電子は、フローティングゲート５
からトンネル酸化物層４を通ってドレイン領域２内にト
ンネリングせしめられる。但し、亦、プログラミングの
ため、例えば−11Vを制御ゲート７へ印加し、ドレイン
領域２へ＋4Vを印加することもできる。これによって、
電子はフローティングゲート５からドレイン領域２内へ
トンネリングせしめられる。
ホットエレクトロン（“ホット−ｅ−プログラミン
グ）でのプログラミングの際制御ゲート７へ例えば＋15
Vが印加され、ドレイン領域２へ＋5Vが印加され、ソー
ス領域へ10Vが印加される。それにより、電子は、ドレ
イン領域２からソース領域１へ移動し、そして、同時に
トンネル酸化物層４を通ってフローティングゲート５へ
トンネリングする。
グ）でのプログラミングの際制御ゲート７へ例えば＋15
Vが印加され、ドレイン領域２へ＋5Vが印加され、ソー
ス領域へ10Vが印加される。それにより、電子は、ドレ
イン領域２からソース領域１へ移動し、そして、同時に
トンネル酸化物層４を通ってフローティングゲート５へ
トンネリングする。
EEPROMは周知のようにバイト毎にプログラミング可能
且つ消去可能であり、一方、フラッシュメモリがホット
エレクトロン又はFNトンネルによりバイトごとにプログ
ラミング可能であり、FNトンネルによりブロックごとに
消去可能である。
且つ消去可能であり、一方、フラッシュメモリがホット
エレクトロン又はFNトンネルによりバイトごとにプログ
ラミング可能であり、FNトンネルによりブロックごとに
消去可能である。
図４は、他のメモリセルタイプとして、所謂スプリッ
ト分割ゲートセルを示し、このスプリット分割ゲートセ
ルは、半導体サブストレート3,n＋ドーピングソース領
域1,n＋ドレイン領域2,トンネル酸化物層4,フローティ
ングゲート５中間ポリ誘電体６及び制御ゲート７を有す
る。制御ゲート７の“低められた”部分は、シリーズゲ
ート８と称される。それというのは、高まっている制御
ゲート７及びシリーズゲート８は、直列に接続されたNM
OSトランジスタの相互に接続されたゲートと見なし得
る。
ト分割ゲートセルを示し、このスプリット分割ゲートセ
ルは、半導体サブストレート3,n＋ドーピングソース領
域1,n＋ドレイン領域2,トンネル酸化物層4,フローティ
ングゲート５中間ポリ誘電体６及び制御ゲート７を有す
る。制御ゲート７の“低められた”部分は、シリーズゲ
ート８と称される。それというのは、高まっている制御
ゲート７及びシリーズゲート８は、直列に接続されたNM
OSトランジスタの相互に接続されたゲートと見なし得
る。
図３に示すスタックセルは、この図中右方に示すシン
ボルにより表され、ここで“CG"が、制御ゲート７を表
す。“D"は、ドレイン領域２の端子を表し、“S"は、ソ
ース領域１の端子を表す。
ボルにより表され、ここで“CG"が、制御ゲート７を表
す。“D"は、ドレイン領域２の端子を表し、“S"は、ソ
ース領域１の端子を表す。
図３に示す形式のメモリセルは、ビット線路BL0,BL1,
BL2,BL3及びワード線WL0,WL1,WL2,WL3を有する半導体メ
モリを形成し得、このことは図５に略示されている。
BL2,BL3及びワード線WL0,WL1,WL2,WL3を有する半導体メ
モリを形成し得、このことは図５に略示されている。
半導体メモリ装置では高電圧は、個々のメモリセルを
消去したり、又はプログラミングするため、選択的に、
選択されたワード線ないしビット線に印加可能でなけれ
ばならない。半導体メモリ装置のほかに、特別に制御さ
れる電圧を、給電電圧より高い安定性で、例えば15Vの
高電圧でスイッチングしなければならない。
消去したり、又はプログラミングするため、選択的に、
選択されたワード線ないしビット線に印加可能でなけれ
ばならない。半導体メモリ装置のほかに、特別に制御さ
れる電圧を、給電電圧より高い安定性で、例えば15Vの
高電圧でスイッチングしなければならない。
重要な適用例は、例えば負のプログラミング電圧を以
てのフラッシュメモリにおけるビット線のドライビング
制御である（これに対して参照すべき文献R.Heinrich、
W.Heinrings、G.Tempel、J.Winnerl、T.Zettler、in P
roc.of the International Electron Device Meet
ing（IEDM）、1993,第445〜448頁）。ここで、一定のプ
ログラミング条件の達成のため、例えば、ビット線電圧
が5Vへ制御され、一方、ワード線には−12Vが加わる。
そのような例えば5Vの被制御電圧−これは5.5Vの給電電
圧を下まわる−は以下「高電圧」と称する。
てのフラッシュメモリにおけるビット線のドライビング
制御である（これに対して参照すべき文献R.Heinrich、
W.Heinrings、G.Tempel、J.Winnerl、T.Zettler、in P
roc.of the International Electron Device Meet
ing（IEDM）、1993,第445〜448頁）。ここで、一定のプ
ログラミング条件の達成のため、例えば、ビット線電圧
が5Vへ制御され、一方、ワード線には−12Vが加わる。
そのような例えば5Vの被制御電圧−これは5.5Vの給電電
圧を下まわる−は以下「高電圧」と称する。
その種の制御電圧の生成のため、高い安定性及びわず
かな所要スペースを以て所望の電圧を供給すべき制御回
路が必要とされる。
かな所要スペースを以て所望の電圧を供給すべき制御回
路が必要とされる。
詳しくはUS−Ａ−5293,561には高電圧での冗長コンフ
ィギュレーション、セッティングのためのメモリフィー
ルド及びメモリへの別個の給電のための電圧分配回路を
有する制御回路が記載されている。当該の公知の制御回
路は、殊に、レベル変換器回路を有し、このレベル変換
器回路は、出力値と、この出力値に対して相補的な出力
値を半導体メモリ装置に印加し得るものである。
ィギュレーション、セッティングのためのメモリフィー
ルド及びメモリへの別個の給電のための電圧分配回路を
有する制御回路が記載されている。当該の公知の制御回
路は、殊に、レベル変換器回路を有し、このレベル変換
器回路は、出力値と、この出力値に対して相補的な出力
値を半導体メモリ装置に印加し得るものである。
明らかになったところによれば、US−Ａ−5293561に
よる公知の制御回路はビット線制御にはあまり適してい
ない、それというのはデータの一時記憶が可能でないか
らである。更にその公知制御回路は、デプリーションタ
イプ型式のMOSトランジスタを含み、このデプリーショ
ンタイプ型式のMOSトランジスタは、相当の技術コスト
を要するものである。
よる公知の制御回路はビット線制御にはあまり適してい
ない、それというのはデータの一時記憶が可能でないか
らである。更にその公知制御回路は、デプリーションタ
イプ型式のMOSトランジスタを含み、このデプリーショ
ンタイプ型式のMOSトランジスタは、相当の技術コスト
を要するものである。
EP0154379A2による制御回路は、これに対して多数のP
MOSトランジスタを有し、これらの多数のPMOSは、比較
的大きな所要面積及び比較的わずかな電流収率、輸率
（current yield）を有する。
MOSトランジスタを有し、これらの多数のPMOSは、比較
的大きな所要面積及び比較的わずかな電流収率、輸率
（current yield）を有する。
本発明の課題とするところは、極めてわずかな構成素
子で小面積上に実現可能な不揮発性の半導体装置用の制
御回路であって、その結果極めて狭小な空間にて半導体
メモリ装置のメモリマトリクスの格子パターン配列で構
成され得、制御電圧を高電圧領域でも高い安定性を以て
送出し得る不揮発性の半導体装置用の制御回路を提供す
ることにある。
子で小面積上に実現可能な不揮発性の半導体装置用の制
御回路であって、その結果極めて狭小な空間にて半導体
メモリ装置のメモリマトリクスの格子パターン配列で構
成され得、制御電圧を高電圧領域でも高い安定性を以て
送出し得る不揮発性の半導体装置用の制御回路を提供す
ることにある。
前記課題の解決のため、冒頭に述べた形式の制御回路
は請求項１の特徴的構成要件により解決される。
は請求項１の特徴的構成要件により解決される。
入力回路は、本発明の手法によれば、次のような構成
素子から成り得る、即ち、入力回路は、第１のNMOSトラ
ンジスタと、第２のNMOSトランジスタと、第３のNMOSト
ランジスタとから構成されており、第１のNMOSトランジ
スタのソースドレイン区間は、データ入力側と第１のデ
ータ出力側との間に設けられており、第２のNMOSトラン
ジスタ及び第３のNMOSトランジスタは、アースと第２の
データ出力側との間で直列接続されており、第２のNMOS
トランジスタのゲートは第１のNMOSトランジスタのゲー
トと接続されており、第３のNMOSトランジスタのゲート
は第１のNMOSトランジスタのソースないしドレインと接
続されているのである。明記すべきことには簡単な手段
で１つの信号及びこの信号に対して反転された信号を生
じさせようとする場合にもそのような入力回路を制御回
路とは別個に使用することもできる。
素子から成り得る、即ち、入力回路は、第１のNMOSトラ
ンジスタと、第２のNMOSトランジスタと、第３のNMOSト
ランジスタとから構成されており、第１のNMOSトランジ
スタのソースドレイン区間は、データ入力側と第１のデ
ータ出力側との間に設けられており、第２のNMOSトラン
ジスタ及び第３のNMOSトランジスタは、アースと第２の
データ出力側との間で直列接続されており、第２のNMOS
トランジスタのゲートは第１のNMOSトランジスタのゲー
トと接続されており、第３のNMOSトランジスタのゲート
は第１のNMOSトランジスタのソースないしドレインと接
続されているのである。明記すべきことには簡単な手段
で１つの信号及びこの信号に対して反転された信号を生
じさせようとする場合にもそのような入力回路を制御回
路とは別個に使用することもできる。
本発明の制御回路を小さな面上で小数の構成素子で実
現でき、それにより、極めて狭小な空間上に半導体メモ
リ装置のメモリマトリクスの格子配列パターンで収容で
きる。入力回路は単に３つのNMOSトランジスタから構成
され、その結果特に簡単且つ、面積的に有利に実現で
き、このことは半導体メモリ装置ないしそれの格子配列
パターンにとって極めて重要である。ここではPMOSトラ
ンジスタが使用されないので入力回路を１つの共通のウ
エル内に収容でき、このことは面積的に付加的な利点と
なる。更に、PMOSトランジスタに比べてNMOSトランジス
タのより高い電流収率、輸率（current yield）に基づ
き回路全体を特に小型に設計できる。
現でき、それにより、極めて狭小な空間上に半導体メモ
リ装置のメモリマトリクスの格子配列パターンで収容で
きる。入力回路は単に３つのNMOSトランジスタから構成
され、その結果特に簡単且つ、面積的に有利に実現で
き、このことは半導体メモリ装置ないしそれの格子配列
パターンにとって極めて重要である。ここではPMOSトラ
ンジスタが使用されないので入力回路を１つの共通のウ
エル内に収容でき、このことは面積的に付加的な利点と
なる。更に、PMOSトランジスタに比べてNMOSトランジス
タのより高い電流収率、輸率（current yield）に基づ
き回路全体を特に小型に設計できる。
インターロック回路は有利には２つの逆並列のインバ
ータから成る。
ータから成る。
次に図を用いて本発明を詳述する。
図１は、本発明の制御回路の回路図である。
図２は、CMOSトランスファゲートの概念図である。
図３は、スタックゲートセルの断面図である。
図４は、分割スタックゲートセルの断面図である。
図５は、ワード線及びビット線を有するメモリセル配
置構成を示す。
置構成を示す。
図３〜図５については冒頭に既述してある。
図１は、本発明の制御回路の回路構成を示す。前記の
制御回路は、レベル変換器回路10、インターロック回路
（ラッチ）11及び入力回路12からなる。レベル変換器回
路10は、PMOSトランジスタP1,P2及びNMOSトランジスタN
4,N5から成り、出力端子ＤないしDNを有し、該出力端子
ＤないしDNは、半導体メモリ装置のビット線ないしワー
ド線に接続されている。出力線路ＤないしDNからは、
“1"ないし“0"の入力値−この入力値は入力側DATAに加
わる−に応じて電圧VPROGないしOVが取出される。ここ
で、出力端子DNは出力端子Ｄに対して相補的であり、出
力端子ＤにVPROGないしOVの電圧Ｖが現れる場合、OVな
いし電圧VPROGを送出する。
制御回路は、レベル変換器回路10、インターロック回路
（ラッチ）11及び入力回路12からなる。レベル変換器回
路10は、PMOSトランジスタP1,P2及びNMOSトランジスタN
4,N5から成り、出力端子ＤないしDNを有し、該出力端子
ＤないしDNは、半導体メモリ装置のビット線ないしワー
ド線に接続されている。出力線路ＤないしDNからは、
“1"ないし“0"の入力値−この入力値は入力側DATAに加
わる−に応じて電圧VPROGないしOVが取出される。ここ
で、出力端子DNは出力端子Ｄに対して相補的であり、出
力端子ＤにVPROGないしOVの電圧Ｖが現れる場合、OVな
いし電圧VPROGを送出する。
PMOSトランジスタP1ないしP2のドレインないしソース
に、外側から供給される電圧VPROG例えば15Vが加わる。
トランジスタN4,N5,P1,P2を用いて、出力端子ＤないしD
Nへの当該の電圧の供給が制御される。ここで、出力DN
は既述のように、出力Ｄに対して相補的である。
に、外側から供給される電圧VPROG例えば15Vが加わる。
トランジスタN4,N5,P1,P2を用いて、出力端子ＤないしD
Nへの当該の電圧の供給が制御される。ここで、出力DN
は既述のように、出力Ｄに対して相補的である。
レベル変換器回路10に類似のレベル変換器回路10は、
既述のUS−Ａ−5,293,561から既に公知である。
既述のUS−Ａ−5,293,561から既に公知である。
レベル変換器回路10にはインターロック回路11が前置
接続されており、このインターロック回路11は、２つの
逆並列に接続されたインバータI1,I2から成る。前記の
インターロック回路11に前置して、３つのNMOSトランジ
スタN1〜N3から成る入力回路12が設けられている。記憶
すべきデータ、つまり、例えばデータ値“1"に対する5V
が入力側DATAを介して入力回路に供給される。トランジ
スタN1のソースないしドレインは、入力側DATAに接続さ
れており、このことは、トランジスタN3のゲートについ
ても成立ち、トランジスタN3は、トランジスタN2に直列
に接続されている。トランジスタN1とN2のゲートは、端
子LOADに接続されている。端子LOADに例えば5Vが加わる
と、トランジスタN1とN2は導通し、その結果OVがインタ
ーロック回路11の、図１では左の入力側に加わり、一
方、例えば5Vのデータ信号“1"がトランジスタN1を介し
てインターロック回路11の図１では右の入力側に（トラ
ンジスタN1の開始電圧だけ低減されて）供給される。
接続されており、このインターロック回路11は、２つの
逆並列に接続されたインバータI1,I2から成る。前記の
インターロック回路11に前置して、３つのNMOSトランジ
スタN1〜N3から成る入力回路12が設けられている。記憶
すべきデータ、つまり、例えばデータ値“1"に対する5V
が入力側DATAを介して入力回路に供給される。トランジ
スタN1のソースないしドレインは、入力側DATAに接続さ
れており、このことは、トランジスタN3のゲートについ
ても成立ち、トランジスタN3は、トランジスタN2に直列
に接続されている。トランジスタN1とN2のゲートは、端
子LOADに接続されている。端子LOADに例えば5Vが加わる
と、トランジスタN1とN2は導通し、その結果OVがインタ
ーロック回路11の、図１では左の入力側に加わり、一
方、例えば5Vのデータ信号“1"がトランジスタN1を介し
てインターロック回路11の図１では右の入力側に（トラ
ンジスタN1の開始電圧だけ低減されて）供給される。
本発明の制御回路は特に、不揮発性半導体メモリ装置
内へプログラミングすべきデータに特に良好に適する。
それらのデータはインターロック回路11内に一時記憶さ
れ、被制御電圧VPROGが各ビット線に対して利用可能に
される。制御回路は、当該の適用において、各ビット線
ないしワード線に対して別個に設けられている。プログ
ラミングすべきデータは、入力線路DATAに加えられる。
端子LOADにおける正のパルスにより、データはインター
ロック回路11内に取り込まれる。出力端子Ｄ、DNから
は、レベル変換器回路10は、入力端子DATAにおける入力
端子DATAにおける入力値“1"ないし“0"に応じて、電圧
VPDGないしOVを送出する。ここで、出力端子DNにおける
信号は、出力端子Ｄにおける信号に対して相補的であ
り、次のような場合、OVないし電圧VPROGを送出する、
即ち、出力端子Ｄにおける電圧が値VPROGないしOVをと
る場合OVないし電圧VPROGを送出する。
内へプログラミングすべきデータに特に良好に適する。
それらのデータはインターロック回路11内に一時記憶さ
れ、被制御電圧VPROGが各ビット線に対して利用可能に
される。制御回路は、当該の適用において、各ビット線
ないしワード線に対して別個に設けられている。プログ
ラミングすべきデータは、入力線路DATAに加えられる。
端子LOADにおける正のパルスにより、データはインター
ロック回路11内に取り込まれる。出力端子Ｄ、DNから
は、レベル変換器回路10は、入力端子DATAにおける入力
端子DATAにおける入力値“1"ないし“0"に応じて、電圧
VPDGないしOVを送出する。ここで、出力端子DNにおける
信号は、出力端子Ｄにおける信号に対して相補的であ
り、次のような場合、OVないし電圧VPROGを送出する、
即ち、出力端子Ｄにおける電圧が値VPROGないしOVをと
る場合OVないし電圧VPROGを送出する。
勿論本発明の制御回路を、１つのビット線及び／又は
ワード線にて高電圧の全般的分布、分配のため使用でき
る。
ワード線にて高電圧の全般的分布、分配のため使用でき
る。
入力回路12は、単に３つのNMOSトランジスタN1,N2,N3
から構成されている。よって、入力端子12は、特に簡単
且つ占有面積的に有利に実現でき、このことは、メモリ
配列パターン回路には極めて重要である。PMOSトランジ
スタが使用されないので、当該の回路部分を１つの共通
のウエルにて形成でき、このことは面積的な利点を意味
する。入力回路12は、入力データに応じてインターロッ
ク回路の図１に示す右のノードをトランジスタＮを介し
て（入力端子DATAには“0"が加わる）OVへ引き寄せる
か、又は左のノードをトランジスタN2及びN3を介してOV
へ引き寄せる。
から構成されている。よって、入力端子12は、特に簡単
且つ占有面積的に有利に実現でき、このことは、メモリ
配列パターン回路には極めて重要である。PMOSトランジ
スタが使用されないので、当該の回路部分を１つの共通
のウエルにて形成でき、このことは面積的な利点を意味
する。入力回路12は、入力データに応じてインターロッ
ク回路の図１に示す右のノードをトランジスタＮを介し
て（入力端子DATAには“0"が加わる）OVへ引き寄せる
か、又は左のノードをトランジスタN2及びN3を介してOV
へ引き寄せる。
PMOSトランジスタと比べると比較的高いNMOSトランジ
スタの電流収率、輸率（current yield）により、入力
回路を特に小型に設計できる。特に、トランジスタN2及
びN3の幅の和は、相応のCMOSトランスファゲートを有す
るPMOSトランジスタの幅と最大限同じであればよい（図
２参照）。更に、入力回路12の制御のため唯１つの信号
LOADしか必要とされない。それ自体CMOSトランスファゲ
ートにおいて必要とされるような付加的な反転された信
号を使用する必要がない。
スタの電流収率、輸率（current yield）により、入力
回路を特に小型に設計できる。特に、トランジスタN2及
びN3の幅の和は、相応のCMOSトランスファゲートを有す
るPMOSトランジスタの幅と最大限同じであればよい（図
２参照）。更に、入力回路12の制御のため唯１つの信号
LOADしか必要とされない。それ自体CMOSトランスファゲ
ートにおいて必要とされるような付加的な反転された信
号を使用する必要がない。
本発明の制御回路はトランジスタN4,N5の制御のため
付加的入力インバータを必要とせず、このために、イン
ターロック回路のインバータI1,I2の機能が利用され
る。従って、インターロック回路11のレベル変換器回路
10との有利な組合せは構成素子を節減し、従って、殊に
面積的にクリティカルなメモリ格子配列パターン回路に
おける使用に適する。
付加的入力インバータを必要とせず、このために、イン
ターロック回路のインバータI1,I2の機能が利用され
る。従って、インターロック回路11のレベル変換器回路
10との有利な組合せは構成素子を節減し、従って、殊に
面積的にクリティカルなメモリ格子配列パターン回路に
おける使用に適する。
─────────────────────────────────────────────────────
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(56)参考文献 特開 平10−312692（ＪＰ，Ａ)
特開 平７−106946（ＪＰ，Ａ)
特開 昭62−6520（ＪＰ，Ａ)
特開 昭60−229300（ＪＰ，Ａ)
米国特許4716312（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (2)
- 【請求項１】不揮発性半導体メモリ装置用制御回路であ
って、レベル変換器回路（10）を有し、該レベル変換器
回路（10）は、出力値（Ｄ）及び該出力値に相補的な出
力値（DN）を半導体メモリ装置のビット線及び／又はワ
ード線に加えるように構成されており、 入力回路（12）とレベル変換器回路（10）との間に位置
するインターロック回路（ラッチ）（11）が設けられて
おり、該インターロック回路（ラッチ）（11）は、半導
体メモリ装置内に記憶すべきデータを一時記憶するもの
である当該の不揮発性半導体メモリ装置用制御回路にお
いて、 入力回路（12）は、第１のNMOSトランジスタ（N1）と、
第２のNMOSトランジスタ（N2）と、第３のNMOSトランジ
スタ（N3）とから構成されており、 該第１のNMOSトランジスタ（N1）のソースドレイン区間
は、データ入力側（DATA）とレベル変換器回路（10）の
制御入力側に接続されている第１のデータ出力側との間
に設けられており、 該第２のNMOSトランジスタ（N2）及び該第３のNMOSトラ
ンジスタ（N3）は、アースと第２のデータ出力側との間
で直列接続されており、 前記の第２のデータ出力側は、制御端子に相補的な、レ
ベル変換回路（10）の第２の制御端子に接続されてお
り、第２のNMOSトランジスタ（N2）のゲートは第１のNM
OSトランジスタ（N1）のゲートと接続されており、第３
のNMOSトランジスタ（N3）のゲートはデータ入力側（DA
TA）と接続されていることを特徴とする、不揮発性半導
体メモリ装置用制御回路。 - 【請求項２】インターロック回路（11）は２つの逆並列
のインバータ（I1,I2）から成ることを特徴とする請求
項１記載の制御回路。
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