JP2773786B2 - 書き込み電圧発生回路 - Google Patents
書き込み電圧発生回路Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Description
【０００１】
【産業上の利用分野】本発明は電気的に書き込み可能な
読み出し専用メモリ（以下、ＥＰＲＯＭという）に関
し、特に不良セルを冗長セルに切り換える書き込み電圧
発生回路に関する。
読み出し専用メモリ（以下、ＥＰＲＯＭという）に関
し、特に不良セルを冗長セルに切り換える書き込み電圧
発生回路に関する。
【０００２】
【従来の技術】最近、大容量のＥＰＲＯＭが開発されて
おり、メモリ容量が増大するにともない製品歩留まりを
上げる必要から、冗長セルを内蔵するようになってき
た。冗長セルを切り換える場合、ポリシリコンヒューズ
で切り換える場合と、不良アドレスをＰＲＯＭに記憶さ
せ、不良セルへのアクセス時に冗長セルに切り換える場
合があるが、ＥＰＲＯＭではメモリセルの書き込み電圧
を利用するＰＲＯＭ切換タイプが多い。以下、ＰＲＯＭ
切換タイプについて述べる。
おり、メモリ容量が増大するにともない製品歩留まりを
上げる必要から、冗長セルを内蔵するようになってき
た。冗長セルを切り換える場合、ポリシリコンヒューズ
で切り換える場合と、不良アドレスをＰＲＯＭに記憶さ
せ、不良セルへのアクセス時に冗長セルに切り換える場
合があるが、ＥＰＲＯＭではメモリセルの書き込み電圧
を利用するＰＲＯＭ切換タイプが多い。以下、ＰＲＯＭ
切換タイプについて述べる。
【０００３】従来の書き込み電圧発生回路は、図３に示
されているように、レベルシフタ１８を有しており、レ
ベルシフタ１８は書き込み制御信号１の供給されるイン
バータ３と、Ｐチャンネルエンハンスメントトランジス
タ４，６と、Ｎチャンネルエンハンスメントトランジス
タ５，７で構成されている。書き込み電圧発生回路は、
Ｎチャンネルディプレッショントランジスタ１０，１１
を更に備えている。
されているように、レベルシフタ１８を有しており、レ
ベルシフタ１８は書き込み制御信号１の供給されるイン
バータ３と、Ｐチャンネルエンハンスメントトランジス
タ４，６と、Ｎチャンネルエンハンスメントトランジス
タ５，７で構成されている。書き込み電圧発生回路は、
Ｎチャンネルディプレッショントランジスタ１０，１１
を更に備えている。
【０００４】読み出し動作時、書き込み制御信号１はＶ
CCレベルになっており、インバータ３の出力はＧＮＤレ
ベルとなり、電源１５，１６，１７はＶCCレベルになっ
ている。したがって、レベルシフタ１８内のＰチャンネ
ルエンハンスメントトランジスタ４がオンし、Ｎチャン
ネルエンハンスメントトランジスタ５がオフし、Ｐチャ
ンネルエンハンスメントトランジスタ６もオフし、Ｎチ
ャンネルエンハンスメントトランジスタ７がオンする。
信号８がＶCCレベル、信号９がＧＮＤレベルとなり、Ｎ
チャンネルディプレッショントランジスタ１０はオン、
Ｎチャンネルディプレッショントランジスタ１１はオフ
する。したがって、書き込み電圧信号１４はＶCCレベル
となる。
CCレベルになっており、インバータ３の出力はＧＮＤレ
ベルとなり、電源１５，１６，１７はＶCCレベルになっ
ている。したがって、レベルシフタ１８内のＰチャンネ
ルエンハンスメントトランジスタ４がオンし、Ｎチャン
ネルエンハンスメントトランジスタ５がオフし、Ｐチャ
ンネルエンハンスメントトランジスタ６もオフし、Ｎチ
ャンネルエンハンスメントトランジスタ７がオンする。
信号８がＶCCレベル、信号９がＧＮＤレベルとなり、Ｎ
チャンネルディプレッショントランジスタ１０はオン、
Ｎチャンネルディプレッショントランジスタ１１はオフ
する。したがって、書き込み電圧信号１４はＶCCレベル
となる。
【０００５】書き込み動作時には、電源１５，１６，１
７は書き込み電圧Ｖppレベルになっている。そして、制
御信号１はＧＮＤレベルとなり、インバータ３はＶCCレ
ベルとなり、レベルシフタ１８内のＰチャンネルエンハ
ンスメントトランジスタ４がオフし、Ｎチャンネルエン
ハンスメントトランジスタ５がオンし、Ｐチャンネルエ
ンハンスメントトランジスタ６もオンし、Ｎチャンネル
エンハンスメントトランジスタ７がオフとなる。信号８
はＧＮＤレベル、信号９がＶppレベルとなり、Ｎチャン
ネルディプレッション１１はオンし、書き込み電圧１４
からはＶppレベルが出力される。
７は書き込み電圧Ｖppレベルになっている。そして、制
御信号１はＧＮＤレベルとなり、インバータ３はＶCCレ
ベルとなり、レベルシフタ１８内のＰチャンネルエンハ
ンスメントトランジスタ４がオフし、Ｎチャンネルエン
ハンスメントトランジスタ５がオンし、Ｐチャンネルエ
ンハンスメントトランジスタ６もオンし、Ｎチャンネル
エンハンスメントトランジスタ７がオフとなる。信号８
はＧＮＤレベル、信号９がＶppレベルとなり、Ｎチャン
ネルディプレッション１１はオンし、書き込み電圧１４
からはＶppレベルが出力される。
【０００６】この時Ｎチャンネルディプレッショントラ
ンジスタ１０はソース電位がＶCC、ゲート電位がＧＮ
Ｄ、ドレイン電位はＶppとなっているため、オフ状態で
あり、電源１７のＶppがＶCCに流れ込むことはなく、電
圧信号１４からはＶppが出力される。
ンジスタ１０はソース電位がＶCC、ゲート電位がＧＮ
Ｄ、ドレイン電位はＶppとなっているため、オフ状態で
あり、電源１７のＶppがＶCCに流れ込むことはなく、電
圧信号１４からはＶppが出力される。
【０００７】制御信号１がＶCCレベルの場合、信号８が
Ｖppレベル、信号９がＧＮＤレベルとなり、Ｎチャンネ
ルディプレッション１０はオンし、Ｎチャンネルディプ
レッション１１はソース電位がＶppレベル、ゲート電位
がＧＮＤレベル、ドレイン電位はＶCCレベルとなって、
オフ状態となり、書き込み信号１４からはＶCCが出力さ
れる。
Ｖppレベル、信号９がＧＮＤレベルとなり、Ｎチャンネ
ルディプレッション１０はオンし、Ｎチャンネルディプ
レッション１１はソース電位がＶppレベル、ゲート電位
がＧＮＤレベル、ドレイン電位はＶCCレベルとなって、
オフ状態となり、書き込み信号１４からはＶCCが出力さ
れる。
【０００８】
【発明が解決しようとする課題】上述した従来の回路構
成では、書き込み電圧信号１４はＶCC，Ｖppレベルにし
か設定できなかった。このように、従来の書き込み電圧
発生回路はＧＮＤレベルを含めた３値を発生できないの
で、冗長セルに切り換えるべき欠陥セルをアドレスを記
憶する記憶回路をＰＲＯＭで設けると、テスト時にＥＰ
ＲＯＭセルだけにデータを書き込み、その良否を評価で
きないという問題点があった。
成では、書き込み電圧信号１４はＶCC，Ｖppレベルにし
か設定できなかった。このように、従来の書き込み電圧
発生回路はＧＮＤレベルを含めた３値を発生できないの
で、冗長セルに切り換えるべき欠陥セルをアドレスを記
憶する記憶回路をＰＲＯＭで設けると、テスト時にＥＰ
ＲＯＭセルだけにデータを書き込み、その良否を評価で
きないという問題点があった。
【０００９】
【課題を解決するための手段】本願発明の要旨は、電気
的に書き込み可能な読み出し専用メモリ装置に内蔵さ
れ、複数の電圧信号を発生させる書き込み電圧発生回路
において、第１，第２電圧信号のレベルを指定するため
接地レベルと電源レベルとの間で切り替えられる制御信
号に応答して第１，第２出力信号を発生する第１レベル
シフタと、冗長セルの不良アドレスをプログラマブルロ
ムに書き込むための書き込み電圧と電気的プログラマブ
ルロムに書き込むための書き込み電圧とを選択する選択
信号に応答して第３，第４出力信号を発生する第２レベ
ルシフタと、第１〜第４出力信号に応答して第１，第２
電圧信号のレベルを選択的に切り換える切換回路とを備
え、上記切換回路は、電源と第１選択ノードとの間に接
続され第１出力信号の供給されるゲートを有する第１Ｎ
チャンネルディプレッショントランジスタと、上記電圧
ノードと第１選択ノードとの間に接続され第２出力信号
の供給されるゲートを有する第２Ｎチャンネルディプレ
ッショントランジスタと、第１選択ノードと接地ノード
との間に直列接続された第３Ｐチャンネルエンハンスメ
ント型トランジスタと第４Ｎチャンネルエンハンスメン
ト型トランジスタで構成され第３出力信号の供給される
ゲートを有する第１選択回路と、電源と第２選択ノード
との間に接続され第１出力信号の供給されるゲートを有
する第５Ｎチャンネルディプレッショントランジスタ
と、上記電圧ノードと第２選択ノードとの間に接続され
第２出力信号の供給されるゲートを有する第６Ｎチャン
ネルディプレッショントランジスタと、第２選択ノード
と接地ノードとの間に直列接続された第７Ｐチャンネル
エンハンスメント型トランジスタと第８Ｎチャンネルエ
ンハンスメント型トランジスタで構成され第４出力信号
の供給されるゲートを有する第２選択回路とを備え、第
１選択回路の共通ドレインから前記第１電圧信号を出力
し、第２選択回路の共通ドレインから前記第２電圧信号
を出力することである。
的に書き込み可能な読み出し専用メモリ装置に内蔵さ
れ、複数の電圧信号を発生させる書き込み電圧発生回路
において、第１，第２電圧信号のレベルを指定するため
接地レベルと電源レベルとの間で切り替えられる制御信
号に応答して第１，第２出力信号を発生する第１レベル
シフタと、冗長セルの不良アドレスをプログラマブルロ
ムに書き込むための書き込み電圧と電気的プログラマブ
ルロムに書き込むための書き込み電圧とを選択する選択
信号に応答して第３，第４出力信号を発生する第２レベ
ルシフタと、第１〜第４出力信号に応答して第１，第２
電圧信号のレベルを選択的に切り換える切換回路とを備
え、上記切換回路は、電源と第１選択ノードとの間に接
続され第１出力信号の供給されるゲートを有する第１Ｎ
チャンネルディプレッショントランジスタと、上記電圧
ノードと第１選択ノードとの間に接続され第２出力信号
の供給されるゲートを有する第２Ｎチャンネルディプレ
ッショントランジスタと、第１選択ノードと接地ノード
との間に直列接続された第３Ｐチャンネルエンハンスメ
ント型トランジスタと第４Ｎチャンネルエンハンスメン
ト型トランジスタで構成され第３出力信号の供給される
ゲートを有する第１選択回路と、電源と第２選択ノード
との間に接続され第１出力信号の供給されるゲートを有
する第５Ｎチャンネルディプレッショントランジスタ
と、上記電圧ノードと第２選択ノードとの間に接続され
第２出力信号の供給されるゲートを有する第６Ｎチャン
ネルディプレッショントランジスタと、第２選択ノード
と接地ノードとの間に直列接続された第７Ｐチャンネル
エンハンスメント型トランジスタと第８Ｎチャンネルエ
ンハンスメント型トランジスタで構成され第４出力信号
の供給されるゲートを有する第２選択回路とを備え、第
１選択回路の共通ドレインから前記第１電圧信号を出力
し、第２選択回路の共通ドレインから前記第２電圧信号
を出力することである。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示す回路図であ
る。図１において、１５，３５は第１，第２レベルシフ
タ、１００は切換回路である。１は書き込みレベルを制
御する制御信号であり、２は書き込み信号のレベルを選
択する選択信号である。３，２０はインバータであり、
４，６，１２，２１，２３，２９はＰチャンネルエンハ
ンスメントトランジスタ、５，７，１３，２２，２４，
３０はＮチャンネルエンハンスメントトランジスタ、１
０，１１，２７，２８はＮチャンネルディプレッション
トランジスタである。ノード１５，１６，１７，３２，
３３，３４は読み出し動作時はＶCCレベル、書き込み時
には、Ｖppレベルに移行する。
説明する。図１は本発明の第１実施例を示す回路図であ
る。図１において、１５，３５は第１，第２レベルシフ
タ、１００は切換回路である。１は書き込みレベルを制
御する制御信号であり、２は書き込み信号のレベルを選
択する選択信号である。３，２０はインバータであり、
４，６，１２，２１，２３，２９はＰチャンネルエンハ
ンスメントトランジスタ、５，７，１３，２２，２４，
３０はＮチャンネルエンハンスメントトランジスタ、１
０，１１，２７，２８はＮチャンネルディプレッション
トランジスタである。ノード１５，１６，１７，３２，
３３，３４は読み出し動作時はＶCCレベル、書き込み時
には、Ｖppレベルに移行する。
【００１１】次に、動作を説明する。まず、読み出し動
作時には、書き込み電圧信号１４がＰＲＯＭに、書き込
み電圧信号３１がＥＰＲＯＭの入力に供給されるものと
する。
作時には、書き込み電圧信号１４がＰＲＯＭに、書き込
み電圧信号３１がＥＰＲＯＭの入力に供給されるものと
する。
【００１２】選択信号２はＶCCレベルになっており、制
御信号１がＶCCレベルの場合には、レベルシフタ１８の
出力信号８はＶCCレベルに、出力信号９はＧＮＤレベル
となっており、レベルシフタ３５の出力信号２５はＧＮ
Ｄレベル、信号２６はＶCCレベルとなっている。出力信
号８，９の供給されるＮチャンネルディプレッショント
ランジスタ１０，２７はオンし、Ｎチャンネルディプレ
ッション１１，２８はオフするのでノード１９，３６は
ＶCCレベルになっている。
御信号１がＶCCレベルの場合には、レベルシフタ１８の
出力信号８はＶCCレベルに、出力信号９はＧＮＤレベル
となっており、レベルシフタ３５の出力信号２５はＧＮ
Ｄレベル、信号２６はＶCCレベルとなっている。出力信
号８，９の供給されるＮチャンネルディプレッショント
ランジスタ１０，２７はオンし、Ｎチャンネルディプレ
ッション１１，２８はオフするのでノード１９，３６は
ＶCCレベルになっている。
【００１３】出力信号２５の供給されるＰチャンネルエ
ンハンスメントトランジスタ１２はオンし、Ｎチャンネ
ルエンハンスメントトランジスタ１３はオフし、書き込
み電圧信号１４はノード１９のＶCCレベルとなり出力さ
れる。出力信号２６の供給されるＰチャンネルエンハン
スメントトランジスタ２９はオフし、Ｎチャンネルエン
ハンスメントトランジスタ３０はオンし、ノード３６の
ＶCCレベルとは関係なしに、書き込み電圧信号３１はＧ
ＮＤレベルとなり出力される。
ンハンスメントトランジスタ１２はオンし、Ｎチャンネ
ルエンハンスメントトランジスタ１３はオフし、書き込
み電圧信号１４はノード１９のＶCCレベルとなり出力さ
れる。出力信号２６の供給されるＰチャンネルエンハン
スメントトランジスタ２９はオフし、Ｎチャンネルエン
ハンスメントトランジスタ３０はオンし、ノード３６の
ＶCCレベルとは関係なしに、書き込み電圧信号３１はＧ
ＮＤレベルとなり出力される。
【００１４】制御信号１がＧＮＤレベルになるとレベル
シフタ１８の出力信号８，９のレベルはそれぞれＧＮＤ
レベルＶCCレベルになるが、Ｎチャンネルディプレッシ
ョントランジスタ１０，１１，２７，２８はオン状態を
維持するので、書き込み電圧信号１４，３１の出力レベ
ルはそれぞれＶCCレベル、ＧＮＤレベルと変わらない。
シフタ１８の出力信号８，９のレベルはそれぞれＧＮＤ
レベルＶCCレベルになるが、Ｎチャンネルディプレッシ
ョントランジスタ１０，１１，２７，２８はオン状態を
維持するので、書き込み電圧信号１４，３１の出力レベ
ルはそれぞれＶCCレベル、ＧＮＤレベルと変わらない。
【００１５】次に、書き込み動作時、ノード１５，１
６，１７，３２，３３，３４はＶppレベルになってお
り、選択信号２はＶCCレベルになっている。冗長セルへ
の切換を行わない場合、制御信号１はＶCCレベル、レベ
ルシフタ１８からの出力信号８はＶppレベル、出力信号
９はＧＮＤレベルとなる。レベルシフタ３５からの出力
信号２５はＧＮＤレベル、出力信号２６はＶppレベルと
なる。したがって、Ｎチャンネルディプレッショントラ
ンジスタ１０はオンとなり、Ｎチャンネルディプレッシ
ョントランジスタ１１は、ソース電位がＶppレベル、ゲ
ート電位がＧＮＤレベル、ドレイン電位がＶCCレベルと
なるため、しきい値の関係からオフ状態となり、ノード
１９はＶCCレベルになっている。
６，１７，３２，３３，３４はＶppレベルになってお
り、選択信号２はＶCCレベルになっている。冗長セルへ
の切換を行わない場合、制御信号１はＶCCレベル、レベ
ルシフタ１８からの出力信号８はＶppレベル、出力信号
９はＧＮＤレベルとなる。レベルシフタ３５からの出力
信号２５はＧＮＤレベル、出力信号２６はＶppレベルと
なる。したがって、Ｎチャンネルディプレッショントラ
ンジスタ１０はオンとなり、Ｎチャンネルディプレッシ
ョントランジスタ１１は、ソース電位がＶppレベル、ゲ
ート電位がＧＮＤレベル、ドレイン電位がＶCCレベルと
なるため、しきい値の関係からオフ状態となり、ノード
１９はＶCCレベルになっている。
【００２０】出力信号２５がＧＮＤレベルのため、Ｐチ
ャンネルエンハンスメントトランジスタ１２がオン、Ｎ
チャンネルエンハンスメントトランジスタ１３がオフと
なり、書き込み電圧信号１４はＶCCに移行し、冗長セル
への切換は行われない。
ャンネルエンハンスメントトランジスタ１２がオン、Ｎ
チャンネルエンハンスメントトランジスタ１３がオフと
なり、書き込み電圧信号１４はＶCCに移行し、冗長セル
への切換は行われない。
【００２１】この時、Ｎチャンネルディプレッショント
ランジスタ２７はオンし、Ｎチャンネルディプレッショ
ントランジスタ２８はオフする。ノード３６はノード１
９と同様ＶCCレベルになっているが、出力信号２６がＶ
CCレベルのため、Ｐチャンネルエンハンスメントトラン
ジスタ２９がオフし、Ｎチャンネルエンハンスメントト
ランジスタ３０がオンとなり、書き込み電圧信号３１は
ＧＮＤレベルとなる。
ランジスタ２７はオンし、Ｎチャンネルディプレッショ
ントランジスタ２８はオフする。ノード３６はノード１
９と同様ＶCCレベルになっているが、出力信号２６がＶ
CCレベルのため、Ｐチャンネルエンハンスメントトラン
ジスタ２９がオフし、Ｎチャンネルエンハンスメントト
ランジスタ３０がオンとなり、書き込み電圧信号３１は
ＧＮＤレベルとなる。
【００２２】冗長セルに切り換える場合、制御信号をＧ
ＮＤレベルとする。レベルシフタ１８の出力信号８がＧ
ＮＤレベル、出力信号９がＶppレベルとなり、Ｎチャン
ネルディプレッショントランジスタ１１はオンし、Ｎチ
ャンネルディプレッショントランジスタ１０はソース電
位がＶCCレベル、ゲート電位がＧＮＤレベル、ドレイン
電位がＶppレベルなのでオフ状態となり、ノード１９は
Ｖppレベルとなる。出力信号２５はＧＮＤレベルのまま
なので、Ｐチャンネルエンハンスメントトランジスタ１
２がオン、Ｎチャンネルエンハンスメントトランジスタ
１３がオフとなり、書き込み電圧信号１４はＶppレベル
となり、冗長セル切換用のＰＲＯＭに欠陥セルのアドレ
スが書き込まれる。この時、出力信号２６はＶppレベル
になっているため、Ｐチャンネルエンハンスメントトラ
ンジスタ２９はオンし、Ｎチャンネルエンハンスメント
トランジスタ３０もオンとなり、書き込み電圧信号３１
４はＧＮＤレベルとなる。以上より、制御信号１がＶC
C、ＧＮＤレベルで変化しても書き込み電圧信号３１は
ＧＮＤレベルのままでＥＰＲＯＭに書き込まれることは
ない。
ＮＤレベルとする。レベルシフタ１８の出力信号８がＧ
ＮＤレベル、出力信号９がＶppレベルとなり、Ｎチャン
ネルディプレッショントランジスタ１１はオンし、Ｎチ
ャンネルディプレッショントランジスタ１０はソース電
位がＶCCレベル、ゲート電位がＧＮＤレベル、ドレイン
電位がＶppレベルなのでオフ状態となり、ノード１９は
Ｖppレベルとなる。出力信号２５はＧＮＤレベルのまま
なので、Ｐチャンネルエンハンスメントトランジスタ１
２がオン、Ｎチャンネルエンハンスメントトランジスタ
１３がオフとなり、書き込み電圧信号１４はＶppレベル
となり、冗長セル切換用のＰＲＯＭに欠陥セルのアドレ
スが書き込まれる。この時、出力信号２６はＶppレベル
になっているため、Ｐチャンネルエンハンスメントトラ
ンジスタ２９はオンし、Ｎチャンネルエンハンスメント
トランジスタ３０もオンとなり、書き込み電圧信号３１
４はＧＮＤレベルとなる。以上より、制御信号１がＶC
C、ＧＮＤレベルで変化しても書き込み電圧信号３１は
ＧＮＤレベルのままでＥＰＲＯＭに書き込まれることは
ない。
【００２３】テスト時に、ＰＲＯＭに欠陥セルのアドレ
スを書き込まず、ＥＰＲＯＭに書き込んでテストする場
合には、選択信号２をＧＮＤレベルにすると、出力信号
２５はＶppレベル、出力信号２６はＧＮＤレベルとなる
ため、Ｐチャンネルエンハンスメントトランジスタ１２
はオフし、Ｎチャンネルエンハンスメントトランジスタ
はオフとなり、制御信号１の変化にかかわらず、書き込
み電圧信号１４はＧＮＤとなり、ＰＲＯＭに書き込まれ
ることはない。一方、書き込み電圧信号３１は、制御信
号１がＶCCレベルの時は、出力信号８がＶppレベル、信
号９がＧＮＤレベルのため、Ｎチャンネルディプレッシ
ョン２７がオンし、Ｎチャンネルディプレッショントラ
ンジスタ２８がオフとなり、出力信号２６がＧＮＤレベ
ルになることにより、Ｐチャンネルエンハンスメントト
ランジスタ２９がオン、Ｎチャンネルエンハンスメント
トランジスタ３０がオフとなり、書き込み電圧信号３１
はＶCCレベルとなる。したがって、ＥＰＲＯＭには書き
込まれない。
スを書き込まず、ＥＰＲＯＭに書き込んでテストする場
合には、選択信号２をＧＮＤレベルにすると、出力信号
２５はＶppレベル、出力信号２６はＧＮＤレベルとなる
ため、Ｐチャンネルエンハンスメントトランジスタ１２
はオフし、Ｎチャンネルエンハンスメントトランジスタ
はオフとなり、制御信号１の変化にかかわらず、書き込
み電圧信号１４はＧＮＤとなり、ＰＲＯＭに書き込まれ
ることはない。一方、書き込み電圧信号３１は、制御信
号１がＶCCレベルの時は、出力信号８がＶppレベル、信
号９がＧＮＤレベルのため、Ｎチャンネルディプレッシ
ョン２７がオンし、Ｎチャンネルディプレッショントラ
ンジスタ２８がオフとなり、出力信号２６がＧＮＤレベ
ルになることにより、Ｐチャンネルエンハンスメントト
ランジスタ２９がオン、Ｎチャンネルエンハンスメント
トランジスタ３０がオフとなり、書き込み電圧信号３１
はＶCCレベルとなる。したがって、ＥＰＲＯＭには書き
込まれない。
【００２４】ところが、制御信号１をＧＮＤレベルにす
ればＮチャンネルディプレッショントランジスタ２７が
オフ、Ｎチャンネルディプレッショントランジスタ２８
がオンし、書き込み電圧信号３１はＶppが出力され、Ｅ
ＰＲＯＭに書き込むことができる。
ればＮチャンネルディプレッショントランジスタ２７が
オフ、Ｎチャンネルディプレッショントランジスタ２８
がオンし、書き込み電圧信号３１はＶppが出力され、Ｅ
ＰＲＯＭに書き込むことができる。
【００２５】書き込み電圧発生回路の第２実施例を図２
に示す。第２実施例と第１実施例の相違点はレベルシフ
タ３５に入力される選択信号の論理が逆なことであり、
出力信号２５，２６の論理を合わせる必要からＰチャン
ネルエンハンスメントトランジスタ３７，４１とＮチャ
ンネルエンハンスメントトランジスタ３８，４２を入れ
ている。書き込み電圧信号１４，３１の出力は第１実施
例と同一なので詳細な説明は省略する。
に示す。第２実施例と第１実施例の相違点はレベルシフ
タ３５に入力される選択信号の論理が逆なことであり、
出力信号２５，２６の論理を合わせる必要からＰチャン
ネルエンハンスメントトランジスタ３７，４１とＮチャ
ンネルエンハンスメントトランジスタ３８，４２を入れ
ている。書き込み電圧信号１４，３１の出力は第１実施
例と同一なので詳細な説明は省略する。
【００２６】以上説明したように、第１，第２実施例と
も制御信号と選択信号の組合せにより、別々に書き込み
電圧を発生することができる。したがって、上記第１実
施例において、出力信号８，９，２５，２６は第１〜第
４出力信号として機能し、ノード１９，３６は第１，第
２選択ノードである。
も制御信号と選択信号の組合せにより、別々に書き込み
電圧を発生することができる。したがって、上記第１実
施例において、出力信号８，９，２５，２６は第１〜第
４出力信号として機能し、ノード１９，３６は第１，第
２選択ノードである。
【００２７】
【発明の効果】以上説明してきたように、本発明によれ
ば、書き込み電圧発生回路は、冗長セルへの切換時に欠
陥セルのアドレスをＰＲＯＭに書き込む書き込み電圧
と、テスト時にＥＰＲＯＭデータを書き込む書き込み電
圧など複数の書き込み動作を実行できる書き込み電圧信
号を選択的に発生できるという効果を得られる。
ば、書き込み電圧発生回路は、冗長セルへの切換時に欠
陥セルのアドレスをＰＲＯＭに書き込む書き込み電圧
と、テスト時にＥＰＲＯＭデータを書き込む書き込み電
圧など複数の書き込み動作を実行できる書き込み電圧信
号を選択的に発生できるという効果を得られる。
【図１】第１実施例を示す回路図である。
【図２】第２実施例を示す回路図である。
【図３】従来例の回路図である。
１ 制御信号 ２ 選択信号 ３，２０ インバータ ４，６，１２，２１，２３，２９，３７，４１ Ｐチャ
ンネルエンハンスメントトランジスタ ５，７，１３，２２，２４，３０，３８，４２ Ｎチャ
ンネルエンハンスメントトランジスタ １０，１１，２７，２８ Ｎチャンネルディプレッショ
ントランジスタ １８，３５ レベルシフタ ８，９，２５，２６ レベルシフタ出力 １４，３１ 書き込み電圧信号 １５，１６，１７，３２，３３，３４ Ｖpp電源 １００ 切換回路
ンネルエンハンスメントトランジスタ ５，７，１３，２２，２４，３０，３８，４２ Ｎチャ
ンネルエンハンスメントトランジスタ １０，１１，２７，２８ Ｎチャンネルディプレッショ
ントランジスタ １８，３５ レベルシフタ ８，９，２５，２６ レベルシフタ出力 １４，３１ 書き込み電圧信号 １５，１６，１７，３２，３３，３４ Ｖpp電源 １００ 切換回路
Claims (2)
- 【請求項１】 電気的に書き込み可能な読み出し専用メ
モリ装置に内蔵され、複数の電圧信号を発生させる書き
込み電圧発生回路において、第１，第２電圧信号のレベ
ルを指定するため接地レベルと電源レベルとの間で切り
替えられる制御信号に応答して第１，第２出力信号を発
生する第１レベルシフタと、冗長セルの不良アドレスを
プログラマブルロムに書き込むための書き込み電圧と電
気的プログラマブルロムに書き込むための書き込み電圧
とを選択する選択信号に応答して第３，第４出力信号を
発生する第２レベルシフタと、第１〜第４出力信号に応
答して第１，第２電圧信号のレベルを選択的に切り換え
る切換回路とを備え、上記切換回路は、電源と第１選択ノードとの間に接続さ
れ第１出力信号の供給されるゲートを有する第１Ｎチャ
ンネルディプレッショントランジスタと、上記電圧ノー
ドと第１選択ノードとの間に接続され第２出力信号の供
給されるゲートを有する第２Ｎチャンネルディプレッシ
ョントランジスタと、第１選択ノードと接地ノードとの
間に直列接続された第３Ｐチャンネルエンハンスメント
型トランジスタと第４Ｎチャンネルエンハンスメント型
トランジスタで構成され第３出力信号の供給されるゲー
トを有する第１選択回路と、電源と第２選択ノードとの
間に接続され第１出力信号の供給されるゲートを有する
第５Ｎチャンネルディプレッショントランジスタと、上
記電圧ノードと第２選択ノードとの間に接続され第２出
力信号の供給されるゲートを有する第６Ｎチャンネルデ
ィプレッショントランジスタと、第２選択ノードと接地
ノードとの間に直列接続された第７Ｐチャンネルエンハ
ンスメント型トランジスタと第８Ｎチャンネルエンハン
スメント型トランジスタで構成され第４出力信号の供給
されるゲートを有する第２選択回路とを備え、第１選択
回路の共通ドレインから前記第１電圧信号を出力し、第
２選択回路の共通ドレインから前記第２電圧信号を出力
することを特徴とする 書き込み電圧発生回路。 - 【請求項２】 上記第１，第２レベルシフタは、電源電
圧または書き込み電圧の供給される電圧ノードと接地ノ
ードとの間にそれぞれＰチャンネルエンハンスメント型
トランジスタとＮチャンネルエンハンスメント型トラン
ジスタを直列接続した２本の直列体を接続し、一方の直
列体の共通ドレインを他方の直列体のＮチャンネルエン
ハンスメント型トランジスタのゲートに接続し、制御信
号または選択信号は一方の直列体のＰチャンネルエンハ
ンスメント型トランジスタのゲートに直接、他方の直列
体のＰチャンネルエンハンスメント型トランジスタのゲ
ートにはインバータを介してそれぞれ供給される請求項
１記載の書き込み電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042982A JP2773786B2 (ja) | 1991-02-15 | 1991-02-15 | 書き込み電圧発生回路 |
| US07/835,335 US5293561A (en) | 1991-02-15 | 1992-02-14 | Write-in voltage source incorporated in electrically erasable programmable read only memory device with redundant memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042982A JP2773786B2 (ja) | 1991-02-15 | 1991-02-15 | 書き込み電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259995A JPH04259995A (ja) | 1992-09-16 |
| JP2773786B2 true JP2773786B2 (ja) | 1998-07-09 |
Family
ID=12651246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042982A Expired - Fee Related JP2773786B2 (ja) | 1991-02-15 | 1991-02-15 | 書き込み電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293561A (ja) |
| JP (1) | JP2773786B2 (ja) |
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|---|---|---|---|---|
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| DE19725181A1 (de) * | 1997-06-13 | 1999-02-25 | Siemens Ag | Ansteuerschaltung für nichtflüchtige Halbleiter-Speicheranordnung |
| JP2001351383A (ja) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| FR2811131A1 (fr) * | 2000-06-30 | 2002-01-04 | St Microelectronics Sa | Dispositif de controle d'alimentation dans un circuit integre comprenant des elements de memoire non volatile electriquement programmable |
| DE10063686A1 (de) * | 2000-12-20 | 2002-07-18 | Infineon Technologies Ag | Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung |
| KR102115639B1 (ko) * | 2016-07-27 | 2020-05-27 | 매그나칩 반도체 유한회사 | 전원 스위치 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147598A (ja) * | 1989-11-02 | 1991-06-24 | Sony Corp | シフトレジスタ |
-
1991
- 1991-02-15 JP JP3042982A patent/JP2773786B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-14 US US07/835,335 patent/US5293561A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04259995A (ja) | 1992-09-16 |
| US5293561A (en) | 1994-03-08 |
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