JPH0689576A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0689576A JPH0689576A JP4239814A JP23981492A JPH0689576A JP H0689576 A JPH0689576 A JP H0689576A JP 4239814 A JP4239814 A JP 4239814A JP 23981492 A JP23981492 A JP 23981492A JP H0689576 A JPH0689576 A JP H0689576A
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【目的】 ビット線対３１とデータ線対３２が電気的に
接続される場合にエラーが発生しない半導体記憶装置を
提供する。 【構成】 データを記憶するためのメモリセル３３、メ
モリセル３３に接続されたビット線対３１、ビット線対
３１を一定の電位にプリチャージするためのビット線プ
リチャージ信号発生回路７、ビット線対３１とデータ線
対３２とを電気的に接続するためのスイッチング素子対
３４、入力された列アドレスに応じてスイッチング素子
対３４のそれぞれに列選択信号を与えるための列デコー
ダ４を備えた半導体記憶装置であって、ビット線プリチ
ャージ信号発生回路７によってプリチャージされるその
一定の電位をＶP、スイッチング素子対３４のそれぞれ
の閾値電圧をＶT、その列選択信号のアクティブ時の電
位をＶAと表すとき、ＶP≦ＶA≦ＶP＋ＶTの関係をほぼ
満足する。
接続される場合にエラーが発生しない半導体記憶装置を
提供する。 【構成】 データを記憶するためのメモリセル３３、メ
モリセル３３に接続されたビット線対３１、ビット線対
３１を一定の電位にプリチャージするためのビット線プ
リチャージ信号発生回路７、ビット線対３１とデータ線
対３２とを電気的に接続するためのスイッチング素子対
３４、入力された列アドレスに応じてスイッチング素子
対３４のそれぞれに列選択信号を与えるための列デコー
ダ４を備えた半導体記憶装置であって、ビット線プリチ
ャージ信号発生回路７によってプリチャージされるその
一定の電位をＶP、スイッチング素子対３４のそれぞれ
の閾値電圧をＶT、その列選択信号のアクティブ時の電
位をＶAと表すとき、ＶP≦ＶA≦ＶP＋ＶTの関係をほぼ
満足する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭ等
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【０００２】
【従来の技術】図８は、従来の半導体記憶装置の回路の
一部（メモリブロックの１つ）を示している。図８に
は、メモリセルアレイ１、行デコーダ２、列プリデコー
ダ９０、列デコーダ４、ビット線対３１、データ線対３
２及びスイッチング素子対３４等が示されている。本明
細書では、ビット線対３１の一方をビット線３１Ａ、他
方をビット線３１Ｂと示す。同様に、データ線対３２の
一方をデータ線３２Ａ、他方をデータ線３２Ｂ、スイッ
チング素子対３４の一方をスイッチング素子３４Ａ、他
方をスイッチング素子３４Ｂと示す。スイッチング素子
としては、限定されないが、Ｎｃｈトランジスタを用い
ることができる。
一部（メモリブロックの１つ）を示している。図８に
は、メモリセルアレイ１、行デコーダ２、列プリデコー
ダ９０、列デコーダ４、ビット線対３１、データ線対３
２及びスイッチング素子対３４等が示されている。本明
細書では、ビット線対３１の一方をビット線３１Ａ、他
方をビット線３１Ｂと示す。同様に、データ線対３２の
一方をデータ線３２Ａ、他方をデータ線３２Ｂ、スイッ
チング素子対３４の一方をスイッチング素子３４Ａ、他
方をスイッチング素子３４Ｂと示す。スイッチング素子
としては、限定されないが、Ｎｃｈトランジスタを用い
ることができる。
【０００３】図８に示すメモリブロックには、行アドレ
ス、列アドレス（ＣＡ０−ＣＡ７）が入力されている。
ス、列アドレス（ＣＡ０−ＣＡ７）が入力されている。
【０００４】行デコーダ２は、入力された行アドレスに
応じて、複数本のワード線３０から１本のワード線３０
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
応じて、複数本のワード線３０から１本のワード線３０
を選択的にアクティブにする。本明細書では、「信号線
をアクティブにする」とは「信号線の電位をある値にす
ることにより、その信号線を論理的に活性化状態あるい
は選択状態にする」と定義する。同様に、「信号線を非
アクティブにする」とは「信号線の電位をある値にする
ことにより、その信号線を論理的に非活性化状態あるい
は非選択状態にする」と定義する。
【０００５】列プリデコーダ９０は、入力された列アド
レス（ＣＡ０−ＣＡ７）に応じて、それぞれ４本の信号
線からなる４組の信号線セット（ＣＡ０１、ＣＡ２３、
ＣＡ４５、ＣＡ６７）の内、それぞれの組から１本の信
号線を選択的にアクティブにする。列プリデコーダ９０
によって選択的にアクティブにされた信号線の組み合わ
せに応じて、０番の列デコーダから２５５番の列デコー
ダまでのいづれかが選択され、その列デコーダに接続さ
れた列信号線４７がアクティブになる。このとき、その
列信号線４７に接続されたスイッチング素子対３４がオ
ン状態となることにより、ビット線対３１とデータ線対
３２とが電気的に接続される。
レス（ＣＡ０−ＣＡ７）に応じて、それぞれ４本の信号
線からなる４組の信号線セット（ＣＡ０１、ＣＡ２３、
ＣＡ４５、ＣＡ６７）の内、それぞれの組から１本の信
号線を選択的にアクティブにする。列プリデコーダ９０
によって選択的にアクティブにされた信号線の組み合わ
せに応じて、０番の列デコーダから２５５番の列デコー
ダまでのいづれかが選択され、その列デコーダに接続さ
れた列信号線４７がアクティブになる。このとき、その
列信号線４７に接続されたスイッチング素子対３４がオ
ン状態となることにより、ビット線対３１とデータ線対
３２とが電気的に接続される。
【０００６】ビット線プリチャージ信号発生回路７は、
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線３１Ａ、３１Ｂの
それぞれの電位が１／２Ｖｃｃ電位にプリチャージされ
る。ここで、Ｖｃｃは電源電位を表す。また、データ線
３２Ａ、３２Ｂの電位はビット線３１Ａ、３１Ｂの電位
と同じ電位にプリチャージされる。
ビット線プリチャージ信号を発生させる。そのビット線
プリチャージ信号によって、ビット線３１Ａ、３１Ｂの
それぞれの電位が１／２Ｖｃｃ電位にプリチャージされ
る。ここで、Ｖｃｃは電源電位を表す。また、データ線
３２Ａ、３２Ｂの電位はビット線３１Ａ、３１Ｂの電位
と同じ電位にプリチャージされる。
【０００７】センスアンプ駆動発生回路８は、ビット線
対３１がプリチャージされている時は、ＰＭＯＳセンス
アンプ駆動信号線４８及びＮＭＯＳセンスアンプ駆動信
号線４９の電位をそれぞれ１／２Ｖｃｃとし、センスア
ンプ９が動作している時は、ＰＭＯＳセンスアンプ駆動
信号線４８の電位をＶｃｃに、ＮＭＯＳセンスアンプ駆
動信号線４９の電位をＧＮＤとする。
対３１がプリチャージされている時は、ＰＭＯＳセンス
アンプ駆動信号線４８及びＮＭＯＳセンスアンプ駆動信
号線４９の電位をそれぞれ１／２Ｖｃｃとし、センスア
ンプ９が動作している時は、ＰＭＯＳセンスアンプ駆動
信号線４８の電位をＶｃｃに、ＮＭＯＳセンスアンプ駆
動信号線４９の電位をＧＮＤとする。
【０００８】センスアンプ９は、メモリセル３３からビ
ット線対３１に読みだされた電位差を増幅する。
ット線対３１に読みだされた電位差を増幅する。
【０００９】メインアンプ５は、データ線対３２の電位
差を増幅する。出力回路６は、メインアンプ５の出力に
応じて、メモリセル３３に記憶されていたデータを特定
するための信号を出力端子３５に出力する。
差を増幅する。出力回路６は、メインアンプ５の出力に
応じて、メモリセル３３に記憶されていたデータを特定
するための信号を出力端子３５に出力する。
【００１０】タイミング発生回路１０は、行デコーダ
２、ビット線プリチャージ信号発生回路７、センスアン
プ駆動信号発生回路８、列プリデコーダ９０、メインア
ンプ５のそれぞれに接続された信号線５１−５５を予め
決められたタイミングでアクティブにする。
２、ビット線プリチャージ信号発生回路７、センスアン
プ駆動信号発生回路８、列プリデコーダ９０、メインア
ンプ５のそれぞれに接続された信号線５１−５５を予め
決められたタイミングでアクティブにする。
【００１１】図９は、従来の列プリデコーダ９０の構成
例を示す。図９に示すように、列プリデコーダ９０は、
４つの回路６０、６１、６２及び６３を有している。回
路６０は、入力される列アドレスＣＡ６、ＣＡ７に応じ
て、４本の信号線からなる信号線セットＣＡ６７から１
本の信号線を選択的にアクティブにする。回路６１及び
回路６２は、回路６０と同じ回路であり、同様に動作す
る。回路６３は、入力される列アドレスＣＡ０、ＣＡ１
に応じて、４本の信号線からなる信号線セットＣＡ０１
から１本の信号線を選択的にアクティブにする。本従来
例では、選択的にアクティブにされる信号線の電位は、
電源電位（Ｖｃｃ）である。
例を示す。図９に示すように、列プリデコーダ９０は、
４つの回路６０、６１、６２及び６３を有している。回
路６０は、入力される列アドレスＣＡ６、ＣＡ７に応じ
て、４本の信号線からなる信号線セットＣＡ６７から１
本の信号線を選択的にアクティブにする。回路６１及び
回路６２は、回路６０と同じ回路であり、同様に動作す
る。回路６３は、入力される列アドレスＣＡ０、ＣＡ１
に応じて、４本の信号線からなる信号線セットＣＡ０１
から１本の信号線を選択的にアクティブにする。本従来
例では、選択的にアクティブにされる信号線の電位は、
電源電位（Ｖｃｃ）である。
【００１２】図１０は、図８に示された従来の半導体記
憶装置が動作する場合における各種の信号線の電位の変
化を示す。図１０において、横軸は経過時間、縦軸は電
圧を示す。この例では、メモリセル３３から読みだされ
るデータはローレベル（Ｌ）であるとしている。
憶装置が動作する場合における各種の信号線の電位の変
化を示す。図１０において、横軸は経過時間、縦軸は電
圧を示す。この例では、メモリセル３３から読みだされ
るデータはローレベル（Ｌ）であるとしている。
【００１３】タイミング発生回路１０は、信号線５２を
非アクティブとし、信号線５１をアクティブとし、信号
線５３をアクティブとし、信号線５４をアクティブと
し、信号線５５をアクティブとする。その結果、図１０
に示すように、各信号線の電位が変化する。
非アクティブとし、信号線５１をアクティブとし、信号
線５３をアクティブとし、信号線５４をアクティブと
し、信号線５５をアクティブとする。その結果、図１０
に示すように、各信号線の電位が変化する。
【００１４】ビット線プリチャージ信号発生回路７は、
信号線５２が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル（Ｌ）にする。
信号線５２が非アクティブになると、ビット線プリチャ
ージ信号の電位をローレベル（Ｌ）にする。
【００１５】行デコーダ２は、信号線５１がアクティブ
になると、入力された行アドレスに応じて、１本のワー
ド線３０を選択的にアクティブにする。
になると、入力された行アドレスに応じて、１本のワー
ド線３０を選択的にアクティブにする。
【００１６】センスアンプ駆動信号発生回路８は、信号
線５３がアクティブになると、ＰＭＯＳセンスアンプ駆
動信号線４８の電位を１／２Ｖｃｃから電源電位Ｖｃｃ
にし、ＮＭＯＳセンスアンプ駆動信号線４９の電位を１
／２ＶｃｃからＧＮＤにする。
線５３がアクティブになると、ＰＭＯＳセンスアンプ駆
動信号線４８の電位を１／２Ｖｃｃから電源電位Ｖｃｃ
にし、ＮＭＯＳセンスアンプ駆動信号線４９の電位を１
／２ＶｃｃからＧＮＤにする。
【００１７】列プリデコーダ９０は、信号線５４がアク
ティブになると、入力された列アドレス（ＣＡ０−ＣＡ
７）に応じて、４本の信号線からなる信号線セットＣＡ
０１の内１本を選択的にアクティブにする。これ以前
に、他の３組の信号線セット（ＣＡ２３、ＣＡ４５、Ｃ
Ａ６７）の内、それぞれの組から１本の信号線が既に選
択的にアクティブにされている。選択的にアクティブに
された信号線の電位は、図９からも明かなように電源電
位（Ｖｃｃ）である。
ティブになると、入力された列アドレス（ＣＡ０−ＣＡ
７）に応じて、４本の信号線からなる信号線セットＣＡ
０１の内１本を選択的にアクティブにする。これ以前
に、他の３組の信号線セット（ＣＡ２３、ＣＡ４５、Ｃ
Ａ６７）の内、それぞれの組から１本の信号線が既に選
択的にアクティブにされている。選択的にアクティブに
された信号線の電位は、図９からも明かなように電源電
位（Ｖｃｃ）である。
【００１８】列デコーダ４は、列プリデコーダ９０によ
って選択的にアクティブにされた信号線の組み合わせに
応じて、信号線セットＣＡ０１の内１本が選択的にアク
ティブになるのと同時に列信号線４７をアクティブにす
る。このアクティブにされた列信号線４７の電位は、選
択的にアクティブにされる信号線セット（ＣＡ０１、Ｃ
Ａ２３、ＣＡ４５、ＣＡ６７）の信号線の電位と同じ
く、電源電位（Ｖｃｃ）である。その列信号線４７に接
続されたスイッチング素子対３４がオン状態となること
により、ビット線対３１とデータ線対３２とが電気的に
接続される。
って選択的にアクティブにされた信号線の組み合わせに
応じて、信号線セットＣＡ０１の内１本が選択的にアク
ティブになるのと同時に列信号線４７をアクティブにす
る。このアクティブにされた列信号線４７の電位は、選
択的にアクティブにされる信号線セット（ＣＡ０１、Ｃ
Ａ２３、ＣＡ４５、ＣＡ６７）の信号線の電位と同じ
く、電源電位（Ｖｃｃ）である。その列信号線４７に接
続されたスイッチング素子対３４がオン状態となること
により、ビット線対３１とデータ線対３２とが電気的に
接続される。
【００１９】メインアンプ５は、信号線５５がアクティ
ブになると、データ線対３２に伝達された電位差を増幅
する。
ブになると、データ線対３２に伝達された電位差を増幅
する。
【００２０】
【発明が解決しようとする課題】通常、データ線３２
Ａ、３２Ｂの容量は、ビット線３１Ａ、３１Ｂの容量に
比べて数倍大きい。このため、上記従来の半導体記憶装
置では、列信号線４７がアクティブにされることによ
り、ビット線対３１とデータ線対３２とがをスイッチン
グ素子対３４を介して接続されたときに、ビット線対３
１の電位差が、図１０に示すように小さくなる。
Ａ、３２Ｂの容量は、ビット線３１Ａ、３１Ｂの容量に
比べて数倍大きい。このため、上記従来の半導体記憶装
置では、列信号線４７がアクティブにされることによ
り、ビット線対３１とデータ線対３２とがをスイッチン
グ素子対３４を介して接続されたときに、ビット線対３
１の電位差が、図１０に示すように小さくなる。
【００２１】また、タイミング発生回路１０の調整が不
十分であること、及び電源電圧が変動すること等の原因
によって、ビット線対３１の電位差が十分に大きく増幅
される前に、列選択信号により列信号線４７がアクティ
ブにされることもあり得る。このため、図１１に示すよ
うに、ビット線対３１とデータ線対３２が電気的に接続
されたときに、ビット線対３１のデータが反転してしま
うことがあり得る。その結果、データ線対３２に出力さ
れるデータも反転し、エラーとなる。
十分であること、及び電源電圧が変動すること等の原因
によって、ビット線対３１の電位差が十分に大きく増幅
される前に、列選択信号により列信号線４７がアクティ
ブにされることもあり得る。このため、図１１に示すよ
うに、ビット線対３１とデータ線対３２が電気的に接続
されたときに、ビット線対３１のデータが反転してしま
うことがあり得る。その結果、データ線対３２に出力さ
れるデータも反転し、エラーとなる。
【００２２】本発明は、上記の課題を解決するためにな
されたものであり、半導体記憶装置において、ビット線
対とデータ線対が電気的に接続されるときに起こり得る
エラーを無くすことを目的としている。
されたものであり、半導体記憶装置において、ビット線
対とデータ線対が電気的に接続されるときに起こり得る
エラーを無くすことを目的としている。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
は、データを記憶するためのメモリセル、該メモリセル
に接続されたビット線対、該ビット線対を一定の電位に
プリチャージするためのビット線プリチャージ手段、該
ビット線対とデータ線対とを電気的に接続するためのス
イッチング素子対、入力された列アドレスに応じて該ス
イッチング素子対のそれぞれに列選択信号を与えるため
の列デコーダを備えており、該ビット線プリチャージ手
段によってプリチャージされる該一定の電位をＶP、該
スイッチング素子対のそれぞれの閾値電圧をＶT、該列
選択信号のアクティブ時の電位をＶAと表すとき、ＶP≦
ＶA≦ＶP＋ＶTの関係をほぼ満足することにより、上記
目的が達成される。
は、データを記憶するためのメモリセル、該メモリセル
に接続されたビット線対、該ビット線対を一定の電位に
プリチャージするためのビット線プリチャージ手段、該
ビット線対とデータ線対とを電気的に接続するためのス
イッチング素子対、入力された列アドレスに応じて該ス
イッチング素子対のそれぞれに列選択信号を与えるため
の列デコーダを備えており、該ビット線プリチャージ手
段によってプリチャージされる該一定の電位をＶP、該
スイッチング素子対のそれぞれの閾値電圧をＶT、該列
選択信号のアクティブ時の電位をＶAと表すとき、ＶP≦
ＶA≦ＶP＋ＶTの関係をほぼ満足することにより、上記
目的が達成される。
【００２４】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位をＶP、前記該列選択
信号のアクティブ時の前記電位をＶAと表すとき、ＶP＝
ＶAの関係をほぼ満足するようにしてもよい。
リチャージされる前記一定の電位をＶP、前記該列選択
信号のアクティブ時の前記電位をＶAと表すとき、ＶP＝
ＶAの関係をほぼ満足するようにしてもよい。
【００２５】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位をＶP、前記スイッチ
ング素子対のそれぞれの前記閾値電圧をＶT前記該列選
択信号のアクティブ時の前記電位をＶAと表すとき、ＶA
＝ＶP＋ＶTの関係をほぼ満足するようにしてもよい。
リチャージされる前記一定の電位をＶP、前記スイッチ
ング素子対のそれぞれの前記閾値電圧をＶT前記該列選
択信号のアクティブ時の前記電位をＶAと表すとき、ＶA
＝ＶP＋ＶTの関係をほぼ満足するようにしてもよい。
【００２６】前記ビット線プリチャージ手段によってプ
リチャージされる前記一定の電位は、電源電位のほぼ１
／２に等しいことが好ましい。
リチャージされる前記一定の電位は、電源電位のほぼ１
／２に等しいことが好ましい。
【００２７】
【作用】上記従来例において、列選択信号により列信号
線４７がアクティブにされ、ビット線対とデータ線対が
電気的に接続される時にエラーが起こり得る理由を以下
に述べる。
線４７がアクティブにされ、ビット線対とデータ線対が
電気的に接続される時にエラーが起こり得る理由を以下
に述べる。
【００２８】従来、列選択信号のアクティブ時の電位は
電源電位（Ｖｃｃ）にほぼ等しく、例えば５Ｖである。
ビット線対３１、データ線対３２の電位は１／２Ｖｃｃ
電位にほぼ等しく、例えば２．５Ｖである。このよう
に、列選択信号のアクティブ時の電位は、ビット線対３
１、データ線対３２の電位に比べて、スイッチング素子
対３４の閾値電圧分（通常１Ｖ前後）以上高い。その結
果、列選択信号により列信号線４７がアクティブにされ
た時に、ビット線対３１の電位差が十分に大きくなって
いるか否かにかかわらず、ビット線対３１とデータ線対
３２とが電気的に接続されるので、エラーが起こり得
る。
電源電位（Ｖｃｃ）にほぼ等しく、例えば５Ｖである。
ビット線対３１、データ線対３２の電位は１／２Ｖｃｃ
電位にほぼ等しく、例えば２．５Ｖである。このよう
に、列選択信号のアクティブ時の電位は、ビット線対３
１、データ線対３２の電位に比べて、スイッチング素子
対３４の閾値電圧分（通常１Ｖ前後）以上高い。その結
果、列選択信号により列信号線４７がアクティブにされ
た時に、ビット線対３１の電位差が十分に大きくなって
いるか否かにかかわらず、ビット線対３１とデータ線対
３２とが電気的に接続されるので、エラーが起こり得
る。
【００２９】本発明の第１の実施例の半導体記憶装置で
は、列選択信号のアクティブ時の電位は、ビット線対が
プリチャージされる電位とほぼ等しくなるように設定さ
れている。その結果、タイミングのずれなどの原因によ
り、ビット線対３１の電位差が十分に大きくなる前、特
に、ビット線対のそれぞれの電位がほとんど１／２Ｖｃ
ｃ電位に近い時に列選択信号により列信号線４７がアク
ティブになったとしても、スイッチング素子対３４はオ
ン状態にならない。また、ビット線対３１の電位差が十
分に大きくビット線対３１の一方がＧＮＤ電位に近付い
ている時に列選択信号により列信号線がアクティブにな
ると、直ちにスイッチング素子対３４はオン状態となる
が、ビット線対３１の電位差が小さくなると、スイッチ
ング素子対３４はオフ状態になるように制御される。し
たがって、本発明の半導体装置によれば、従来、ビット
線対とデータ線対が電気的に接続される時に起こること
があったエラーが原理的に起こり得ない。
は、列選択信号のアクティブ時の電位は、ビット線対が
プリチャージされる電位とほぼ等しくなるように設定さ
れている。その結果、タイミングのずれなどの原因によ
り、ビット線対３１の電位差が十分に大きくなる前、特
に、ビット線対のそれぞれの電位がほとんど１／２Ｖｃ
ｃ電位に近い時に列選択信号により列信号線４７がアク
ティブになったとしても、スイッチング素子対３４はオ
ン状態にならない。また、ビット線対３１の電位差が十
分に大きくビット線対３１の一方がＧＮＤ電位に近付い
ている時に列選択信号により列信号線がアクティブにな
ると、直ちにスイッチング素子対３４はオン状態となる
が、ビット線対３１の電位差が小さくなると、スイッチ
ング素子対３４はオフ状態になるように制御される。し
たがって、本発明の半導体装置によれば、従来、ビット
線対とデータ線対が電気的に接続される時に起こること
があったエラーが原理的に起こり得ない。
【００３０】上記の改善効果は、本発明の第２の実施例
の半導体記憶装置によっても同じ理由で得られる。
の半導体記憶装置によっても同じ理由で得られる。
【００３１】
【実施例】以下に、本発明を実施例について説明する。
【００３２】（第１の実施例）図１は、本発明の半導体
記憶装置の回路の一部を示す。図１は、列プリデコーダ
３を除いて、図８と同じである。
記憶装置の回路の一部を示す。図１は、列プリデコーダ
３を除いて、図８と同じである。
【００３３】図２は、第１の実施例の半導体記憶装置に
おける列プリデコーダ３の構成例を示す。図２に示す列
プリデコーダ３と図９に示す従来の列プリデコーダ９０
とが異なる点は、図９に示す従来の列プリデコーダ９０
では、信号線セットＣＡ０１の内の１本の信号線を選択
的にアクティブにするための回路６３のインバータの電
源として、電源電位（Ｖｃｃ）を用いていたのに対し、
図２に示す列プリデコーダ３では、回路７３のインバー
タの電源としてビット線対３１がプリチャージされる電
位とほぼ等しい電位を用いている点である。したがっ
て、図１の列デコーダ４の回路図から明かなように、列
選択信号のアクティブ時の電位もビット線対３１がプリ
チャージされる電位にほぼ等しくなる。ビット線対３１
がプリチャージされる電位は、限定されないが、１／２
Ｖｃｃ電位であり得る。ここで、Ｖｃｃは電源電位を表
す。以下、ビット線対３１がプリチャージされる電位
は、１／２Ｖｃｃ電位であると仮定して説明する。
おける列プリデコーダ３の構成例を示す。図２に示す列
プリデコーダ３と図９に示す従来の列プリデコーダ９０
とが異なる点は、図９に示す従来の列プリデコーダ９０
では、信号線セットＣＡ０１の内の１本の信号線を選択
的にアクティブにするための回路６３のインバータの電
源として、電源電位（Ｖｃｃ）を用いていたのに対し、
図２に示す列プリデコーダ３では、回路７３のインバー
タの電源としてビット線対３１がプリチャージされる電
位とほぼ等しい電位を用いている点である。したがっ
て、図１の列デコーダ４の回路図から明かなように、列
選択信号のアクティブ時の電位もビット線対３１がプリ
チャージされる電位にほぼ等しくなる。ビット線対３１
がプリチャージされる電位は、限定されないが、１／２
Ｖｃｃ電位であり得る。ここで、Ｖｃｃは電源電位を表
す。以下、ビット線対３１がプリチャージされる電位
は、１／２Ｖｃｃ電位であると仮定して説明する。
【００３４】図３は、第１の実施例の半導体記憶装置が
動作する場合における各種の信号線の電位の変化を示
す。従来例の図１０と異なる点についてのみ述べる。列
選択信号のアクティブ時の電位は、上述したようにほぼ
１／２Ｖｃｃ電位となる。その結果、列選択信号により
列信号線４７がアクティブにされた時に、ビット線３１
Ａに接続されたスイッチング素子３４Ａはオン状態とな
らないため、ビット線３１Ａの電位（Ｈデータ）は下が
らない。また、ビット線３１Ｂに接続されたスイッチン
グ素子３４Ｂはオン状態となるが、ビット線３１Ｂの電
位（Ｌデータ）は最悪時でも１／２Ｖｃｃ−ＶTまでし
か上がらない。ここで、ＶTはスイッチング素子３４
Ａ、３４Ｂの閾値電圧を表す。なぜなら、ビット線３１
Ｂの電位（Ｌデータ）が１／２Ｖｃｃ−ＶT以上に上が
ると、スイッチング素子３４Ｂがオフ状態になるからで
ある。
動作する場合における各種の信号線の電位の変化を示
す。従来例の図１０と異なる点についてのみ述べる。列
選択信号のアクティブ時の電位は、上述したようにほぼ
１／２Ｖｃｃ電位となる。その結果、列選択信号により
列信号線４７がアクティブにされた時に、ビット線３１
Ａに接続されたスイッチング素子３４Ａはオン状態とな
らないため、ビット線３１Ａの電位（Ｈデータ）は下が
らない。また、ビット線３１Ｂに接続されたスイッチン
グ素子３４Ｂはオン状態となるが、ビット線３１Ｂの電
位（Ｌデータ）は最悪時でも１／２Ｖｃｃ−ＶTまでし
か上がらない。ここで、ＶTはスイッチング素子３４
Ａ、３４Ｂの閾値電圧を表す。なぜなら、ビット線３１
Ｂの電位（Ｌデータ）が１／２Ｖｃｃ−ＶT以上に上が
ると、スイッチング素子３４Ｂがオフ状態になるからで
ある。
【００３５】図４は、信号線５４がアクティブにされる
タイミングが図３に示すタイミングより前にずれた場合
の第１の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図４において、ビット線対３１の電位差
は十分大きくなっていない時点で列信号線４７がアクテ
ィブにされる。したがって、列信号線４７がアクティブ
にされた時点では、スイッチング素子３４Ａ、３４Ｂは
いづれもオン状態にならない。センスアンプ９によっ
て、ビット線対３１の電位差が大きくなることにより、
ビット線３１Ｂの電位が１／２Ｖｃｃ−ＶTよりも下が
った時点ではじめてスイッチング素子３４Ｂがオン状態
となる。したがって、信号線５４がアクティブにされる
タイミングが前にずれた時でも、データ反転すなわちエ
ラーは起こり得ない。
タイミングが図３に示すタイミングより前にずれた場合
の第１の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図４において、ビット線対３１の電位差
は十分大きくなっていない時点で列信号線４７がアクテ
ィブにされる。したがって、列信号線４７がアクティブ
にされた時点では、スイッチング素子３４Ａ、３４Ｂは
いづれもオン状態にならない。センスアンプ９によっ
て、ビット線対３１の電位差が大きくなることにより、
ビット線３１Ｂの電位が１／２Ｖｃｃ−ＶTよりも下が
った時点ではじめてスイッチング素子３４Ｂがオン状態
となる。したがって、信号線５４がアクティブにされる
タイミングが前にずれた時でも、データ反転すなわちエ
ラーは起こり得ない。
【００３６】（第２の実施例）図５は、第２の実施例の
半導体記憶装置における列プリデコーダ３の構成例を示
す。第１の実施例との違いは、信号線セットＣＡ０１の
内の１本の信号線を選択的にアクティブにするための回
路８３におけるインバータの電源として、ビット線対３
１がプリチャージされる電位にスイッチング素子対３４
の閾値電圧を加えた電位とほぼ等しい電位を用いている
点である。その結果、列選択信号のアクティブ時の電位
は、ビット線対３１がプリチャージされる電位にスイッ
チング素子対３４の閾値電圧を加えた電位とほぼ等しく
なる。ビット線対３１がプリチャージされる電位は、限
定されないが、１／２Ｖｃｃ電位であり得る。ここで、
Ｖｃｃは電源電位を表す。以下、ビット線対３１がプリ
チャージされる電位は、１／２Ｖｃｃ電位であると仮定
して説明する。
半導体記憶装置における列プリデコーダ３の構成例を示
す。第１の実施例との違いは、信号線セットＣＡ０１の
内の１本の信号線を選択的にアクティブにするための回
路８３におけるインバータの電源として、ビット線対３
１がプリチャージされる電位にスイッチング素子対３４
の閾値電圧を加えた電位とほぼ等しい電位を用いている
点である。その結果、列選択信号のアクティブ時の電位
は、ビット線対３１がプリチャージされる電位にスイッ
チング素子対３４の閾値電圧を加えた電位とほぼ等しく
なる。ビット線対３１がプリチャージされる電位は、限
定されないが、１／２Ｖｃｃ電位であり得る。ここで、
Ｖｃｃは電源電位を表す。以下、ビット線対３１がプリ
チャージされる電位は、１／２Ｖｃｃ電位であると仮定
して説明する。
【００３７】図６は、第２の実施例の半導体記憶装置が
動作する場合における各種の信号線の電位の変化を示
す。列選択信号により列信号線４７がアクティブにされ
ると、スイッチング素子３４Ｂはオン状態となり、ビッ
ト線３１Ｂの電位（データＬ）が上がるが、１／２Ｖｃ
ｃよりも上がることはない。なぜなら、ビット線３１Ｂ
の電位が１／２Ｖｃｃより上がると、スイッチング素子
３４Ｂがオフ状態となるからである。また、ビット線３
１Ａ（データＨ）に接続されたスイッチング素子３４Ａ
はオン状態にならない。
動作する場合における各種の信号線の電位の変化を示
す。列選択信号により列信号線４７がアクティブにされ
ると、スイッチング素子３４Ｂはオン状態となり、ビッ
ト線３１Ｂの電位（データＬ）が上がるが、１／２Ｖｃ
ｃよりも上がることはない。なぜなら、ビット線３１Ｂ
の電位が１／２Ｖｃｃより上がると、スイッチング素子
３４Ｂがオフ状態となるからである。また、ビット線３
１Ａ（データＨ）に接続されたスイッチング素子３４Ａ
はオン状態にならない。
【００３８】図７は、信号線５４がアクティブにされる
タイミングが図６に示すタイミングより前にずれた場合
の第２の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図７において、ビット線対３１の電位差
が十分大きくなっていない時点で列信号線４７がアクテ
ィブにされる。列信号線４７がアクティブにされると、
スイッチング素子３４Ｂはオン状態となるが、ビット線
３１Ｂの電位（データＬ）は１／２Ｖｃｃよりも上がる
ことはない。また、ビット線３１Ａ（データＨ）に接続
されたスイッチング素子３４Ａはオン状態にならない。
したがって、信号線５４がアクティブにされるタイミン
グが前にずれた時でも、データ反転すなわちエラーは起
こり得ない。
タイミングが図６に示すタイミングより前にずれた場合
の第２の実施例の半導体記憶装置の各種の信号線の電位
の変化を示す。図７において、ビット線対３１の電位差
が十分大きくなっていない時点で列信号線４７がアクテ
ィブにされる。列信号線４７がアクティブにされると、
スイッチング素子３４Ｂはオン状態となるが、ビット線
３１Ｂの電位（データＬ）は１／２Ｖｃｃよりも上がる
ことはない。また、ビット線３１Ａ（データＨ）に接続
されたスイッチング素子３４Ａはオン状態にならない。
したがって、信号線５４がアクティブにされるタイミン
グが前にずれた時でも、データ反転すなわちエラーは起
こり得ない。
【００３９】上述したように、第１の実施例では、列選
択信号のアクティブ時の電位はビット線対３１がプリチ
ャージされる電位（ＶP）にほぼ等しくなるように設定
されている。また、第２の実施例では、列選択信号のア
クティブ時の電位はビット線対３１がプリチャージされ
る電位（ＶP）にスイッチング素子対３４の閾値電圧
（ＶT）を加えた電位にほぼ等しくなるように設定され
ている。
択信号のアクティブ時の電位はビット線対３１がプリチ
ャージされる電位（ＶP）にほぼ等しくなるように設定
されている。また、第２の実施例では、列選択信号のア
クティブ時の電位はビット線対３１がプリチャージされ
る電位（ＶP）にスイッチング素子対３４の閾値電圧
（ＶT）を加えた電位にほぼ等しくなるように設定され
ている。
【００４０】他の実施例では、列選択信号のアクティブ
時の電位（ＶA）は、ＶP≦ＶA≦ＶP＋ＶTの関係式をほ
ぼ満たすように設定されてもよい。ここで、ＶPはビッ
ト線対３１がプリチャージされる電位、ＶTはスイッチ
ング素子対３４の閾値電圧を表す。列選択信号のアクテ
ィブ時の電位（ＶA）が上記の関係式をほぼ満たすよう
に設定されている場合にも、第１の実施例及び第２の実
施例の場合と同様に、第１の実施例及び第２の実施例で
得られる効果と同じ効果が得られる。
時の電位（ＶA）は、ＶP≦ＶA≦ＶP＋ＶTの関係式をほ
ぼ満たすように設定されてもよい。ここで、ＶPはビッ
ト線対３１がプリチャージされる電位、ＶTはスイッチ
ング素子対３４の閾値電圧を表す。列選択信号のアクテ
ィブ時の電位（ＶA）が上記の関係式をほぼ満たすよう
に設定されている場合にも、第１の実施例及び第２の実
施例の場合と同様に、第１の実施例及び第２の実施例で
得られる効果と同じ効果が得られる。
【００４１】
【発明の効果】本発明によれば、ビット線対３１とデー
タ線対３２が電気的に接続される場合に、タイミング発
生回路１０の調整が不十分であること、電源電圧が変動
すること、及びセンスアンプ９によるビット線対３１の
電位差の増幅が遅延すること等の原因によって、列信号
線４７がアクティブにされるタイミングとビット線対３
１の電位差が十分に大きく増幅されるタイミングとの間
にずれが生じる場合でも、データ破壊等のエラーは起こ
り得ない。したがって、ビット線対３１とデータ線対３
２が電気的に接続される場合にエラーが発生しない半導
体記憶装置を提供することが可能になる。
タ線対３２が電気的に接続される場合に、タイミング発
生回路１０の調整が不十分であること、電源電圧が変動
すること、及びセンスアンプ９によるビット線対３１の
電位差の増幅が遅延すること等の原因によって、列信号
線４７がアクティブにされるタイミングとビット線対３
１の電位差が十分に大きく増幅されるタイミングとの間
にずれが生じる場合でも、データ破壊等のエラーは起こ
り得ない。したがって、ビット線対３１とデータ線対３
２が電気的に接続される場合にエラーが発生しない半導
体記憶装置を提供することが可能になる。
【図１】本発明の半導体記憶装置の回路の一部を示す図
である。
である。
【図２】第１の実施例の半導体記憶装置における列プリ
デコーダの構成例を示す図である。
デコーダの構成例を示す図である。
【図３】第１の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図４】第１の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図５】第２の実施例の半導体記憶装置における列プリ
デコーダの構成例を示す図である。
デコーダの構成例を示す図である。
【図６】第２の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図７】第２の実施例の半導体記憶装置が動作する場合
の各種信号線の電位の変化を例示する図である。
の各種信号線の電位の変化を例示する図である。
【図８】従来の半導体記憶装置の回路の一部を示す図で
ある。
ある。
【図９】従来の半導体記憶装置における列プリデコーダ
の構成例を示す図である。
の構成例を示す図である。
【図１０】従来の半導体記憶装置が動作する場合の各種
信号線の電位の変化を例示する図である。
信号線の電位の変化を例示する図である。
【図１１】従来の半導体記憶装置が動作する場合の各種
信号線の電位の変化を例示する図である。
信号線の電位の変化を例示する図である。
１ メモリセルアレイ ２ 行デコーダ ３ 列プリデコーダ ４ 列デコーダ ５ メインアンプ ６ 出力回路 ３１ ビット線対 ３２ データ線対 ３３ メモリセル ３４ スイッチング素子対
Claims (4)
- 【請求項１】 データを記憶するためのメモリセル、該
メモリセルに接続されたビット線対、該ビット線対を一
定の電位にプリチャージするためのビット線プリチャー
ジ手段、該ビット線対とデータ線対とを電気的に接続す
るためのスイッチング素子対、入力された列アドレスに
応じて該スイッチング素子対のそれぞれに列選択信号を
与えるための列デコーダを備えた半導体記憶装置であっ
て、 該ビット線プリチャージ手段によってプリチャージされ
る該一定の電位をＶP、該スイッチング素子対のそれぞ
れの閾値電圧をＶT、該列選択信号のアクティブ時の電
位をＶAと表すとき、ＶP≦ＶA≦ＶP＋ＶTの関係をほぼ
満足する半導体記憶装置。 - 【請求項２】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位をＶP、前記該列選
択信号のアクティブ時の前記電位をＶAと表すとき、ＶP
＝ＶAの関係をほぼ満足する、請求項１記載の半導体記
憶装置。 - 【請求項３】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位をＶP、前記スイッ
チング素子対のそれぞれの前記閾値電圧をＶT前記該列
選択信号のアクティブ時の前記電位をＶAと表すとき、
ＶA＝ＶP＋ＶTの関係をほぼ満足する、請求項１記載の
半導体記憶装置。 - 【請求項４】 前記ビット線プリチャージ手段によって
プリチャージされる前記一定の電位は、電源電位のほぼ
１／２に等しい、請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239814A JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
| US08/117,252 US5414661A (en) | 1992-09-08 | 1993-09-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239814A JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689576A true JPH0689576A (ja) | 1994-03-29 |
| JP2940845B2 JP2940845B2 (ja) | 1999-08-25 |
Family
ID=17050249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239814A Expired - Fee Related JP2940845B2 (ja) | 1992-09-08 | 1992-09-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5414661A (ja) |
| JP (1) | JP2940845B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
| US20020143331A1 (en) * | 1998-10-20 | 2002-10-03 | Zucherman James F. | Inter-spinous process implant and method with deformable spacer |
| DE19925881B4 (de) * | 1999-06-07 | 2005-08-11 | Infineon Technologies Ag | Integrierter Speicher mit in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen |
| US10729469B2 (en) | 2006-01-09 | 2020-08-04 | Roger P. Jackson | Flexible spinal stabilization assembly with spacer having off-axis core member |
| US8353932B2 (en) | 2005-09-30 | 2013-01-15 | Jackson Roger P | Polyaxial bone anchor assembly with one-piece closure, pressure insert and plastic elongate member |
| US8292926B2 (en) | 2005-09-30 | 2012-10-23 | Jackson Roger P | Dynamic stabilization connecting member with elastic core and outer sleeve |
| US10258382B2 (en) | 2007-01-18 | 2019-04-16 | Roger P. Jackson | Rod-cord dynamic connection assemblies with slidable bone anchor attachment members along the cord |
| US6723095B2 (en) * | 2001-12-28 | 2004-04-20 | Hemodynamics, Inc. | Method of spinal fixation using adhesive media |
| US8152810B2 (en) | 2004-11-23 | 2012-04-10 | Jackson Roger P | Spinal fixation tool set and method |
| US7009911B2 (en) * | 2004-07-09 | 2006-03-07 | Micron Technology, Inc. | Memory array decoder |
| US8105368B2 (en) | 2005-09-30 | 2012-01-31 | Jackson Roger P | Dynamic stabilization connecting member with slitted core and outer sleeve |
| US7862592B2 (en) * | 2005-12-06 | 2011-01-04 | Nuvasive, Inc. | Methods and apparatus for treating spinal stenosis |
| US10383660B2 (en) | 2007-05-01 | 2019-08-20 | Roger P. Jackson | Soft stabilization assemblies with pretensioned cords |
-
1992
- 1992-09-08 JP JP4239814A patent/JP2940845B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-03 US US08/117,252 patent/US5414661A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319047A (ja) * | 2003-04-18 | 2004-11-11 | Toshiba Corp | 強誘電体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940845B2 (ja) | 1999-08-25 |
| US5414661A (en) | 1995-05-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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