CN1124617C - 非易失的半导体存储装置的控制电路 - Google Patents

非易失的半导体存储装置的控制电路 Download PDF

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Abstract

本发明涉及一个非易失的半导体存储装置的控制电路，具有一个电平转换电路(10)，其把一个输出值(D、DN)和一个与该输出值(D)互补的输出值(DN)加在半导体存储装置的位线和/或字线上。在输入电路(12)与电平转换电路(10)之间存在一个联锁电路(11)，其中间存储在半导体存储装置中要存储的数据。

Description

非易失的半导体存储装置的控制电路
技术领域
本发明涉及一个非易失的半导体存储装置的控制电路，具有一个电平转换电路，其把一个输出值和一个与该输出值互补的输出值加在半导体存储装置的位线和/或字线上，并且具有一个处在输入电路和电平转换电路之间的联锁电路(锁存器)，其中间存储在半导体存储装置中要存储的数据。
背景技术一个如此的控制电路公开于EP 0 154 379 A2中。
例如象快速存储器和电可擦可编程的只读存储器(EEPROM)一类的非易失的半导体存储装置需要堆放或消除电荷，因此由各个存储单元形成的数据需要典型的15V电压。该电压，其显著超过正常的电源电压Vdd，该电源电压在5V数量级，在下面也称作“高电压”。按工作方式高电压施加于字线或位线，或者也施加于半导体存储装置的字线或位线。
图3概括地说明了一个所谓堆栈式门电路单元的结构。该堆栈式门电路单元在一个半导体基片3中具有一个源区1和一个漏区2。源区1和漏区2例如是n+掺杂的。然而半导体基片3有一个p掺杂。源区1和漏区2以及在源区1和漏区2之间的半导体基片3的沟道区域配备有一个由例如二氧化硅形成的隧道氧化层4。在隧道氧化层4上，一个由例如多晶硅形成的浮动门5处在在漏区2与源区1之间的区域中。在该浮动门5上还布置一个中间聚合电介质6和一个控制极7。
为了清除和编程数据，在一个如此的堆栈式门电路单元中使用了所谓的“Fowler-Nordheim隧道”(FN隧道)。在清除过程中，例如在漏区2上加上0V，在控制极7上加上+15V。电子从沟道区域中穿过隧道氧化层4进入浮动门5。在编程时例如在控制极7上处于0V，在漏区2上处于+15V，电子从浮动门5中能够穿过隧道氧化层4进入漏区2。可是这也是可能的，即为了编程，在控制极7上加上-11V，在漏区2上加上+4V。因此也促使电子从浮动门5隧道地进入漏区2。
在以热电子编程时(“热-e-编程”)例如在控制极7上加上+15V，在漏区2上加上+5V，在源区1上加上0V。因此电子从漏区2漂移到源区1，并且同时穿过隧道氧化层4进入浮动门5。
众所周知，EEPROM是按字节可编程的并且可清除的，而快速存储器是通过热电子或FN隧道按字节可编程的，并且通过FN隧道可成组地清除。
图4指出了作为另外存储单元类型的一个所谓分裂式门电路单元，其具有一个半导体基片3、一个n+掺杂的源区1、一个n+掺杂的漏区2、一个隧道氧化层4、一个浮动门5、一个中间聚合电介质6和一个控制极7。控制极7的“下降”部分也称作串联极8，因为加高的控制极7和串联极8可以看作由二个串联的NMOS(N沟道金属-氧化物-半导体)晶体管互相连接的门电路。
在图3中指出的堆栈单元是通过在这个图右侧说明的图例再描述的，其中“CG”表示控制极7，“D”表示漏区2的端口，“S”表示源区1的端口。
在图3中指出的形式的存储单元可以形成一个半导体存储器，其具有位线BL0、BL1、BL2、BL3和字线WL0、WL1、WL2和WL3，这些在图5中概括地说明。
在一个半导体存储装置中，为了清除或为了编程各个存储单元，必须有选择地在选出的字线或者位线上加上高电压。可是在半导体存储装置附近必须通过例如15V的高电压接通具有较高稳定性的特殊调整的电压作为电源电压。
一个重要的应用情况例如是在以负的编程电压的快速存储器中位线的控制(参阅例如R.Heinrich，W.Heinrigs，G.Tempel，J.Winnerl，T.Zettler，在国际电子设备会议(IEDM)中的记录，1993年，445-448页)。为了获得稳定的编程条件，例如位线电压调整到5V，而在字线上加上-12V。例如5V的如此调整的电压，其低于5.5V的电源电压，在下面也理解为“高电压”。
为了产生这样的控制电压，需要一个控制电路，其应当提供具有较高稳定性和较低需求面积的所要求的电压。
在US-A-5,293,561中详细说明了一个具有电压分配电路的控制电路，电压分配电路用于分别给存储区域和以高电压调节冗余码的存储器供电。该已知的控制电路特别有一个电平转换电路，其能够把一个输出值和一个与该输出值互补的输出值加在半导体存储装置上。
可是也指出，该已知的根据US-A-5,293,561的控制电路很少适用于位线控制，因为其不能使数据的中间存储。此外已知的控制电路包含耗尽型的NMOS晶体管，其作为附加元件限制了可观的工艺费用。
与此相反，根据EP 0 154 397 A2的控制电路包含大量的PMOS(P沟道金属-氧化物-半导体)晶体管，其有比较大的平面需求和较小的电流产生。
发明内容本发明的任务在于，建立一个非易失的半导体存储装置的控制电路，其在一个较小的平面上可以以尽可能少的元件实现，因此起可以安放在半导体存储装置的存储矩阵的栅极(Raster)的狭窄区域上，并且该控制电路在高电压范围内能够以较高等稳定性输出。
通过如下的技术方案解决本发明的任务：
非易失的半导体存储装置的控制电路，
具有一个电平转换电路，其把一个输出值和一个与该输出值互补的输出值加在半导体存储装置的位线和/或字线上，
具有一个处在输入电路和电平转换电路之间的联锁电路或锁存器，其中间存储在半导体存储装置中要存储的数据，
输入电路包括一个以其源极-漏极线路处在一个数据输入端与一个第一的与电平转换电路的一个控制输入端连接的数据输出端之间的第一NMOS晶体管，以及一个由二个处在大地与一个第二的与电平转换电路的控制端口互补的控制端口连接的数据输出端之间的第二和第三晶体管形成的串联电路，其中第二NMOS晶体管的控制极与第一NMOS晶体管的控制极连接，并且第三晶体管的控制极与数据输入端连接。
在根据本发明的方式中输入电路可以由一个以其源极-漏极线路处在一个数据输入端与一个第一数据输出端之间的第一NMOS晶体管和一个由二个处在大地与一个第二数据输出端之间的第二和第三NMOS晶体管形成的串联电路形成，其中，第二NMOS晶体管的控制极与第一NMOS晶体管的控制极连接，并且第三NMOS晶体管的控制极与第一NMOS晶体管的源极或漏极连接。明显的看出，如果以简单的方法产生一个信号和一个与该信号反相的信号，则控制电路也可以独立地使用一个如此的输入电路。
能够以较少的元件在较小的面积上实现根据本发明的控制电路，因此其可以安置在半导体存储装置的存储矩阵的栅极的狭窄区域上。由仅仅三个NMOS晶体管构造一个输入电路，因此其特别简单地并且适当面积地实现，这对于半导体存储装置或者其栅极有较高意义。因为这里不能使用PMOS晶体管，所以该输入电路可以安置在一个公共的槽中，这意味着一个附近的面积优点。由于NMOS晶体管的较高的电流产生，与PMOS晶体管相比此外可以微小地设计全部的电路。
以有益的方式联锁电路包括二个反并联连接的倒相器。
附图说明下面根据附图详细阐述本发明。图示：
图1根据本发明的控制电路的电路图；
图2一个CMOS传输门；
图3一个堆栈式门电路单元的电路图；
图4一个分裂式门电路单元的电路图；
图5具有字线和位线的存储单元矩阵。
图3至图5开始时已经阐述。
具体实施方式图1指出了一个根据本发明的控制电路的电路结构，这个控制电路包括一个电平转换电路10、一个联锁电路(锁存器)11和一个输入电路12。电平转换电路10包括PMOS晶体管P1、P2和NMOS晶体管N4、N5，并且具有输出端口D或者DN，其与半导体存储装置的位线或者字线连接。按在输入端上的“1”或者“0”的输入值提供一个电压VPROG或者0V给输出线路D或者DN使用。对此，输出端口DN与输出端口D互补，并且如果在输出端口D上加上一个VPROG或者0V的电压V，则输出端口DN提供0V或者电压VPROG。
在PMOS晶体管P1或者P2的漏极或者源极存在一个从外部供给的例如15V的电压VPROG。借助于晶体管N4、N5、P1和P2这个电压VPROG的馈给控制输出端口D或者DN，其中输出端DN与输出端D互补，这在上面已经阐述。
从已经提到的US-A-5,293,561中本身公开了一个同电平转换电路10相似的电平转换电路。
电平转换电路10串接联锁电路11，该联锁电路包括二个彼此反并联存在的倒相器I1和I2。在这个联锁电路11的前面存在一个由三个NMOS晶体管N1至N3形成的输入电路12。通过输入电路的输入端供给要存储的数据，也就是说对于一个数据值“1”来说例如5V。对此晶体管N1的源极或者漏极与输入端连接，这也适用于晶体管N3的控制极，该晶体管N3与与晶体管N2串联连接。晶体管N1和N2的控制极互相连接，并且接在一个端口LOAD上。如果在端口LOAD上处于例如5V，则晶体管N1和N2导通，则在联锁电路11的在图3左侧的输入端上处于0V，而例如5V的数据信号“1”通过晶体管N1被供给联锁电路11的在图1右侧的输入端(减小晶体管N1的截止电压)。
根据本发明的控制电路特别好地适合于可以在一个非易失的半导体存储装置中编程的数据。这些数据在联锁电路11中暂存，并且为每个位线提供一个调整的电压VPROG使用。在这种应用的情况下，控制电路独立地预先规定用于每个位线或者字线。要编程的数据加在输入线路上。通过端口LOAD上的一个正脉冲这些数据此后存入在联锁电路11中。电平转换电路10然后按在输入端口上的输入值“1”或者“0”在输出端口D或者DN上提供电压VPROG或者0V使用。对此，在输出端口DN上的信号与输出端口D上的信号互补，并且如果在输出端口D上的电压具有值VPROG或者0，则输出端口DN上的信号提供0V或者电压VPROG。
当然，根据本发明的控制电路在位线和/或字线上可以用于高电压的公共分配。
输入电路12仅仅由三个NMOS晶体管N1、N2和N3构成。因此其是特别简单并且平面覆盖有利地实现，这对于存储器栅极电路具有较高意义。因为没有使用PMOS晶体管，所以这个电路部分可以在一个公共的槽中产生，这意味着显著的表面优点。输入电路12按输入数据通过晶体管N(在输入端口上处于“0”)拉升联锁电路的在图1右侧的节点到0V或通过晶体管N2和N 3拉升联锁电路的在图1左侧的节点到0V。
由于与PMOS晶体管比较NMOS晶体管产生较高的电流，输入电路12可以特别微小地设计。特别是晶体管N2和N3的宽度的和最大同具有一个相应CMOS(互补金属氧化物半导体)传输门(参见图2)的一个PMOS晶体管的宽度一样大。对于输入电路12的控制此外仅仅需要一个信号LOAD。不需要使用一个本来在CMOS传输门中必需的附加的反相信号。
根据本发明的控制电路不需要附加的用于控制晶体管N4和N5的输入倒相器，而是对此利用了联锁电路的倒相器I1和I2的功能。联锁电路11与电平转换电路10的有益的组合因此节省了元件，并且因此特别适合于在平面要求苛刻的存储器栅极电路中使用。

Claims (2)

1.非易失的半导体存储装置的控制电路，
具有一个电平转换电路(10)，其把一个输出值(D)和一个与该输出值互补的输出值(DN)加在半导体存储装置的位线和/或字线上，
具有一个处在输入电路(12)和电平转换电路(10)之间的联锁电路或锁存器(11)，其中间存储在半导体存储装置中要存储的数据，
其特征在于，
输入电路(12)包括一个以其源极-漏极线路处在一个数据输入端与一个第一的与电平转换电路(10)的一个控制输入端连接的数据输出端之间的第一NMOS晶体管(N1)，以及一个由二个处在大地与一个第二的与电平转换电路(10)的控制端口互补的控制端口连接的数据输出端之间的第二和第三晶体管(N2、N3)形成的串联电路，其中第二NMOS晶体管(N2)的控制极与第一NMOS晶体管(N1)的控制极连接，并且第三晶体管(N3)的控制极与数据输入端连接。
2.按照权利要求1的控制电路，其特征在于，联锁电路(11)包括二个反并联连接的倒相器(I1、I2)。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19921868C2 (de) * 1999-05-11 2001-03-15 Siemens Ag Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung
US7440311B2 (en) * 2006-09-28 2008-10-21 Novelics, Llc Single-poly non-volatile memory cell
US7554860B1 (en) 2007-09-21 2009-06-30 Actel Corporation Nonvolatile memory integrated circuit having assembly buffer and bit-line driver, and method of operation thereof
EP2226788A4 (en) 2007-12-28 2012-07-25 Sharp Kk DISPLAY CONTROL, DISPLAY ARRANGEMENT AND DISPLAY CONTROL PROCEDURE
CN101849358A (zh) 2007-12-28 2010-09-29 夏普株式会社 半导体装置和显示装置
BRPI0819443A2 (pt) 2007-12-28 2015-05-05 Sharp Kk Circuito de acionamento da linha de capacitor de armazenamento e dispositivo de display
WO2009084272A1 (ja) 2007-12-28 2009-07-09 Sharp Kabushiki Kaisha 半導体装置及び表示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599707A (en) * 1984-03-01 1986-07-08 Signetics Corporation Byte wide EEPROM with individual write circuits and write prevention means
US4716312A (en) * 1985-05-07 1987-12-29 California Institute Of Technology CMOS logic circuit
US4654547A (en) * 1985-06-28 1987-03-31 Itt Corporation Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit
FR2604554B1 (fr) * 1986-09-30 1988-11-10 Eurotechnique Sa Dispositif de securite pourla programmation d'une memoire non volatile programmable electriquement
JP2773786B2 (ja) * 1991-02-15 1998-07-09 日本電気アイシーマイコンシステム株式会社 書き込み電圧発生回路
JP3173247B2 (ja) * 1993-09-29 2001-06-04 ソニー株式会社 レベルシフタ
US5682345A (en) * 1995-07-28 1997-10-28 Micron Quantum Devices, Inc. Non-volatile data storage unit method of controlling same
JP3404712B2 (ja) * 1996-05-15 2003-05-12 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法

Also Published As

Publication number Publication date
DE19725181A1 (de) 1999-02-25
JP2001505350A (ja) 2001-04-17
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ATE201112T1 (de) 2001-05-15
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CN1260901A (zh) 2000-07-19
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WO1998058384A1 (de) 1998-12-23

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