JP2692631B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JP2692631B2 JP2692631B2 JP7026176A JP2617695A JP2692631B2 JP 2692631 B2 JP2692631 B2 JP 2692631B2 JP 7026176 A JP7026176 A JP 7026176A JP 2617695 A JP2617695 A JP 2617695A JP 2692631 B2 JP2692631 B2 JP 2692631B2
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- Japan
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- memory cell
- memory cells
- floating gate
- gate
- bit line
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically erasable/
programable read only memory；電気的に消去可能・書
き換え可能な読み出し専用メモリ）の一つとして、例え
ば特開平１−１７３６５４号公報等に記載されているよ
うな、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが
知られている。
programable read only memory；電気的に消去可能・書
き換え可能な読み出し専用メモリ）の一つとして、例え
ば特開平１−１７３６５４号公報等に記載されているよ
うな、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが
知られている。
【０００３】図４に従来のＮＡＮＤ型メモリセルの平面
図を示す。
図を示す。
【０００４】図４を参照して、ＮＡＮＤ型メモリセル
は、複数（例えば８個）のメモリセルＭ１〜Ｍ８をそれ
らのソース、ドレインを隣接するもの同士で共用する形
で直列接続して一単位とし、ビット線ＢＬに接続するも
のである。メモリセルは、浮遊ゲートと制御ゲートが積
層されたスタックゲート構造を有し、メモリセルアレイ
は、Ｐ型基板またはＮ型基板に形成されたＰ型Ｎウェル
内に形成される。
は、複数（例えば８個）のメモリセルＭ１〜Ｍ８をそれ
らのソース、ドレインを隣接するもの同士で共用する形
で直列接続して一単位とし、ビット線ＢＬに接続するも
のである。メモリセルは、浮遊ゲートと制御ゲートが積
層されたスタックゲート構造を有し、メモリセルアレイ
は、Ｐ型基板またはＮ型基板に形成されたＰ型Ｎウェル
内に形成される。
【０００５】また、図４に示すように、複数のメモリセ
ルＭ１〜Ｍ８は、互いに同一形状（チャネル幅、チャネ
ル長、浮遊ゲートのフィールド酸化膜上への突き出し幅
等が同一寸法）を有している。
ルＭ１〜Ｍ８は、互いに同一形状（チャネル幅、チャネ
ル長、浮遊ゲートのフィールド酸化膜上への突き出し幅
等が同一寸法）を有している。
【０００６】ＮＡＮＤ型メモリセルのドレイン側は選択
ゲートＳＧ１を介してビット線ＢＬに接続され、ソース
側は選択ゲートＳＧ２を介して基準電位となるソース線
（ＳＬ）に接続される。
ゲートＳＧ１を介してビット線ＢＬに接続され、ソース
側は選択ゲートＳＧ２を介して基準電位となるソース線
（ＳＬ）に接続される。
【０００７】複数のメモリセルＭ１〜Ｍ８の制御ゲート
は、行方向に連続的に配置されてワード線ＣＧ１〜ＣＧ
８となる。
は、行方向に連続的に配置されてワード線ＣＧ１〜ＣＧ
８となる。
【０００８】このようなＮＡＮＤ型セルがマトリックス
状に配列されてメモリセルアレイが形成される。
状に配列されてメモリセルアレイが形成される。
【０００９】次に、図４に示すＮＡＮＤ型メモリセルの
読み出し動作について表１を用いて説明する。
読み出し動作について表１を用いて説明する。
【００１０】例えば図３に示すＮＡＮＤ型メモリセルに
おいてメモリセルＭ３のデータを読み出すものとする。
この場合、２つの選択トランジスタＳ１、Ｓ２のゲート
電圧ＳＧ１、ＳＧ２を共に５Ｖにして選択トランジスタ
Ｓ１、Ｓ２をオン状態とし、非選択のメモリセルの制御
ゲートＣＧ１、ＣＧ２、ＣＧ４、ＣＧ５、ＣＧ６、ＣＧ
７、ＣＧ８には書き込み状態でもメモリセルがオンする
電圧である“Ｈ”レベル（例えば５Ｖ）を印加し、選択
されたメモリセルＭ３の制御ゲートＣＧ３には“Ｌ”レ
ベル（例えば０Ｖ）を与える。
おいてメモリセルＭ３のデータを読み出すものとする。
この場合、２つの選択トランジスタＳ１、Ｓ２のゲート
電圧ＳＧ１、ＳＧ２を共に５Ｖにして選択トランジスタ
Ｓ１、Ｓ２をオン状態とし、非選択のメモリセルの制御
ゲートＣＧ１、ＣＧ２、ＣＧ４、ＣＧ５、ＣＧ６、ＣＧ
７、ＣＧ８には書き込み状態でもメモリセルがオンする
電圧である“Ｈ”レベル（例えば５Ｖ）を印加し、選択
されたメモリセルＭ３の制御ゲートＣＧ３には“Ｌ”レ
ベル（例えば０Ｖ）を与える。
【００１１】そして、選択メモリセルＭ３につながるビ
ット線ＢＬを“Ｈ”レベル（１〜５Ｖ）に、選択メモリ
セルＭ３につながらないその他のビット線を０Ｖにす
る。
ット線ＢＬを“Ｈ”レベル（１〜５Ｖ）に、選択メモリ
セルＭ３につながらないその他のビット線を０Ｖにす
る。
【００１２】選択メモリセルＭ３の浮遊ゲートに電子が
蓄積されていれば、選択メモリセルのしきい値ＶTHは高
く（例えば３Ｖ）、電子が蓄積されていなければ、しき
い値ＶTHは負電圧（０Ｖ以下）になっている。
蓄積されていれば、選択メモリセルのしきい値ＶTHは高
く（例えば３Ｖ）、電子が蓄積されていなければ、しき
い値ＶTHは負電圧（０Ｖ以下）になっている。
【００１３】データ読み出し時においては、選択したビ
ット線ＢＬに選択メモリセルの状態に依存して電流が流
れるかどうか決まることから、メモリセルＭ３のデータ
値“０”、“１”の判定が行なえる。
ット線ＢＬに選択メモリセルの状態に依存して電流が流
れるかどうか決まることから、メモリセルＭ３のデータ
値“０”、“１”の判定が行なえる。
【００１４】
【発明が解決しようとする課題】前記従来のＮＡＮＤ型
ＥＥＰＲＯＭにおいては、直列に接続された８段のメモ
リセルＭ１〜Ｍ３の形状が同じものとすると、制御ゲー
トに印加した電圧と、これにより浮遊ゲートに印加され
る電圧の比である容量比はＮＡＮＤ型メモリセルを構成
する複数のメモリセルで共通になる。
ＥＥＰＲＯＭにおいては、直列に接続された８段のメモ
リセルＭ１〜Ｍ３の形状が同じものとすると、制御ゲー
トに印加した電圧と、これにより浮遊ゲートに印加され
る電圧の比である容量比はＮＡＮＤ型メモリセルを構成
する複数のメモリセルで共通になる。
【００１５】このようなＮＡＮＤ型メモリセルでは、デ
ータ読み出し時に選択メモリセルのビット線ＢＬからの
距離に依存して、読み出し電流は異なるものになる。
ータ読み出し時に選択メモリセルのビット線ＢＬからの
距離に依存して、読み出し電流は異なるものになる。
【００１６】すなわち１段目（ビット線ＢＬ側）のメモ
リセルＭ１を選択した時と、８段目（ソース線ＳＬ側）
のメモリセルＭ８を選択した時とでは、ソースに付加さ
れる抵抗値が異なることになり、１段目のメモリセルＭ
１の方が読み出し電流は小さくなる。
リセルＭ１を選択した時と、８段目（ソース線ＳＬ側）
のメモリセルＭ８を選択した時とでは、ソースに付加さ
れる抵抗値が異なることになり、１段目のメモリセルＭ
１の方が読み出し電流は小さくなる。
【００１７】この読み出し電流の違いは、ＮＡＮＤ型セ
ルの読み出し電流をばらつかせることになり、チップ全
体としてみた時の各メモリセルのしきい値電圧ＶTH（従
ってメモリセルの特性）の分布の幅を広げてしまうこと
になる。そして、チップ全体で見た時のメモリセルの特
性にバラツキが生じると、電源電圧の低電圧化が困難と
なる。
ルの読み出し電流をばらつかせることになり、チップ全
体としてみた時の各メモリセルのしきい値電圧ＶTH（従
ってメモリセルの特性）の分布の幅を広げてしまうこと
になる。そして、チップ全体で見た時のメモリセルの特
性にバラツキが生じると、電源電圧の低電圧化が困難と
なる。
【００１８】本発明は上記問題点に鑑みてなされたもの
であって、ＮＡＮＤ型ＥＥＰＲＯＭの１単位である直列
に接続された複数のメモリセルの読み出し電流を揃える
ことによりメモリセルのしきい値の分布を小さくし（バ
ラツキを低減し）、低電源電圧化を可能とする半導体不
揮発性記憶装置を提供することを目的とする。
であって、ＮＡＮＤ型ＥＥＰＲＯＭの１単位である直列
に接続された複数のメモリセルの読み出し電流を揃える
ことによりメモリセルのしきい値の分布を小さくし（バ
ラツキを低減し）、低電源電圧化を可能とする半導体不
揮発性記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上に浮遊ゲートと制御ゲート
が積層形成され、前記浮遊ゲート内の電荷の増減により
電気的書き換えを可能としたメモリセルが複数個ずつ直
列接続されてＮＡＮＤ型セルを構成すると共にマトリッ
クス配列されたメモリセルアレイを有する半導体不揮発
性記憶装置において、前記ＮＡＮＤ型セルを構成する前
記複数のメモリセルの浮遊ゲートの面積が、ビット線と
接続されたコンタクトに近いほど面積が大となるよう
に、フィールド酸化膜上に前記浮遊ゲートを伸ばしたこ
とを特徴とする半導体不揮発性記憶装置を提供する。
め、本発明は、半導体基板上に浮遊ゲートと制御ゲート
が積層形成され、前記浮遊ゲート内の電荷の増減により
電気的書き換えを可能としたメモリセルが複数個ずつ直
列接続されてＮＡＮＤ型セルを構成すると共にマトリッ
クス配列されたメモリセルアレイを有する半導体不揮発
性記憶装置において、前記ＮＡＮＤ型セルを構成する前
記複数のメモリセルの浮遊ゲートの面積が、ビット線と
接続されたコンタクトに近いほど面積が大となるよう
に、フィールド酸化膜上に前記浮遊ゲートを伸ばしたこ
とを特徴とする半導体不揮発性記憶装置を提供する。
【００２０】本発明においては、前記ＮＡＮＤ型セルを
構成する前記複数のメモリセルは、ビット線と接続され
たコンタクトから近い順にゲート幅が大となるように形
成してもよい。
構成する前記複数のメモリセルは、ビット線と接続され
たコンタクトから近い順にゲート幅が大となるように形
成してもよい。
【００２１】
【作用】本発明によれば、ＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルの１単位である複数段直列接続された複数のメ
モリセルにおいて、コンタクトから近い順にメモリセル
のゲート幅を大から小へ変化させるか、あるいはフィー
ルド上への浮遊ゲートの突き出し幅を大から小にするこ
とにより容量比を高くして、ビット線側のメモリセルの
オン電流を大とし、ソース線に最も近いメモリセルの読
み出し電流と同等になるように他の７つのメモリセルを
設計することにより、読み出し電流のバラツキを低減
し、チップ全体のしきい値の分布幅を小さくし、電流電
圧の低電圧化を達成可能としている。
モリセルの１単位である複数段直列接続された複数のメ
モリセルにおいて、コンタクトから近い順にメモリセル
のゲート幅を大から小へ変化させるか、あるいはフィー
ルド上への浮遊ゲートの突き出し幅を大から小にするこ
とにより容量比を高くして、ビット線側のメモリセルの
オン電流を大とし、ソース線に最も近いメモリセルの読
み出し電流と同等になるように他の７つのメモリセルを
設計することにより、読み出し電流のバラツキを低減
し、チップ全体のしきい値の分布幅を小さくし、電流電
圧の低電圧化を達成可能としている。
【００２２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２３】
【実施例１】本発明の第１の実施例を図面を参照して説
明する。図１は、本発明の第１の実施例に係るＮＡＮＤ
型セルの平面図であり、図２は本発明の第１の実施例の
ＥＥＰＲＯＭのＮＡＮＤ型セルの等価回路を示す図であ
る。
明する。図１は、本発明の第１の実施例に係るＮＡＮＤ
型セルの平面図であり、図２は本発明の第１の実施例の
ＥＥＰＲＯＭのＮＡＮＤ型セルの等価回路を示す図であ
る。
【００２４】本実施例に係るＮＡＮＤ型メモリセルは、
複数のメモリセルをそれらのソース、ドレインを隣接す
るもの同士で共用する形で直列接続して一単位とし、ビ
ット線ＢＬに接続するものである。メモリセルは浮遊ゲ
ートと制御ゲートが積層されたスタックゲート構造を有
し、メモリセルアレイは、Ｐ型基板またはＮ型基板に形
成されたＰ型Ｎウェル内に形成される。
複数のメモリセルをそれらのソース、ドレインを隣接す
るもの同士で共用する形で直列接続して一単位とし、ビ
ット線ＢＬに接続するものである。メモリセルは浮遊ゲ
ートと制御ゲートが積層されたスタックゲート構造を有
し、メモリセルアレイは、Ｐ型基板またはＮ型基板に形
成されたＰ型Ｎウェル内に形成される。
【００２５】ＮＡＮＤセルのドレイン側は選択ゲートＳ
Ｇ１を介してビット線ＢＬに接続され、ソース側は選択
ゲートＳＧ２を介して基準電位となるソース線ＳＬに接
続される。メモリセルＭ１〜Ｍ８の制御ゲートは、行方
向に連続的に配置されてワード線ＣＧ１〜ＣＧ８とな
る。
Ｇ１を介してビット線ＢＬに接続され、ソース側は選択
ゲートＳＧ２を介して基準電位となるソース線ＳＬに接
続される。メモリセルＭ１〜Ｍ８の制御ゲートは、行方
向に連続的に配置されてワード線ＣＧ１〜ＣＧ８とな
る。
【００２６】本実施例では、図１のメモリセルＭ１にお
いてｗで示す突き出し幅（すなわち浮遊ゲートのフィー
ルド酸化膜上への突き出し幅）の長さをビット線ＢＬに
接続されている側に近い方から順次大から小へと変化さ
せる。すなわち、ビット線ＢＬに近い側のメモリセルＭ
１の突き出し幅はメモリセルＭ２の突き出し幅よりも大
とされ、メモリセルＭ２の突き出し幅はメモリセルＭ３
の突き出し幅よりも大とされ、以下同様にしてメモリセ
ルＭ８は最小の突き出し幅を有する。
いてｗで示す突き出し幅（すなわち浮遊ゲートのフィー
ルド酸化膜上への突き出し幅）の長さをビット線ＢＬに
接続されている側に近い方から順次大から小へと変化さ
せる。すなわち、ビット線ＢＬに近い側のメモリセルＭ
１の突き出し幅はメモリセルＭ２の突き出し幅よりも大
とされ、メモリセルＭ２の突き出し幅はメモリセルＭ３
の突き出し幅よりも大とされ、以下同様にしてメモリセ
ルＭ８は最小の突き出し幅を有する。
【００２７】その結果、ビット線ＢＬ側のメモリセルの
容量比は、ソース側のメモリセルの容量比よりも高くな
り、ビット線ＢＬ側のメモリセルの読み出し電流を大き
くすることができる。すなわち、メモリセルの容量比が
高くなると、読み出し時において制御ゲートには所定の
電位が印加される際に浮遊ゲートの電位が高くなり、チ
ャネル部に印加されるゲート電圧が上昇するため、メモ
リセルのオン電流が増大し、読み出し電流が大きくな
る。
容量比は、ソース側のメモリセルの容量比よりも高くな
り、ビット線ＢＬ側のメモリセルの読み出し電流を大き
くすることができる。すなわち、メモリセルの容量比が
高くなると、読み出し時において制御ゲートには所定の
電位が印加される際に浮遊ゲートの電位が高くなり、チ
ャネル部に印加されるゲート電圧が上昇するため、メモ
リセルのオン電流が増大し、読み出し電流が大きくな
る。
【００２８】この読み出し電流の増大は、メモリセルＭ
１に対してソース線ＳＬ側にある例えば７つのメモリセ
ルＭ２〜Ｍ８のチャネル抵抗による、メモリセルＭ１の
ソース電位の上昇に起因するオン電流の減少を相殺する
ことになる。
１に対してソース線ＳＬ側にある例えば７つのメモリセ
ルＭ２〜Ｍ８のチャネル抵抗による、メモリセルＭ１の
ソース電位の上昇に起因するオン電流の減少を相殺する
ことになる。
【００２９】またこの時、一番ソース線ＳＬ側に近いメ
モリセルＭ８の読出し電流と同等になるように、他の７
つのメモリセルのｗの値を設計するとＮＡＮＤ型セル内
の読み出し電流のバラツキの発生を抑制できる。
モリセルＭ８の読出し電流と同等になるように、他の７
つのメモリセルのｗの値を設計するとＮＡＮＤ型セル内
の読み出し電流のバラツキの発生を抑制できる。
【００３０】
【実施例２】本発明の実施例２を図面を参照して説明す
る。図３は、本発明の第２の実施例に係るＮＡＮＤ型セ
ルの平面図である。
る。図３は、本発明の第２の実施例に係るＮＡＮＤ型セ
ルの平面図である。
【００３１】図３を参照して、ＮＡＮＤ型メモリセルの
配置等は前記第１の実施例で説明したものと同様である
ため説明を省略し、以下では、本実施例と前記第１の実
施例との相違点のみを説明する。
配置等は前記第１の実施例で説明したものと同様である
ため説明を省略し、以下では、本実施例と前記第１の実
施例との相違点のみを説明する。
【００３２】本実施例では、図３に示すようにメモリセ
ルのチャネル幅Ｗの大きさをビット線ＢＬに接続されて
いる側に近い方から順次大から小へと変化させている。
その結果、ビット線ＢＬ側のメモリセルの読み出し電流
を大きくすることができる。
ルのチャネル幅Ｗの大きさをビット線ＢＬに接続されて
いる側に近い方から順次大から小へと変化させている。
その結果、ビット線ＢＬ側のメモリセルの読み出し電流
を大きくすることができる。
【００３３】この読み出し電流の増大が、前記第１の実
施例で説明したように、メモリセルＭ１に対してソース
線ＳＬ側にある７つのメモリセルＭ２〜Ｍ８のチャネル
抵抗によるメモリセルＭ１のソース電位の上昇に起因す
るオン電流の減少を相殺する。この時、一番ソース線Ｓ
Ｌ側に近いメモリセルＭ８のオン電流と同等になるよう
に他の７つのメモリセルのチャネル幅Ｗの値を設計する
ことにより、ＮＡＮＤ型セル内の読み出し電流のばらつ
き発生を抑制できる。
施例で説明したように、メモリセルＭ１に対してソース
線ＳＬ側にある７つのメモリセルＭ２〜Ｍ８のチャネル
抵抗によるメモリセルＭ１のソース電位の上昇に起因す
るオン電流の減少を相殺する。この時、一番ソース線Ｓ
Ｌ側に近いメモリセルＭ８のオン電流と同等になるよう
に他の７つのメモリセルのチャネル幅Ｗの値を設計する
ことにより、ＮＡＮＤ型セル内の読み出し電流のばらつ
き発生を抑制できる。
【００３４】
【表１】
【００３５】
【発明の効果】以上説明したように本発明によれば、Ｎ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルの１単位である複数
段直列接続されたメモリセルにおいて、メモリセルのチ
ャネル抵抗を考慮して浮遊ゲートのフィールド上への突
き出し幅を適宜可変して形成したことにより、読み出し
電流のバラツキの制御を行なうものであり、ＮＡＮＤ型
ＥＥＰＲＯＭの１単位である複数段直列接続されたメモ
リセル内での読み出し電流のバラツキを低減し、その結
果チップ全体のしきい値の分布幅を縮小し、電流電圧の
低電圧化を達成可能としている。
ＡＮＤ型ＥＥＰＲＯＭのメモリセルの１単位である複数
段直列接続されたメモリセルにおいて、メモリセルのチ
ャネル抵抗を考慮して浮遊ゲートのフィールド上への突
き出し幅を適宜可変して形成したことにより、読み出し
電流のバラツキの制御を行なうものであり、ＮＡＮＤ型
ＥＥＰＲＯＭの１単位である複数段直列接続されたメモ
リセル内での読み出し電流のバラツキを低減し、その結
果チップ全体のしきい値の分布幅を縮小し、電流電圧の
低電圧化を達成可能としている。
【００３６】本発明によれば、ＮＡＮＤ型ＥＥＰＲＯＭ
のメモリセルの１単位である複数段直列接続されたメモ
リセルにおいて、ゲート幅を変えることにより読み出し
電流を制御し、メモリセル内での読み出し電流のバラツ
キを低減し、その結果チップ全体のしきい値の分布幅を
小さくし、電流電圧の低電圧化を達成可能としている。
のメモリセルの１単位である複数段直列接続されたメモ
リセルにおいて、ゲート幅を変えることにより読み出し
電流を制御し、メモリセル内での読み出し電流のバラツ
キを低減し、その結果チップ全体のしきい値の分布幅を
小さくし、電流電圧の低電圧化を達成可能としている。
【図１】本発明の一実施例の構成を示す平面図である。
【図２】本発明の一実施例の等価回路を示す図である。
【図３】本発明の別の実施例の構成を示す平面図であ
る。
る。
【図４】従来例の構成を示す平面図である。
ＢＬ ビット線 ＳＬ ソース線 Ｍ１〜Ｍ８ メモリセル ＳＧ１、ＳＧ２ 選択ゲート ＣＧ１〜ＣＧ８ 制御ゲート（ワード線）
Claims (2)
- 【請求項１】半導体基板上に浮遊ゲートと制御ゲートが
積層形成され、前記浮遊ゲート内の電荷の増減により電
気的書き換えを可能としたメモリセルが複数個ずつ直列
接続されてＮＡＮＤ型セルを構成すると共にマトリック
ス配列されたメモリセルアレイを有する半導体不揮発性
記憶装置において、 前記ＮＡＮＤ型セルを構成する前記複数のメモリセルの
浮遊ゲートの面積が、ビット線と接続されたコンタクト
に近いほど面積が大となるように、フィールド酸化膜上
に前記浮遊ゲートを伸ばしたことを特徴とする半導体不
揮発性記憶装置。 - 【請求項２】半導体基板上に浮遊ゲートと制御ゲートが
積層形成され、前記浮遊ゲート内の電荷の増減により電
気的書き換えを可能としたメモリセルが複数個ずつ直列
接続されてＮＡＮＤ型セルを構成すると共にマトリック
ス配列されたメモリセルアレイを有する半導体不揮発性
記憶装置において、 前記ＮＡＮＤ型セルを構成する前記複数のメモリセルの
ゲート幅が、ビット線と接続されたコンタクトに近いほ
ど広くなるように形成されたことを特徴とする半導体不
揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026176A JP2692631B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026176A JP2692631B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204036A JPH08204036A (ja) | 1996-08-09 |
| JP2692631B2 true JP2692631B2 (ja) | 1997-12-17 |
Family
ID=12186229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026176A Expired - Lifetime JP2692631B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692631B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470929A (en) * | 1993-03-29 | 1995-11-28 | The Goodyear Tire & Rubber Company | Process for synthesizing styrene-isoprene rubber |
| KR100602320B1 (ko) * | 2005-05-03 | 2006-07-18 | 주식회사 하이닉스반도체 | 프로그램 속도가 균일한 비휘발성 메모리 소자 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265176A (ja) * | 1988-08-30 | 1990-03-05 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
-
1995
- 1995-01-20 JP JP7026176A patent/JP2692631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204036A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970805 |