JP2007012931A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 ＮＡＮＤ型アレイ構成にて、ホットエレクトロン書き込みが可能で大容量化に適した不揮発性半導体記憶装置を提供する。
【解決手段】 列方向に直列するＮＡＮＤ構造のメモリセル列１０が行方向に複数並列し、行方向に隣接する１対のメモリセル列１０からなるメモリセル列群１１の一方端の拡散領域Ｄが電気的に接続し、他方端の拡散領域Ｓが電気的に分離しており、各メモリセル列１０が、チャネル領域上に形成されたメモリ機能体と制御ゲートからなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部６の夫々複数を、メモリトランジスタ部３の少なくとも一方側に補助トランジスタ部６が隣接する配列順序で、直列に接続することにより形成され、メモリトランジスタ部３のメモリ機能体への書き込みが、隣接する補助トランジスタ部６のチャネル領域からのホットエレクトロン注入により行われる。
【選択図】 図５

Description

本発明は、不揮発性半導体記憶装置に関し、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を備えたメモリセルをコンタクトレス構造で直列接続したアレイ構成を有する不揮発性半導体記憶装置に関する。

メモリセルをコンタクトレス構造で直列接続したアレイ構成を有する不揮発性半導体記憶装置の一例として、下記の特許文献１及び特許文献２に、ホットエレクトロン書き込みを採用したＮＡＮＤ型アレイが、ＳＩ（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）−ＮＡＮＤ型フラッシュメモリとして報告されている。当該ＮＡＮＤ型アレイは、図１に示すように、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体１と制御ゲート２からなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜４と補助ゲート５からなる補助トランジスタ部６の夫々複数が、２つの拡散領域（ソースＳ、ドレインＤ）間にコンタクトレス構造で直列接続されたＮＡＮＤ構造のメモリセル列１０を備えた構成となっている。ＮＡＮＤ型アレイは、コンタクトレス構造によるメモリセルの配列が可能なため大容量化に適したアレイ構造である。

図２に、図１に示すＮＡＮＤ構造のメモリセル列１０を、メモリセル列１０の直列方向（列方向）と直交する方向（行方向）に複数配列したアレイ構成の等価回路図を示す。図２に示すように、従来のＳＩ−ＮＡＮＤ型アレイ構成では、各メモリセル列１０の一方端の拡散領域（ドレインＤ）を夫々固有の列方向に延伸するビット線ＢＬ１〜４に接続し、他方端の拡散領域（ソースＳ）を行方向に延伸する共通のソース線ＳＬに接続し、各メモリセル列１０のメモリトランジスタ部３の制御ゲート２と、補助トランジスタ部６の補助ゲート５の夫々が、行方向に隣接するメモリトランジスタ部３間または補助トランジスタ部６間で電気的に接続して、行方向に延伸するワード線を形成する。

特許第３０２０３５５号明細書 米国特許第５４００２８０号明細書

図２に示す従来のＳＩ−ＮＡＮＤ型アレイ構成では、各メモリセルのセル面積として、理論的には、フォトリソグラフィの最小加工寸法Ｆで決定される最小セルサイズ４Ｆ^２（２Ｆ×２Ｆ）が実現可能である。

しかしながら、メタル配線で形成されるビット線を各メモリセル列に対して１本ずつ配線するために、ビット線の配線ピッチを２Ｆとする必要があるが、メタル配線を最小加工寸法Ｆの２倍（２Ｆ）で形成することは物理的に非常に厳しく、製造歩留まり低下の要因となる。また、ビット線の配線ピッチを短くするとビット線間の寄生容量が増大して読み出し動作の過渡特性に影響を及ぼす。

図３に示すような従来のＮＡＮＤ型アレイは、浮遊ゲート３１と制御ゲート３２からなるスタックゲート３３を、拡散層３４を介して直列接続したメモリセルアレイ構成を有し、メモリセルの集積密度の点で有利であるが、ＦＮ（ファウラー・ノルドハイム）トンネル電流にて書き込み及び消去を行っており、ＦＮトンネル電流による書き込み・消去では高電圧動作が要求されることから、高信頼性且つ低電圧動作を実現する上で障害となり好ましくない。また、１つのメモリセル内に２ビットを記憶するための書き込みを行うには、チャンネルホットエレクトロン書き込みが必要となるため問題となる。

本発明は、上記問題点に鑑みてなされたもので、その目的は、ＮＡＮＤ型アレイ構成にて、ホットエレクトロン書き込みが可能で大容量化に適した不揮発性半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体基板表面上において第１の方向に離間して形成された２つの拡散領域間に形成されたＮＡＮＤ構造のメモリセル列が、前記第１の方向と直交する第２の方向に複数並列に配列し、前記第２の方向に隣接する２以上の所定数の前記メモリセル列からなるメモリセル列群の一方端の前記拡散領域が電気的に接続され、他方端の前記拡散領域が電気的に分離しており、前記各メモリセル列が、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなるメモリトランジスタ部と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部の夫々複数が、前記メモリトランジスタ部の前記第１の方向の少なくとも何れか一方側に前記補助トランジスタ部が形成される配列順序で、直列に接続することにより形成され、前記第１の方向に隣接する前記メモリトランジスタ部と前記補助トランジスタ部によりスプリットゲート構造のメモリセルユニットが構成され、前記メモリトランジスタ部の前記メモリ機能体への書き込みが、前記隣接する補助トランジスタ部のチャネル領域からのホットエレクトロン注入により行われることを特徴とする。

上記特徴の不揮発性半導体記憶装置によれば、メモリセル列群の第２の方向に隣接する２以上の所定数のメモリセル列の一方端の拡散領域が電気的に接続されているため、第１の方向に延伸するビット線を配置する場合に、当該メモリセル列群当たりに１本のビット線を配置すれば十分であり、メタル配線で形成するビット配線ピッチを最小加工寸法で規定される最小ピッチより緩和できるため、ビット線配線に起因する歩留まり低下を抑制することができる。また、ビット線間の寄生容量も軽減されるため、読み出し動作の過渡特性の向上も期待できる。更に、ビット配線ピッチが緩和されるため、ビット線を選択するデコーダ回路の繰り返しピッチも同様に緩和され、メモリセルアレイの周辺部における当該デコーダ回路の占有面積も縮小できる。

更に、上記特徴の不揮発性半導体記憶装置は、メモリ機能体への書き込みがホットエレクトロン注入により行われるため、図３に示すようなＦＮトンネル電流による書き込み動作を行う従来のＮＡＮＤ型アレイ構造の不揮発性半導体記憶装置の有する低電圧動作、信頼性、多値記憶化に対する問題点が解消できる。

ところで、上記特徴の不揮発性半導体記憶装置と同様の構成を、図３に示すような従来のＮＡＮＤ型アレイ構造に適用した場合、例えば、図４に示すように、１対のメモリセル列の何れか一方を選択する選択トランジスタ３５を各別に設け、非選択のメモリセル列に接続する一方の選択トランジスタ３５をオフ状態にする構成が考えられるが、この場合、当該ＮＡＮＤ型アレイの書き込みがＦＮトンネル電流によるため、非選択のメモリセル列の選択トランジスタをオフ状態にして書き込み対象メモリセルに隣接するメモリセルのドレインをフローティング状態にしても書き込みを十分に阻止できず、誤書き込みが生じる。しかし、チャンネルホットエレクトロン書き込みの場合は、非選択のメモリセル列の補助トランジスタ部の何れか１つをオフ状態にできれば、書き込み電流を遮断できるため、チャンネルホットエレクトロン書き込みを阻止でき、非選択のメモリセル列での誤書き込みを防止できる。

更に、本発明に係る不揮発性半導体記憶装置は、前記各メモリセル列中の少なくとも１つの補助トランジスタ部が、前記第１の方向の両側に隣接する前記メモリトランジスタ部で構成される２つの前記メモリセルユニット間で共通に利用されることを特徴とする。

上記特徴の不揮発性半導体記憶装置によれば、各メモリセル列中のメモリトランジスタ部当たりの補助トランジスタ部の数を低減できるため、各メモリセル列の第１の方向のサイズを縮小でき、実効的なメモリセルサイズを縮小でき、最終的なチップサイズの縮小化が図られ、製造コストの低減に寄与する。

更に、本発明に係る不揮発性半導体記憶装置は、前記第２の方向に並列する複数の前記メモリセル列の前記第２の方向に隣接する前記メモリトランジスタ部の前記制御ゲートが相互に電気的に接続し、前記第２の方向に並列する複数の前記メモリセル列の前記第２の方向に隣接する前記補助トランジスタ部の前記補助ゲートが相互に電気的に接続していることを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の一方端の前記拡散領域が１本のビット線に共通に接続し、他方端の前記拡散領域が前記所定数のソース線に各別に接続することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の複数が、前記第１の方向に配列し、前記第１の方向に配列した前記メモリセル列群の各一方端の前記拡散領域が１本のビット線に共通に接続することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記第１の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が隣接することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記第１の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が夫々電気的に接続することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記各メモリセル列が、前記第１の方向に配列した前記メモリセル列の中からメモリ動作の対象となるメモリセル列を選択するために特化された前記補助トランジスタ部を直列回路内に含むことを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第１読み出し電圧を印加し、前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに第２読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第３読み出し電圧を印加し、前記第１読み出し電圧と前記第２読み出し電圧の電圧差が、前記第１読み出し電圧と前記第３読み出し電圧の電圧差より大きいことを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線を第１読み出し電圧に充電し、前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに第２読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第３読み出し電圧を印加し、前記第１読み出し電圧と前記第２読み出し電圧の電圧差が、前記第１読み出し電圧と前記第３読み出し電圧の電圧差より大きいことを特徴とする。

尚、上記２つの特徴の不揮発性半導体記憶装置において、第３読み出し電圧が第１読み出し電圧と同電圧であることを妨げない。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、前記メモリセル列群の前記補助トランジスタ部の前記補助ゲートの夫々に、読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列の前記補助トランジスタ部がオン状態となる所定の電圧を印加し、前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続する前記制御ゲートに前記メモリ機能体の電荷蓄積量に応じて前記メモリトランジスタ部がオンまたはオフ状態となる所定の電圧を印加し、前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続しないその他の前記制御ゲートに前記メモリ機能体の電荷蓄積量に関係なく前記メモリトランジスタ部がオン状態となる所定の電圧を印加することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第１書き込み電圧を印加し、前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに、第２書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第３書き込み電圧を印加し、書き込み対象の前記メモリトランジスタ部の前記ソース線側に隣接する前記補助トランジスタ部の前記補助ゲートに第１補助ゲート電圧を印加し、前記第１補助ゲート電圧と前記第２書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となり、前記第１補助ゲート電圧と前記第３書き込み電圧の電圧差により、書き込み対象でない前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部がオフ状態となることを特徴とする。より好ましくは、本特徴の不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に前記第２書き込み電圧を印加することを特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに、第１書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第２書き込み電圧を印加し、書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に前記第２書き込み電圧を印加し、書き込み対象の前記メモリトランジスタ部の前記ビット線側に隣接する前記補助トランジスタ部の前記補助ゲートに第１補助ゲート電圧を印加し、前記第１補助ゲート電圧と前記第２書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となることを特徴とする。より好ましくは、本特徴の不揮発性半導体記憶装置は、前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に第３書き込み電圧を印加し、書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群の内の前記第１書き込み電圧が印加された前記ソース線に接続するメモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が、前記第１補助ゲート電圧と前記第３書き込み電圧の電圧差により、オフ状態となることを特徴とする。

以下に、本発明に係る不揮発性半導体記憶装置（適宜、「本発明装置」と称す）、及び、そのメモリ動作に係る制御方法の一実施の形態を、図面に基づき説明する。尚、従来のＳＩ−ＮＡＮＤ型アレイ構成と同じ構成要素には同じ符号を付して説明する。

〈第１実施形態〉
図５に、本発明装置のメモリセルアレイを構成するＮＡＮＤ構造のメモリセル列１０が、メモリセル列１０の延伸方向である列方向（第１の方向に相当）に直交する行方向（第２の方向に相当）に複数配列されている状態を示す。図５において、行方向に隣接する１対のメモリセル列１０（行方向に隣接する所定数が２のメモリセル列群に相当。以下適宜、メモリセル列ペア１１と称す）に対して、列方向に延伸する１本のビット線ＢＬｉ（ｉ＝１〜ｍ）を割り当てて、メモリセル列ペア１１の各一方端の拡散領域（ドレインＤ）と電気的に接続している。また、メモリセル列ペア１１の各他方端の拡散領域（ソースＳ）は、行方向に延伸する２本のソース線ＳＬｊ（ｊ＝１，２）に各別に接続する。

図５に示す各メモリセル列１０は、図６の素子断面図に示すように、従来のＳＩ−ＮＡＮＤ型アレイ構成のメモリセル列と同様に、チャネル領域７上に形成された電荷の多寡により情報を記憶するメモリ機能体１と制御ゲート２からなるメモリトランジスタ部３と、チャネル領域７上に形成されたゲート絶縁膜４と補助ゲート５からなる補助トランジスタ部６の夫々複数（同数ずつ）が、２つの拡散領域（ソースＳ、ドレインＤ）間にコンタクトレス構造で交互に直列接続されたＮＡＮＤ構造のメモリセル列である。より具体的には、各メモリセル列１０は、半導体基板であるシリコン基板８上に、絶縁膜である膜厚８ｎｍ程度のＳｉＯ_２膜（ゲート絶縁膜４）と、ＳｉＯ_２膜を介して膜厚２００ｎｍ程度のポリシリコンで形成された補助ゲート５とからなる補助トランジスタ部６と、補助トランジスタ部６の各側壁部に、絶縁膜である膜厚８ｎｍ程度のＳｉＯ_２膜を介して膜厚２００ｎｍ程度のポリシリコンで形成された浮遊ゲート（メモリ機能体１）と、絶縁膜である膜厚１０ｎｍ程度のＳｉＯ_２膜を介して、少なくとも浮遊ゲート上に配設され、浮遊ゲートの電位を制御可能な膜厚２００ｎｍ程度のポリシリコンで形成された制御ゲート２からなるメモリトランジスタ部３が、交互に直列に配列され、隣接する１組の補助トランジスタ部６とメモリトランジスタ部３とでスプリットゲート構造のメモリセルユニットが構成されている。

図５に示すように、行方向に並列する各メモリセル列１０の同一行の各メモリトランジスタ部３の制御ゲートが相互に電気的に接続して行方向に延伸する各制御ゲートＣＧｋ（ｋ＝１〜ｎ）が形成され、同一行の各補助トランジスタ部６の補助ゲートが相互に電気的に接続して行方向に延伸する補助ゲートＡＧｋ（ｋ＝１〜ｎ）が形成される。

更に、図７に示すように、行方向に並列に配置した各メモリセル列１０を、更に列方向に複数組配列して、メモリセルアレイを構成する。ここで、同一列に配列されたメモリセル列ペア１１は、１本のビット線ＢＬｉ（ｉ＝１〜ｍ）に共通に接続する。更に、図７に示すアレイ構成では、列方向に隣接するメモリセル列１０間で、ビット線ＢＬｉに接続する拡散領域（ドレインＤ）が相互に接続するように、メモリセル列１０は、列方向に沿って２つの拡散領域（ソースＳ、ドレインＤ）の位置が交互に反転して配置されている。また、ソース線ＳＬｊ（ｊ＝１，２）を挟んで、列方向に隣接するメモリセル列ペア１１は、各ソースＳが共通のソース線ＳＬｊに接続している。

次に、図５に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の読み出し動作について、図８を参照して説明する。図８中、○印で囲まれたトランジスタが読み出し対象のメモリトランジスタ部３で、以下適宜、選択セルと称す。

先ず、選択セルを含むメモリセル列ペア１１ａに接続するビット線ＢＬ１に１．５Ｖ（第１読み出し電圧）を印加し、選択セルを含まないメモリセル列ペア１１ｂに接続するビット線ＢＬ２〜ＢＬｍをフローティング状態とする。選択セルを含む選択メモリセル列１０ａに接続するソース線ＳＬ１に０Ｖ（第２読み出し電圧）を、選択セルを含まない非選択メモリセル列１０ｂに接続するソース線ＳＬ２に１．５Ｖ（第３読み出し電圧）を夫々印加する。尚、選択セルを含まないメモリセル列ペア１１ｂに接続するビット線ＢＬ２〜ＢＬｍをフローティング状態とせずに、例えば、０Ｖ（第２読み出し電圧）を印加するようにしてもよい。

本実施形態では、ビット線ＢＬ１に印加する第１読み出し電圧とソース線ＳＬ２に印加する第３読み出し電圧が同電圧（１．５Ｖ）であるので、選択セルを含むメモリセル列ペア１１ａの非選択メモリセル列１０ｂには読み出し電流が流れないため、選択メモリセル列１０ａの読み出し動作に対する非選択メモリセル列１０ｂ側からの影響を排除できる。

次に、選択セルを含むメモリセル列ペア１１ａに接続する制御ゲートＣＧｋ（ｋ＝１〜ｎ）の内、選択セルに接続する制御ゲートＣＧ２に０Ｖを、その他の制御ゲートＣＧｋ（ｋ≠２）に６Ｖを印加し、選択セルを含むメモリセル列ペア１１ａに接続する補助ゲートＡＧｋ（ｋ＝１〜ｎ）に５Ｖを印加する。これにより、選択メモリセル列１０ａ中の選択セル以外のメモリトランジスタ部３は記憶状態（消去状態または書き込み状態）に関係なくオン状態となり、補助トランジスタ部６もオン状態となり、選択セルは、記憶状態が消去状態（閾値電圧が負電圧）でオン状態となり、記憶状態が書き込み状態（閾値電圧が正電圧）でオフ状態となり、選択セルの記憶状態に応じてビット線ＢＬ１からソース線ＳＬ１に流れる読み出し電流の値が大きく変化して、ビット線ＢＬ１を流れる読み出し電流を外部のセンス回路で検知することにより選択セルの記憶状態を読み出すことができる。

ところで、本実施形態では、図７に示すように、ソース線ＳＬｊ（ｊ＝１，２）を挟んで、列方向に隣接するメモリセル列ペア１１は、各ソースＳが共通のソース線ＳＬｊに接続しているため、選択セルを含むメモリセル列ペア１１ａに列方向に隣接する選択セルを含まないメモリセル列ペア１１側に接続する補助ゲートＡＧｋ（ｋ＝１〜ｎ）の少なくとも１つに０Ｖを印加して、当該メモリセル列ペア１１の各メモリセル列中の少なくとも１つの補助トランジスタ部６をオフ状態とする必要がある。ここで、列方向に配列された各メモリセル列ペア１１が、夫々固有のソース線ＳＬｊ（ｊ＝１，２、・・・・）に接続する場合は、補助ゲートＡＧｋ（ｋ＝１〜ｎ）の少なくとも１つに０Ｖを印加するのに代えて、選択セルを含まない側のメモリセル列ペア１１に接続する２本のソース線ＳＬｊの両方に第３読み出し電圧（１．５Ｖ）を印加すればよい。

尚、上記読み出し動作の別実施形態として、ソース線ＳＬ２に印加する第３読み出し電圧を、ビット線ＢＬ１に印加する第１読み出し電圧（１．５Ｖ）より低電圧、例えば、１Ｖに設定するようにしても構わない。この場合は、ビット線ＢＬ１とソース線ＳＬ２間に電位差が生じるため、補助ゲートＡＧｋ（ｋ＝１〜ｎ）の内の何れか１つ（例えば、最もビット線ＢＬ１に近い補助ゲートＡＧｎ）のゲート電圧を、第３読み出し電圧（１．５Ｖ）に補助トランジスタ部６の閾値電圧（例えば、１Ｖ）を加えた電圧より低電圧、且つ、第２読み出し電圧（０Ｖ）に補助トランジスタ部６の閾値電圧（例えば、１Ｖ）を加えた電圧より高電圧（例えば、２Ｖ）とすることで、選択セルを含むメモリセル列ペア１１ａの非選択メモリセル列１０ｂ中の当該ゲート電圧の補助トランジスタ部６をオフ状態に、選択メモリセル列１０ａ中の当該ゲート電圧の補助トランジスタ部６をオン状態にすることができる。この結果、非選択メモリセル列１０ｂを流れる電流が上記オフ状態の補助トランジスタ部６により遮断されるため、選択メモリセル列１０ａの読み出し動作に対する非選択メモリセル列１０ｂ側からの影響を排除できる。

更に、上記読み出し動作の別実施形態として、選択セルを含むメモリセル列ペア１１ａに接続する補助ゲートＡＧｋ（ｋ＝１〜ｎ）の少なくとも１つに０Ｖを印加して補助トランジスタ部６の内の何れか１つ（例えば、最もビット線ＢＬ１に近い補助トランジスタ部６）をオフ状態にした状態で、選択セルを含むメモリセル列ペア１１ａに接続するビット線ＢＬ１に１．５Ｖ（第１読み出し電圧）を印加して、ビット線ＢＬ１を第１読み出し電圧に充電した後フローティング状態とし、その後、０Ｖを印加した補助ゲートＡＧｋ（ｋ＝１〜ｎ）に、第３読み出し電圧（１．５Ｖ）に補助トランジスタ部６の閾値電圧を加えた電圧より低電圧で、第３読み出し電圧に補助トランジスタ部６の閾値電圧を加えた電圧より高電圧の電圧を印加して、選択セルの記憶状態に応じてビット線ＢＬ１の充電電位を放電する。選択セルは、記憶状態が消去状態（閾値電圧が負電圧）でオン状態となり、記憶状態が書き込み状態（閾値電圧が正電圧）でオフ状態となるので、記憶状態が消去状態の場合は、ビット線ＢＬ１の電圧が充電電位の１．５Ｖより低下し、記憶状態が書き込み状態の場合は、ビット線ＢＬ１の電圧が充電電位の１．５Ｖを維持する。このビット線ＢＬ１の電圧を外部のセンス回路で検知することにより選択セルの記憶状態を読み出すことができる。

次に、図５に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作について、図９を参照して説明する。図９中、○印で囲まれたトランジスタが書き込み対象のメモリトランジスタ部３で、以下適宜、選択セルと称す。

先ず、選択セルを含むメモリセル列ペア１１ａに接続するビット線ＢＬ１に４．５Ｖ（第１書き込み電圧）を印加し、選択セルを含まないメモリセル列ペア１１ｂに接続するビット線ＢＬ２〜ＢＬｍに０Ｖ（第２書き込み電圧）を印加する。選択セルを含む選択メモリセル列１０ａに接続するソース線ＳＬ１に０Ｖ（第２書き込み電圧）を、選択セルを含まない非選択メモリセル列１０ｂに接続するソース線ＳＬ２に１．５Ｖ（第３書き込み電圧）を夫々印加する。

次に、選択セルを含むメモリセル列ペア１１ａに接続する制御ゲートＣＧｋ（ｋ＝１〜ｎ）の内、選択セル及び選択セルよりビット線ＢＬ１側に位置するメモリトランジスタ部３に接続する制御ゲートＣＧｋ（ｋ＝２〜ｎ）に１１Ｖを、その他の制御ゲートＣＧｋ（ｋ＝１）に６Ｖを印加し、選択セルを含むメモリセル列ペア１１ａに接続する補助ゲートＡＧｋ（ｋ＝１〜ｎ）の内、選択セルのソース線ＳＬ１側に隣接する補助トランジスタ部６に接続する補助ゲートＡＧ２に補助トランジスタ部６の閾値電圧近傍の第１補助ゲート電圧（例えば、１Ｖ）を印加し、その他の補助ゲートＡＧｋ（ｋ≠２）に８Ｖを印加する。これにより、選択セルのソース線ＳＬ１側に隣接する補助トランジスタ部６は、ソース電圧が０Ｖ（第２書き込み電圧）でゲート電圧が閾値電圧近傍となって、僅かにオン状態となる。これに対し、非選択メモリセル列１０ｂ中の補助ゲートＡＧ２に接続する補助トランジスタ部６は、ソース電圧が１．５Ｖ（第３書き込み電圧）でゲート電圧が閾値電圧近傍となって、オフ状態となる。第３書き込み電圧は、非選択メモリセル列１０ｂ中の補助ゲートＡＧ２に接続する補助トランジスタ部６がオフ状態となるように、例えば、補助トランジスタ部６の閾値電圧以上に設定するのが好ましい。

従って、選択メモリセル列１０ａ側においては、選択セルのソース側（ソース線ＳＬ１側）で補助トランジスタ部６が僅かにオン状態となり、当該補助トランジスタ部６のドレイン・ソース間に、ビット線ＢＬ１に印加した４．５Ｖ（第１書き込み電圧）とソース線ＳＬ１に印加した０Ｖ（第２書き込み電圧）の電圧差と略同等の高い電圧差が生じるためにピンチオフ状態となり、ドレイン端における空乏層に高電界が発生してホットエレクトロンが発生する。また、選択セルのチャネル領域では、基板面に対して水平方向の電界が抑制され、基板面に対して垂直方向の電界、つまり、チャネル領域から浮遊ゲート方向の電界が主となるため、僅かにオン状態となっている補助トランジスタ部６のドレイン端（選択セルのソース側）から供給されるホットエレクトロンは、上記垂直方向の電界によって加速され、選択セルの浮遊ゲートに注入され、書き込み状態となる。尚、選択セル以外の非選択のメモリトランジスタ部３では、そのソース線ＳＬ１側に隣接する補助トランジスタ部６の補助ゲートＡＧｋ（ｋ≠２）に８Ｖが印加され、十分にオン状態であるため、ピンチオフ状態とはならず、非選択のメモリトランジスタ部３の浮遊ゲートへのホットエレクトロン注入は発生せず、書き込みは阻止される。尚、本明細書におけるピンチオフ状態は、メモリトランジスタ部３と補助トランジスタ部６の間に補助トランジスタ部６のドレインを形成する拡散領域が存在しないため、チャネル領域のドレイン拡散の端部で生じる通常のピンチオフとは厳密には異なるが、現象的には通常のピンチオフと同様の状態が、選択セルのチャネル領域のソース端と補助トランジスタ部６のチャネル領域のドレイン端の間で発生するため、当該状態を便宜的にピンチオフ状態と称し、以下同様に扱う。

尚、非選択メモリセル列１０ｂ側では、１１Ｖの高電圧が印加された制御ゲートＣＧ２に接続するメモリトランジスタ部３のソース側の補助トランジスタ部６がオフ状態であるため、当該メモリトランジスタ部３に対して、ソース側からの電荷（電子）の供給がないため、浮遊ゲートへのホットエレクトロン注入（書き込み）は阻止される。

尚、選択セルを含まないメモリセル列ペア１１ｂ側では、図９中、□印で囲まれた制御ゲートＣＧ１に接続するメモリトランジスタ部３のビット線ＢＬ２側の補助トランジスタ部６が僅かにオン状態となるが、ソース線ＳＬ２に印加される第３書き込み電圧が１．５Ｖと低電圧であるため、当該補助トランジスタ部６のドレイン端（ソース線ＳＬ２側）でピンチオフ状態とならないか、或いは、ピンチオフ状態となっても空乏層に掛かる電界が弱く、且つ、制御ゲートＣＧ１に印加された電圧が１１Ｖより低電圧の６Ｖであるため、□印で囲まれたメモリトランジスタ部３へのホットエレクトロン注入（書き込み）は阻止される。

〈第２実施形態〉
図１０に、本発明装置のメモリセルアレイを構成するＮＡＮＤ構造のメモリセル列１０が、メモリセル列１０の延伸方向である列方向（第１の方向に相当）に直交する行方向（第２の方向に相当）に複数配列されている状態を示す。図１０において、行方向に隣接する１対のメモリセル列１０（行方向に隣接する所定数が２のメモリセル列群に相当。以下適宜、メモリセル列ペア１１と称す）に対して、列方向に延伸する１本のビット線ＢＬｉ（ｉ＝１〜ｍ）を割り当てて、メモリセル列ペア１１の各一方端の拡散領域（ドレインＤ）と電気的に接続している。また、メモリセル列ペア１１の各他方端の拡散領域（ソースＳ）は、行方向に延伸する２本のソース線ＳＬｊ（ｊ＝１，２）に各別に接続する。

図１０に示す各メモリセル列１０は、図１１の素子断面図に示すように、従来のＳＩ−ＮＡＮＤ型アレイ構成のメモリセル列と同様に、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体１と制御ゲート２からなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜４と補助ゲート５からなる補助トランジスタ部６の夫々複数（同数ずつ）が、２つの拡散領域（ソースＳ、ドレインＤ）間にコンタクトレス構造で交互に直列接続されたＮＡＮＤ構造のメモリセル列である。第１実施形態のメモリセル列１０（図５、図６参照）との違いは、第１実施形態では、各メモリセルユニットは、ビット線ＢＬｉに接続する拡散領域（ドレインＤ）側にメモリトランジスタ部３、ソース線ＳＬｊに接続する拡散領域（ソースＳ）側に補助トランジスタ部６が配置されているのに対し、第２実施形態では、各メモリセルユニットは、ビット線ＢＬｉに接続する拡散領域（ドレインＤ）側に補助トランジスタ部６、ソース線ＳＬｊに接続する拡散領域（ソースＳ）側にメモリトランジスタ部３が配置されている。メモリトランジスタ部３及び補助トランジスタ部６の構造は、第１実施形態と同様であり、その他のアレイ構成も第１実施形態と同様であるので、重複する説明は割愛する。

また、図１０に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の読み出し動作についても、基本的に第１実施形態の図８を参照して説明した読み出し方法または当該読み出し動作の別実施形態が適用可能であるので、重複する説明は割愛する。

次に、図１０に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作について、図１２を参照して説明する。図１２中、○印で囲まれたトランジスタが書き込み対象のメモリトランジスタ部３で、以下適宜、選択セルと称す。

先ず、選択セルを含むメモリセル列ペア１１ａに接続するビット線ＢＬ１に０Ｖ（第２書き込み電圧）を印加し、選択セルを含まないメモリセル列ペア１１ｂに接続するビット線ＢＬ２〜ＢＬｍに１．５Ｖ（第３書き込み電圧）を印加する。選択セルを含む選択メモリセル列１０ａに接続するソース線ＳＬ１に４．５Ｖ（第１書き込み電圧）を、選択セルを含まない非選択メモリセル列１０ｂに接続するソース線ＳＬ２に０Ｖ（第２書き込み電圧）を夫々印加する。

次に、選択セルを含むメモリセル列ペア１１ａに接続する制御ゲートＣＧｋ（ｋ＝１〜ｎ）の内、選択セル及び選択セルよりソース線ＳＬ１，ＳＬ２側に位置するメモリトランジスタ部３に接続する制御ゲートＣＧｋ（ｋ＝１，２）に１１Ｖを、その他の制御ゲートＣＧｋ（ｋ＝３〜ｎ）に６Ｖを印加し、選択セルを含むメモリセル列ペア１１ａに接続する補助ゲートＡＧｋ（ｋ＝１〜ｎ）の内、選択セルのビット線ＢＬ１側に隣接する補助トランジスタ部６に接続する補助ゲートＡＧ２に補助トランジスタ部６の閾値電圧近傍の第１補助ゲート電圧（例えば、１Ｖ）を印加し、その他の補助ゲートＡＧｋ（ｋ≠２）に８Ｖを印加する。これにより、選択セルのビット線ＢＬ１側に隣接する補助トランジスタ部６は、ソース電圧が０Ｖ（第２書き込み電圧）でゲート電圧が閾値電圧近傍となって、僅かにオン状態となる。

従って、選択メモリセル列１０ａ側においては、選択セルのソース側（ビット線ＢＬ１側）で補助トランジスタ部６が僅かにオン状態となり、当該補助トランジスタ部６のドレイン・ソース間に、ソース線ＳＬ１に印加した４．５Ｖ（第１書き込み電圧）とビット線ＢＬ１に印加した０Ｖ（第２書き込み電圧）の電圧差と略同等の高い電圧差が生じるためにピンチオフ状態となり、ドレイン端における空乏層に高電界が発生してホットエレクトロンが発生する。また、選択セルのチャネル領域では、基板面に対して水平方向の電界が抑制され、基板面に対して垂直方向の電界、つまり、チャネル領域から浮遊ゲート方向の電界が主となるため、僅かにオン状態となっている補助トランジスタ部６のドレイン端（選択セルのソース側）から供給されるホットエレクトロンは、上記垂直方向の電界によって加速され、選択セルの浮遊ゲートに注入され、書き込み状態となる。尚、選択セル以外の非選択のメモリトランジスタ部３では、そのビット線ＢＬ１側（ソース側）に隣接する補助トランジスタ部６の補助ゲートＡＧｋ（ｋ≠２）に８Ｖが印加され、十分にオン状態であるため、ピンチオフ状態とはならず、非選択のメモリトランジスタ部３の浮遊ゲートへのホットエレクトロン注入は発生せず、書き込みは阻止される。

尚、非選択メモリセル列１０ｂ側には、ソース線ＳＬ２に印加した０Ｖ（第２書き込み電圧）とビット線ＢＬ１に印加した０Ｖ（第２書き込み電圧）が同電圧であるため、非選択メモリセル列１０ｂ側の１１Ｖの高電圧が印加された制御ゲートＣＧ２のソース側の補助トランジスタ部６がピンチオフ状態とならないため、制御ゲートＣＧ２に接続するメモリトランジスタ部３に対して、ソース側からの電荷（電子）の供給がないため、浮遊ゲートへのホットエレクトロン注入（書き込み）は阻止される。

尚、選択セルを含まないメモリセル列ペア１１ｂ側では、ビット線ＢＬ２に印加される第３書き込み電圧が１．５Ｖと第１補助ゲート電圧（例えば、１Ｖ）より高電圧であるため、図１２中、□印で囲まれた制御ゲートＣＧ２に接続するメモリトランジスタ部３のビット線ＢＬ２側の補助トランジスタ部６がオフ状態となり、書き込みが阻止される。第３書き込み電圧は、補助ゲートＡＧ２に接続する上記補助トランジスタ部６がオフ状態となるように、例えば、補助トランジスタ部６の閾値電圧以上に設定するのが好ましい。

また、選択セルを含まないメモリセル列ペア１１ｂ側のソース線ＳＬ２に接続するメモリセル列の補助ゲートＡＧ２に接続する補助トランジスタ部６は、ソース線ＳＬ２側のソース電圧が０Ｖ（第２書き込み電圧）、ゲート電圧が第１補助ゲート電圧（例えば、１Ｖ）であるため、僅かにオン状態となるが、ビット線ＢＬ２に印加される第３書き込み電圧が１．５Ｖと低電圧であるため、当該補助トランジスタ部６のドレイン端（ビット線ＢＬ２側）でピンチオフ状態とならないか、或いは、ピンチオフ状態となっても空乏層に掛かる電界が弱、且つ、制御ゲートＣＧ３に印加された電圧が１１Ｖより低電圧の６Ｖであるため、当該補助トランジスタ部６のビット線ＢＬ２側メモリトランジスタ部３へのホットエレクトロン注入（書き込み）は阻止される。

ところで、図１０に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作に対し、第１実施形態で説明した書き込み方法（図９参照）と同様に、各部に所定の書き込み電圧等を印加した場合に、制御ゲートＣＧｋ（ｋ＝２〜ｎ）に接続するメモリトランジスタ部３は、ソース側（ソース線ＳＬｊ側）に補助トランジスタ部６が隣接しているので、各メモリトランジスタ部３へソース側からのチャネルホットエレクトロン注入による書き込みが可能であるが、制御ゲートＣＧ１に接続するメモリトランジスタ部３は、ソース側にホットエレクトロン発生源となる補助トランジスタ部６が存在しないため、第１実施形態で説明した書き込み方法は使用できない。

また、図５に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作に対し、第２実施形態で説明した書き込み方法（図１２参照）と同様に、各部に所定の書き込み電圧等を印加した場合に、制御ゲートＣＧｋ（ｋ＝１〜ｎ−１）に接続するメモリトランジスタ部３は、ソース側（ビット線ＢＬｉ側）に補助トランジスタ部６が隣接しているので、各メモリトランジスタ部３へソース側からのチャネルホットエレクトロン注入による書き込みが可能であるが、制御ゲートＣＧｎに接続するメモリトランジスタ部３は、ソース側にホットエレクトロン発生源となる補助トランジスタ部６が存在しないため、第２実施形態で説明した書き込み方法は使用できない。

〈第３実施形態〉
図１３に、本発明装置のメモリセルアレイを構成するＮＡＮＤ構造のメモリセル列１０が、メモリセル列１０の延伸方向である列方向（第１の方向に相当）に直交する行方向（第２の方向に相当）に複数配列されている状態を示す。図１３において、行方向に隣接する１対のメモリセル列１０（行方向に隣接する所定数が２のメモリセル列群に相当。以下適宜、メモリセル列ペア１１と称す）に対して、列方向に延伸する１本のビット線ＢＬｉ（ｉ＝１〜ｍ）を割り当てて、メモリセル列ペア１１の各一方端の拡散領域（ドレインＤ）と電気的に接続している。また、メモリセル列ペア１１の各他方端の拡散領域（ソースＳ）は、行方向に延伸する２本のソース線ＳＬｊ（ｊ＝１，２）に各別に接続する。

図１３に示す各メモリセル列１０は、図１４の素子断面図に示すように、従来のＳＩ−ＮＡＮＤ型アレイ構成のメモリセル列と同様に、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体１と制御ゲート２からなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜４と補助ゲート５からなる補助トランジスタ部６の夫々複数が、２つの拡散領域（ソースＳ、ドレインＤ）間にコンタクトレス構造で交互に直列接続されたＮＡＮＤ構造のメモリセル列である。第１実施形態のメモリセル列１０（図５、図６参照）及び第２実施形態のメモリセル列１０（図１０、図１１参照）との違いは、各メモリセル列において、補助トランジスタ部６の個数がメモリトランジスタ部３の個数より１つだけ多く、メモリセル列の両端に補助トランジスタ部６が配置されている点である。つまり、第１実施形態のメモリセル列１０（図５、図６参照）及び第２実施形態のメモリセル列１０（図１０、図１１参照）を合体させた構成となっている。従って、メモリトランジスタ部３及び補助トランジスタ部６の構造は、第１及び第２実施形態と同様であり、その他のアレイ構成も第１及び第２実施形態と同様であるので、重複する説明は割愛する。

図１３に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の読み出し動作についても、基本的に第１実施形態の図８を参照して説明した読み出し方法または当該読み出し方法の別実施形態が基本的に適用可能である。しかしながら、第３実施形態では、各メモリセル列において、補助トランジスタ部６の個数がメモリトランジスタ部３の個数より１つだけ多いため、何れか１つの補助トランジスタ部６を、列方向に複数組配列されたメモリセル列１０の１組を選択するためのメモリセル列選択トランジスタとして用途を特化することができる。例えば、図１３中の補助ゲートＡＧｎ＋１に接続する補助トランジスタ部６を当該特化された用途に用いる場合は、図５に示す第１実施形態の各メモリセル列１０に当該特化された用途に用いる補助トランジスタ部６が追加された構成となる。また、図１３中の補助ゲートＡＧ１に接続する補助トランジスタ部６を当該特化された用途に用いる場合は、図１０に示す第２実施形態の各メモリセル列１０に当該特化された用途に用いる補助トランジスタ部６が追加された構成となる。何れの場合であっても、列方向に複数組配列された各メモリセル列ペア１１は、当該特化された用途に用いる補助トランジスタ部６により選択されるため、ソース線ＳＬｊ（ｊ＝１，２）を列方向に対して分化する必要がなくなる。また、メモリセルユニットを構成する補助トランジスタ部６の一部に、当該特化された用途を割り当てる必要もなくなり、列方向に複数組配列されたメモリセル列１０の１組を選択するための周辺回路構成が簡素化する。

図１３に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作については、各メモリセル列において、各メモリトランジスタ部３の両側に補助トランジスタ部６が隣接する構造となっているため、全てのメモリトランジスタ部３に対して、第１実施形態で説明した書き込み方法（図９参照）と第２実施形態で説明した書き込み方法（図１２参照）の両方が適用可能である。

〈第４実施形態〉
図１５に、本発明装置のメモリセルアレイを構成するＮＡＮＤ構造のメモリセル列１０が、メモリセル列１０の延伸方向である列方向（第１の方向に相当）に直交する行方向（第２の方向に相当）に複数配列されている状態を示す。図１５において、行方向に隣接する１対のメモリセル列１０（行方向に隣接する所定数が２のメモリセル列群に相当。以下適宜、メモリセル列ペア１１と称す）に対して、列方向に延伸する１本のビット線ＢＬｉ（ｉ＝１〜ｍ）を割り当てて、メモリセル列ペア１１の各一方端の拡散領域（ドレインＤ）と電気的に接続している。また、メモリセル列ペア１１の各他方端の拡散領域（ソースＳ）は、行方向に延伸する２本のソース線ＳＬｊ（ｊ＝１，２）に各別に接続する。

図１５に示す各メモリセル列１０は、図１６の素子断面図に示すように、従来のＳＩ−ＮＡＮＤ型アレイ構成のメモリセル列と同様に、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体１と制御ゲート２からなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜４と補助ゲート５からなる補助トランジスタ部６の夫々複数が、２つの拡散領域（ソースＳ、ドレインＤ）間にコンタクトレス構造で交互に直列接続されたＮＡＮＤ構造のメモリセル列である。第１実施形態のメモリセル列１０（図５、図６参照）及び第２実施形態のメモリセル列１０（図１０、図１１参照）との違いは、各メモリセル列１０において、補助トランジスタ部６の個数がメモリトランジスタ部３の個数の半分で、１つの補助トランジスタ部６の両側に夫々１つのメモリトランジスタ部３を配置したメモリセルユニット構成で、１つの補助トランジスタ部６と一方側のメモリトランジスタ部３で１つのメモリセルユニットを形成し、同時に１つの補助トランジスタ部６と他方側のメモリトランジスタ部３で他の１つのメモリセルユニットを形成する点である。第４実施形態のメモリセル列１０は、第１実施形態のメモリセル列１０（図５、図６参照）から奇数番目の補助トランジスタ部６を省略した構成、或いは、第２実施形態のメモリセル列１０（図１０、図１１参照）から偶数番目の補助トランジスタ部６を省略した構成となっている。従って、メモリトランジスタ部３及び補助トランジスタ部６の構造は、第１及び第２実施形態と同様であり、その他のアレイ構成も第１及び第２実施形態と同様であるので、重複する説明は割愛する。

図１５に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の読み出し動作についても、基本的に第１実施形態の図８を参照して説明した読み出し方法または当該読み出し方法の別実施形態が基本的に適用可能である。第４実施形態では、各メモリセル列において、補助トランジスタ部６の個数がメモリトランジスタ部３の個数より少ないが、選択セルを含むメモリセル列ペア１１ａに接続する全ての補助ゲートＡＧｋ（ｋ＝１，３，５・・・）に５Ｖを印加する点において第１実施形態の読み出し動作と同じである。

また、第１実施形態の読み出し動作と同様に、上記読み出し方法の別実施形態として、ソース線ＳＬ２に印加する第３読み出し電圧を、ビット線ＢＬ１に印加する第１読み出し電圧（１．５Ｖ）より低電圧、例えば、１Ｖに設定するようにしても構わない。この場合は、ビット線ＢＬ１とソース線ＳＬ２間に電位差が生じるため、補助ゲートＡＧｋ（ｋ＝１，３，５・・・）の内の何れか１つ（例えば、最もビット線ＢＬ１に近い補助ゲートＡＧｎ−１）のゲート電圧を、第３読み出し電圧（１．５Ｖ）に補助トランジスタ部６の閾値電圧（例えば、１Ｖ）を加えた電圧より低電圧、且つ、第２読み出し電圧（０Ｖ）に補助トランジスタ部６の閾値電圧（例えば、１Ｖ）を加えた電圧より高電圧（例えば、２Ｖ）とすることで、選択セルを含むメモリセル列ペア１１ａの非選択メモリセル列１０ｂ中の当該ゲート電圧の補助トランジスタ部６をオフ状態に、選択メモリセル列１０ａ中の当該ゲート電圧の補助トランジスタ部６をオン状態にすることができる。

更に、第１実施形態の読み出し動作と同様に、上記読み出し方法の別実施形態として、選択セルを含むメモリセル列ペア１１ａに接続する補助ゲートＡＧｋ（ｋ＝１，３，５・・・）の少なくとも１つに０Ｖを印加して補助トランジスタ部６の内の何れか１つ（例えば、最もビット線ＢＬ１に近い補助トランジスタ部６）をオフ状態にした状態で、選択セルを含むメモリセル列ペア１１ａに接続するビット線ＢＬ１に１．５Ｖ（第１読み出し電圧）を印加して、ビット線ＢＬ１を第１読み出し電圧に充電した後フローティング状態とし、その後、０Ｖを印加した補助ゲートＡＧｋ（ｋ＝１，３，５・・・）に、第３読み出し電圧（１．５Ｖ）に補助トランジスタ部６の閾値電圧を加えた電圧より低電圧で、第３読み出し電圧に補助トランジスタ部６の閾値電圧を加えた電圧より高電圧の電圧を印加して、選択セルの記憶状態に応じてビット線ＢＬ１の充電電位を放電する。選択セルは、記憶状態が消去状態（閾値電圧が負電圧）でオン状態となり、記憶状態が書き込み状態（閾値電圧が正電圧）でオフ状態となるので、記憶状態が消去状態の場合は、ビット線ＢＬ１の電圧が充電電位の１．５Ｖより低下し、記憶状態が書き込み状態の場合は、ビット線ＢＬ１の電圧が充電電位の１．５Ｖを維持する。このビット線ＢＬ１の電圧を外部のセンス回路で検知することにより選択セルの記憶状態を読み出すことができる。

図１５に示す本発明装置のメモリセルアレイの中の１つのメモリトランジスタ部３の書き込み動作については、ソース線ＳＬｊ（ｊ＝１，２）側から奇数番目のメモリトランジスタ部３はメモリセルユニットを構成する補助トランジスタ部６がビット線ＢＬｉ側に隣接しているので、ソース側がビット線ＢＬｉ側となるように書き込み動作を行う必要がある。つまり、第２実施形態で図１２を参照して説明した書き込み動作の手順と各部の印加電圧に従うことになる。また、ソース線ＳＬｊ（ｊ＝１，２）側から偶数番目のメモリトランジスタ部３はメモリセルユニットを構成する補助トランジスタ部６がソース線ＳＬｊ側に隣接しているので、ソース側がソース線ＳＬｊ側となるように書き込み動作を行う必要がある。つまり、第１実施形態で図９を参照して説明した書き込み動作の手順と各部の印加電圧に従うことになる。従って、第４実施形態においては、書き込み対象となるメモリトランジスタ部３の位置に応じて、第１実施形態で説明した書き込み方法（図９参照）と第２実施形態で説明した書き込み方法（図１２参照）の内の適正な書き込み方法を選択する必要がある。

〈別実施形態〉
次に、本発明装置の別実施形態について説明する。

〈１〉上記各実施形態では、１本のビット線に共通して接続するメモリセル列群の行方向に隣接するメモリセル列の数は２の場合（つまり、メモリセル列群がメモリセル列ペアである場合）を説明したが、メモリセル列群の行方向に隣接するメモリセル列の数は２に限らず、３以上であっても構わない。例えば、図１７に示すように、上記第１実施形態と同構成のメモリセル列１０（図６参照）が行方向に４つ隣接して配置してメモリセル列群２０を構成するようにしてもよい。この場合は、４つの行方向に隣接するメモリセル列１０の各一方端の拡散領域（ドレインＤ）は、１本のビット線ＢＬｉ（ｉ＝１〜ｍ）に接続し、メモリセル列群２０の各他方端の拡散領域（ソースＳ）は、行方向に延伸する４本のソース線ＳＬｊ（ｊ＝１〜４）に各別に接続する。

行方向に隣接するメモリセル列の数が３以上の場合の読み出し動作及び書き込み動作は、上記第１乃至第４実施形態に対して、選択セルを含むメモリセル列群２０における非選択メモリセル列の数が１から２以上に増えるだけで、非選択メモリセル列に対する扱いは上記第１乃至第４実施形態における読み出し動作及び書き込み動作と同じである。

〈２〉上記各実施形態では、行方向に並列に配列した各メモリセル列１０の他方端は、ソース線ＳＬ１とＳＬ２に交互に接続する場合を図示したが、異なるメモリセル列ペア１１に属する行方向に隣接する２つのメモリセル列１０の各他方端が同じソース線ＳＬｊに接続するようにするのも好適である。

〈３〉上記各実施形態では、メモリトランジスタ部３のメモリ機能体１としてポリシリコンで形成された浮遊ゲートを想定したが、メモリ機能体１は浮遊ゲート構造の他、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）を備えて形成されてもよい。

〈４〉上記各実施形態で説明した読み出し動作及び書き込み動作における電圧条件は一例であり、具体的なメモリの構成に応じて適宜設定可能である。

〈５〉上記各実施形態で説明したメモリセル列のメモリトランジスタ部３及び補助トランジスタ部６の各膜厚は、一例であり、上記実施形態の膜厚に限定されるものではなく、適宜変更可能である。

〈６〉上記各実施形態で説明したメモリセル列の２つの拡散領域が形成される半導体基板はシリコンのバルク基板に限定されるものではなく、例えば、シリコン基板上に形成されたｐ型またはｎ型のウェルであっても構わない。或いは、当該半導体基板は絶縁体基板或いは半導体基板上に結晶再成長した半導体層であっても構わない。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に、メモリアレイのメタル配線ピッチの微細化による製造歩留まり低下の抑制に貢献する。

従来のＳＩ−ＮＡＮＤ型アレイ構成を模式的に示す素子断面図 図１に示す従来のＳＩ−ＮＡＮＤ型アレイ構成を模式的に示す等価回路図 従来のスタックゲート構造のＮＡＮＤ型アレイ構成を模式的に示す素子断面図 図３に示す従来のスタックゲート構造のＮＡＮＤ型アレイに対して本発明と同様のビット線割り当てを行った場合におけるアレイ構成を模式的に示す等価回路図 本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成の要部を模式的に示す等価回路図 本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ構造のメモリセル列を模式的に示す素子断面図 図５に示す本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成を更に列方向に展開したアレイ構成の要部を模式的に示す等価回路図 図５に示す本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成の読み出し動作を説明するための等価回路図 図５に示す本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成の書き込み動作を説明するための等価回路図 本発明に係る不揮発性半導体記憶装置の第２実施形態におけるＮＡＮＤ型アレイ構成の要部を模式的に示す等価回路図 本発明に係る不揮発性半導体記憶装置の第２実施形態におけるＮＡＮＤ構造のメモリセル列を模式的に示す素子断面図 図１０に示す本発明に係る不揮発性半導体記憶装置の第２実施形態におけるＮＡＮＤ型アレイ構成の書き込み動作を説明するための等価回路図 本発明に係る不揮発性半導体記憶装置の第３実施形態におけるＮＡＮＤ型アレイ構成の要部を模式的に示す等価回路図 本発明に係る不揮発性半導体記憶装置の第３実施形態におけるＮＡＮＤ構造のメモリセル列を模式的に示す素子断面図 本発明に係る不揮発性半導体記憶装置の第４実施形態におけるＮＡＮＤ型アレイ構成の要部を模式的に示す等価回路図 本発明に係る不揮発性半導体記憶装置の第４実施形態におけるＮＡＮＤ構造のメモリセル列を模式的に示す素子断面図 本発明に係る不揮発性半導体記憶装置の別実施形態におけるＮＡＮＤ型アレイ構成の要部を模式的に示す等価回路図

符号の説明

１： メモリ機能体
２： 制御ゲート
３： メモリトランジスタ部
４： ゲート絶縁膜
５： 補助ゲート
６： 補助トランジスタ部
７： チャネル領域
８： シリコン基板（半導体基板）
１０： ＮＡＮＤ構造のメモリセル列
１０ａ： 選択セルを含む選択メモリセル列
１０ｂ： 選択セルを含まない非選択メモリセル列
１１： メモリセル列ペア（メモリセル列群）
１１ａ： 選択セルを含むメモリセル列ペア
１１ｂ： 選択セルを含まないメモリセル列ペア
２０： メモリセル列群
３１： 浮遊ゲート
３２： 制御ゲート
３３： スタックゲート
３４： 拡散層
３５： 選択トランジスタ
Ｄ： 拡散領域（ドレイン）
Ｓ： 拡散領域（ソース）
ＡＧ０〜ＡＧｎ＋１： 補助ゲート
ＢＬ１〜ＢＬｍ： ビット線
ＣＧ０〜ＣＧｎ： 制御ゲート
ＳＬ，ＳＬ１〜ＳＬ４： ソース線

Claims (15)

1. 半導体基板表面上において第１の方向に離間して形成された２つの拡散領域間に形成されたＮＡＮＤ構造のメモリセル列が、前記第１の方向と直交する第２の方向に複数並列に配列し、
   前記第２の方向に隣接する２以上の所定数の前記メモリセル列からなるメモリセル列群の一方端の前記拡散領域が電気的に接続され、他方端の前記拡散領域が電気的に分離しており、
   前記各メモリセル列が、チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなるメモリトランジスタ部と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部の夫々複数が、前記メモリトランジスタ部の前記第１の方向の少なくとも何れか一方側に前記補助トランジスタ部が形成される配列順序で、直列に接続することにより形成され、
   前記第１の方向に隣接する前記メモリトランジスタ部と前記補助トランジスタ部によりスプリットゲート構造のメモリセルユニットが構成され、
   前記メモリトランジスタ部の前記メモリ機能体への書き込みが、前記隣接する補助トランジスタ部のチャネル領域からのホットエレクトロン注入により行われることを特徴とする不揮発性半導体記憶装置。
2. 前記各メモリセル列中の少なくとも１つの補助トランジスタ部が、前記第１の方向の両側に隣接する前記メモリトランジスタ部で構成される２つの前記メモリセルユニット間で共通に利用されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の方向に並列する複数の前記メモリセル列の前記第２の方向に隣接する前記メモリトランジスタ部の前記制御ゲートが相互に電気的に接続し、
   前記第２の方向に並列する複数の前記メモリセル列の前記第２の方向に隣接する前記補助トランジスタ部の前記補助ゲートが相互に電気的に接続していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記メモリセル列群の一方端の前記拡散領域が１本のビット線に共通に接続し、他方端の前記拡散領域が前記所定数のソース線に各別に接続することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記メモリセル列群の複数が、前記第１の方向に配列し、前記第１の方向に配列した前記メモリセル列群の各一方端の前記拡散領域が１本のビット線に共通に接続することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記第１の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が隣接することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
7. 前記第１の方向に隣接する前記メモリセル列は、前記一方端同士及び前記他方端同士が、夫々電気的に接続することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記各メモリセル列が、前記第１の方向に配列した前記メモリセル列の中からメモリ動作の対象となるメモリセル列を選択するために特化された前記補助トランジスタ部を直列回路内に含むことを特徴とする請求項５〜７の何れか１項に記載の不揮発性半導体記憶装置。
9. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
   読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第１読み出し電圧を印加し、
   前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに第２読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第３読み出し電圧を印加し、
   前記第１読み出し電圧と前記第２読み出し電圧の電圧差が、前記第１読み出し電圧と前記第３読み出し電圧の電圧差より大きいことを特徴とする請求項４〜８の何れか１項に記載の不揮発性半導体記憶装置。
10. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
    読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線を第１読み出し電圧に充電し、
    前記メモリセル列群の内の読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに第２読み出し電圧を印加し、前記所定数のソース線の残余のソース線に第３読み出し電圧を印加し、
    前記第１読み出し電圧と前記第２読み出し電圧の電圧差が、前記第１読み出し電圧と前記第３読み出し電圧の電圧差より大きいことを特徴とする請求項４〜８の何れか１項に記載の不揮発性半導体記憶装置。
11. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体に書き込まれたデータを選択的に読み出す動作において、
    前記メモリセル列群の前記補助トランジスタ部の前記補助ゲートの夫々に、読み出し対象の前記メモリトランジスタ部を含む前記メモリセル列の前記補助トランジスタ部がオン状態となる所定の電圧を印加し、
    前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続する前記制御ゲートに前記メモリ機能体の電荷蓄積量に応じて前記メモリトランジスタ部がオンまたはオフ状態となる所定の電圧を印加し、
    前記メモリセル列群の読み出し対象の前記メモリトランジスタ部に接続しないその他の前記制御ゲートに前記メモリ機能体の電荷蓄積量に関係なく前記メモリトランジスタ部がオン状態となる所定の電圧を印加することを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置。
12. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
    書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に第１書き込み電圧を印加し、
    前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに、第２書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第３書き込み電圧を印加し、
    書き込み対象の前記メモリトランジスタ部の前記ソース線側に隣接する前記補助トランジスタ部の前記補助ゲートに第１補助ゲート電圧を印加し、
    前記第１補助ゲート電圧と前記第２書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となり、
    前記第１補助ゲート電圧と前記第３書き込み電圧の電圧差により、書き込み対象でない前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部がオフ状態となることを特徴とする請求項４〜１１の何れか１項に記載の不揮発性半導体記憶装置。
13. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
    書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に前記第２書き込み電圧を印加することを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
14. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
    前記メモリセル列群の書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列に接続する前記所定数のソース線の１つに、第１書き込み電圧を印加し、前記所定数のソース線の残余のソース線に、第２書き込み電圧を印加し、
    書き込み対象の前記メモリトランジスタ部を含む前記メモリセル列群に接続する前記ビット線に前記第２書き込み電圧を印加し、
    書き込み対象の前記メモリトランジスタ部の前記ビット線側に隣接する前記補助トランジスタ部の前記補助ゲートに第１補助ゲート電圧を印加し、
    前記第１補助ゲート電圧と前記第２書き込み電圧の電圧差により、書き込み対象の前記メモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が僅かにオン状態となることを特徴とする請求項４〜１１の何れか１項に記載の不揮発性半導体記憶装置。
15. 前記メモリセル列群の中の１つの前記メモリトランジスタ部の前記メモリ機能体にデータを選択的に書き込む動作において、
    書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群に接続する他のビット線に第３書き込み電圧を印加し、
    書き込み対象の前記メモリトランジスタ部を含まない前記メモリセル列群の内の前記第１書き込み電圧が印加された前記ソース線に接続するメモリセル列中の前記第１補助ゲート電圧が印加された前記補助トランジスタ部が、前記第１補助ゲート電圧と前記第３書き込み電圧の電圧差により、オフ状態となることを特徴とする請求項１４に記載の不揮発性半導体記憶装置。