JPH0653517A - 不揮発性メモリ及びその書き込み方法 - Google Patents
不揮発性メモリ及びその書き込み方法Info
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- JPH0653517A JPH0653517A JP20664492A JP20664492A JPH0653517A JP H0653517 A JPH0653517 A JP H0653517A JP 20664492 A JP20664492 A JP 20664492A JP 20664492 A JP20664492 A JP 20664492A JP H0653517 A JPH0653517 A JP H0653517A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルアレイの面積を縮小すること。
【構成】 少なくとも２個以上のメモリセルで１つのメ
モリセル群が構成され、かつこれら各メモリセル群の複
数組がＸ方向、Ｙ方向にマトリックス状に配列されたメ
モリセルアレイからなり、さらに、上記各メモリセル群
では第１の不純物拡散層及び第２の不純物拡散層を共有
している。 【効果】 メモリセルの面積をより縮小することができ
る。そして、書き込み時には、ソース側からのホットエ
レクトロン注入よって、注入効率を高くできるととも
に、ドレイン電圧を５ボルト以下に実現でき外部単一電
源でドレイン電圧を印加できるという従来と同じ特性を
備えながら大容量化が可能となる。
モリセル群が構成され、かつこれら各メモリセル群の複
数組がＸ方向、Ｙ方向にマトリックス状に配列されたメ
モリセルアレイからなり、さらに、上記各メモリセル群
では第１の不純物拡散層及び第２の不純物拡散層を共有
している。 【効果】 メモリセルの面積をより縮小することができ
る。そして、書き込み時には、ソース側からのホットエ
レクトロン注入よって、注入効率を高くできるととも
に、ドレイン電圧を５ボルト以下に実現でき外部単一電
源でドレイン電圧を印加できるという従来と同じ特性を
備えながら大容量化が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリとその書き込み方法に関し、更に詳しくは、複
数個のメモリセルのソース（第１の不純物拡散層）及び
ドレイン（第２の不純物拡散層）を共有しているＥＥＰ
ＲＯＭとその書き込み方法に関するものである。
性メモリとその書き込み方法に関し、更に詳しくは、複
数個のメモリセルのソース（第１の不純物拡散層）及び
ドレイン（第２の不純物拡散層）を共有しているＥＥＰ
ＲＯＭとその書き込み方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、ソースと、ドレインを有するＳｉ基板上に、絶縁膜
を介して形成される補助ゲート（以下、単にＡＧとい
う）と、そのＡＧの側壁に絶縁膜を介して形成されるフ
ローティングゲート（以下、単にＦＧという）と、これ
ら絶縁膜を介してＦＧ及びＡＧ上に配設される制御ゲー
ト（以下、単にＣＧという）とを有するメモリセルがＸ
方向、Ｙ方向にマトリックス状に配列されたメモリセル
アレイでは、当然のことながら各メモリセルは個別にソ
ースと、ドレインを有していた。このメモリセルの書き
込み特性が図３に示されている。
に、ソースと、ドレインを有するＳｉ基板上に、絶縁膜
を介して形成される補助ゲート（以下、単にＡＧとい
う）と、そのＡＧの側壁に絶縁膜を介して形成されるフ
ローティングゲート（以下、単にＦＧという）と、これ
ら絶縁膜を介してＦＧ及びＡＧ上に配設される制御ゲー
ト（以下、単にＣＧという）とを有するメモリセルがＸ
方向、Ｙ方向にマトリックス状に配列されたメモリセル
アレイでは、当然のことながら各メモリセルは個別にソ
ースと、ドレインを有していた。このメモリセルの書き
込み特性が図３に示されている。
【０００３】図３において、縦軸は、書き込み（プログ
ラム）後のしきい値電圧Ｖt（ボルト）を示し、横軸
は、補助ゲート電圧ＶAG（ボルト）を示す。また、図２
において、Ｖd はドレイン電圧を、ＶCGはコントロール
ゲートへの印加電圧をそれぞれ示す。図４はこのメモリ
セルの等価回路図である。この発明は、上記メモリセル
の書き込み特性を利用して、より占有面積の少なくしう
る複数個のメモリセル群を有するメモリセルアレイから
なる不揮発性メモリ及びその書き込み方法を提供するも
のである。
ラム）後のしきい値電圧Ｖt（ボルト）を示し、横軸
は、補助ゲート電圧ＶAG（ボルト）を示す。また、図２
において、Ｖd はドレイン電圧を、ＶCGはコントロール
ゲートへの印加電圧をそれぞれ示す。図４はこのメモリ
セルの等価回路図である。この発明は、上記メモリセル
の書き込み特性を利用して、より占有面積の少なくしう
る複数個のメモリセル群を有するメモリセルアレイから
なる不揮発性メモリ及びその書き込み方法を提供するも
のである。
【０００４】
【課題を解決するための手段及び作用】かくして、この
発明によれば、半導体基板上に絶縁膜を介して形成され
る第１電極と、その第１電極に隣接して絶縁膜を介して
形成されるフローティングゲートと、絶縁膜を介して少
なくともフローティングゲート上に配設され、それによ
ってフローティングゲートの電位を制御しうる第２電極
とからなるメモリセルからなり、このメモリセルがＸ方
向、Ｙ方向にマトリックス状に配列され、Ｘ方向に並ぶ
少なくとも２個以上のメモリセルからなるメモリセル群
の両端に、共有の第１の不純物拡散層及び共有の第２の
不純物拡散層が形成され、Ｙ方向に並ぶ第１電極及び第
２電極は、それぞれ共通接続されている不揮発性メモリ
が提供される。
発明によれば、半導体基板上に絶縁膜を介して形成され
る第１電極と、その第１電極に隣接して絶縁膜を介して
形成されるフローティングゲートと、絶縁膜を介して少
なくともフローティングゲート上に配設され、それによ
ってフローティングゲートの電位を制御しうる第２電極
とからなるメモリセルからなり、このメモリセルがＸ方
向、Ｙ方向にマトリックス状に配列され、Ｘ方向に並ぶ
少なくとも２個以上のメモリセルからなるメモリセル群
の両端に、共有の第１の不純物拡散層及び共有の第２の
不純物拡散層が形成され、Ｙ方向に並ぶ第１電極及び第
２電極は、それぞれ共通接続されている不揮発性メモリ
が提供される。
【０００５】また、この発明は、別の観点から、半導体
基板上に絶縁膜を介して形成される第１電極と、その第
１電極に隣接して絶縁膜を介して形成されるフローティ
ングゲートと、絶縁膜を介して少なくともフローティン
グゲート上に配設され、それによってフローティングゲ
ートの電位を制御しうる第２電極とからなるメモリセル
からなり、このメモリセルがＸ方向、Ｙ方向にマトリッ
クス状に配列され、Ｘ方向に並ぶ少なくとも２個以上の
メモリセルからなるメモリセル群の両端に、共有の第１
の不純物拡散層及び第２の不純物拡散層が形成され、Ｙ
方向に並ぶ第１電極及び第２電極は、それぞれ共通接続
されている不揮発性メモリにおいて、メモリセル群の所
望のメモリセルに書き込みを行うに際して、書き込みを
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群の他のメモリセルの第１電極にしきい値電
圧よりも十分に高い電圧を印加することで、所望のメモ
リセルに書き込みを行うとともに、そのメモリセル群の
共有の第２の不純物拡散層に所定の電圧を印加すること
からなる不揮発性メモリの書き込み方法が提供される。
基板上に絶縁膜を介して形成される第１電極と、その第
１電極に隣接して絶縁膜を介して形成されるフローティ
ングゲートと、絶縁膜を介して少なくともフローティン
グゲート上に配設され、それによってフローティングゲ
ートの電位を制御しうる第２電極とからなるメモリセル
からなり、このメモリセルがＸ方向、Ｙ方向にマトリッ
クス状に配列され、Ｘ方向に並ぶ少なくとも２個以上の
メモリセルからなるメモリセル群の両端に、共有の第１
の不純物拡散層及び第２の不純物拡散層が形成され、Ｙ
方向に並ぶ第１電極及び第２電極は、それぞれ共通接続
されている不揮発性メモリにおいて、メモリセル群の所
望のメモリセルに書き込みを行うに際して、書き込みを
行うメモリセルの第１電極にのみ、しきい値電圧に近似
の電圧を印加し、その書き込みを行うメモリセルを含む
メモリセル群の他のメモリセルの第１電極にしきい値電
圧よりも十分に高い電圧を印加することで、所望のメモ
リセルに書き込みを行うとともに、そのメモリセル群の
共有の第２の不純物拡散層に所定の電圧を印加すること
からなる不揮発性メモリの書き込み方法が提供される。
【０００６】この発明の不揮発性メモリを構成する１つ
のメモリセル群は、図１の例えばメモリセルＣ１１と、
これと隣り合うメモリセルＣ１２とで構成され、メモリ
セルＣ１１とメモリセルＣ１２とに共通の第１の不純物
拡散層（ソース）Ｓ1 、第２の不純物拡散層（ドレイ
ン）Ｄ1 を有する。このメモリセルＣ１１、メモリセル
Ｃ１２が２個とも図３で示すようにＡＧに印加する電圧
ＶAGによって変化する書き込み特性を持っている。さら
に、例えばもう１つのメモリセル群も上記メモリセル群
と同様に、メモリセルＣ２１と、これと隣り合い、かつ
メモリセルＣ２１とに共通の第１、第２の不純物拡散層
Ｓ2 、Ｄ2 を有するメモリセルＣ２２とで構成されてい
る。
のメモリセル群は、図１の例えばメモリセルＣ１１と、
これと隣り合うメモリセルＣ１２とで構成され、メモリ
セルＣ１１とメモリセルＣ１２とに共通の第１の不純物
拡散層（ソース）Ｓ1 、第２の不純物拡散層（ドレイ
ン）Ｄ1 を有する。このメモリセルＣ１１、メモリセル
Ｃ１２が２個とも図３で示すようにＡＧに印加する電圧
ＶAGによって変化する書き込み特性を持っている。さら
に、例えばもう１つのメモリセル群も上記メモリセル群
と同様に、メモリセルＣ２１と、これと隣り合い、かつ
メモリセルＣ２１とに共通の第１、第２の不純物拡散層
Ｓ2 、Ｄ2 を有するメモリセルＣ２２とで構成されてい
る。
【０００７】このように構成される不揮発性メモリにお
いて、半導体基板としては通常用いられる基板、たとえ
ば、シリコン基板あるいはＧａＡｓ等の化合物半導体基
板等を用いることができる。また、半導体基板上に形成
される絶縁膜としては、通常絶縁膜として用いられるも
のを使用することができ、例えば、ＳｉＯ2 膜をあげる
ことができる。ＳｉＯ2 膜は公知の方法、例えばＳｉＨ
4 又はＳｉＨ2 Ｃｌ2等を用いるＣＶＤ法あるいは熱酸
化等の方法により、膜厚５０〜１００Å程度に形成する
ことが好ましい。
いて、半導体基板としては通常用いられる基板、たとえ
ば、シリコン基板あるいはＧａＡｓ等の化合物半導体基
板等を用いることができる。また、半導体基板上に形成
される絶縁膜としては、通常絶縁膜として用いられるも
のを使用することができ、例えば、ＳｉＯ2 膜をあげる
ことができる。ＳｉＯ2 膜は公知の方法、例えばＳｉＨ
4 又はＳｉＨ2 Ｃｌ2等を用いるＣＶＤ法あるいは熱酸
化等の方法により、膜厚５０〜１００Å程度に形成する
ことが好ましい。
【０００８】さらに、補助ゲート（ＡＧ）として形成さ
れる第１電極は、通常電極として用いられる材料を用い
ることができるが、ポリシリコンが好ましい。例えば、
ポリシリコンで形成する場合にはＣＶＤ法等の公知の方
法で形成することができる。その場合に膜厚は１０００
〜３０００Å程度が好ましい。また、これら第１電極の
側壁に絶縁膜を介して形成されるフローティングゲート
は、例えば、ポリシリコン等を用いることができる。ポ
リシリコンで形成する場合には上記と同様の方法で形成
することができる。その場合の膜厚は第１電極の膜厚と
同程度以上、例えば、１５００〜４０００Å程度が好ま
しい。また、この場合の第１電極の側壁に形成される絶
縁膜は通常絶縁膜として用いる材料、例えば、ＳｉＯ2
膜又はＳｉＮ膜又はそれらの積層膜等を用いることがで
き、その膜厚はＳｉＯ2 換算で２００〜１０００Å程度
が好ましい。なお、第１電極を形成した後、絶縁膜を堆
積し、さらにフローティングゲートを形成してもよく、
フローティングゲートを形成した後、絶縁膜を堆積し、
第１電極を形成してもよく、あるいは第１電極及びフロ
ーティングゲートを同時に形成したのち、絶縁膜を形成
してもよい。
れる第１電極は、通常電極として用いられる材料を用い
ることができるが、ポリシリコンが好ましい。例えば、
ポリシリコンで形成する場合にはＣＶＤ法等の公知の方
法で形成することができる。その場合に膜厚は１０００
〜３０００Å程度が好ましい。また、これら第１電極の
側壁に絶縁膜を介して形成されるフローティングゲート
は、例えば、ポリシリコン等を用いることができる。ポ
リシリコンで形成する場合には上記と同様の方法で形成
することができる。その場合の膜厚は第１電極の膜厚と
同程度以上、例えば、１５００〜４０００Å程度が好ま
しい。また、この場合の第１電極の側壁に形成される絶
縁膜は通常絶縁膜として用いる材料、例えば、ＳｉＯ2
膜又はＳｉＮ膜又はそれらの積層膜等を用いることがで
き、その膜厚はＳｉＯ2 換算で２００〜１０００Å程度
が好ましい。なお、第１電極を形成した後、絶縁膜を堆
積し、さらにフローティングゲートを形成してもよく、
フローティングゲートを形成した後、絶縁膜を堆積し、
第１電極を形成してもよく、あるいは第１電極及びフロ
ーティングゲートを同時に形成したのち、絶縁膜を形成
してもよい。
【０００９】また、少なくともフローティングゲート上
に絶縁膜を介して配設される第２電極が形成される。こ
の場合の絶縁膜は、ＳｉＯ2 膜あるいはＳｉＮ膜等を用
いることができ、その膜厚はＳｉＯ2 換算で１００〜２
００Å程度が好ましい。また、第２電極は通常電極とし
て用いられる材料を用いることができる。さらに、本発
明におけるＸ方向、Ｙ方向に配列されたメモリセルはＸ
方向に並ぶ２個以上のメモリセル群の両端に、共有の第
１及び第２の不純物拡散層が形成されている。この不純
物拡散層は、例えば、Ｐ又はＡｓ等を１×１０13〜１×
１０15ｉｏｎｓ／ｃｍ2 程度の濃度、４０〜８０ｋｅＶ
程度でイオン注入することが好ましい。これにより、従
来各メモリセルごとに個別にソースとドレインが形成さ
れておりセル面積をこれ以上小さくできなかったけれど
も、この発明ではメモリセルアレイを構成する複数組の
メモリセル群がそれぞれ第１の不純物拡散層及び第２の
不純物拡散層を共有していることから、メモリセルアレ
イの面積をより縮小することができ、大容量化（６４メ
ガ以上）に好適な不揮発性メモリを得ることができる。
また、Ｙ方向に配設されている第１及び第２電極は、そ
れぞれ共通接続されている。
に絶縁膜を介して配設される第２電極が形成される。こ
の場合の絶縁膜は、ＳｉＯ2 膜あるいはＳｉＮ膜等を用
いることができ、その膜厚はＳｉＯ2 換算で１００〜２
００Å程度が好ましい。また、第２電極は通常電極とし
て用いられる材料を用いることができる。さらに、本発
明におけるＸ方向、Ｙ方向に配列されたメモリセルはＸ
方向に並ぶ２個以上のメモリセル群の両端に、共有の第
１及び第２の不純物拡散層が形成されている。この不純
物拡散層は、例えば、Ｐ又はＡｓ等を１×１０13〜１×
１０15ｉｏｎｓ／ｃｍ2 程度の濃度、４０〜８０ｋｅＶ
程度でイオン注入することが好ましい。これにより、従
来各メモリセルごとに個別にソースとドレインが形成さ
れておりセル面積をこれ以上小さくできなかったけれど
も、この発明ではメモリセルアレイを構成する複数組の
メモリセル群がそれぞれ第１の不純物拡散層及び第２の
不純物拡散層を共有していることから、メモリセルアレ
イの面積をより縮小することができ、大容量化（６４メ
ガ以上）に好適な不揮発性メモリを得ることができる。
また、Ｙ方向に配設されている第１及び第２電極は、そ
れぞれ共通接続されている。
【００１０】この発明の不揮発性メモリは、具体的に
は、書き込みを行うメモリセルの第１電極（ＡＧ）の
み、そのトランジスタのしきい値電圧値に近い、例え
ば、２ボルトの低電圧を印加し、他のすべてのＡＧに、
例えば、７ボルト程度、第２電極（ＣＧ）に、例えば、
１２ボルト程度の高電圧を印加することにより、書き込
みできる。この時、共通ドレインに、例えば、５ボルト
印加し、他のドレインは、例えば、０ボルトにしておけ
ば良い。
は、書き込みを行うメモリセルの第１電極（ＡＧ）の
み、そのトランジスタのしきい値電圧値に近い、例え
ば、２ボルトの低電圧を印加し、他のすべてのＡＧに、
例えば、７ボルト程度、第２電極（ＣＧ）に、例えば、
１２ボルト程度の高電圧を印加することにより、書き込
みできる。この時、共通ドレインに、例えば、５ボルト
印加し、他のドレインは、例えば、０ボルトにしておけ
ば良い。
【００１１】
【実施例】以下この発明の実施例について説明する。な
お、これによってその発明は限定を受けるものではな
い。図１において、２組のメモリセル群は、メモリセル
Ｃ１１と、これと隣り合うメモリセルＣ１２と共通の第
１の不純物拡散層（ソース）、第２の不純物拡散層（ド
レイン）とで構成されるメモリセル群と、メモリセルＣ
２１とこれと隣り合うメモリセルＣ２２と共通の第１、
第２の不純物拡散層とで構成されるメモリセル群とから
なっている。これらメモリセルＣ１１、メモリセルＣ１
２、メモリセルＣ２１及びメモリセルＣ２２がそれぞれ
図３で示すように第１電極である補助ゲート（ＡＧ）に
印加する電圧ＶAGによって変化する書き込み特性を持っ
ている。
お、これによってその発明は限定を受けるものではな
い。図１において、２組のメモリセル群は、メモリセル
Ｃ１１と、これと隣り合うメモリセルＣ１２と共通の第
１の不純物拡散層（ソース）、第２の不純物拡散層（ド
レイン）とで構成されるメモリセル群と、メモリセルＣ
２１とこれと隣り合うメモリセルＣ２２と共通の第１、
第２の不純物拡散層とで構成されるメモリセル群とから
なっている。これらメモリセルＣ１１、メモリセルＣ１
２、メモリセルＣ２１及びメモリセルＣ２２がそれぞれ
図３で示すように第１電極である補助ゲート（ＡＧ）に
印加する電圧ＶAGによって変化する書き込み特性を持っ
ている。
【００１２】そして、図１において、符号ＡＧ1 、ＡＧ
2 は補助ゲートであり、符号ＣＧ1、ＣＧ2 はフローテ
ィングゲート（ＦＧ) の電位を制御しうる第２電極であ
るコントロールゲート（ＣＧ) である。符号Ｄ1 は、メ
モリセルＣ１１とこれと隣り合うメモリセルＣ１２とが
共有する共有ドレインであり、符号Ｄ2 は、メモリセル
Ｃ２１とこれと隣り合うメモリセルＣ２２とが共有する
共有ドレインであり、一方、符号Ｓ1 は、メモリセルＣ
１１とこれと隣り合うメモリセルＣ１２とが共有する共
有ソースであり、符号Ｓ2 は、メモリセルＣ２１とこれ
と隣り合うメモリセルＣ２２とが共有する共有ソースで
ある。さらに、これらＳ1 、Ｓ2 が共通接続されてソー
スラインＳが形成されている。
2 は補助ゲートであり、符号ＣＧ1、ＣＧ2 はフローテ
ィングゲート（ＦＧ) の電位を制御しうる第２電極であ
るコントロールゲート（ＣＧ) である。符号Ｄ1 は、メ
モリセルＣ１１とこれと隣り合うメモリセルＣ１２とが
共有する共有ドレインであり、符号Ｄ2 は、メモリセル
Ｃ２１とこれと隣り合うメモリセルＣ２２とが共有する
共有ドレインであり、一方、符号Ｓ1 は、メモリセルＣ
１１とこれと隣り合うメモリセルＣ１２とが共有する共
有ソースであり、符号Ｓ2 は、メモリセルＣ２１とこれ
と隣り合うメモリセルＣ２２とが共有する共有ソースで
ある。さらに、これらＳ1 、Ｓ2 が共通接続されてソー
スラインＳが形成されている。
【００１３】また、本実施例では、共有ソース、共有ド
レインを有する２組のメモリセル群のうちどちらか一方
のメモリセル群を選択するための選択ゲートＳＧが形成
されている。図２はメモリセルＣ１１、メモリセルＣ１
２からなるメモリセル群を示している。図２において、
半導体基板であるシリコン基板１上に絶縁膜である膜厚
８０Å程度のＳｉＯ2 膜を介して、膜厚２０００Å程度
のポリシリコンで形成された補助ゲート（第１電極）Ａ
Ｇ1 、ＡＧ2 と、その補助ゲートＡＧ1 、ＡＧ2 の各側
壁に、絶縁膜である膜厚８０Å程度のＳｉＯ2 膜を介し
て、膜厚２０００Å程度のポリシリコンで形成されたフ
ローティングゲート２，３と、絶縁膜である膜厚１００
Å程度のＳｉＯ2 膜を介して少なくともフローティング
ゲート２，３上に配設され、それによってフローティン
グゲート２，３の電位を制御しうる、膜厚２０００Å程
度のポリシリコンで形成されたコントロールゲート（第
２電極）ＣＧ1 、ＣＧ2 とからなる２つのメモリセルＣ
１１，メモリセルＣ１２からなり、さらに、図１に示す
ように、メモリセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２が
Ｘ方向、Ｙ方向にマトリックス状に配列され、Ｘ方向に
並ぶ２個のメモリセル（Ｃ１１，Ｃ１２）、（Ｃ２１，
Ｃ２２）からなるメモリセル群の両端に、共有の共有ソ
ース（第１の不純物拡散層）４及び共有ドレイン（第２
の不純物拡散層）５が形成され、Ｙ方向に並ぶメモリセ
ルＣ１１とメモリセルＣ２１の補助ゲートＡＧ1 同士及
びメモリセルＣ１２とメモリセルＣ２２の補助ゲートＡ
Ｇ2 同士が共通接続され、かつＹ方向に並ぶメモリセル
Ｃ１１とメモリセルＣ２１のコントロールゲートＣＧ1
同士及びメモリセルＣ１２とメモリセルＣ２２のコント
ロールゲートＣＧ2 同士が共通接続されている。
レインを有する２組のメモリセル群のうちどちらか一方
のメモリセル群を選択するための選択ゲートＳＧが形成
されている。図２はメモリセルＣ１１、メモリセルＣ１
２からなるメモリセル群を示している。図２において、
半導体基板であるシリコン基板１上に絶縁膜である膜厚
８０Å程度のＳｉＯ2 膜を介して、膜厚２０００Å程度
のポリシリコンで形成された補助ゲート（第１電極）Ａ
Ｇ1 、ＡＧ2 と、その補助ゲートＡＧ1 、ＡＧ2 の各側
壁に、絶縁膜である膜厚８０Å程度のＳｉＯ2 膜を介し
て、膜厚２０００Å程度のポリシリコンで形成されたフ
ローティングゲート２，３と、絶縁膜である膜厚１００
Å程度のＳｉＯ2 膜を介して少なくともフローティング
ゲート２，３上に配設され、それによってフローティン
グゲート２，３の電位を制御しうる、膜厚２０００Å程
度のポリシリコンで形成されたコントロールゲート（第
２電極）ＣＧ1 、ＣＧ2 とからなる２つのメモリセルＣ
１１，メモリセルＣ１２からなり、さらに、図１に示す
ように、メモリセルＣ１１，Ｃ１２，Ｃ２１，Ｃ２２が
Ｘ方向、Ｙ方向にマトリックス状に配列され、Ｘ方向に
並ぶ２個のメモリセル（Ｃ１１，Ｃ１２）、（Ｃ２１，
Ｃ２２）からなるメモリセル群の両端に、共有の共有ソ
ース（第１の不純物拡散層）４及び共有ドレイン（第２
の不純物拡散層）５が形成され、Ｙ方向に並ぶメモリセ
ルＣ１１とメモリセルＣ２１の補助ゲートＡＧ1 同士及
びメモリセルＣ１２とメモリセルＣ２２の補助ゲートＡ
Ｇ2 同士が共通接続され、かつＹ方向に並ぶメモリセル
Ｃ１１とメモリセルＣ２１のコントロールゲートＣＧ1
同士及びメモリセルＣ１２とメモリセルＣ２２のコント
ロールゲートＣＧ2 同士が共通接続されている。
【００１４】以下書き込み方法について説明する。例え
ば、表１に示すように、書き込みを行うメモリセルＣ１
１のＡＧ1 のみ、そのトランジスタのしきい値電圧値に
近い２ボルトの低電圧を印加し、書き込みを行わないメ
モリセルＣ１２のＡＧ2 に７ボルトの電圧を印加し、Ｓ
Ｇに５ボルトの電圧を印加し、ＣＧ1 ，ＣＧ2 に１２ボ
ルト程度の高電圧を印加することにより、書き込みでき
る。この時、共有ドレインＤ1 に５ボルト印加し、他の
ドレインはグランド（０ボルト）にしておけば良い。
ば、表１に示すように、書き込みを行うメモリセルＣ１
１のＡＧ1 のみ、そのトランジスタのしきい値電圧値に
近い２ボルトの低電圧を印加し、書き込みを行わないメ
モリセルＣ１２のＡＧ2 に７ボルトの電圧を印加し、Ｓ
Ｇに５ボルトの電圧を印加し、ＣＧ1 ，ＣＧ2 に１２ボ
ルト程度の高電圧を印加することにより、書き込みでき
る。この時、共有ドレインＤ1 に５ボルト印加し、他の
ドレインはグランド（０ボルト）にしておけば良い。
【００１５】
【表１】 次に消去を行うには、消去を行うメモリセルＣ１１のＤ
1 に５ボルトを印加し、ＡＧ1 をグランド（０ボルト）
にし、消去を行わないメモリセルＣ１２のＣＧ 2 に１２
ボルト程度の高電圧を印加し、ＣＧ1 に負の高電圧（−
１２ボルト）を印加することにより、メモリセルＣ１１
のみＦＧからＤ1 へファウラー・ノルドハイム（Fowler
-Nordheim)トンネリングにより電子が引き抜かれセルの
V t は低くなる。
1 に５ボルトを印加し、ＡＧ1 をグランド（０ボルト）
にし、消去を行わないメモリセルＣ１２のＣＧ 2 に１２
ボルト程度の高電圧を印加し、ＣＧ1 に負の高電圧（−
１２ボルト）を印加することにより、メモリセルＣ１１
のみＦＧからＤ1 へファウラー・ノルドハイム（Fowler
-Nordheim)トンネリングにより電子が引き抜かれセルの
V t は低くなる。
【００１６】次に読み出しを行うには、読み出しを行う
メモリセルＣ１１のＤ1 に３ボルトの電圧を与え、読み
出しを行わないメモリセルＣ１２のＣＧ2 に１２ボルト
程度の高電圧を、ＡＧ2 に５Ｖの電荷を印加し、セルの
Ｖt がハイ(High), ロウ(Low）に依存せずオン状態にし
ておく。そして、メモリセルＣ１１のＡＧ1 , ＣＧ1に
は５ボルトを印加することにより、メモリセルＣ１１の
データの読み出しを行うことができる。
メモリセルＣ１１のＤ1 に３ボルトの電圧を与え、読み
出しを行わないメモリセルＣ１２のＣＧ2 に１２ボルト
程度の高電圧を、ＡＧ2 に５Ｖの電荷を印加し、セルの
Ｖt がハイ(High), ロウ(Low）に依存せずオン状態にし
ておく。そして、メモリセルＣ１１のＡＧ1 , ＣＧ1に
は５ボルトを印加することにより、メモリセルＣ１１の
データの読み出しを行うことができる。
【００１７】このように、選択したセルに書き込みを行
う時、メモリセル個別にソースとドレインとを有してい
る図４に示すタイプのセルにおいては、ＣＧに１２ボル
ト程度の高電圧を印加し、その選択セルのチャンネル領
域をオン状態（反転状態）にしておく必要がある。一方
本発明は、Ｘ方向に配設される２個以上のメモリセルか
らなるメモリセル群の両端に共有の第１及び第２の不純
物拡散領域が形成されているので、メモリセル群で選択
したセルのＡＧにしきい値電圧値に近い２ボルトの低電
圧を印加し、それ以外のセルのＡＧをハイ(High)にして
おけば、しきい値電圧値に近い電圧を印加したセルにの
み、書き込まれるという、図４に示したタイプのメモリ
セル特性を利用することができる。
う時、メモリセル個別にソースとドレインとを有してい
る図４に示すタイプのセルにおいては、ＣＧに１２ボル
ト程度の高電圧を印加し、その選択セルのチャンネル領
域をオン状態（反転状態）にしておく必要がある。一方
本発明は、Ｘ方向に配設される２個以上のメモリセルか
らなるメモリセル群の両端に共有の第１及び第２の不純
物拡散領域が形成されているので、メモリセル群で選択
したセルのＡＧにしきい値電圧値に近い２ボルトの低電
圧を印加し、それ以外のセルのＡＧをハイ(High)にして
おけば、しきい値電圧値に近い電圧を印加したセルにの
み、書き込まれるという、図４に示したタイプのメモリ
セル特性を利用することができる。
【００１８】
【発明の効果】以上のようにこの発明では、そのメモリ
セルアレイを構成する複数組のメモリセル群がそれぞれ
第１の不純物拡散層及び第２の不純物拡散層を共有して
いることから、従来では１つのメモリセルに対し、１対
のソース、ドレイン領域を必要としたが、この発明のメ
モリセルアレイでは、各メモリセルにはソース、ドレイ
ン領域を必要とせず、これによりメモリセルアレイの面
積をより縮小することができる。
セルアレイを構成する複数組のメモリセル群がそれぞれ
第１の不純物拡散層及び第２の不純物拡散層を共有して
いることから、従来では１つのメモリセルに対し、１対
のソース、ドレイン領域を必要としたが、この発明のメ
モリセルアレイでは、各メモリセルにはソース、ドレイ
ン領域を必要とせず、これによりメモリセルアレイの面
積をより縮小することができる。
【００１９】そして、書き込み時には、ソース側からの
ホットエレクトロン注入よって、注入効率を高くできる
とともに、ドレイン電圧を５ボルト以下に実現でき外部
単一電源でドレイン電圧を印加できるという従来と同じ
特性を備えながら大容量化が可能となる。
ホットエレクトロン注入よって、注入効率を高くできる
とともに、ドレイン電圧を５ボルト以下に実現でき外部
単一電源でドレイン電圧を印加できるという従来と同じ
特性を備えながら大容量化が可能となる。
【図１】この発明の一実施例の２組のメモリセル群を示
す等価回路図である。
す等価回路図である。
【図２】上記実施例におけるメモリセル群の構成説明図
である。
である。
【図３】上記実施例で利用したメモリセルの書き込み後
の特性図である。
の特性図である。
【図４】上記実施例で利用したメモリセルを示す等価回
路図である。
路図である。
１ シリコン基板（半導体基板） ２、３ フローティングゲート ４ 共有の第１の不純物拡散層 ５ 共有の第２の不純物拡散層 ＡＧ1 、ＡＧ2 補助ゲート（第１電極） ＣＧ1 、ＣＧ2 コントロールゲート（第２電極) Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２ メモリセル
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
る第１電極と、その第１電極に隣接して絶縁膜を介して
形成されるフローティングゲートと、絶縁膜を介して少
なくともフローティングゲート上に配設され、それによ
ってフローティングゲートの電位を制御しうる第２電極
とからなるメモリセルからなり、 このメモリセルがＸ方向、Ｙ方向にマトリックス状に配
列され、Ｘ方向に並ぶ少なくとも２個以上のメモリセル
からなるメモリセル群の両端に、共有の第１の不純物拡
散層及び共有の第２の不純物拡散層が形成され、Ｙ方向
に並ぶ第１電極及び第２電極は、それぞれ共通接続され
ている不揮発性メモリ。 - 【請求項２】 半導体基板上に絶縁膜を介して形成され
る第１電極と、その第１電極に隣接して絶縁膜を介して
形成されるフローティングゲートと、絶縁膜を介して少
なくともフローティングゲート上に配設され、それによ
ってフローティングゲートの電位を制御しうる第２電極
とからなるメモリセルからなり、 このメモリセルがＸ方向、Ｙ方向にマトリックス状に配
列され、Ｘ方向に並ぶ少なくとも２個以上のメモリセル
からなるメモリセル群の両端に、共有の第１の不純物拡
散層及び第２の不純物拡散層が形成され、Ｙ方向に並ぶ
第１電極及び第２電極は、それぞれ共通接続されている
不揮発性メモリにおいて、メモリセル群の所望のメモリ
セルに書き込みを行うに際して、 書き込みを行うメモリセルの第１電極にのみ、しきい値
電圧に近似の電圧を印加し、その書き込みを行うメモリ
セルを含むメモリセル群の他のメモリセルの第１電極に
しきい値電圧よりも十分に高い電圧を印加することで、
所望のメモリセルに書き込みを行うとともに、そのメモ
リセル群の共有の第２の不純物拡散層に所定の電圧を印
加することからなる不揮発性メモリの書き込み方法。 - 【請求項３】 第２の不純物拡散層に印加される電圧
が、５ボルト以下の低電圧である請求項２による不揮発
性メモリの書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20664492A JP3020355B2 (ja) | 1992-08-03 | 1992-08-03 | 不揮発性メモリ及びその書き込み方法 |
| US08/089,330 US5400280A (en) | 1992-08-03 | 1993-07-12 | Nonvolatile memory and a method of writing data thereto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20664492A JP3020355B2 (ja) | 1992-08-03 | 1992-08-03 | 不揮発性メモリ及びその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653517A true JPH0653517A (ja) | 1994-02-25 |
| JP3020355B2 JP3020355B2 (ja) | 2000-03-15 |
Family
ID=16526767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20664492A Expired - Lifetime JP3020355B2 (ja) | 1992-08-03 | 1992-08-03 | 不揮発性メモリ及びその書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400280A (ja) |
| JP (1) | JP3020355B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012931A (ja) * | 2005-06-30 | 2007-01-18 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2007123636A (ja) * | 2005-10-28 | 2007-05-17 | Sharp Corp | 不揮発性メモリ装置およびその駆動方法 |
| US7843733B2 (en) | 2007-06-12 | 2010-11-30 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
| JP2013033977A (ja) * | 2005-05-20 | 2013-02-14 | Silicon Storage Technology Inc | 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9436845B2 (en) * | 2014-03-25 | 2016-09-06 | Globalfoundries Inc. | Physically unclonable fuse using a NOR type memory array |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0762960B2 (ja) * | 1984-12-28 | 1995-07-05 | 日本電気株式会社 | 半導体回路 |
| US5088060A (en) * | 1989-03-08 | 1992-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| JPH05109292A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1992
- 1992-08-03 JP JP20664492A patent/JP3020355B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-12 US US08/089,330 patent/US5400280A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013033977A (ja) * | 2005-05-20 | 2013-02-14 | Silicon Storage Technology Inc | 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 |
| JP2007012931A (ja) * | 2005-06-30 | 2007-01-18 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2007123636A (ja) * | 2005-10-28 | 2007-05-17 | Sharp Corp | 不揮発性メモリ装置およびその駆動方法 |
| US7843733B2 (en) | 2007-06-12 | 2010-11-30 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
| USRE46994E1 (en) | 2007-06-12 | 2018-08-14 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3020355B2 (ja) | 2000-03-15 |
| US5400280A (en) | 1995-03-21 |
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