JP2846822B2 - ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 - Google Patents
２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリに関
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
【０００３】図１において、記憶セルは、不純物半導体
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
【０００４】このようにして記憶状態の定められるメモ
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。
【０００５】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム方法を提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による不揮発性メ
モリは、半導体基板に互いに離隔して形成されたソース
及びドレインと、前記半導体基板上の前記ソースと前記
ドレインとの間に配された単一の第１のフローティング
ゲートと、前記第１のフローティングゲートに対向しか
つ互いに離隔して配された複数の第２のフローティング
ゲートとからなる記憶セルトランジスタを有することを
特徴としている。
モリは、半導体基板に互いに離隔して形成されたソース
及びドレインと、前記半導体基板上の前記ソースと前記
ドレインとの間に配された単一の第１のフローティング
ゲートと、前記第１のフローティングゲートに対向しか
つ互いに離隔して配された複数の第２のフローティング
ゲートとからなる記憶セルトランジスタを有することを
特徴としている。
【０００７】また、本発明による不揮発性メモリは、半
導体基板に互いに離隔して形成されたソース及びドレイ
ンと、前記半導体基板上の前記ソースと前記ドレインと
の間において配された単一の第１のフローティングゲー
トと、前記第１のフローティングゲートに対向しこれに
交差して前記ソース上と前記ドレイン上との間に亘って
配されかつ互いに離隔して配された複数の第２のフロー
ティングゲートと、前記第２のフローティングゲートの
各々に対応して前記第２のフローティングゲートの前記
ドレイン側の一端部上から前記ドレイン上に亘って配さ
れたコントロールゲートとからなる記憶セルトランジス
タを有することを特徴としている。
導体基板に互いに離隔して形成されたソース及びドレイ
ンと、前記半導体基板上の前記ソースと前記ドレインと
の間において配された単一の第１のフローティングゲー
トと、前記第１のフローティングゲートに対向しこれに
交差して前記ソース上と前記ドレイン上との間に亘って
配されかつ互いに離隔して配された複数の第２のフロー
ティングゲートと、前記第２のフローティングゲートの
各々に対応して前記第２のフローティングゲートの前記
ドレイン側の一端部上から前記ドレイン上に亘って配さ
れたコントロールゲートとからなる記憶セルトランジス
タを有することを特徴としている。
【０００８】本発明によるプログラム方法は、上記不揮
発性メモリをプログラムする方法であって、前記ドレイ
ン及び前記コントロールゲートに高電圧を印加し、これ
により前記第２のフローティングゲートの前記ドレイン
側の一端部近傍に発生したホットエレクトロンを前記コ
ントロールゲートと前記半導体基板との間の電界によっ
て前記第２のフローティングゲートに注入することを特
徴としている。
発性メモリをプログラムする方法であって、前記ドレイ
ン及び前記コントロールゲートに高電圧を印加し、これ
により前記第２のフローティングゲートの前記ドレイン
側の一端部近傍に発生したホットエレクトロンを前記コ
ントロールゲートと前記半導体基板との間の電界によっ
て前記第２のフローティングゲートに注入することを特
徴としている。
【０００９】
【作用】本発明の２層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム方法によれば、第２フローティングゲートがそれ
ぞれデータビットに対応するキャリアを蓄積し、第１フ
ローティングゲートが全ての第２フローティングゲート
に蓄積されたキャリアの総和量に応じてドレイン電流の
閾値を定める。
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム方法によれば、第２フローティングゲートがそれ
ぞれデータビットに対応するキャリアを蓄積し、第１フ
ローティングゲートが全ての第２フローティングゲート
に蓄積されたキャリアの総和量に応じてドレイン電流の
閾値を定める。
【００１０】
【実施例】以下、本発明を図面を参照しつつ詳細に説明
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成されたソース２及びドレ
イン３と、このソース・ドレイン間チャネルに沿ってか
つその上方に配され（もしくは間をおいて積層され）酸
化物により包囲された第１のフローティングゲート４Ａ
と、この長手状ゲート４Ａの上方に形成され（もしくは
間をおいて積層され）互いに隔離して配されかつ酸化物
により包囲された少なくとも２つの第２のフローティン
グゲート４Ｂx （ｘ＝１，２，３，……，ｎ）とを有す
る。第１及び第２のフローティングゲートは、例えばポ
リシリコンからなり、ＳｉＯ2 で包囲される。
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成されたソース２及びドレ
イン３と、このソース・ドレイン間チャネルに沿ってか
つその上方に配され（もしくは間をおいて積層され）酸
化物により包囲された第１のフローティングゲート４Ａ
と、この長手状ゲート４Ａの上方に形成され（もしくは
間をおいて積層され）互いに隔離して配されかつ酸化物
により包囲された少なくとも２つの第２のフローティン
グゲート４Ｂx （ｘ＝１，２，３，……，ｎ）とを有す
る。第１及び第２のフローティングゲートは、例えばポ
リシリコンからなり、ＳｉＯ2 で包囲される。
【００１１】第２のフローティングゲートは、後述する
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち情報の消去が行われる。また、後述
によって明らかになるように、第２のフローティングゲ
ート各々にチャージされたキャリアによって、ドレイン
電流ＩD のレベルが制御される。故に、第２フローティ
ングゲートの各々と、記憶すべきデータのビットとを個
別に対応させ、当該ビットデータに応じて第２フローテ
ィングゲートへのキャリアのチャージを行うことによ
り、その第２フローティングゲートの数と同じビット数
のデータを記憶することが可能となる。
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち情報の消去が行われる。また、後述
によって明らかになるように、第２のフローティングゲ
ート各々にチャージされたキャリアによって、ドレイン
電流ＩD のレベルが制御される。故に、第２フローティ
ングゲートの各々と、記憶すべきデータのビットとを個
別に対応させ、当該ビットデータに応じて第２フローテ
ィングゲートへのキャリアのチャージを行うことによ
り、その第２フローティングゲートの数と同じビット数
のデータを記憶することが可能となる。
【００１２】より詳しくかつ簡明に説明するため、図４
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
【００１３】このときのドレイン電流ＩD −ドレイン電
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
【００１４】こうした態様をさらに詳しく分析すれば、
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
【００１５】かかる等価回路において、第２フローティ
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
【００１６】
【数１】
【００１７】で表される。また、第１フローティングゲ
ート４Ａに蓄積される電荷の総量Ｑ0は、
ート４Ａに蓄積される電荷の総量Ｑ0は、
【００１８】
【数２】 Ｑ0 ＝ Ｃ0（Ｖ0−Ｖsub） …（２） ；但し、Ｖsubは半導体基板１の電位 で表される。電荷保存の法則により
【００１９】
【数３】 ＱFG2 ＝ Ｑ0 …（３） であるので、第１フローティングゲート４Ａの電圧は、
【００２０】
【数４】
【００２１】により定められる。ドレイン電流がオンと
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
【００２２】
【数５】
【００２３】で表すことができる。そしてＱ0 は、空乏
状態の電荷Ｑdep と等しくなり、
状態の電荷Ｑdep と等しくなり、
【００２４】
【数６】
【００２５】が満たされる。ドレイン電流のオン状態で
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
【００２６】
【数７】
【００２７】である。ドリフトチャネル電流は、
【００２８】
【数８】 ＩD ＝ μＱN Ｅ …（９） ；但し、μは電子移動度，Ｅはチャネル横方向電界 と表すことができる。ＱN は、反転層の電荷を表してお
り、
り、
【００２９】
【数９】 ＱN ＝Ｃ0 （Ｖ0 −ＶthFG1−Ｖ） …（１０） ；但し、Ｖはチャネル電圧
【００３０】
【数１０】
【００３１】と書くことができる。ソースからドレイン
までのチャネル電流を積分すると、
までのチャネル電流を積分すると、
【００３２】
【数１１】
【００３３】
【数１２】
【００３４】となる。かくして、（５）式からも明らか
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しいと言える。図４の例で
は、第２フローティングゲートの有効面積を異ならし
め、キャリア蓄積量すなわちキャパシタンスＣ 1 ，Ｃ2
の値を各ゲートで変え、いわゆる重み付けを行ったこと
により、４つの加算結果を得ている。そして同様に、図
３におけるｎ個の第２フローティングゲートの有効面積
をそれぞれ異ならしめれば、２n 種類の記憶状態が得ら
れることとなる。
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しいと言える。図４の例で
は、第２フローティングゲートの有効面積を異ならし
め、キャリア蓄積量すなわちキャパシタンスＣ 1 ，Ｃ2
の値を各ゲートで変え、いわゆる重み付けを行ったこと
により、４つの加算結果を得ている。そして同様に、図
３におけるｎ個の第２フローティングゲートの有効面積
をそれぞれ異ならしめれば、２n 種類の記憶状態が得ら
れることとなる。
【００３５】一方、第２フローティングゲート４Ｂ1 及
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
【００３６】図８は、図４の構造の変形例であり、第２
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
【００３７】なお、Ｃ1 ないしＣn の値は、その電極面
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
【００３８】これまでは、１つのセルにおいて、単一の
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング法について説明する。
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング法について説明する。
【００３９】図９は、いわゆるホットキャリアインジェ
クションを使って２つの第２フローティングゲートの各
々にプログラムを行うようにした記憶セルの構造を示し
ている。図９（ａ）は当該セルの平面図であり、（ｂ）
は（ａ）におけるＡ−Ａ断面図である。また、これら図
において図４の構造と等価な部分には同一の符号が付さ
れている。
クションを使って２つの第２フローティングゲートの各
々にプログラムを行うようにした記憶セルの構造を示し
ている。図９（ａ）は当該セルの平面図であり、（ｂ）
は（ａ）におけるＡ−Ａ断面図である。また、これら図
において図４の構造と等価な部分には同一の符号が付さ
れている。
【００４０】図９において、ソース２とドレイン３は、
基板１にＬ方向において互いに離隔して形成される。例
えばポリシリコンからなる第１のフローティングゲート
４Ａは、当該Ｌ方向に垂直なＷ方向に延出した長手状に
形成され、ソース・ドレイン間チャネル上において、Ｓ
ｉＯ2 などの酸化物により包囲され若干ソース２寄りに
配される。この第１フローティングゲート４Ａの上方
（Ｚ方向）には、ソース２からドレイン３に亘って長手
状に、例えばポリシリコンにより形成された第２のフロ
ーティングゲート４Ｂ1 及び４Ｂ2 が、それぞれ酸化物
により包囲され、第１のフローティングゲート４Ａと直
角に交差しかつ互いに離隔して配される。第２のフロー
ティングゲート４Ｂ1 及び４Ｂ2 はまた、第１のフロー
ティングゲート４ＡとＺ方向において重なる部分を除
き、第１のフローティングゲート４Ａの層と略同等の距
離にて基板１に近接するようそれぞれ形成される。従っ
て第２のフローティングゲート４Ｂ1 及び４Ｂ2 は、第
１のフローティングゲート４Ａを、Ｌ方向において部分
的にオーバラップする、いわばキャップ型の形状を有す
る。さらにこれらゲート４Ｂ1 及び４Ｂ2 は、図４にお
いて説明した如き有効面積を、Ｗ方向における幅により
設定されている。
基板１にＬ方向において互いに離隔して形成される。例
えばポリシリコンからなる第１のフローティングゲート
４Ａは、当該Ｌ方向に垂直なＷ方向に延出した長手状に
形成され、ソース・ドレイン間チャネル上において、Ｓ
ｉＯ2 などの酸化物により包囲され若干ソース２寄りに
配される。この第１フローティングゲート４Ａの上方
（Ｚ方向）には、ソース２からドレイン３に亘って長手
状に、例えばポリシリコンにより形成された第２のフロ
ーティングゲート４Ｂ1 及び４Ｂ2 が、それぞれ酸化物
により包囲され、第１のフローティングゲート４Ａと直
角に交差しかつ互いに離隔して配される。第２のフロー
ティングゲート４Ｂ1 及び４Ｂ2 はまた、第１のフロー
ティングゲート４ＡとＺ方向において重なる部分を除
き、第１のフローティングゲート４Ａの層と略同等の距
離にて基板１に近接するようそれぞれ形成される。従っ
て第２のフローティングゲート４Ｂ1 及び４Ｂ2 は、第
１のフローティングゲート４Ａを、Ｌ方向において部分
的にオーバラップする、いわばキャップ型の形状を有す
る。さらにこれらゲート４Ｂ1 及び４Ｂ2 は、図４にお
いて説明した如き有効面積を、Ｗ方向における幅により
設定されている。
【００４１】第２のフローティングゲート４Ｂ1 及び４
Ｂ2 のドレイン３側の端部には、同じく酸化物を介して
ポリシリコンゲート（以下、コントロールゲートと称す
る）５1 及び５2 の一端部がそれぞれ重なり、該一端部
を除く部分は、第１のフローティングゲート４Ａの層と
略同等の距離にて基板１に近接するようそれぞれ形成さ
れる。第２のフローティングゲート４Ｂ1 はコントロー
ルゲート５1 と、第２のフローティングゲート４Ｂ2 は
コントロールゲート５2 と、入力ビットすなわち第２フ
ローティングゲートに個別のプログラムを行うためにそ
れぞれ対をなし、１組の１ビット対応ブロックを成して
いる。
Ｂ2 のドレイン３側の端部には、同じく酸化物を介して
ポリシリコンゲート（以下、コントロールゲートと称す
る）５1 及び５2 の一端部がそれぞれ重なり、該一端部
を除く部分は、第１のフローティングゲート４Ａの層と
略同等の距離にて基板１に近接するようそれぞれ形成さ
れる。第２のフローティングゲート４Ｂ1 はコントロー
ルゲート５1 と、第２のフローティングゲート４Ｂ2 は
コントロールゲート５2 と、入力ビットすなわち第２フ
ローティングゲートに個別のプログラムを行うためにそ
れぞれ対をなし、１組の１ビット対応ブロックを成して
いる。
【００４２】この記憶セルトランジスタの前者の１ビッ
ト対応ブロックの等価回路を図１０に示す。先ず図１０
に示されるように、基板１と第１フローティングゲート
４Ａとの間の酸化物はキャパシタＣ11に、第１フローテ
ィングゲート４Ａと第２フローティングゲート４Ｂ1 と
の間の酸化物はキャパシタＣ12に、基板１におけるドレ
イン３と第２フローティングゲート４Ｂ1 の一端部との
間の酸化物はキャパシタＣ13に、第２フローティングゲ
ート４Ｂ1 の一端部とこれに間をおいて積層されるコン
トロールゲート５1 の一端部との間の酸化物はキャパシ
タＣ14に、基板１におけるソース２と第２フローティン
グゲート４Ｂ1 の一端部との間の酸化物はキャパシタＣ
15に、それぞれ置き換えることができる。これをさらに
書き直したのが図１０の下方にある回路図である。
ト対応ブロックの等価回路を図１０に示す。先ず図１０
に示されるように、基板１と第１フローティングゲート
４Ａとの間の酸化物はキャパシタＣ11に、第１フローテ
ィングゲート４Ａと第２フローティングゲート４Ｂ1 と
の間の酸化物はキャパシタＣ12に、基板１におけるドレ
イン３と第２フローティングゲート４Ｂ1 の一端部との
間の酸化物はキャパシタＣ13に、第２フローティングゲ
ート４Ｂ1 の一端部とこれに間をおいて積層されるコン
トロールゲート５1 の一端部との間の酸化物はキャパシ
タＣ14に、基板１におけるソース２と第２フローティン
グゲート４Ｂ1 の一端部との間の酸化物はキャパシタＣ
15に、それぞれ置き換えることができる。これをさらに
書き直したのが図１０の下方にある回路図である。
【００４３】ここで、第２フローティングゲート４Ｂ1
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ12の値は、図１０に
示される如き酸化膜の厚さｔox及びそのキャパシタを形
成する電極面積すなわち第１フローティングゲート４Ｂ
1 と第２フローティングゲート４Ａとの重複面積（図９
（ａ）において破線枠にて画定される面積）でほぼ決ま
る。従って、この厚さもしくは面積を第２フローティン
グゲート毎に変えて設定すれば、図４及び図８において
説明した重み付けをなすことができる。他にもＣ12以外
のキャパシタンスを変えることにより重み付けを異なら
せることもできる。
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ12の値は、図１０に
示される如き酸化膜の厚さｔox及びそのキャパシタを形
成する電極面積すなわち第１フローティングゲート４Ｂ
1 と第２フローティングゲート４Ａとの重複面積（図９
（ａ）において破線枠にて画定される面積）でほぼ決ま
る。従って、この厚さもしくは面積を第２フローティン
グゲート毎に変えて設定すれば、図４及び図８において
説明した重み付けをなすことができる。他にもＣ12以外
のキャパシタンスを変えることにより重み付けを異なら
せることもできる。
【００４４】かかる構造の記憶セルは、プログラムモー
ドにおいて、ドレイン３及びコントロールゲート５1 ま
たは５2 に高電圧を印加することによってソース２・ド
レイン３間にチャネルがつくられ、また、印加されたド
レイン電圧によりドレイン端で衝突電離（impact ioniz
ation ）が起こりそこでホットエレクトロンが発生せし
められる。そして、コントロールゲート５1 または５2
と基板１との間の電界によって、発生したエレクトロン
が引き上げられ、第２のフローティングゲート４Ｂ1 ま
たは４Ｂ2 に注入される。このとき第１のフローティン
グゲート４Ａは、ドレイン３のエッジから離れているの
で、エレクトロンが注入されにくい。コントロールゲー
トは、第２フローティングゲートの各々に対応して形成
されているので、第２フローティングゲートをそれぞれ
独立してプログラミングすることができる。また、この
ようなホットキャリアインジェクションによる第２フロ
ーティングゲートへのキャリアの注入によれば、極めて
高速にプログラミングすることができる。
ドにおいて、ドレイン３及びコントロールゲート５1 ま
たは５2 に高電圧を印加することによってソース２・ド
レイン３間にチャネルがつくられ、また、印加されたド
レイン電圧によりドレイン端で衝突電離（impact ioniz
ation ）が起こりそこでホットエレクトロンが発生せし
められる。そして、コントロールゲート５1 または５2
と基板１との間の電界によって、発生したエレクトロン
が引き上げられ、第２のフローティングゲート４Ｂ1 ま
たは４Ｂ2 に注入される。このとき第１のフローティン
グゲート４Ａは、ドレイン３のエッジから離れているの
で、エレクトロンが注入されにくい。コントロールゲー
トは、第２フローティングゲートの各々に対応して形成
されているので、第２フローティングゲートをそれぞれ
独立してプログラミングすることができる。また、この
ようなホットキャリアインジェクションによる第２フロ
ーティングゲートへのキャリアの注入によれば、極めて
高速にプログラミングすることができる。
【００４５】消去モードにおいては、紫外線消去はもと
より、ファウラー−ノルドハイム（Fowler-Nordheim ）
形の電界放射により電気的消去が可能である。この電気
的消去をなすために、第２フローティングゲート４Ｂ1
及び４Ｂ2 は、上記キャップ形にてソース２と重複する
よう形成され、また、第２フローティングゲートとソー
スとの間には薄い酸化膜（トンネル酸化膜）が介在して
いる。この電気的消去によれば、ソースに十分に高い正
電圧を印加することによって、第２フローティングゲー
トに蓄積すなわちプログラムされたエレクトロンは、当
該トンネル酸化膜を介してソースへと引き落とされる。
より、ファウラー−ノルドハイム（Fowler-Nordheim ）
形の電界放射により電気的消去が可能である。この電気
的消去をなすために、第２フローティングゲート４Ｂ1
及び４Ｂ2 は、上記キャップ形にてソース２と重複する
よう形成され、また、第２フローティングゲートとソー
スとの間には薄い酸化膜（トンネル酸化膜）が介在して
いる。この電気的消去によれば、ソースに十分に高い正
電圧を印加することによって、第２フローティングゲー
トに蓄積すなわちプログラムされたエレクトロンは、当
該トンネル酸化膜を介してソースへと引き落とされる。
【００４６】なお、この例では、第２のフローティング
ゲートの数を２としたが、３以上であっても構わない。
この場合は、図９において、ソース及びドレイン領域を
Ｗ方向に広げるとともに、第１フローティングゲートも
さらにＷ方向に延ばし、第２フローティングゲートの各
々をＷ方向にそのサイズを変えこれと対をなすコントロ
ールゲートとともに配列して構成すれば良い。そしてこ
の場合でも同様に上述のようなプログラミングを第２フ
ローティングゲート毎に行うことができる。
ゲートの数を２としたが、３以上であっても構わない。
この場合は、図９において、ソース及びドレイン領域を
Ｗ方向に広げるとともに、第１フローティングゲートも
さらにＷ方向に延ばし、第２フローティングゲートの各
々をＷ方向にそのサイズを変えこれと対をなすコントロ
ールゲートとともに配列して構成すれば良い。そしてこ
の場合でも同様に上述のようなプログラミングを第２フ
ローティングゲート毎に行うことができる。
【００４７】また、上記各実施例においては、半導体基
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、コントロールゲート並びに他の酸化物について
も、様々な材料及び形態により構成することができ、当
業者の実施可能な範囲で本発明は適宜改変されることは
可能である。
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、コントロールゲート並びに他の酸化物について
も、様々な材料及び形態により構成することができ、当
業者の実施可能な範囲で本発明は適宜改変されることは
可能である。
【００４８】
【発明の効果】以上詳述したように、本発明の２層フロ
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム方法によれば、第２
フローティングゲートがそれぞれデータビットに対応す
るキャリアを蓄積し、第１フローティングゲートが全て
の第２フローティングゲートに蓄積されたキャリアの総
和量に応じてドレイン電流の閾値を定めるので、１つの
記憶セルで２つ以上のビットのデータをセーブすること
ができる。従って、１セル当たりの占有面積が小さくで
き、ひいてはメモリ全体に要する記憶セルの数も少なく
て済み、もってメモリの記憶容量の増大化に寄与し得る
こととなる。
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム方法によれば、第２
フローティングゲートがそれぞれデータビットに対応す
るキャリアを蓄積し、第１フローティングゲートが全て
の第２フローティングゲートに蓄積されたキャリアの総
和量に応じてドレイン電流の閾値を定めるので、１つの
記憶セルで２つ以上のビットのデータをセーブすること
ができる。従って、１セル当たりの占有面積が小さくで
き、ひいてはメモリ全体に要する記憶セルの数も少なく
て済み、もってメモリの記憶容量の増大化に寄与し得る
こととなる。
【００４９】また、かかる不揮発性メモリには、ホット
キャリアインジェクションによるプログラミングを適用
することができるので、プログラミング速度を落とすこ
となく実現できる。また、アナログ的に単一のフローテ
ィングゲートに複数の入力ビットデータに対応する量の
キャリアを蓄積するような構造のセルトランジスタと比
較しても、本発明メモリは、キャリアを蓄積する第２フ
ローティングゲートが入力データビットに対応して独立
しているため、プログラムモードにおけるキャリア蓄積
制御が容易となる、という側面もある。
キャリアインジェクションによるプログラミングを適用
することができるので、プログラミング速度を落とすこ
となく実現できる。また、アナログ的に単一のフローテ
ィングゲートに複数の入力ビットデータに対応する量の
キャリアを蓄積するような構造のセルトランジスタと比
較しても、本発明メモリは、キャリアを蓄積する第２フ
ローティングゲートが入力データビットに対応して独立
しているため、プログラムモードにおけるキャリア蓄積
制御が容易となる、という側面もある。
【図１】フローティングゲート及びコントロールゲート
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
【図２】図１のメモリセルの、プログラム状態と消去状
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
【図３】本発明による一実施例の不揮発性メモリの記憶
セルの構造を示す断面図。
セルの構造を示す断面図。
【図４】図３の構造を基本にして第２のフローティング
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
【図５】図４の記憶セルの記憶状態を示す図表。
【図６】図５の表における各記憶状態におけるドレイン
電流ＩD −ドレイン電圧ＶD の特性図。
電流ＩD −ドレイン電圧ＶD の特性図。
【図７】図３の記憶セルの等価回路を示す図。
【図８】図４の構造の変形例を示す断面図。
【図９】図４の構造を基本に、ホットキャリアインジェ
クションを使って第２フローティングゲートの各々にキ
ャリアを蓄積するようにした記憶セルの構造を示す平面
図（ａ）及び断面図（ｂ）。
クションを使って第２フローティングゲートの各々にキ
ャリアを蓄積するようにした記憶セルの構造を示す平面
図（ａ）及び断面図（ｂ）。
【図１０】図９の記憶セルトランジスタの１ビット対応
ブロックの等価回路図。
ブロックの等価回路図。
１ 半導体基板 ２ ソース ３ ドレイン ４Ａ 第１フローティングゲート ４Ｂ1 〜４Ｂn 第２フローティングゲート ５1 ，５2 コントロールゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 半導体基板に互いに離隔して形成された
ソース及びドレインと、前記半導体基板上の前記ソース
と前記ドレインとの間に配された単一の第１のフローテ
ィングゲートと、前記第１のフローティングゲートに対
向しかつ互いに離隔して配された複数の第２のフローテ
ィングゲートとからなる記憶セルトランジスタを有する
ことを特徴とする２層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ。 - 【請求項２】 前記第２のフローティングゲートは、キ
ャリアを蓄積するための有効面積がそれぞれ異なること
を特徴とする請求項１記載の不揮発性メモリ。 - 【請求項３】 前記第２のフローティングゲートは、前
記第１のフローティングゲートからの距離がそれぞれ異
なることを特徴とする請求項１記載の不揮発性メモリ。 - 【請求項４】 半導体基板に互いに離隔して形成された
ソース及びドレインと、前記半導体基板上の前記ソース
と前記ドレインとの間において配された単一の第１のフ
ローティングゲートと、前記第１のフローティングゲー
トに対向しこれに交差して前記ソース上と前記ドレイン
上との間に亘って配されかつ互いに離隔して配された複
数の第２のフローティングゲートと、前記第２のフロー
ティングゲートの各々に対応して前記第２のフローティ
ングゲートの前記ドレイン側の一端部上から前記ドレイ
ン上に亘って配されたコントロールゲートとからなる記
憶セルトランジスタを有することを特徴とする２層フロ
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ。 - 【請求項５】 前記第１のフローティングゲートは、ソ
ース・ドレイン間チャネルを交差する方向に延在しかつ
前記ソース寄りに配されていることを特徴とする請求項
４記載の不揮発性メモリ。 - 【請求項６】 前記第２のフローティングゲートは、前
記第１のフローティングゲートとの対向面の面積がそれ
ぞれ異なることを特徴とする請求項４または５記載の不
揮発性メモリ。 - 【請求項７】 前記第２のフローティングゲートは、前
記第１のフローティングゲートと対向する位置において
前記第１のフローティングゲートからの距離がそれぞれ
異なることを特徴とする請求項４または５記載の不揮発
性メモリ。 - 【請求項８】 請求項４，５，６または７記載の不揮発
性メモリをプログラムする方法であって、 前記ドレイン及び前記コントロールゲートに高電圧を印
加し、これにより前記第２のフローティングゲートの前
記ドレイン側の一端部近傍に発生したホットエレクトロ
ンを前記コントロールゲートと前記半導体基板との間の
電界によって前記第２のフローティングゲートに注入す
ることを特徴とするプログラム方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29334394A JP2846822B2 (ja) | 1994-11-28 | 1994-11-28 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
| US08/563,886 US5739568A (en) | 1994-11-28 | 1995-11-21 | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29334394A JP2846822B2 (ja) | 1994-11-28 | 1994-11-28 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153809A JPH08153809A (ja) | 1996-06-11 |
| JP2846822B2 true JP2846822B2 (ja) | 1999-01-13 |
Family
ID=17793579
Family Applications (1)
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