JPS59175770A - 半導体論理素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、各種の入力信号系列の特徴抽出やコード化に
用いて有用な、プログラム可能な半導体論理素子に関す
る。

〔発明の技術的背景とその問題点〕

従来、コンピュータを用いたデータ処理において、大量
の入力データからの特徴抽出はプログラムにより行って
いる。しかしこれでは、プログラムが直列に実行される
ため多くの時間がかかるという難点があった。特にパタ
ーン認識における特徴抽出には、大型コンピュータによ
る大量のデータ処理時間が必要であった。

これに対し近年、大量データの処理における特徴抽出と
いう前処理部分を専用のハードウェアを用いて高速処理
するという方式が提案されている。これは、入力データ
に対して単純な条件反射をする部分をハードウェア化す
るものである。しかしながらこの方式は、異なる入力デ
ータに対してそれぞれハードウェアを構成しなければな
ら起、設計に多大の労力を要するとむ）う難点がある。

一方、古くから、信号入力段のしきい値に１み付けをす
ることで種々の機能を実現する回路方式としてパーセプ
トロンが知られている。この方式は、二値情報のみを扱
うコンピュータの目覚しい進歩の影にかくれて、忘れら
れようとしているが、最近、このパーセプトロンを用Ｇ
１て入力データの特徴抽出を行うことでかなりの処理能
力が得られるという報告がなされて（７）る。

又、生物の視覚系のシステム構成に関する理解が進むに
つれて、各種人力データの前処理方式にこれを利用する
ことが注目され始めている。

〔発明の目的〕

本発明は上記の点に鑑みなされたもので、入力信号系列
の特徴抽出やコード化のための論理回路用として有用な
、所望の論理機會粍をブロク゛ラム可能とした半導体論
理素子を提供することを目的とする。

〔発明の概要〕

本発明に係る半導体論理素子は、半導体基板に互いに離
間したソース、ドレイン領域を設け、副領域間のチャネ
ル領域上に第１ゲート絶縁膜を介して浮遊ゲート電極を
設け、この浮遊ゲート漬極上に第２ゲート絶縁膜を介し
て複数個の互いに電気的に分離された人カゲー１−に極
を設けて構成される。この基本素子構造はＦＲＯＭに用
いられる不揮発性半導体メモリ素子のそれと同様である
が、本発明においては、複数の入力ゲートを極を有する
こと、そして前記チャネル領域で生成したホットキャリ
アを前記浮遊ゲート電極に書込むことによって複数個の
入力ゲート成極への入力信号に対して所定の論理機能を
特徴するようにしたこと、を特徴としている。

〔発明の効果〕

本発明によれば、簡羊な素子構造で論理積や論理和など
所望の論理機能をプログラムできる、記憶機能をもった
論理素子が実現する。そしてこのような複数個の論理素
子を用意し、これを例えば複数個の遅延回路とランダム
をこ相互接続して信号伝播ネットワークを構成すれζｆ
１前６己複数の論理素子のうち選択されたーμ上の論理
素子に情報を書込んでその論理機能を特イヒすることに
より、一定の入力信号系列（こ対して一定の出力信号系
列が得られる論理回路を構成することができる。この論
理回路を用し）れ（ｉ、大量の入力データの特徴抽出等
の前処理を高速をこ行うことができ、各種入力データ番
こ対応してそれぞれ専用の前処理用）＼−ドウエアを設
計する方式に比べて前処理回路の実現が非常（こ容易を
どなる。

〔発明の実施例〕

μ下図面を参照して本発明の詳細な説明する。第１図（
ａ）　、　（ｂｌはｐチャネルのＰ几ＯＭ構造を利用し
た３人力のプログラマブル・ゲート素子を示す平面図と
その人−へ′断面図である。これを製造工程に従って説
明すれば、まず素子分離されたｎ型Ｓｉ　　基板１）を
用い、第１ゲート酸化膜１４を介して第２層多結晶シリ
コンカ）らなる浮遊ゲート電極１５を形成する。次（こ
浮遊ゲート電極１５をマスクとして不純物拡散を行って
Ｐ＋　型のソース１２お・よびドレイン１３を形成する
。この後浮遊ゲー＋−１極１５上番こ第２ゲート酸化膜
１６を介して第２層多結晶シリコンからなる入力ゲート
電極１７（２７，〜１７３）を形成する。最後に、図で
は省略したが眉間絶縁膜で全面をおおい、コンタクトホ
ールをあけて金属配線を形成して完成する。

この実施例では、入力ゲートを極１７をチャネルと直交
する方向に配設しているが、こ第１らは浮遊ゲート電極
１５と一定の容量結合をすればよいので、チャネル方向
に配設してもよＧ１０このゲート素子の動作を第２図を
参照しな力Ｓら次に説明する。第２図に示すようＥこ、
浮遊ゲートＹＬ極１５と基板１１との間の容量をＣｏ　
、入力ゲートを極１７と浮遊ゲート電極１５との間の容
量をそれぞれＣ１，Ｃ９，Ｃ８とする。し）ま、基板１
１の電位を０、浮遊ゲート電極１５の電位をＶい各入力
ゲート電極１７．，１７．・１７３の電位をＶｌ　ｅ’
ｔ　−ｖ３とし、浮遊ゲート１５に蓄えられた電荷量を
ΔＱとしたとき、 −ΔＱｏ＋Ｃｏ■ｏ＝Ｃ＋（Ｖ＋　Ｖｏ）＋Ｃｔ（Ｖ２
−ｖｏ）−４−Ｃ３（Ｖ３−Ｖｏ）　　・・＝−１１１
とおくと、（１）式から と表；ｂ’ｌする。■１．■２．■３はＯまタハ■Ｈ（
負）をとるとして、これらの全てがｖＨの場合のＶ。

をｖｏａ＝ｖｏ　（Ｈ、Ｈ、Ｈ）で表わし、全てがＯの
場合のｖ（、をＶｏＬ＝■ｏ（Ｙ〕、Ｌ、Ｌ）で表わす
と、となる。

いま、このゲート素子の浮遊ゲート電極１５に電荷注入
を行わない状態、即ちプログラミング前の状態では１．
−ＶＴ＞ン−ＶＨでありしきい値が負方向に十分大きい
。この状態ではＶＯＬ。

ＶＯＨいずれもしきい値を越えることはない。即ち入力
ゲート電極１７にＯとｖＨがいかなる組合せて入力して
も、チャネルは導通せず、論理機能は活性化されていな
いことになる。このゲート素子のプログラミングは、浮
遊ゲート１５への電子注入により行われる。これは、Ｆ
　ＲＯＭにおいてよく知られているように、チャネル領
域にホットキャリアを生成して高エネルギーの電子を浮
遊ゲート１５に注入することにより行われる。これによ
って、ｖＴ　　を下げ、しきい値ＶＴＨに対して −Ｖｏｕ＞−ＶＴＨ＞−ＶＴ＞０ とすることができる。叩ちしきい値がｔ３１　、　＋４
１式のＶＯＨ、ｖＯＬ　の中間に設定される。

ここで、説明を簡単にするため、Ｃ１＝Ｃ，＝Ｃ，＝Ｃ
とすると、３つの入力ゲート電極１７へ供給されるＶＨ
，０の組合せによって、浮遊ゲート電極１５は次の４つ
の電位をとることができる０ そこで、前述したプログラミング後の素子のしきい値Ｖ
ＴＲを例えば、 −ＶＯ（Ｌ、Ｌ、Ｌ）＜−ＶＴＨ＜−ＶＨ（Ｌ、Ｌ、Ｈ
）　、、、、、・ｆ！５１とすると、このゲート素子は
、入力ゲートを極１７への人力信号が全て０のときは非
導通、入力信号が一つでもＶＨになれば導通となる。即
ちｖＨを”１′とし、素子の導通状態を“１“、非導通
状態をｍｏｌとすれば、このゲート素子はＯＲ機能が活
性化されたことになる。またプログラミング後の素子の
しきい値ＶＴＨを−Ｖ□（Ｌ、Ｈ，Ｈ）＜−ＶＴＨ＜−
ｖ□（ＨｅＨｌＨ）　　・・−・・ｔ６１となるように
設定すれば、このゲート素子はＡＮＤ機能が活性化され
たことになる。

次に本発明のゲート素子を用いてＣＭＯ８型のプログラ
マブルＮＡＮＤゲートを構成した実施例を説明する。第
３図はその模式的レイアウト図であり、第４図は等価回
路図である。ｎ型Ｓｉ基板領域に第１ゲート酸化膜を介
して第１層多結晶シリコンによる浮遊ゲート電極２１を
形成し、ソース、ドレイン領域となるｐ＋　層２１１゜
２２□　を形成した後更に第２ゲート酸化膜を介して浮
遊ゲート電極２ノに重なる第２＠多結晶シリコンからな
る入力ゲート電極２ｓ（２ｓ、。

２３２　ｔ　２３ｍ　）を形成して、３人力のＰチャネ
ル型ゲート素子Ｑｐ　を構成している。またｎ型Ｓｉ基
板に設けたｐウェル内に、第１ゲート酸化膜を介して第
１層多結晶シリコンからなるゲート電極２４　（２４１
ｇ２４ｔ　ｗ２４ｓ　＋２４＋　）を形成し、ソース、
ドレイン領域となるｎ十　層２５（２５Ｉ〜２５５）を
形成して、ｎチャネルＭＯ８ＦＥＴ−Ｑｒ、、−Ｑ、ｌ
、を構成している。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　−Ｑｎ　４
は書込み制御用トランジスタである。ゲート素子ＱＰ　
は、予めしきい値が負の十分大きな値に設定されている
。

このように構成されたＮＡＮＤゲートは、電源Ｖｓｓ＝
０〔■〕、電源■ＤＤ＝＋５〔■〕として、正論理でＮ
ＡＮＤ機能をもつ。即ち、プログラミング前は、入力端
子ＩＮ、〜■Ｎ、にいかなる組合せで入力信号が入って
も、ゲート素子Ｑｐ　　は非導通で出力端子ＯＵＴは高
レベルとなる。これは回路が未だ活性化されていないこ
とを示す。プログラミングは例えば入力端子ＩＮ１〜Ｉ
Ｎ、の全てに同時に正電位を与え、書込み制御用ＭＯ８
ＦＥＴ−Ｑｎ　４を導通させてゲート素子Ｑｐのドレイ
ン側でアバランシェをおこし、生成された電子、正孔対
のうち電子を浮遊ゲート２１に注入することにより行わ
れる。このとき、書込みが行われたゲート素子Ｑｐのし
きい値は、前述の（５）式を満たすように制御される。

こうして活性化されると、この回路は次のような論理動
作をする。

入力端子ＩＮ、〜ＩＮ３のうち一つがＯ［Ｖ’Ｊであれ
ば、−ゲート素子Ｑｐが導通して出力端子ＯＵＴは高レ
ベル、即ち約＋５〔Ｖ〕となる。入力端子ＩＮ１〜ＩＮ
、の全てが高レベルのとき、ゲート素子Ｑｐが非導通で
出力端子ＯＵＴは低レベル、即ち約０■となる。つまり
、ＮＡＮＤ機能が特化されたことになる。

以上のようにしてこの発明によれば、所望の論理機能を
プログラムできる記憶機能をもった論理素子を、簡単な
素子構造で実現することができる。しかも前述のように
、全ての入力端子に同時に正電圧が入ったときのみ書込
みが行われるようにしておけば、信号レベルは別として
、人力信号系列の例示のみによって論理ゲートの特化が
できることになる。

なおμ上では、各人力ゲート面極と浮遊ゲートを極間の
容量が等しい場合を説明したが、各容量を異なる値に設
定すれば、複数の入力ゲート電極に優先度を与えること
も可能である。

次に本発明に係る論理素子を用いて、入力データの特徴
抽出やコード化を行うプログラマブル論理回路を構成し
た応用例を説明する。真５図はその回路構成を示してい
る。この例は信号入力端子がｃ、　、ｃ、　、ｃ、　、
ｃ、の４個、信号出力端子がり１．Ｄ、　、Ｄ３．Ｄ、
の４個の場合を示しているが、一般に任意の入出力端子
数に拡張できる。Ｔｉ（ｉ＝１．２．・・）は遅延回路
であり、Ｇｊ（ｊ＝ｉ、ｚ＊・・・）は本発明に係る記
憶機能つきの論理素子で、例えば、しきい値プログラマ
ブルＡＮＤゲートである。遅延回路Ｔｉ　　とＡＮＤゲ
ートＧｊ　　はランダムな組合せで相互接経して、入出
力端子間に信号伝播ネットワークを構成している。

第６図〜第８図はこの回路の基本動作を説明するために
、人力信号の伝播の様子を示したものである。いま、第
６図に示すようなタイミングで信号入力端子Ｃ，、Ｃ２
，Ｃ８に入力信号系列が入ったとする。第７図はこの入
力信号系列に対するＡＮＤゲートＧ１の入出力関係であ
る。

なお、遅延回路Ｔ１　　の遅延時間をＴｉで表わし、Ａ
ＮＤゲー）　ＧｊへのＸからの入力信号を、　Ｇｊ　（
Ｘ）で表わしている。即ち入力端子Ｃ，，Ｃ２の入力信
号はそれぞれ遅延回路Ｔ、、Ｔ、でτ１．τ４　だけ遅
延され、入力端子Ｃ５の入力信号はそのまま、それぞれ
ＡＮＤゲートＧ１に人力される。このとき、ｔ１＋τ１
＝ｔ２＋τ４　であれば、第７図に示すように時刻ｔＧ
＋でＡＮＤが成立して１１“が出る。更に遅延回路Ｔ１
の出力は遅延回路Ｔ２．Ｔ３を通過してＡＮＤゲートＧ
ｔに入り、またＡＮＤゲー１−０１の出力もＡＮＤゲー
トＧ　ｔに入る。

ＡＮＤゲートＧｊ　　での遅延をτＧｊとすると、第８
図に示すように、ｔｏ＋τ、十τ２＋τ５＝ｔＧ＋十τ
（）Ｉのとき、時刻ｊＧｚでこのＡＮＤゲートＧ　２の
出力に”１“が立つ。即ち、第６図に示す入力信号系列
に対して出力端子Ｄ１に時刻ｔＧ２で１１１が出ること
になる。

こうして第５図の回路は、一定の入力信号系列に対して
一定の出力信号系列を出すことにより、入力信号系列を
識別できる。

第５図の回路の特化は次のように行われる。

ＡＮＤゲートＧｊ　　は記憶機能を有するプログラマブ
ルＡＮＤゲートであって、前述した入力信号系列の例示
と同時に書込み信号をイネーブルとして書込みモードと
する。これにより、出力がｌ　１１となるＡＮＤゲート
、先の動作説明の例でいえばα、と０２のみが活性化さ
れる。即ちＡＮＤゲートＧ、とＧ、のみがその後もＡＮ
Ｄゲートとして働き、これ以外のＡＮＤゲートはゲート
として機能しない状態に設定される。

このようにして、第５図の回路は必要なにのゲートＧ」
　　を活性化することによって、一定の入力信号系列に
対して一定の出力信号系列が得られる論理回路として特
化され、異なる入力信号系列に対しては応答しない状態
ζこなる。

こうして本発明を応用すれば、大量の入力データの特徴
抽出やコード化を行う論理回路が容易に作成できる。即
ち第５図の論理回路は、回路を特化する前は遅延回路と
論理素子をランダムに組合せただけであるから、いわば
汎用品であって、各種入力データに対応して専用の前処
理用ハードウェアを設計する縦来の方式に比べて、°前
処理回路の実現が容易である。またこの論理回路を用い
れば、大量の人力データの前処理を高速に行うことがで
き、後処理のソフトウェアの負担が大幅に軽減される。

この結果、各種データ処理を小型のコンピュータで行う
ことができ、パターン認識装置の小型化や移動するシス
テムへの組込みも容易になる。例えばロボットへの小型
の視覚系の組込みが可能古なる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂｌは本発明の一実施例の論理ゲ
ート素子を示す平面図とそのＡ　−Ａ’断面図、第２図
はその動作を説明するための図、第３図は本発明の他の
実施例のＣＭＯ８型ＮＡＮＤ　ゲートを示すレイアウト
図、第４図はその等価回路図、第５図は本発明に係るゲ
ート素子を応用した論理回路例を示す図、第６図〜第８
図はその基本動作を説明するための信号波形図である。 １１　＝−’ｎ型Ｓｉ基板、２２　、１３．−ｐ＋層、
１４・・・第１ゲート酸化膜、１５・・・浮遊ゲートＨ
極、１６・・・第２ゲート酸化膜、１７１，１７２゜１
７ｓ・・入力ゲー　ト電極。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に互いに離間したソース、ドレイン領
   域を設け、副領域間のチャネル領域上に第１ゲート絶縁
   膜を介して浮遊ゲート４極を設け、この浮遊ゲート上ζ
   こ第２ゲート絶縁膜を介して複数個の互いに１気的に分
   離された入カゲーｚｔ極を設けて構成され、前記チャネ
   ル領域で生成されたホットキャリアを前記浮遊ゲート成
   極に書込むことにより、前記複数個の入カゲー）！極へ
   の入力信号に対して所定の論理機能を特化するようにし
   たことを特徴とする半導体論理素子。
2. （２）　　前記浮遊ゲート電極への書込みは、前記複数
   個の入力ゲートを極に同時に書込み電位が与えられたと
   きに行われる特許請求の範囲第１項記載の半導体論理素
   子。