KR102476232B1 - 고밀도 뉴로모픽 컴퓨팅 소자 - Google Patents

고밀도 뉴로모픽 컴퓨팅 소자 Download PDF

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Abstract

예를 들어, 인공 뉴런에서 사용하기 위해, 입력 신호의 선형 조합의 아날로그 계산을 위한 뉴로모픽 장치로서, 상기 뉴로모픽 장치는 가중치의 비휘발성 프로그래밍을 제공하며, 빠른 평가와 프로그래밍이 가능하며, 복수의 뉴로모픽 장치의 부분으로서 고밀도로 제조하는데 적합하다. 상기 뉴로모픽 장치는, 커먼 컨트롤 게이트 컨택 및 개별적으로 컨택되는 소스-드레인(SD) 영역이 있는 플래시형 셀의 수직적인 스택으로서 구현된다. 셀을 수직 스태킹하는 것은 레이아웃 리소스의 효율적인 사용을 가능하게 한다.

Description

고밀도 뉴로모픽 컴퓨팅 소자{A High-Density Neuromorphic Computing Element}
관련 출원에 대한 상호 참조(cross-reference to related application)
본 출원은 "고밀도 뉴로모픽 메모리 셀(HIGH-DENSITY NEUROMORPHIC MEMORY CELL)"이라는 명칭의, 2016 년 12 월 20 일자로 출원된 미국 가출원(Provisional Patent Application) 제 62/437016 호의 우선권 및 그 이익을 주장하며, 그 전체 내용이 본 출원에 참고로 인용된다.
기술분야
본 발명에 따른 몇몇 실시예들은 신경망에 관한 것으로, 보다 구체적으로는 인공 신경에서의 사용에 적합한 뉴로모픽 장치에 관한 것이다.
신경망(neural network)은 패턴 인식(pattern recognition), 분류(classification), 언어 처리(language processing), 인공 지능(artificial intelligence)과 같은 영역에 사용될 수 있다. 신경망은 소프트웨어(중앙 처리 장치(central processing unit, CPU) 또는 그래픽 처리 장치(graphics processing unit, GPU)) 또는 GPU와 유사한 전용 CMOS(complementary metal oxide semiconductor) 프로세서로 구현될 수 있다. 각각의 경우에 사용된 핵심 기술은 디지털 CMOS일 수 있으며, 이로 인해 인공 신경 세포(즉, 뉴런(neuron))가 복잡하고 비효율적으로 구현될 수 있다. 예를 들어, 일반적인 CMOS 프로세서에서 실행되는 소프트웨어를 통해 구현된 신경망의 경우, 각 뉴런은 n 부동 소수점(floating-point) 곱셈(n은 입력값), 부동 소수점 덧셈 및 비선형 임계처리 함수(non-linear thresholding function)를 수행할 수 있다.
따라서, 신경망의 보다 효율적인 시스템 구현이 필요하다.
본 발명이 해결하고자 하는 과제는, 커먼 컨트롤 게이트 컨택을 구비하는 뉴로모픽 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 개별적으로 컨택되는 소스-드레인(SD) 영역을 구비하는 플래시형 셀의 수직적인 스택으로서 구현되는 뉴로모픽 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 뉴로모픽 장치는, 실질적으로 평탄한 기판; 상기 기판 상에 형성된 제1 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 제어 게이트를 구비하고; 상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터로서, 상기 제2 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 상기 제1 플로팅 게이트 트랜지스터의 제어 게이트에 직접 연결된 제어 게이트를 구비하는 것을 포함하고, 상기 뉴로모픽 장치는: 게이트 컨택으로서, 상기 게이트 컨택은: 상기 제1 플로팅 게이트 트랜지스터의 상기 제어 게이트; 및 상기 제2 플로팅 게이트 트랜지스터의 상기 제어 게이트와 연결되고; 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부(end)에 연결된 제1 소스-드레인 컨택; 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 상기 제1 단부에 대향하는 제2 단부에 연결되고, 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결된 제2 소스-드레인 컨택; 및 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결된 제3 소스-드레인 컨택을 구비한다.
상기 뉴로모픽 장치의 상기 제1 플로팅 게이트 트랜지스터의 채널 및 상기 제2 플로팅 게이트 트랜지스터의 채널은 하나의 연속적이고, 수직적인 구조의 부분이다.
상기 뉴로모픽 장치는, 제1 개수의 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하고; 및 제2 개수의 소스-드레인 컨택으로서, 상기 제1 소스-드레인 컨택, 상기 제2 소스-드레인 컨택 및 상기 제3 소스-드레인 컨택을 포함하는 것을 구비하고, 상기 제2 개수는 상기 제1 개수보다 1만큼 크다.
뉴로모픽 장치는 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하는 16개의 플로팅 게이트 트랜지스터로 구성된다.
상기 뉴로모픽 장치는 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하는 32개의 플로팅 게이트 트랜지스터로 구성된다.
상기 뉴로모픽 장치에서 상기 제1 소스-드레인 컨택은: 제1 전도성 경로; 및 제2 전도성 경로를 포함하고, 상기 제1 전도성 경로는 수평적이고 제1 길이를 가지며, 상기 제2 전도성 경로는 수직적이고 제2 길이를 가지며, 상기 제2 소스-드레인 컨택은: 제3 전도성 경로; 및 제4 전도성 경로를 가지며, 상기 제3 전도성 경로는 수평적이고 상기 제1 길이보다 작은 제3 길이를 가지며, 상기 제4 전도성 경로는 수직적이고 상기 제2 길이보다 작은 제4 길이를 가진다.
상기 뉴로모픽 장치는 상기 제1 소스-드레인 컨택 및 상기 제2 소스-드레인 컨택 각각은 수평 부분을 포함하고, 상기 게이트 컨택은 게이트 컨택 개구의 수직 부분을 포함하되, 상기 게이트 컨택 개구는 상기 제1 소스-드레인 컨택의 수평 부분; 및 상기 제2 소스-드레인 컨택의 수평 부분을 관통하고 상기 뉴로모픽 장치는, 상기 제1 소스-드레인 컨택의 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내의 내부 측벽 스페이서; 및 상기 제2 소스-드레인 컨택의 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내의 내부 측벽 스페이서를 더 포함한다.
신경망을 동작시키는 방법으로서, 상기 방법은: 뉴로모픽 장치를 소거하는 것을 포함하고, 상기 뉴로모픽 장치는: 실질적으로 평탄한 기판; 상기 기판 상에 형성되는 제1 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 컨트롤 게이트를 구비하고, 상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터로서, 상기 제2 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 상기 제1 플로팅 게이트 트랜지스터의 컨트롤 게이트에 직접 연결된 컨트롤 게이트를 구비하는 것을 포함하고, 상기 뉴로모픽 장치는: 게이트 컨택으로서, 상기 게이트 컨택은: 상기 제1 플로팅 게이트 트랜지스터의 컨트롤 게이트; 및 상기 제2 플로팅 게이트 트랜지스터의 컨트롤 게이트에 연결되고, 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결된 제1 소스-드레인 컨택; 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 그리고 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제2 소스-드레인 컨택; 및 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결되는 제3 소스-드레인 컨택을 포함하고, 상기 소거하는 것은: 제1 시간 간격 동안, 상기 게이트 컨택에 제1 전압을 인가하는 것; 및 상기 제1 시간 간격 동안, 상기 제1 전압보다 높은 제2 전압을 인가하는 것을 포함하되, 상기 제2 전압은: 상기 제1 소스-드레인 컨택; 상기 제2 소스-드레인 컨택; 및 상기 제3 소스-드레인 컨택에 인가되는 것을 포함한다.
상기 신경망을 동작시키는 방법에서 상기 제1 시간 간격은 충분히 길고 상기 제2 전압은 상기 제1 전압보다 충분히 높아서, 상기 제1 플로팅 게이트 트랜지스터의 문턱 전압, 및 상기 제2 플로팅 게이트 트랜지스터의 문턱 전압이 각각 0.5V 보다 미만이도록 한다.
상기 뉴로모픽 장치는 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하는 수직으로 스택된 복수의 플로팅 게이트 트랜지스터를 포함하고, 상기 제1 소스-드레인 컨택, 상기 제2 소스-드레인 컨택 및 상기 제3 소스-드레인 컨택을 포함하는, 복수의 소스-드레인 컨택을 구비하며, 상기 방법은 뉴로모픽 장치를 프로그래밍하는 것을 더 포함하며, 상기 프로그래밍하는 것은: 제3 전압을 인가하는 것을 포함하되, 제3 전압은: 상기 복수의 소스-드레인 컨택의 연속적인 소스-드레인 컨택들의 제1 세트; 및 상기 게이트 컨택에 인가되고, 상기 복수의 소스-드레인 컨택의 연속적인 소스-드레인 컨택들의 제2 세트에 제4 전압을 인가하는 것을 포함하고, 상기 연속적인 소스-드레인 컨택들의 제1 세트 및 상기 연속적인 소스-드레인 컨택들의 제2 세트는: 상기 복수의 소스-드레인 컨택의 상호 배타적인 서브세트(subset)이고, 상기 복수의 소스-드레인 컨택 전부를 함께 포함하는 것을 포함한다.
상기 신경망을 동작시키는 방법에서 상기 제3 전압은 256개의 전압들의 세트 중에서 선택된다.
상기 신경망을 동작시키는 방법에서 상기 제3 전압은 4개의 전압들의 세트 중에서 선택된다.
상기 신경망을 동작시키는 방법은 상기 뉴로모픽 장치를 평가하는 것을 더 포함하고, 상기 평가하는 것은: 제3 전압을 상기 게이트 컨택에 인가하는 것을 포함하되, 상기 제3 전압은 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터가 각각 선형 모드(linear mode)에서 동작하도록 선택되고; 상기 제1 소스-드레인 컨택에 제1 입력 전압을 인가하는 것; 상기 제2 소스-드레인 컨택에 제2 입력 전압을 인가하는 것; 및 상기 제3 소스-드레인 컨택에서 문턱 회로로 전압을 처리하고, 상기 문턱 회로는 상기 제3 소스-드레인 컨택에서 상기 전압을 입력으로서 수신하고 출력 전압을 발생시키도록 구성된 회로이되, 상기 출력 전압은 상기 제3 소스-드레인 컨택에서 상기 전압의 비선형 함수인 것을 포함한다.
상기 신경망을 동작시키는 방법에서 상기 문턱 회로는, 256개의 전압들의 세트 중에서 선택된 전압을 상기 출력 전압으로서 발생시키도록 구성된다.
상기 신경망을 동작시키는 방법에서 상기 문턱 회로는, 4개의 전압들의 세트 중에서 선택된 전압을 상기 출력 전압으로서 발생시키도록 구성된다.
뉴로모픽 장치를 제조하는 방법에 있어서, 상기 제조 방법은: 기판 상에 제1 플로팅 게이트 트랜지스터를 형성하는 것으로서, 상기 제1 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 컨트롤 게이트를 구비하고, 상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터를 형성하는 것으로서, 상기 제2 플로팅 게이트 트랜지스터는: 채널; 플로팅 게이트; 및 상기 제1 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트에 직접 연결된 컨트롤 게이트를 구비하고, 상기 제2 플로팅 게이트 트랜지스터 및 상기 제1 플로팅 게이트 트랜지스터를 형성하는 것은: 게이트 컨택을 형성하는 것을 포함하되, 상기 게이트 컨택은: 상기 제1 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트; 및 상기 제2 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트에 연결되고, 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제1 소스-드레인 컨택을 형성하는 것; 상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부 및 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제2 소스-드레인 컨택을 형성하는 것; 및 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결되는 제3 소스-드레인 컨택을 형성하는 것을 포함하는 것을 포함한다.
상기 뉴로모픽 장치의 제조 방법에서, 상기 게이트 컨택을 형성하는 것은 게이트 컨택 개구를 형성하는 것을 포함하되, 상기 게이트 컨택 개구는: 상기 제1 소스-드레인 컨택의 수평 부분; 및 상기 제2 소스-드레인 컨택의 수평 부분을 관통한다.
상기 뉴로모픽 장치의 제조 방법에서 상기 게이트 컨택을 형성하는 것은: 상기 제1 소스-드레인 컨택의 상기 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내에 내부 측벽 스페이서를 형성하는 것; 및 상기 제2 소스-드레인 컨택의 상기 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내에 내부 측벽 스페이서를 형성하는 것을 더 포함한다.
상기 뉴로모픽 장치의 제조 방법에서, 상기 게이트 컨택을 형성하는 것은, 컨택 메탈로 상기 게이트 컨택 개구를 채우는 것을 더 포함한다.
상기 뉴로모픽 장치의 제조 방법에서 상기 제1 소스-드레인 컨택을 형성하는 것 및 상기 제1 소스-드레인 컨택은: 상기 제1 소스-드레인 컨택의 상기 수평 부분으로 연장되는 제1 소스-드레인 컨택 개구를 형성하는 것; 상기 제2 소스-드레인 컨택의 상기 수평 부분으로 연장되는 제2 소스-드레인 컨택 개구를 형성하는 것; 및 상기 제1 소스-드레인 컨택 개구 및 상기 제2 소스-드레인 컨택 개구를 컨택 금속으로 채우는 것을 포함한다.
본 발명이 해결하려는 과제들은 이하의 발명을 실시하기 위한 구체적인 내용에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 설명하기 위해 제공된다. 본 발명이 해결하려는 과제들은 청구된 발명의 핵심 또는 필수적인 특징을 식별하기위한 것이 아니며, 이상에서 언급한 과제들로 제한되지 않으며, 설명된 특징들 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다. 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 이들 및 다른 특징 및 장점은 명세서, 청구 범위 및 첨부 도면을 참조하여 이해될 것이다.
도 1a는 본 발명의 일 실시예에 따른 신경망의 도면이다.
도 1b는 본 발명의 일 실시예에 따른 인공 뉴런의 도면이다.
도 2는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 개념도이다.
도 3a는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 개략적인 도면이다.
도 3b는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 개략적인 도면이다.
도 3c는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 개략적인 도면이다.
도 4는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 5는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 6은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 7은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 8은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 9는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 10은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 11은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 12는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 13은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 14는 본 발명의 일 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물이다.
도 15는 본 발명의 일 실시예에 따른 뉴로모픽 장치이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 고밀도 뉴로모픽 메모리 장치의 몇몇 실시예를 상세히 설명하며, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니다. 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 본 발명의 특징은 명확해질 것이다. 그러나, 본 발명의 기술적 사상 및 범위 내에 포함되도록 의도된 다른 실시예에 의해 동일하거나 동등한 기능 및 구조가 구현될 수 있음이 이해되어야 한다. 본 명세서의 다른 곳에서 언급된 바와 같이, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소 또는 특징을 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 신경망(neural network)을 도시한다. 신경망은 복수의 인공 뉴런(artificial neuron)(105)을 포함한다. 예를 들면, 도시된 것과 같이 상기 신경망은, 인공 뉴런들 사이에 복수의 연결을 형성하며 입력층(input layer), 은닉층(hidden layer)(하나 이상의 서브 레이어(sub-layer)를 포함) 및 출력층(output layer)를 형성할 수 있다. 도 1b는 일 실시예에서의 인공 뉴런(105)을 도시한다. 입력(input)들의 가중된 합(weighted sum)(또는 "선형 조합"(linear combination))이 형성되고(즉, 각각의 입력은 각각의 가중치(110)에 의해 곱해지고, 이들 곱들의 합(115)이 형성됨), 상기 가중된 합은, 비선형 임계화(non-linear thresholding) 함수일 수 있는 활성화 함수(activation function) f(S)에 의해 처리(process)될 수 있다.
몇몇 실시예는, 아날로그 저장 요소로서 플래시형 셀(flash-like cell)의 세트에 기초한 아날로그(또는 거의 아날로그에 가까운) 인공 뉴런의 압축적인 구현을 제공한다. 인공 뉴런을 표현하기 위해 아날로그 메모리를 사용하면 신경망(neural network, NN) 계산(computations)에 필요한 곱셈, 덧셈, 임계 시퀀스(threshold sequence)를 수행하는 데에 필요한 회로 복잡성(circuit complexity)을 줄일 수 있다. 각각의 인공 뉴런에 의해 수행되는 계산은 가능한 많은 수의 입력값들의 선형 조합을 형성하는 것을 포함할 수 있고, 이어서 본 명세서에서 "문턱 회로(thresholding circuit)"로 지칭되는 회로에 의해 수행되는 비선형 임계(또는 임계화)를 포함할 수 있다. 몇몇 실시예에서, 입력들의 선형 조합의 평가(evaluation)는 가중된 입력 전압(input voltage)의 아날로그 가산으로서 수행된다(디지털적으로 표현된 양으로 부동 소수점(floating-point) 연산을 수행하는 것과는 대조적임). 각 입력에 적용된 가중치(weight)들은 각 플래시형 셀의 플로팅 게이트(floating gate)에 있는 전하 상태(charge state)로 표시된다. 전하 상태는 차례로 셀의 문턱 전압(threshold voltage, Vt)을 설정한다. 상기 평가는 선형(linear) 영역의 모든 셀에서 수행되므로, 출력 전압(output voltage)은, 각 셀의 저항 상태에 의존하는 값들에 의해 가중된 입력들의 선형 조합이다. 그러므로 각각의 인공 뉴런 출력의 계산은, 표준 CMOS에서 디지털 부동 소수점 수들의 선형 조합을 구현하는 데 필요한 수천 개의 트랜지스터(transistor) 및 다중 클럭 사이클(multiple clock cycle)과 달리, 적은 수의 장치에 의해 나노초(nanosecond) 단위로 수행될 수 있다. 본 명세서에 사용된 바와 같이, 인공 뉴런은 뉴런의 구조과 유사한 방식으로 동작하는 임의의 구조이며, 뉴로모픽 장치(neuromorphic device)(예를 들어, 뉴로모픽 메모리 장치)는 인공 뉴런으로서(또는 그 일부로서) 행동하는 임의의 전자적(electronic) 구조이다.
도 2에 도시된 것과 같이, 몇몇 실시예들에서 뉴로모픽 디바이스는 도시된 등가 회로(equivalent circuit)로 표현될 수 있다. 저항 분배기(resistive divider)는 입력 전압 V1, V2, V3 및 V4의 선형 조합인 출력 전압 Vout을 생성한다. 예를 들어, 첫번째 가중치(V1이 선형 조합을 형성하기 위해 곱해지는 가중치)는 Rout / (R1 + R2 + R3 + R4 + Rout)이고, 두 번째 가중치(V2가 선형 조합을 형성하기 위해 곱해지는 가중치)는 Rout / (R2 + R3 + R4 + Rout)일 수 있다. 상기 저항기 R1, R2, R3 및 R4가 프로그래밍 가능(programmable)하면 상기 선형 조합을 프로그래밍 할 수 있어, 선형 조합을 형성하기 위해서, 인공 뉴런에 사용하기 적합한 뉴로모픽 장치를 만들 수 있다.
도 3a에 도시된 것과 같이, 몇몇 실시예에서, 플래시형 셀(305)은 뉴로모픽 장치에서 프로그래밍 가능한 레지스터(resistor)로서 사용될 수 있다. 각각의 셀(305)은 플로팅 게이트(floating gate) 및 컨트롤 게이트(control gate)를 구비하는 플로팅 게이트 트랜지스터(floating-gate transistor)를 포함할 수 있다(예를 들어, 구성될 수 있다). 각각의 셀(305)은 적절한 입력 조합을 사용하여 개별적으로 프로그래밍될 수 있다. 모든 셀의 컨트롤 게이트는 커먼(또는 높은 커먼) 전압으로 연결될 수 있다. 셀을 프로그래밍하려면 드레인 입력(drain input)을 기준으로 상기 셀을 선택해야 한다. 예를 들어, 도 3a의 회로(circuit)에서, 셀들 중 임의의 하나를 프로그래밍하기 위해, VDD(집적 회로(integrated circuit)에 공급되는 양의 공급 전압(positive supply voltage))보다 높은 프로그래밍 전압 Vprog(즉, 플래시형 셀을 프로그래밍하는 것에 적합한 전압)이 프로그래밍 되는 셀의 드레인(drain) 및 그 위의 각 셀의 드레인(그 위에 더 높은 셀이 있는 경우)에 인가되고(applied), 낮은 전압(예를 들어, 그라운드(ground))이 해당 소스(source)와 그 아래의 각 셀의 소스에 인가된다(그 아래에 셀이 있는 경우). 도 3a에 도시된 전압(V1, V2, V3 및 V4)(및 Vout 단자(terminal)에 인가된 그라운드(GND))은, 예를 들면, R3로 표시된 셀을 프로그래밍하는데 사용될 수 있다. 반대로, 프로그래밍 전압보다 낮은 동작 VDD(operating VDD)가 선택될 수 있다. 몇몇 실시예에서, 이러한 전압, 즉 VDD 및 프로그래밍 전압은, 충분하게 분리되어(즉, 상이하여) 판독 방해(read-disturbance)(평가 동작 중 셀의 프로그래밍되는 상태의 변경)가 허용 가능한 정도로 작다.
도 3b는 도 3a의 회로를 도시하며, 뉴로모픽 장치 내의 모든 셀(305)을 한번에 소거(erasure)하는데 사용될 수 있는 전압으로 주석 첨부된다(annotated). 제1 전압(예를 들어, 그라운드)이 모든 컨트롤 게이트들에 인가되고, 터널 전압(Vtunnel)으로서 동작하는 VDD 보다 높은 제2 전압이 모든 입력 단자(input terminal) 및 출력 단자(output terminal)에 인가된다. 소거 동작 동안 전자(electron)들은, 컨트롤 게이트들과 플로팅 게이트들 사이의 전위차(potential difference)를 감소시키는 방향으로, 컨트롤 게이트들과 플로팅 게이트들 사이에서 이동하고, 플로팅 게이트들 상의 순전하(net charge)를 균일하게 하는 경향이 있다. 소거가 완료된 후에, 각 셀 (305)의 문턱 전압(threshold voltage)은 감소되고, 그 저항은 감소된다. 충분히 높은 전압 및 충분히 높은 소거 시간 간격(erasure time interval)이 사용될 수 있으므로 소거 후에, 셀들 각각의 문턱 전압(즉, 각각의 플로팅 게이트 트랜지스터들의 문턱 전압)이 VREAD보다 훨씬 작고, 여기서 VREAD는 평가 동안에 상기 게이트에 인가된 전압이다(아래에서 더 상세히 설명됨). 몇몇 실시예에서, 소거 후에, 플로팅 게이트 트랜지스터들의 각각의 문턱 전압은 0.5V 미만이다.
도 3c는 도 3a의 회로를 도시하며, 뉴로모픽 장치를 "평가(evaluation)"하기 위해 사용될 수 있는 전압, 즉, 뉴로모픽 장치의 출력에서 입력 전압의 선형 조합을 형성하는데 사용될 수 있는 전압으로 주석 첨부된다. V1, V2, V3, V4의 입력 전압이 각각의 입력에 인가되고, 게이트 전압(VREAD)이 모든 게이트에 인가되며, 상기 게이트 전압은 모든 셀(305)이 그것들의 선형 영역(linear region)들을 동작하는 결과를 낳고, 예를 들어, 대략 레지스터로서 동작하며, 각각은 프로그래밍 동안 프로그래밍된 가중치에 대응하는(그리고 플로팅 게이트 상에 저장된 전하에 대응하는) 저항을 갖는다.
몇몇 실시예에서, 입력 전압은 아날로그 전압이다; 다른 실시예에서 이들은 이산형 아날로그 전압(discrete analog voltage)들이고, 즉, 각각의 전압은, 디지털-아날로그 변환기(digital to analog converter)들에 의해 생성될 수 있는 전압들의 세트와 같이, 이산적인(discrete) 전압들 세트(예를 들어, 4, 16 또는 256개의 이산 전압들)로부터 선택될 수 있다. 문턱 회로(thresholding circuit)의 출력은 이산적인 전압들 세트로부터 선택되는 전압일 수 있다; 이것은 이산적인 전압 세트로부터 선택된 전압을 수신하는 후속적인 인공 뉴런의 입력을 야기할 수 있다. 또한, 프로그래밍 전압은 전압들의 이산적인 세트(예를 들어, 디지털-아날로그 변환기에 의해 발생된 결과로서)로부터 선택될 수 있다.
프로그래밍 동작은 개별적인 플래시형 셀의 문턱 전압을 증가시켜, 결과적으로 증가된 저항을 초래할 수 있다. 각 셀의 프로그래밍은, 프로그래밍 시간 및 전압에 의해 결정되는 아날로그 레벨(analog level)이다. 개별 소스-드레인 컨택(source-drain contact)의 가용성으로 인해, 핫 캐리어 주입(hot carrier injection)을 사용하는 프로그래밍이 가능하다; 이 프로그래밍 방법은, 터널링 프로그래밍(tunneling programming) 및 소거 방법을 사용할 수 있는 수직 스택 NAND 플래시 메모리(vertically-stacked NAND flash memory, VNAND)에 사용되는 것보다 훨씬 더 빠르고, 더 낮은 프로그래밍 전압을 사용할 수 있다.
도 15에 도시된 것과 같이, 구조적으로, 각각의 뉴로모픽 장치는, 몇몇 실시예에서, 모두 커먼 다결정 실리콘 채널(common polycrystalline silicon(Si) channel)(610)을 공유하는(즉, 셀들이 직렬로(in series) 연결되어 있는), 플래시형 셀들의 수직적인 스택(stack)으로 구성된다. 뉴로모픽 장치는 실질적으로 평면의 기판(420)(예를 들어, 산화물 기판) 상에 형성될 수 있다. 본 발명에 사용된 바와 같이, "수평"은 기판에 평행한 방향을 지칭하며, "수직"은 기판에 수직한 방향을 지칭한다. 단일 뉴로모픽 장치의 셀은 개별적으로 컨택되는 소스-드레인(source-drain, SD) 영역을 가지지만, 커먼 컨트롤 게이트 컨택(common control gate contact)(1510)을 갖는다. 커먼 컨트롤 게이트 컨택(1510)은 모든 컨트롤 게이트층(control gate layer)들과 접촉하는 금속 충진을 구비하는 단일 트렌치(또는 "게이트 컨택 개구(gate contact opening)")로서 구현된다. 소스-드레인 컨택층(source-drain contact layer)(405)(다결정 반도체, 예를 들어, Si)은 내부 스페이서(internal spacer)(1415)(실리콘 이산화물(SiO2) 또는 유사한 절연체가 사용될 수 있음)에 의해 컨트롤 게이트 컨택(1510)로부터 절연된다. 소스-드레인 컨택층(405)은, 계단형 컨택 방식을 사용하여 개별적으로 접촉된다. 본 명세서에 사용된 "컨택"은, 능동 소자(예를 들어, 플로팅 게이트 트랜지스터)의 단자(예를 들어, 소스-드레인 또는 게이트)에 대한 전도성 경로를 지칭한다. 본 명세서에서 사용되는 "소스-드레인"은 플로팅 게이트 트랜지스터의 채널의 양 단부(end)이다.
수직으로 스택되는 플래시 셀(flash cell)의 수는 공정의 능력에 의해서만 제한된다. 더 많은 수의 수직 층(layer)들을 사용하면, 더 많은 수의 입력을 포함하는 뉴로모픽 장치가 추가적인 인터커넥트(interconnect) 없이 가능하게 된다. 수직으로 스태킹하는 것(vertical stacking)이 보다 제한적이라면, 더 많은 수의 입력을 갖는 셀이, 평면 셀 방식으로 레이아웃된 더 작은 셀의 직렬 조합(serial combination)으로서 구현될 수 있다. 몇몇 실시예에서, 뉴로모픽 장치는 32개 이상의 층을 가질 수 있고, 이는 대부분의 신경망 응용(application)에 충분하다. 필요한 인터커넥트의 양을 줄이는 것 외에도, 셀들의 수직적인 스태킹(vetical stacking)은 레이아웃 풋프린트(layout footprint)를 크게 줄일 수 있다. 이는, 특히 아날로그 응용(analog application)에서, 플래시형 셀에서 사용되는 긴(또는 상대적으로 긴) 채널의 결과이다. 수용가능한 전하 유지(charge retention)를 위해 사용되는 게이트 유전체(gate dielectric)는 CMOS 디지털 로직(digital logic)보다 훨씬 두꺼울 수 있으며, 부가적인 플로팅 폴리(floating poly) 및 관련 절연체는 상기 장치의 정전기(electrostatic)를 더 저하시킬 수 있다. 따라서, 플래시형 셀은 코어 로직(core logic)에 사용될 수 있는 것보다 긴 채널을 사용할 수 있다. 예를 들어, 플래시형 셀은 30nm 내지 40nm 길이의 채널을 사용할 수 있다. 적은 양의 전하 손실도 중요할 수 있기 때문에(아날로그 리프레시(analog refresh)는 전하 손실을 어느 정도 완화시킬 수 있지만, 아날로그 리프레시는 부담스러울 수 있다), 전하 유지는 아날로그 메모리에 대한 중요한 과제일 수 있다. 이 제약 조건을 고려하면 게이트 유전체 두께가 더 증가할 수 있으며, 결과적으로 더 긴 채널 길이가 될 수 있다. 그러나, 이들은 수직적인 스태킹 배열로 수용될 수 있다.
도 4는 몇몇 실시예에 따른 뉴로모픽 장치의 제조 공정에서의 중간 생성물을 도시한다. 3개의 n+ 도핑된 다결정 실리콘층(405), 4개의 스페이서층(spacer layer)(410)(실리콘 이산화물(SiO2) 또는 다른 스페이서 물질로 구성됨) 및 2개의 희생 게이트층(sacrificial gate layer)(415)(α-carbon 또는 다른 절연 물질로 구성됨)이 절연 기판(420) 상에 형성된다. 도 4의 구조는 제1 셀에 층들을 형성함으로써 형성될 수 있는데, 예를 들어, (i) 기판(420) 상에 n+ 도핑된(n+ doped) 다결정 실리콘층(405) 중 제1 층을 증착하는 것, (ii) n+ 도핑된 다결정 실리콘층(405) 중 상기 제1 층 상에 스페이서층(410) 중 제1 층을 증착하는 것 (iii) 스페이서층(410) 중 상기 제1 층 상에 희생 게이트층(415) 중 제1 층을 증착하는 것 및 (iv) 희생 게이트층(415) 중 상기 제1 층 상에 스페이서층(410) 중 제2 층을 증착하는 것으로써 형성될 수 있다. 이러한 4개의 증착 공정들은 각 셀에서 반복되어 셀들의 스택이 형성될 수 있다. 추가의 n+ 도핑된 다결정 실리콘층(405)이 층들의 스택의 상부에 형성될 수 있다.
채널 트렌치(510)가 절연 기판(420)까지 에칭(또는 식각)되어, 도 5에 도시된 중간 생성물을 형성할 수 있다. 다결정 채널(610)(예를 들어, 다결정 실리콘 채널)은 트렌치 내에서 성장(예를 들어, 에피택셜하게(epitaxially) 성장)하여, 도 6에 도시된 중간 생성물을 형성할 수 있다. 채널은 수용가능한 종횡비(aspect ratio)를 달성하기 위해 비교적 두껍다. 몇몇 실시예에서, 상기 채널은 완전히 고갈될 것으로 예상되지 않고, 도핑된 평면의 채널(정전기의 관점에서)처럼 행동한다. 도 7에 도시된 중간 생성물을 형성하기 위해 캡핑 스페이서(capping spacer)(710)가 증착될 수 있다. 이어서, 선택적 에칭이, 도 8에 도시된 중간 생성물을 형성하기 위해, 갭(gap)(810)을 남기면서 희생 게이트층(415)을 선택적으로 식각(etch away)하는데 사용될 수 있다. 이어서, 열적 산화물층(thermal oxide layer)은 도 9에 도시된 중간 생성물을 형성하기 위해 (각 갭에서, 채널(610) 상의 수직층(vertical layer)으로서)성장할 수 있다. 몇몇 실시예에서, 열적 산화물을 성장시키는 대신에, 유사한 효과로, 에칭 및 충전 공정(etch-and-fill process)의 반복(repeated iterations)을 사용하여 게이트 유전체가 증착된다.
이어서, 플로팅 게이트(1010)가 증착되어, 도 10에 도시된 중간 생성물을 형성할 수 있다. 플로팅 게이트(1010)는 다결정 실리콘(또는 "폴리(poly)" 또는 "폴리-Si(poly-Si)")으로 이루어질 수 있고, 증착-에칭 공정(deposition-etch process)(예를 들어, 화학 기상 증착(CVD) 공정을 포함)의 반복으로 형성될 수 있다. 이어서, 컨트롤 게이트로부터 플로팅 게이트(1010)를 절연시키기 위한 유전체층(Dielectric layer)(1110)이 옥시나이트라이드(oxynitride)(또는 다른 절연체)의 CVD 증착(또는 유사한 공정)을 사용하여 형성되어, 도 11에 도시된 중간 생성물을 형성할 수 있다. 일함수 금속(work function metal)은 예를 들어, 원자층 증착(ALD)을 이용하여 증착되어, 컨트롤 게이트(1210)를 형성하고, 도 12에 도시된 중간 생성물을 형성할 수 있다.
이어서, 마스킹(masking) 및 에칭에 의해 소스-드레인 컨택 개구(1310)가 형성될 수 있고, 옥시나이트라이드 스페이서(1315)가 소스-드레인 컨택 개구에 형성되어(예를 들어, 관련 기술의 증착-에칭 스페이서 공정을 사용하여), 도 13에 도시된 중간 생성물을 형성할 수 있다. 그 후, 게이트 컨택이 형성되는(예를 들어, 컨트롤 게이트 컨택 개구(control gate contact opening)를 덮는) 영역을 제외하고 칩(chip)의 모든 영역이 마스킹될 수 있고, 컨트롤 게이트 컨택 개구(1410)는 에칭에 의해 형성될 수 있다. 이어서, 내부 스페이서(1415)가 상기 컨택 개구(1410)의 실리콘 영역 상에 형성될 수 있고(예를 들어, 종래의 내부 스페이서 공정을 사용하여), 마스크가 제거되어 도 14에 도시된 중간 생성물을 형성 할 수 있다. 그 후, 모든 컨택 개구가 컨택 금속(1510)으로 채워질 수 있고, 예를 들어, 도 15에 도시된 것과 같이 뉴로모픽 장치의 형성을 완료할 수 있다. 상기에 설명된 공정은 단일 뉴로모픽 장치에 대해서 설명되는 것이다; 단일 기판 상에 복수의 유사 장치들이 동시에 제조될 수 있다는 점이 이해될 것이다.
앞서 언급한 관점에서, 몇몇 실시예는, 예를 들어 인공 뉴런에서 사용하기 위해, 입력 신호의 선형 조합의 아날로그 계산(analog computation)을 위한 뉴로모픽 장치를 제공한다. 뉴로모픽 장치는 가중치들의 비휘발성 프로그래밍, 빠른 평가 및 프로그래밍을 제공하며, 복수의 뉴로모픽 장치의 일부로서 고밀도로 제작하는데 적합하다. 뉴로모픽 장치는 커먼 컨트롤 게이트 컨택 및 개별적으로 접촉되는 소스-드레인(SD) 영역을 포함하는 플래시형 셀의 수직적인 스택으로 구현될 수 있다. 셀을 수직으로 스태킹하는 것은 레이아웃 리소스(layout resource)의 효율적 사용을 가능하게 한다.
"제 1", "제 2", "제 3"등의 용어는 본 명세서에서 다양한 구성 요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 구성 요소, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되지 않는다. 이들 용어는 하나의 요소, 성분, 영역, 층 또는 섹션을 다른 요소, 성분, 영역, 층 또는 섹션과 구별하기 위해 사용된다. 따라서, 이하에서 설명되는 제 1 요소, 구성 요소, 영역, 층 또는 섹션은 본 발명의 기술적 사상 및 범위를 벗어나지 않고 제 2 요소, 구성 요소, 영역, 계층 또는 섹션으로 지칭될 수 있다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성 요소의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성 요소를 뒤집을 경우, 다른 구성 요소의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. 또한, 하나의 층이 2 개의 층 사이에 있는 것으로 언급될 때, 그 층은 2 개의 층 사이의 유일한 층일 수 있거나 하나 또는 그 이상의 개재 층이 또한 존재할 수 있음이 이해되어야 한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, "실질적으로(substantially)", "약(about)"과 같은 용어는 근사의 용어로 사용되는 것이지 정도의 용어로 사용되는 것이 아니고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 인지될 수 있는 측정 또는 계산된 값의 내재적인 편차를 설명하려는 것이다. 본 명세서에 사용된 용어 "주성분(major component)"은 조성물 또는 중합체 또는 조성물 중 임의의 다른 단일 성분의 양보다 큰 양으로 조성물, 중합체 또는 생성물에 존재하는 성분을 지칭한다. 대조적으로, "주성분"이란 용어는 조성물, 중합체 또는 생성물의 50 중량% 이상을 구성하는 성분을 의미한다. 본 명세서에 사용된 바와 같이, "주요 부분(major portion)"이라는 용어는 복수의 항목에 적용될 때, 항목의 적어도 절반을 의미한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. "적어도 하나(at least one of)", "로부터 선택된 적어도 하나(at least one selected from)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다. 또한, 본 발명의 실시예들을 설명할 때 "일 수 있다(may)"의 사용은, "본 발명의 하나 이상의 실시예들"을 지칭한다. 또한, "예시적인(exemplary)"과 같은 용어는 예(example) 또는 설명(illustration)을 지칭하고자 하는 것이다. 본 명세서에 사용된 것과 같이, 용어 "사용하다(use)", "사용하는(using)"및 "사용되는(used)"은 각각 "활용하다(utilize)", "활용하는(utilizing)"및 "활용되는(utilized)"과 동의어로 간주될 수 있다.
하나의 소자(element) 또는 층(layer)이 다른 소자 또는 층의 “위에(on)”, "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자 또는 층과 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자 또는 층을 개재한 경우를 모두 포함한다. 요소 또는 층이 다른 요소 또는 층의 "위에", "연결된", "결합 된"또는 "인접한"으로 언급 될 때, 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 대조적으로, 하나의 요소 또는 층이 다른 요소 또는 층에 "직접적으로(directly on)", "직접적으로 연결된(directly coupled to)", "직접적으로 결합 된(directly coupled to)"또는 "바로 인접한(immediately adjacent to)"으로 언급 될 때, 개재하는 요소 또는 층이 존재하지 않는다.
본 명세서에 열거된 임의의 수치 범위는 열거된 범위 내에 포함되는 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들어, “1.0 to 10.0”의 범위에는, 지정된 최소치의 1.0과 최대의 10.0의 사이의(그리고 포함하는) 모든 부분 범위가 포함되고, 예를 들어, 2.4 내지 7.6과 같은, 최소치가 1.0 이상이고 최대치가 10.0 이하를 갖는다. 본 명세서에 인용된 최대 수치 제한은 여기에 포함되는 더 낮은 모든 수치 제한을 포함하도록 의도되며, 본 명세서에 인용된 임의의 최소 수치 제한은 여기에 포함되는 모든 더 높은 수치 제한을 포함하고자 한다.
고밀도 뉴로모픽 메모리 장치의 예시적인 실시예가 본 명세서에 구체적으로 설명되고 도시되었지만, 많은 변형 및 변경이 당업자에게 명시적일 것이다. 따라서, 본 발명의 원리에 따라 구성된 고밀도 뉴로모픽 메모리 장치는 여기에 구체적으로 기술된 것 이외의 다른 형태로도 구현될 수 있다. 또한, 본 발명은 다음의 특허 청구 범위 및 그 등가물에서 정의된다.

Claims (20)

  1. 뉴로모픽 장치로서, 상기 뉴로모픽 장치는:
    평탄한 기판;
    상기 기판 상에 형성된 제1 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    제어 게이트를 구비하고;
    상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터로서, 상기 제2 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    상기 제1 플로팅 게이트 트랜지스터의 제어 게이트에 직접 연결된 제어 게이트를 구비하는 것을 포함하고,
    상기 뉴로모픽 장치는:
    게이트 컨택으로서, 상기 게이트 컨택은:
    상기 제1 플로팅 게이트 트랜지스터의 상기 제어 게이트; 및
    상기 제2 플로팅 게이트 트랜지스터의 상기 제어 게이트와 연결되고;
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부(end)에 연결된 제1 소스-드레인 컨택;
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 상기 제1 단부에 대향하는 제2 단부에 연결되고, 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결된 제2 소스-드레인 컨택; 및
    상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결된 제3 소스-드레인 컨택을 구비하는 뉴로모픽 장치.
  2. 제 1항에 있어서,
    상기 뉴로모픽 장치는:
    제1 개수의 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하고; 및
    제2 개수의 소스-드레인 컨택으로서, 상기 제1 소스-드레인 컨택, 상기 제2 소스-드레인 컨택 및 상기 제3 소스-드레인 컨택을 포함하는 것을
    구비하고,
    상기 제2 개수는 상기 제1 개수보다 1만큼 큰 뉴로모픽 장치.
  3. 제1 항에 있어서,
    상기 제1 소스-드레인 컨택은:
    제1 전도성 경로; 및
    제2 전도성 경로를 포함하고,
    상기 제1 전도성 경로는 수평적이고 제1 길이를 가지며, 상기 제2 전도성 경로는 수직적이고 제2 길이를 가지며,
    상기 제2 소스-드레인 컨택은:
    제3 전도성 경로; 및
    제4 전도성 경로를 가지며,
    상기 제3 전도성 경로는 수평적이고 상기 제1 길이보다 작은 제3 길이를 가지며, 상기 제4 전도성 경로는 수직적이고 상기 제2 길이보다 작은 제4 길이를 가지는 뉴로모픽 장치.
  4. 제 1항에 있어서,
    상기 제1 소스-드레인 컨택 및 상기 제2 소스-드레인 컨택 각각은 수평 부분을 포함하고, 상기 게이트 컨택은 게이트 컨택 개구의 수직 부분을 포함하되, 상기 게이트 컨택 개구는
    상기 제1 소스-드레인 컨택의 수평 부분; 및
    상기 제2 소스-드레인 컨택의 수평 부분을 관통하고
    상기 뉴로모픽 장치는,
    상기 제1 소스-드레인 컨택의 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내의 제1 내부 측벽 스페이서; 및
    상기 제2 소스-드레인 컨택의 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내의 제2 내부 측벽 스페이서를 더 포함하는 뉴로모픽 장치.
  5. 뉴로모픽 장치를 소거하는 것을 포함하고,
    상기 뉴로모픽 장치는:
    평탄한 기판;
    상기 기판 상에 형성되는 제1 플로팅 게이트 트랜지스터로서, 상기 제1 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    컨트롤 게이트를 구비하고,
    상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터로서, 상기 제2 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    상기 제1 플로팅 게이트 트랜지스터의 컨트롤 게이트에 직접 연결된 컨트롤 게이트를 구비하는 것을,
    포함하고,
    상기 뉴로모픽 장치는:
    게이트 컨택으로서, 상기 게이트 컨택은:
    상기 제1 플로팅 게이트 트랜지스터의 컨트롤 게이트; 및
    상기 제2 플로팅 게이트 트랜지스터의 컨트롤 게이트에 연결되고,
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결된 제1 소스-드레인 컨택;
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 그리고 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제2 소스-드레인 컨택; 및
    상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결되는 제3 소스-드레인 컨택을 포함하고,
    상기 뉴로모픽 장치를 소거하는 것은:
    제1 시간 간격 동안, 상기 게이트 컨택에 제1 전압을 인가하는 것; 및
    상기 제1 시간 간격 동안, 상기 제1 전압보다 높은 제2 전압을 인가하는 것을 포함하되, 상기 제2 전압은:
    상기 제1 소스-드레인 컨택;
    상기 제2 소스-드레인 컨택; 및
    상기 제3 소스-드레인 컨택에 인가되는 것을
    포함하는 신경망을 동작시키는 방법.
  6. 제 5항에 있어서,
    상기 뉴로모픽 장치는 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터를 포함하는 수직으로 스택된 복수의 플로팅 게이트 트랜지스터를 포함하고, 상기 제1 소스-드레인 컨택, 상기 제2 소스-드레인 컨택 및 상기 제3 소스-드레인 컨택을 포함하는, 복수의 소스-드레인 컨택을 구비하며,
    상기 방법은 뉴로모픽 장치를 프로그래밍하는 것을 더 포함하며, 상기 프로그래밍하는 것은:
    제3 전압을 인가하는 것을 포함하되, 제3 전압은:
    상기 복수의 소스-드레인 컨택의 연속적인 소스-드레인 컨택들의 제1 세트; 및
    상기 게이트 컨택에 인가되고,
    상기 복수의 소스-드레인 컨택의 연속적인 소스-드레인 컨택들의 제2 세트에 제4 전압을 인가하는 것을 포함하고,
    상기 연속적인 소스-드레인 컨택들의 제1 세트 및 상기 연속적인 소스-드레인 컨택들의 제2 세트는:
    상기 복수의 소스-드레인 컨택의 상호 배타적인 서브세트(subset)이고,
    상기 복수의 소스-드레인 컨택 전부를 함께 포함하는 것을,
    포함하는 신경망을 동작시키는 방법.
  7. 제 5항에 있어서,
    상기 신경망을 동작시키는 방법은 상기 뉴로모픽 장치를 평가하는 것을 더 포함하고, 상기 평가하는 것은:
    제3 전압을 상기 게이트 컨택에 인가하는 것을 포함하되, 상기 제3 전압은 상기 제1 플로팅 게이트 트랜지스터 및 상기 제2 플로팅 게이트 트랜지스터가 각각 선형 모드(linear mode)에서 동작하도록 선택되고;
    상기 제1 소스-드레인 컨택에 제1 입력 전압을 인가하는 것;
    상기 제2 소스-드레인 컨택에 제2 입력 전압을 인가하는 것; 및
    상기 제3 소스-드레인 컨택에서 문턱 회로로 전압을 처리하고, 상기 문턱 회로는 상기 제3 소스-드레인 컨택에서 상기 전압을 입력으로서 수신하고 출력 전압을 발생시키도록 구성된 회로이되, 상기 출력 전압은 상기 제3 소스-드레인 컨택에서 상기 전압의 비선형 함수인 것을 포함하는 신경망을 동작시키는 방법.
  8. 기판 상에 제1 플로팅 게이트 트랜지스터를 형성하되, 상기 제1 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    컨트롤 게이트를 구비하고,
    상기 제1 플로팅 게이트 트랜지스터 상에 수직으로 스택된 제2 플로팅 게이트 트랜지스터를 형성하는 것을 포함하는 뉴로모픽 장치의 제조 방법으로서, 상기 제2 플로팅 게이트 트랜지스터는:
    채널;
    플로팅 게이트; 및
    상기 제1 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트에 직접 연결된 컨트롤 게이트를 구비하고,
    상기 제2 플로팅 게이트 트랜지스터 및 상기 제1 플로팅 게이트 트랜지스터를 형성하는 것은:
    게이트 컨택을 형성하는 것을 포함하되, 상기 게이트 컨택은:
    상기 제1 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트; 및
    상기 제2 플로팅 게이트 트랜지스터의 상기 컨트롤 게이트에 연결되고,
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제1 소스-드레인 컨택을 형성하는 것;
    상기 제1 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부 및 상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제1 단부에 연결되는 제2 소스-드레인 컨택을 형성하는 것; 및
    상기 제2 플로팅 게이트 트랜지스터의 상기 채널의 제2 단부에 연결되는 제3 소스-드레인 컨택을 형성하는 것을 포함하는 것을
    포함하는 뉴로모픽 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 게이트 컨택을 형성하는 것은 게이트 컨택 개구를 형성하는 것을 포함하되, 상기 게이트 컨택 개구는:
    상기 제1 소스-드레인 컨택의 수평 부분; 및
    상기 제2 소스-드레인 컨택의 수평 부분을 관통하는 뉴로모픽 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 게이트 컨택을 형성하는 것은:
    상기 제1 소스-드레인 컨택의 상기 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내에 제1 내부 측벽 스페이서를 형성하는 것; 및
    상기 제2 소스-드레인 컨택의 상기 수평 부분으로부터 상기 게이트 컨택을 절연시키기 위한, 상기 게이트 컨택 개구 내에 제2 내부 측벽 스페이서를 형성하는 것을 더 포함하는 뉴로모픽 장치의 제조 방법.
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