KR101727546B1 - 뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로 - Google Patents

뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로 Download PDF

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Abstract

뉴런 디바이스가 일반적으로 설명된다. 일 예시적인 뉴런 디바이스는 입력부, 시냅스부 및 출력부를 포함할 수 있다. 입력부는 복수의 입력 신호를 수신하도록 구성될 수 있다. 시냅스부는 입력부와 연결될 수 있고, 하나 이상의 시냅스 모듈을 포함할 수 있다. 하나 이상의 시냅스 모듈 각각은 직렬 연결된 복수의 시냅스 소자들을 포함할 수 있으며, 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 각각의 시냅스 소자는 플로팅 게이트 MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)로 형성될 수 있으며, 특정의 계수 정보를 가질 수 있다. 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자 중 하나는 입력부에 의하여 수신된 복수의 입력 신호 중 하나에 계수 정보를 적용하도록 구성될 수 있다. 출력부는 계수 정보가 적용된 복수의 입력 신호의 가중합을 구할 수 있으며, 이러한 가중합에 기초하여 출력 신호를 생성할 수 있다.

Description

뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로 {NEURON DEVICES AND INTEGRATED CIRCUIT INCLUDING NEURON DEVICES}
본 발명은 뉴런 디바이스 및 이를 포함하는 집적회로에 관한 것이다.
최근, 뉴런 디바이스를 포함하는 장치에 관한 연구가 계속되고 있다. 이러한 뉴런 디바이스를 포함하는 장치는 종래의 폰 노이만 방식의 컴퓨터와는 상이한 유형의 컴퓨터를 구현할 수 있으며, 이는 설계 유연성과 에너지 및 공간 효율성을 가질 수 있다.
뉴런 디바이스를 포함하는 장치는 생물학적인 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다. 뉴런 디바이스는 뉴런 디바이스의 시냅스를 통하여 다른 뉴런 디바이스와 연결되고 또한 시냅스를 통하여 다른 뉴런 디바이스로부터 데이터를 수신할 수 있다. 또한, 뉴런 디바이스는 수신된 데이터를 저장할 수 있다. 이러한 뉴런 디바이스 및/또는 뉴런 디바이스의 시냅스를 이용하여 요구되는 장치를 구성하기 위해서는 많은 수의 뉴런 디바이스가 필요할 수 있다.
일 예시에서, 뉴런 디바이스가 일반적으로 설명된다. 일 예시적인 뉴런 디바이스는 입력부, 시냅스부 및 출력부를 포함할 수 있다. 입력부는 복수의 입력 신호를 수신하도록 구성될 수 있다. 시냅스부는 입력부와 연결될 수 있고, 하나 이상의 시냅스 모듈을 포함할 수 있다. 시냅스부의 하나 이상의 시냅스 모듈 각각은 직렬 연결된 복수의 시냅스 소자를 포함할 수 있다. 각각의 시냅스 모듈은 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 복수의 시냅스 소자 각각은 특정의 계수 정보를 가질 수 있다. 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자 중 하나는, 시분할 다중화 방식에 따라, 수신된 복수의 입력 신호 중 하나에 계수 정보를 적용하도록 구성될 수 있다. 출력부는 계수 정보가 적용된 복수의 입력 신호들의 가중합을 구할 수 있으며, 이러한 가중합에 기초하여 출력 신호를 생성할 수 있다. 추가적인 예시에서, 시냅스부의 각각의 시냅스 소자는 플로팅 게이트 MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)로 형성될 수 있다.
추가적인 예시에서, 복수의 입력 신호는 펄스 신호일 수 있다. 다른 예시에서, 복수의 입력 신호는 아날로그 신호일 수 있다. 또 다른 예시에서, 복수의 입력 신호는 디지털 신호일 수 있다.
또한, 추가적인 예시에서, 입력부는 시분할 다중화 방식에 따른 각 시간 구간에서 입력 신호를 수신하도록 구성될 수 있다. 시냅스부의 각각의 시냅스 소자는 시분할 다중화 방식에 따른 각 시간 구간에서 상기 계수 정보를 갱신하도록 구성될 수 있다. 출력부는 시분할 다중화 방식에 따른 각 시간 구간에서 출력 신호를 생성하도록 구성될 수 있다.
추가적인 예시에서, 입력부는 입력 신호를 각각의 시냅스 소자에 직접적으로 전송하도록 구성될 수 있다. 입력부는, 시분할 다중화 방식에 따라, 계수 정보를 적용하는 시냅스 소자를 제외한 나머지 시냅스 소자에, 시냅스 소자가 닫힌 스위치로서 동작하도록 하는 입력 신호를 전송하도록 구성될 수 있다.
다른 예시에서, 입력부는 입력 신호를 각각의 시냅스 모듈에 전송하도록 구성될 수 있다. 시분할 다중화 방식에 따라, 하나 이상의 시냅스 모듈 각각에서, 계수 정보를 적용하는 시냅스 소자는 계수 정보를 판독 가능하게 하는 판독 신호를 수신하고, 그 대응하는 시냅스 모듈에 전송된 입력 신호에 판독된 계수 정보를 적용할 수 있다. 한편, 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자 중 계수 정보를 적용하는 시냅스 소자를 제외한 나머지 시냅스 소자는 패스 신호를 수신하여 닫힌 스위치로서 동작하도록 구성될 수 있다.
추가적인 예시에서, 출력부는 가중합이 임계값을 초과하면 출력 신호를 생성하도록 구성될 수 있다. 복수의 시냅스 소자 각각의 계수 정보는 양의 값 또는 음의 값을 가질 수 있다.
추가적인 예시에서, 직렬 연결된 시냅스 소자들은 NAND 플래시 구조를 형성하도록 구성될 수 있다.
일 예시에서, 집적회로가 일반적으로 설명된다. 집적회로는 복수의 뉴런 디바이스 및 연결부를 포함할 수 있다. 복수의 뉴런 디바이스 각각은 전술한 예시적인 뉴런 디바이스와 같이 구성될 수 있다. 연결부는 복수의 뉴런 디바이스를 상호 연결하도록 구성될 수 있다. 연결부는 프로그램 가능할 수 있다. 이러한 연결부는 복수의 뉴런 디바이스의 상호 연결을 동적으로 변경할 수 있다.
이상의 요약은 단순히 예시적인 것으로서 어떠한 방식으로든 제한적으로 의도된 것이 아니다. 이하의 상세한 설명과 도면을 참조함으로써, 상기 설명된 예시적인 양태들, 실시예들, 그리고 특징들에 더하여, 추가적인 양태들, 실시예들, 그리고 특징들 또한 명확해질 것이다.
본 개시의 전술한 특징 및 다른 특징은 첨부 도면과 결합하여, 다음의 설명 및 첨부된 청구범위로부터 더욱 충분히 명백해질 것이다. 이들 도면은 본 개시에 따른 단지 몇 개의 예시를 묘사할 뿐이고, 따라서, 본 개시의 범위를 제한하는 것으로 고려되어서는 안 될 것임을 이해하면서, 본 개시는 첨부 도면의 사용을 통해 더 구체적이고 상세하게 설명될 것이다.
도 1은 본 개시의 적어도 일부 실시예에 따른 뉴런 디바이스를 포함하는 전자 기기에서 뉴런 디바이스 간의 신호 전달을 설명하는 도면이고;
도 2a는 도 1의 뉴런 디바이스를 구현하는 예시적인 회로도이고;
도 2b는 도 2a의 뉴런 디바이스에 인가되는 입력 신호, 내부 포텐셜 및 출력 신호의 관계를 나타내는 그래프이고;
도 3은 본 개시의 적어도 일부 실시예에 따른 예시적인 뉴런 디바이스를 도시하는 블록도이고;
도 4는 도 3의 뉴런 디바이스의 일 예시적인 회로도이고;
도 5는 도 3의 뉴런 디바이스의 다른 예시적인 회로도이고;
도 6는 본 개시의 적어도 일부 실시예에 따른 다른 예시적인 뉴런 디바이스를 도시하는 블록도이고;
도 7은 도 6의 뉴런 디바이스의 일 예시적인 회로도이고;
도 8은 도 7에 따른 예시적인 뉴런 디바이스의 시냅스부가 시분할 다중화 방식으로 동작하는 예시를 도시하고;
도 9는 도 6의 뉴런 디바이스의 다른 예시적인 회로도이고;
도 10은 도 9에 따른 다른 예시적인 뉴런 디바이스의 시냅스부가 시분할 다중화 방식으로 동작하는 예시를 도시하며;
도 11은 본 개시의 적어도 일부 실시예에 따른 예시적인 집적회로를 도시하는 블록도이다.
이하의 상세한 설명에서 본 개시의 일부를 이루는 첨부된 도면이 참조된다. 문맥에서 달리 지시하고 있지 않은 한, 통상적으로, 도면에서 유사한 부호는 유사한 컴포넌트를 나타낸다. 상세한 설명, 도면, 그리고 청구범위에 설명되는 예시적인 예시는 제한적으로 여겨지지 않는다. 본 개시에서 제시되는 대상의 범위 또는 사상에서 벗어나지 않으면서도 다른 예시가 이용되거나, 다른 변경이 이루어질 수 있다. 여기에서 일반적으로 설명되고, 도면에 도시되는 본 개시의 양태는 다양한 다른 구성으로 배열, 대체, 조합, 분리, 및 설계될 수 있음과 이 모두가 여기에서 암시적으로 고려됨이 기꺼이 이해될 것이다.
일반적으로 본 개시는, 그 중에서도, 뉴런 디바이스 및 복수의 뉴런 디바이스를 포함하는 집적회로에 관련된다.
간단히 말하자면, 뉴런 디바이스는 복수의 입력 신호를 수신할 수 있다. 뉴런 디바이스는 하나 이상의 시냅스 모듈을 포함할 수 있으며 각각의 시냅스 모듈은 직렬 연결된 복수의 시냅스 소자를 포함할 수 있다. 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자는 시분할 다중화 방식으로 동작할 수 있다. 직렬 연결된 복수의 시냅스 소자 중 하나는 입력 신호 중 하나에 계수 정보를 적용할 수 있다. 직렬 연결된 복수의 시냅스 소자 중 나머지는 닫힌 회로로서 동작할 수 있다.
일 예시에서, 직렬 연결된 복수의 시냅스 소자 중 계수 정보를 적용하는 시냅스 소자를 제외한 나머지 시냅스 소자는 시냅스 소자가 닫힌 회로로서 동작하도록 하는 입력 신호를 수신할 수 있다. 다른 예시에서, 하나 이상의 시냅스 모듈 각각은 복수의 입력 신호 중 하나를 수신하고, 계수 정보를 적용하는 시냅스 소자는 계수 정보를 판독 가능하게 하는 판독 신호를 수신하여 수신된 입력 신호에 계수 정보를 적용할 수 있고, 나머지 시냅스 소자는 시냅스 소자가 닫힌 스위치로서 동작하게 하는 패스 신호를 수신할 수 있다. 뉴런 디바이스는 계수 정보가 적용된 복수의 입력 신호에 대하여 가중합을 구할 수 있으며, 가중합에 기초하여 출력 신호를 생성할 수 있다.
도 1은 본 개시의 적어도 일부 실시예에 따른 뉴런 디바이스를 포함하는 전자 기기에서 뉴런 디바이스 간의 신호 전달을 설명하는 도면이다. 예시적인 전자 기기(100)는 복수의 뉴런 디바이스(110-1 및 110-2 및 120)를 포함할 수 있다. 일부 예시에서, 뉴런 디바이스(110-1)는 신호(112-1)를 출력할 수 있다. 뉴런 디바이스(110-2)는 신호(112-2)를 출력할 수 있다. 일부 예시에서, 도 1에 도시된 바와 같이, 신호(112-2)는 뉴런 디바이스(110-1)의 신호(112-1)와 시간차를 가질 수 있다. 다른 예시에서, 뉴런 디바이스(120)는 신호(112-1 및 112-2)를 동시에 수신할 수 있다. 이와 같이, 뉴런 디바이스(120)는 뉴런 디바이스(110-1)로부터 신호(112-1)를 수신할 수 있으며 뉴런 디바이스(110-2)로부터 신호(112-2)를 수신할 수 있다.
도 1에 도시된 바와 같이, 그래프(130)는 뉴런 디바이스(120)가 뉴런 디바이스(110-1)로부터 신호(112-1)를 수신하고 뉴런 디바이스(110-2)로부터 신호(112-2)를 수신함에 따른 뉴런 디바이스(120)의 내부 포텐셜 및 출력의 변화를 예시한다. 그래프(130)에 도시된 바와 같이, 시간 구간(130-1)에서, 뉴런 디바이스(120)는 신호(112-1) 만을 수신하며, 뉴런 디바이스(120)의 내부 포텐셜은 증가한다. 시간 구간(130-2)에서, 뉴런 디바이스(120)는 신호(112-1) 및 신호(112-2)를 모두 수신하며, 뉴런 디바이스(120)의 내부 포텐셜은 시간 구간(130-1) 보다 빠르게 증가한다. 시간 구간(130-3)에서, 뉴런 디바이스(120)는 신호(112-2) 만을 수신하며, 뉴런 디바이스(120)의 내부 포텐셜은 시간 구간(130-2) 보다 느리게 증가한다. 뉴런 디바이스(120)의 내부 포텐셜이 특정의 값(VThr)을 초과하면, 뉴런 디바이스(120)는 시간 구간(130-4)에서 출력 그래프에 의해 도시되는 바와 같이, 출력 신호를 생성한다.
이와 같이, 뉴런 디바이스(120)는 뉴런 디바이스(110-1 및 110-2)로부터 신호를 수신하고, 수신된 신호에 기초하여 출력 신호를 생성할 수 있다. 앞서 설명한 바와 유사한 방식으로, 뉴런 디바이스(110-1 및 110-2) 또한 하나 이상의 다른 뉴런 디바이스로부터의 신호를 수신하여 수신된 신호에 기초하여 신호(112-1 및 112-2)를 출력할 수 있다. 도 1에서 뉴런 디바이스(120)가 2 개의 뉴런 디바이스(110-1 및 110-2)로부터 신호를 수신하는 것으로 설명되었지만, 1 개의 뉴런 디바이스 또는 3 개 이상의 뉴런 디바이스로부터 신호를 수신할 수 있다. 뉴런 디바이스(110-1, 110-2 및 120)는 위에서 설명한 바와 같이 신호를 송신, 수신 및 생성함으로써 정보를 전달할 수 있다. 도 1에서 신호(112-1 및 112-2)가 펄스 신호로 도시되었지만, 뉴런 디바이스가 송신, 수신 및 생성하는 신호는 다양한 유형일 수 있다. 예컨대, 신호(112-1 및 112-2)의 유형은 펄스 신호뿐 아니라 아날로그 신호 및 디지털 신호도 포함할 수 있다. 신호(112-1 및 112-2)가 펄스 신호인 경우, 정보는 펄스 신호의 펄스 폭으로 표현될 수 있다. 신호(112-1 및 112-2)가 아날로그 신호인 경우, 정보는 아날로그 신호의 전압 또는 전류의 크기를 이용하여 표현될 수 있다. 신호(112-1 및 112-2)가 디지털 신호인 경우, 정보는 하나 이상의 이산적인 값으로 표현될 수 있다.
도 2a는 도 1의 뉴런 디바이스(110-1, 110-2 및 120)와 같은 뉴런 디바이스를 구현하는 예시적인 회로도이다. 뉴런 디바이스(200)는 spike_in[0], spike_in[1], spike_in[2], 등과 같은 복수의 입력 신호를 수신하도록 구성된다. 뉴런 디바이스(200)는, 도 2a에 도시된 바와 같이, FG MOSFET(Floating Gate Metal Oxide Silicon Field Effect Transistor)를 포함할 수 있다. DSL 및 SSL의 값은 뉴런 디바이스(200)의 FG MOSFET의 유효한 동작과 연관될 수 있다. 각각의 FG MOSFET의 게이트는 spike_in[0], spike_in[1], spike_in[2], 등과 같은 입력 신호를 수신하도록 구성된다. 뉴런 디바이스(200)가 입력 신호를 수신하는 경우, 수신된 입력 신호에 기초하여 뉴런 디바이스(200)의 내부 포텐셜(Vmem)이 결정된다. 예컨대, 뉴런 디바이스(200)가 입력 신호(spike_in[0])를 수신함에 따라, 전하를 Vmem 단에 연결된 커패시터에 축적함으로써 내부 포텐셜(Vmem)이 증가할 수 있다. 도 1에 관하여 전술한 바와 같이, 뉴런 디바이스(200)의 내부 포텐셜(Vmem)이 임계값(예컨대, Vth; 도시되지 않음)을 초과하면, 뉴런 디바이스(200)는 출력 신호(OUT)를 생성한다. 한편, 뉴런 디바이스(200)에 의해 출력 신호가 생성되는 경우, 출력 신호(OUT)는 Vmem 단에 연결된 MOSFET의 게이트에 인가됨으로써, 내부 포텐셜(Vmem)을 초기화 한다.
도 2b는 도 2a의 뉴런 디바이스(200)에 인가되는 입력 신호, 내부 포텐셜 및 출력 신호의 관계를 나타내는 그래프다. 뉴런 디바이스(200)는 입력 신호(spike_in[i]) 및 입력 신호(spike_in[j])를 수신할 수 있다. 예컨대, 도 2a의 예시에서, i는 0일 수 있고, j는 1일 수 있다. 도 2b와 같이 입력 신호(spike_in[i])가 수신되는 경우, 내부 포텐셜(Vmem)이 증가하는 한편, 내부 포텐셜(Vmem)이 임계값(Vth)보다 낮으므로, 출력(OUT)은 생성되지 않는다. 입력 신호(spike_in[i])가 수신된 이후 그리고 입력 신호(spike_in[j])가 수신되기 전에, 내부 포텐셜(Vmem)은 변동되지 않는다. 입력 신호(spike_in[j])가 수신되는 경우, 내부 포텐셜(Vmem)은 다시 증가한다. 내부 포텐셜(Vmem)이 임계값(Vth)을 초과하는 경우, 출력 신호(OUT)가 생성되며, 생성된 출력 신호(OUT)가 Vmem 단에 연결된 MOSFET의 게이트에 인가됨으로써 내부 포텐셜(Vmem)을 리셋하므로, 입력 신호(spike_in[j])가 계속해서 수신되더라도, 내부 포텐셜(Vmem)이 더 이상 증가하지 않는다.
도 3은 본 개시의 적어도 일부 실시예에 따른 예시적인 뉴런 디바이스를 도시하는 블록도이다. 일부 실시예에서, 뉴런 디바이스(300)는 입력부(310), 시냅스부(320) 및 출력부(330)를 포함할 수 있다. 입력부(310)는 복수의 입력 신호(340-1 내지 340-n)를 수신하도록 구성될 수 있다. 일부 예시에서, 입력부(310)에 의하여 수신되는 복수의 입력 신호(340-1 및 340-n)는 다양한 유형의 신호일 수 있다. 예컨대, 입력 신호(340-1 내지 340-n)는 펄스 신호, 아날로그 신호 및 디지털 신호를 포함할 수 있다. 입력 신호(340-1 및 340-n)가 펄스 신호인 경우, 각 입력 신호에 포함된 정보는 펄스 신호의 펄스 폭으로 표현될 수 있다. 입력 신호(340-1 내지 340-n)가 아날로그 신호인 경우, 각 입력 신호에 포함된 정보는 아날로그 신호의 전압 또는 전류의 크기를 이용하여 표현될 수 있다. 입력 신호(340-1 내지 340-n)가 디지털 신호인 경우, 각 입력 신호에 포함된 정보는 하나 이상의 이산적인 값으로 표현될 수 있다.
일부 실시예에서, 시냅스부(320)는 입력부(310)와 연결될 수 있으며, 하나 이상의 시냅스 모듈(322-1 내지 322-k)을 포함할 수 있다. 하나 이상의 시냅스 모듈(322-1 내지 322-k) 각각은 직렬 연결된 복수의 시냅스 소자를 포함할 수 있다. 각각의 시냅스 소자들은 특정의 계수 정보를 가질 수 있다. 일부 예시에서, 시냅스 소자는 FG MOSFET로 형성될 수 있다. 그러한 예시에서, 특정의 계수 정보는 각 시냅스 소자의 FG MOSFET의 문턱 전압(Threshold Voltage), 시냅스부(320)와 출력부(330)의 연결 등에 기초하여 결정될 수 있다. 예컨대, 시냅스 모듈(322-1) 및 시냅스 모듈(322-k)는 각각 j 및 l개의 시냅스 소자를 포함할 수 있고, 시냅스 모듈(322-1)의 시냅스 소자들은 각각 계수 정보(w11, w12, w13, ..., w1j)를 가질 수 있고, 시냅스 모듈(322-k)의 시냅스 소자들은 각각 계수 정보(wk1, wk2, wk3, ..., wkl)를 가질 수 있으며, 여기서, j 및 l은 2 이상의 양의 정수이다.
시냅스 소자가 FG MOSFET로 형성되는 예시에서, 시냅스 소자는 직렬 연결되어 NAND 플래시 구조를 형성할 수 있다. 복수의 FG MOSFET가 직렬로 연결됨으로써 NAND 플래시 구조가 형성되는 바와 같이, 시냅스 소자들을 직렬 연결함으로써, 뉴런 디바이스(300)를 제조하는 경우, 단위 영역에 포함되는 시냅스 소자의 수가 증가할 수 있다.
일부 실시예에서, 하나 이상의 시냅스 모듈(322-1 내지 322-k) 각각은 시분할 다중화 방식(time multiplexing manner)으로 동작하도록 구성될 수 있다. 하나 이상의 시냅스 모듈(322-1 내지 322-k)의 직렬 연결된 복수의 시냅스 소자는 시분할 다중화 방식에 따라 동작하도록 구성될 수 있다. 직렬 연결된 복수의 시냅스 소자 각각은 서로 다른 시간 구간에서 동작하도록 구성될 수 있다. 예컨대, 시냅스부(320)는 시냅스 모듈(322-1) 및 시냅스 모듈(322-k)을 포함할 수 있으며, 시냅스 모듈(322-1)은 직렬 연결된 제1 시냅스 소자 및 제2 시냅스 소자를 포함하고 시냅스 모듈(322-k)은 직렬 연결된 제3 시냅스 소자 및 제4 시냅스 소자를 포함할 수 있다. 이러한 예시에서, 시분할 다중화 방식에 따른 제1 시간 구간에서, 입력부(310)는 복수의 입력 신호(340-1 내지 340-n)를 수신할 수 있다. 제1 시간 구간에서, 시냅스 모듈(322-1)의 제1 시냅스 소자 및 시냅스 모듈(322-k)의 제3 시냅스 소자는 각각 입력부(310)에 의해 수신된 복수의 입력 신호(340-1 내지 340-n) 중 하나에 특정의 계수 정보를 적용하도록 구성될 수 있다. 한편, 제1 시간 구간에서, 제2 시냅스 소자 및 제4 시냅스 소자는 닫힌 스위치로서 동작할 수 있다.
제1 시간 구간 이후의 제2 시간 구간에서, 입력부(310)는 새로운 복수의 입력 신호(340-1' 내지 340-n'; 도시되지 않음)을 수신할 수 있다. 제1 시냅스 소자 및 제3 시냅스 소자는 닫힌 스위치로서 동작할 수 있다. 한편, 제2 시간 구간에서, 제2 시냅스 소자 및 제4 시냅스 소자가 제2 시간 구간에 수신된 입력 신호(340-1' 내지 340-n') 중 하나에 특정의 계수 정보를 적용하도록 구성될 수 있다.
일부 예시에서, 제1 시간 구간에서, 제1 및 제3 시냅스 소자가 각각 입력 신호에 계수 정보를 적용한 이후에, 제1 내지 제4 시냅스 소자가 제2 시간 구간 전에 계수 정보를 갱신하도록 구성될 수 있다. 마찬가지로, 제2 시간 구간에서, 제2 및 제4 시냅스 소자가 각각 입력 신호를 수신한 이후에, 제1 내지 제4 시냅스 소자가 그 이후의 시간 구간 전에 계수 정보를 갱신하도록 구성될 수 있다. 시분할 다중화 방식에 대해서는, 이하의 도 8 및 10에서 보다 상세히 설명될 것이다.
일부 실시예에서, 출력부(330)는 시냅스부(320)와 연결되며, 출력 신호(350)를 생성하도록 구성될 수 있다. 일부 예시에서, 출력부(330)는 시냅스부(320)에 의해 계수 정보가 적용된 입력 신호들의 가중합을 구하고 이러한 가중합에 기초하여 출력 신호를 생성하도록 구성될 수 있다. 일부 예시에서, 출력부(330)는 가중합이 미리 정해진 임계 값을 초과하는 경우, 출력 신호를 생성하도록 구성될 수 있다. 입력부(310)에 의해 입력 신호가 수신되고, 시냅스부에 의해 수신된 입력 신호에 계수 정보가 적용되더라도, 출력부(330)에 의해 획득되는 가중합이 임계 값을 초과하지 않는 경우, 출력부(330)는 출력 신호를 생성하지 않을 수 있다. 일부 예시에서, 시냅스부(320)가 시분할 다중화 방식으로 동작되는 경우, 출력부(330)는 시분할 다중화 방식에 따른 각 시간 구간에서 출력 신호를 생성하도록 구성될 수 있다. 일부 예시에서, 출력부(330)에 의해 획득되는 가중합은 각 시간 구간 마다 리셋될 수 있다. 출력부(330)에 의해 생성된 출력 신호는 하나 이상의 다른 뉴런 디바이스, 또는 다른 단의 시냅스 소자의 입력 신호일 수 있다.
도 4는 도 3의 뉴런 디바이스의 일 예시적인 회로도이다. 뉴런 디바이스(300)의 입력부(도시되지 않음)는 복수의 입력 신호를 수신하여 spike_in[0,0], spike_in[0,1], spike_in[0,2], spike_in[1,0], spike_in[1,1], spike_in[1,2], 등과 같이 복수의 FG MOSFET의 게이트에 각각 전달하도록 구성될 수 있다. 도 4에 도시된 바와 같이, 뉴런 디바이스(300)의 시냅스부는, 하나 이상의 시냅스 모듈(410, 420, 430, 등)을 포함할 수 있으며, 각각의 시냅스 모듈(410, 420, 430, 등)은 직렬 연결된 복수의 FG MOSFET를 포함할 수 있다. 각각의 FG MOSFET는 시냅스 소자에 해당할 수 있다. DSL 및 SSL의 값은 뉴런 디바이스(300)의 FG MOSFET의 유효한 동작과 연관될 수 있다. 시냅스 모듈(410)은 spike_in[0,0] 및 spike_in[1,0]을 수신하도록 구성될 수 있다. 시냅스 모듈(420)은 spike_in[0,1] 및 spike_in[1,1]을 수신하도록 구성될 수 있다. 시냅스 모듈(430)은 spike_in[0,2] 및 spike_in[1,2]을 수신하도록 구성될 수 있다. 뉴런 디바이스(300)가 입력 신호를 수신하는 경우, 수신된 입력 신호에 기초하여 뉴런 디바이스(300)의 내부 포텐셜(Vmem)이 결정된다. 예컨대, 뉴런 디바이스(300)가 입력 신호(spike_in[0,0])를 수신함에 따라, 전하를 Vmem 단에 연결된 커패시터에 축적함으로써 내부 포텐셜(Vmem)이 증가할 수 있다. 일부 예시에서, 내부 포텐셜(Vmem)이 미리 정해진 임계값을 초과하면, 뉴런 디바이스(300)의 출력부는 출력 신호(OUT)를 생성할 수 있다.
일부 실시예에서, 뉴런 디바이스(300)의 각각의 시냅스 모듈(410, 420, 430)은 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 일부 예시에서, 시분할 다중화 방식에 따른 제1 시간 구간에서, 시냅스 모듈(410)의 제1 단의 FG MOSFET는 spike_in[0,0]을 수신하도록 구성될 수 있으며, spike_in[0,0]을 수신하는 FG MOSFET을 제외한 시냅스 모듈(410) 내 나머지 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 마찬가지로, 제1 시간 구간에서, 시냅스 모듈(420)의 제1 단의 FG MOSFET는 spike_in[0,1]을 수신하고, 시냅스 모듈(430)의 제1 단의 FG MOSFET는 spike_in[0,2]을 수신하도록 구성될 수 있으며, 시냅스 모듈(420 및 430)의 제1 단의 FG MOSFET를 제외한 시냅스 모듈(420 및 430) 내 나머지 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 제1 시간 구간에서 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]이 수신되면, 각 대응하는 FG MOSFET의 특정의 계수 정보가 적용되어 이에 대응하는 전하가 Vmem 단에 연결된 커패시터에 축적된다. 내부 포텐셜(Vmem)의 전압이 임계값을 초과하면, 뉴런 디바이스(300)의 출력부는 출력 신호(OUT)를 생성할 수 있다. 제1 시간 구간 이후의 제2 시간 구간에서, 시냅스 모듈(410)의 제2 단의 FG MOSFET에 의해 spike_in[1,0]이 수신되고, 시냅스 모듈(420)의 제2 단의 FG MOSFET에 의해 spike_in[1,1]이 수신되고, 시냅스 모듈(430)의 제2 단의 FG MOSFET에 의해 spike_in[1,2]이 수신될 수 있다. 제2 시간 구간에서, 시냅스 모듈(410, 420 및 430)의 제1 단의 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 제2 시간 구간에서 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]이 수신되면, 각 대응하는 FG MOSFET의 특정의 계수 정보가 적용되어 이에 대응하는 전하가 Vmem 단에 연결된 커패시터에 축적된다. 내부 포텐셜(Vmem)의 전압이 임계값을 초과하면, 뉴런 디바이스(300)의 출력부는 출력 신호(OUT)를 생성할 수 있다.
도 5는 도 3의 뉴런 디바이스의 다른 예시적인 회로도이다. 도 4에 도시된 예시적인 뉴런 디바이스(300)와 입력 신호에 관한 배선이 상이한 것 외에는 도 4에 도시된 회로도와 동일하므로, 도 4와 동일한 부분에 대해서는 설명을 생략한다. 도 5를 참조하면, 뉴런 디바이스(300)의 시냅스부는 하나 이상의 시냅스 모듈(510, 520, 530, 등)을 포함한다. 뉴런 디바이스(300)의 입력부(도시되지 않음)는 복수의 입력 신호를 수신하여 spike_in[n,0], spike_in[n,1], spike_in[n,2], 등과 같이 시냅스 모듈(510, 520, 530, 등) 각각에 전송하도록 구성될 수 있다. 도 5에 도시된 바와 같이, 입력 신호들(spike_in[n,0], spike_in[n,1], spike_in[n,2], 등)은 각각 시냅스 모듈(510, 520, 530, 등)에 포함되어 있는 MOSFET의 게이트에 전송하도록 구성될 수 있으며, 여기서, n은 0 및 양의 정수를 포함한다. 도 5에 도시된 각 시냅스 모듈 내 2 개의 MOSFET는 동일한 입력 신호를 수신하도록 배열될 수 있다.
또한, 복수의 모듈(510, 520, 530, 등) 각각에 포함된 복수의 FG MOSFET는 각각 해당 FG MOSFET의 판독 여부를 나타내는 신호를 수신할 수 있다. 예컨대, 도 5에 도시된 바와 같이, 복수의 모듈(510, 520, 530, 등)의 제1 단의 FG MOSFET는 bias[0]과 같은 신호를 수신할 수 있고, 제2 단의 FG MOSFET는 bias[1]과 같은 신호를 수신할 수 있다. 이러한 배선을 함으로써, 도 4의 회로에 비해 보다 간단한 배선이 이루어질 수 있으며, 결과적으로 회로 내의 신호가 단순화될 수 있다.
일부 실시예에서, 도 5에 도시된 뉴런 디바이스(300)의 각각의 시냅스 모듈(510, 520, 530, 등)은 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 각각의 시냅스 모듈(510, 520, 530, 등)은 시분할 다중화 방식에 따른 제1 시간 구간에서, spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]를 각각 수신하도록 구성될 수 있다. 도 5를 참조하면, 제1 시간 구간에서, 시냅스 모듈(510)의 MOSFET는 spike_in[0,0]을 수신하도록 구성될 수 있다. 이와 같이, 제1 시간 구간에서, 시냅스 모듈(520 및 530)의 MOSFET는 spike_in[0,1] 및 spike_in[0,2]를 각각 수신하도록 구성될 수 있다. 제1 시간 구간에서, 시냅스 모듈(510, 520, 530, 등)의 제1 단의 FG MOSFET는 bias[0]=Vread와 같은 판독 신호를 수신할 수 있다. 판독 신호(Vread)는 플로팅 게이트에 저장된 정보를 판독하기 위한 적절한 값일 수 있다. 제1 시간 구간에서, 시냅스 모듈(510, 520, 530, 등)의 제2 단의 FG MOSFET는 bias[1]=Vpass와 같은 패스 신호를 수신할 수 있다. 패스 신호(Vpass)는 FG MOSFET의 플로팅 게이트에 저장된 정보와 무관하게 FG MOSFET를 닫힌 스위치로서 동작하도록 하는 값일 수 있다. 제1 시간 구간에서, 제1 단의 FG MOSFET 외 다른 단의 FG MOSFET는 제2 단의 FG MOSFET과 같이 닫힌 스위치로서 동작할 수 있다. 제1 시간 구간 이후의 제2 시간 구간에서, 시냅스 모듈(510, 520 및 530)의 MOSFET는 spike[1,0], spike_in[1,1] 및 spike_in[1,2]를 각각 수신할 수 있다. 제2 시간 구간에서, 시냅스 모듈(510, 520, 530, 등)의 제1 단의 FG MOSFET는 bias[0]=Vpass를 수신할 수 있다. 한편, 제2 단의 FG MOSFET는 bias[1]=Vread를 수신할 수 있다. 제2 시간 구간에서, 제2 단의 FG MOSFET를 제외한 다른 단의 FG MOSFET는 제1 단의 FG MOSFET와 같이 닫힌 스위치로서 동작할 수 있다.
도 6은 본 개시의 적어도 일부 실시예에 따른 다른 예시적인 뉴런 디바이스를 도시하는 블록도이다. 일부 실시예에서, 뉴런 디바이스(600)는 입력부(610), 시냅스부(620) 및 출력부(630)를 포함할 수 있다. 입력부(610)는 복수의 입력 신호(640-1 내지 640-n)를 수신하도록 구성될 수 있다. 일부 예시에서, 입력부(610)에 의하여 수신되는 복수의 입력 신호(640-1 및 640-n)는 다양한 유형의 신호일 수 있다. 예컨대, 입력 신호(640-1 내지 640-n)는 펄스 신호, 아날로그 신호 및 디지털 신호를 포함할 수 있다.
일부 실시예에서, 시냅스부(620)는 입력부(610)와 연결될 수 있으며, 하나 이상의 시냅스 모듈(622-1 내지 622-k)을 포함할 수 있다. 일부 예시에서, 하나 이상의 시냅스 모듈(622-1 내지 622-k) 각각은 직렬 연결된 복수의 시냅스 소자를 포함할 수 있다. 각각의 시냅스 소자는 FG MOSFET로 형성될 수 있다. 시냅스 모듈(622-1 내지 622-k)의 동작은 도 3의 시냅스 모듈(322-1 내지 322-k)과 유사하므로, 여기에서 중복되는 구체적인 설명은 생략한다. 추가적으로, 도 6에서 도시된 바와 같이, 하나 이상의 시냅스 모듈(622-1 내지 622-k) 각각의 복수의 시냅스 소자는 추가의 FG MOSFET(624-1 내지 624-k)를 더 포함할 수 있다.
복수의 시냅스 소자 각각은 특정의 양의 계수 정보 또는 추가의 FG MOSFET에 의한 특정의 음의 계수 정보를 가질 수 있다. 일부 예시에서, 특정의 양의 계수 정보 및 음의 계수 정보는 각 시냅스 소자의 FG MOSFET의 문턱 전압(Threshold Voltage) 및/또는 시냅스부(620) 와 출력부(630)의 연결에 기초하여 결정될 수 있다. 일부 예시에서, 하나 이상의 시냅스 모듈(622-1 내지 622-k)의 직렬 연결된 복수의 시냅스 소자 중 하나가 복수의 입력 신호(640-1 내지 640-n) 중 하나에 양의 계수 정보 또는 음의 계수 정보를 적용하도록 동작될 수 있다. 예컨대, 시냅스 모듈(622-1)의 복수의 시냅스 소자 중 하나는 계수 정보(w1)를 가질 수 있으며, 시냅스 소자의 추가의 FG MOSFET(624-1)는 계수 정보(-w1')를 가질 수 있다. 일 예시에서, 시냅스 소자(622-1)의 복수의 시냅스 소자 중 하나는 입력부(310)에 의해 수신된 입력 신호(640-1)에 양의 계수 정보(w1) 또는 음의 계수 정보(-w1')를 적용할 수 있다.
일부 실시예에서, 하나 이상의 시냅스 모듈(622-1 내지 622-k) 각각은 시분할 다중화 방식(time multiplexing manner)으로 동작하도록 구성될 수 있다. 시냅스 모듈(622-1 내지 622-k)의 시분할 다중화 방식에 따른 동작은 시냅스 모듈(622-1 내지 622-k) 각각의 직렬로 연결된 복수의 시냅스 소자가 추가의 FG MOSFET를 통해, 음의 계수 정보를 입력 신호에 적용할 수 있다는 점을 제외하고는 도 3의 설명과 중복되므로, 명료함을 위해 여기에서 설명을 생략한다.
도 7은 도 6의 뉴런 디바이스의 일 예시적인 회로도이다. 뉴런 디바이스(600)의 입력부(도시되지 않음)는 복수의 입력 신호를 수신하여 spike_in[0,0], spike_in[0,1], spike_in[0,2], spike_in[1,0], spike_in[1,1], spike_in[1,2], 등과 같이 복수의 FG MOSFET의 게이트에 각각 전달하도록 구성될 수 있다. 도 7에 도시된 바와 같이, 뉴런 디바이스(600)의 시냅스부는, 하나 이상의 시냅스 모듈(710, 720, 730, 등)을 포함할 수 있으며, 각각의 시냅스 모듈(710, 720, 730, 등)은 직렬 연결된 복수의 FG MOSFET를 포함할 수 있다. 도 3에 비하여, 도 7에 도시된 각각의 시냅스 모듈(710, 720, 730, 등)은 직렬 연결된 복수의 FG MOSFET과 입력을 공유하는 복수의 FG MOSFET를 추가로 더 포함할 수 있으며, 추가의 FG MOSFET은 서로 직렬 연결된다. 각각의 시냅스 모듈(710, 720, 730, 등)에 포함된 각 단의 FG MOSFET와 추가의 FG MOSFET는 복수의 시냅스 소자 각각에 해당할 수 있다. DSL 및 SSL의 값은 뉴런 디바이스(600)의 FG MOSFET의 유효한 동작과 연관될 수 있다. 도 7에 도시된 바와 같이, 시냅스 모듈(710)은 spike_in[0,0] 및 spike_in[1,0]을 수신하도록 구성될 수 있다. 시냅스 모듈(720)은 spike_in[0,1] 및 spike_in[1,1]을 수신하도록 구성될 수 있다. 시냅스 모듈(730)은 spike_in[0,2] 및 spike_in[1,2]을 수신하도록 구성될 수 있다. 뉴런 디바이스(600)가 입력 신호를 수신하는 경우, 수신된 입력 신호에 기초하여 뉴런 디바이스(600)의 내부 포텐셜(Vmem)이 결정된다. 예컨대, 뉴런 디바이스(600)가 입력 신호(spike_in[0,0])를 수신함에 따라, 좌측의 FG MOSFET 또는 우측의 FG MOSFET 중 하나에 입력 신호(spike_in[0,0])가 유효하게 인가될 수 있다. 좌측의 FG MOSFET에 입력 신호(spike_in[0,0])가 유효하게 인가되는 경우, 전하를 Vmem 단에 연결된 커패시터에 축적함으로써 내부 포텐셜(Vmem)이 증가할 수 있다. 반면, 우측의 FG MOSFET에 입력 신호(spike_in[0,0])가 유효하게 인가되는 경우, Vmem 단에 연결된 커패시터에 충전된 전하가 방전됨으로써 내부 포텐셜(Vmem)이 감소할 수 있다. 일부 예시에서, 내부 포텐셜(Vmem)이 미리 정해진 임계값을 초과하면, 뉴런 디바이스(600)의 출력부는 출력 신호(OUT)를 생성할 수 있다.
일부 실시예에서, 뉴런 디바이스(600)의 각각의 시냅스 모듈(710, 720, 730)은 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 일부 예시에서, 시분할 다중화 방식에 따른 제1 시간 구간에서, 시냅스 모듈(710)의 제1 단의 FG MOSFET는 spike_in[0,0]을 수신하도록 구성될 수 있으며, 제1 단의 FG MOSFET를 제외한 나머지 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 이와 같이, 제1 시간 구간에서, 시냅스 모듈(720)의 제1 단의 FG MOSFET는 spike_in[0,1]을 수신하고, 시냅스 모듈(730)의 제1 단의 FG MOSFET는 spike_in[0,2]을 수신하도록 구성될 수 있으며, 시냅스 모듈(720 및 730)의 제1 단의 FG MOSFET를 제외한 시냅스 모듈(720 및 730) 내 나머지 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 제1 시간 구간에서 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]이 수신되면, 각 대응하는 FG MOSFET의 특정의 계수 정보가 적용되어 이에 대응하는 전하가 Vmem 단에 연결된 커패시터에 축적되거나 방전된다. 예컨대, 좌측의 FG MOSFET로 입력 신호가 유효하게 수신되면 내부 포텐셜(Vmem)이 증가할 수 있으며, 우측의 FG MOSFET로 입력 신호가 유효하게 수신되면 내부 포텐셜(Vmem)이 감소할 수 있다. 내부 포텐셜(Vmem)의 전압이 임계값을 초과하면, 뉴런 디바이스(600)의 출력부는 출력 신호(OUT)를 생성할 수 있다. 제1 시간 구간 이후의 제2 시간 구간에서, 시냅스 모듈(710)의 제2 단의 FG MOSFET에 의해 spike_in[1,0]이 수신되고, 시냅스 모듈(720)의 제2 단의 FG MOSFET에 의해 spike_in[1,1]이 수신되고, 시냅스 모듈(730)의 제2 단의 FG MOSFET에 의해 spike_in[1,2]이 수신될 수 있다. 시냅스 모듈(710, 720 및 730)의 제2 단의 FG MOSFET를 제외한 나머지 FG MOSFET는 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 제2 시간 구간에서 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]이 수신되면, 각 대응하는 FG MOSFET의 특정의 계수 정보가 적용되어 이에 대응하는 전하가 Vmem 단에 연결된 커패시터에 축적되거나 방전된다. 내부 포텐셜(Vmem)의 전압이 임계값을 초과하면, 뉴런 디바이스(600)의 출력부는 출력 신호(OUT)를 생성할 수 있다. 시분할 다중화 방식에 따른 동작은 이하의 도 8에서 보다 상세히 설명될 것이다.
도 8은 도 7의 일 예시적인 뉴런 디바이스(600)의 시냅스부가 시분할 다중화 방식으로 동작하는 예시를 도시한다. 도 8에서는, 도 7의 뉴런 디바이스(600)를 예시하였지만, 당업자는 도 8에서 설명되는 시분할 다중화 방식이 도 3의 뉴런 디바이스(300)에 적합하도록 수정될 수 있다는 점을 이해할 것이다.
일부 실시예에서, 시분할 다중화 방식에 따른 시간 구간은 제1 시간 구간(810) 및 제2 시간 구간(820)을 포함할 수 있다. 도 8에 도시된 바와 같이, 제1 시간 구간(810)에서, 시냅스부의 복수의 모듈 내 첫 번째 단의 FG MOSFET들은 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]을 각각 수신할 수 있다. 제1 시간 구간에서 수신되는 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]이 계수 정보가 적용되어 출력부(630)에 인가될 수 있도록, 복수의 모듈의 다른 단의 FG MOSFET는, 도 8의 제1 시간 구간의 뉴런 디바이스(600)의 시냅스부에 대하여 도시된 바와 같이, 모두 닫힌 스위치로서 동작하도록 입력 신호를 수신할 수 있다. 제1 시간 구간에서 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]에 계수 정보가 적용되어 출력부(630)에 인가되면, 출력부(630)는 이에 기초하여 가중합을 구하고, 가중합에 기초하여 spike_out[0]을 출력할 수 있다.
제1시간 구간(810) 이후의 제2 시간 구간(820)에서, 시냅스부의 복수의 모듈 내 두 번째 단의 FG MOSFET들은 도 8에 도시된 바와 같이 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]을 각각 수신할 수 있다. 제2 시간 구간에서 수신되는 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]이 계수 정보가 적용되어 출력부(630)에 인가될 수 있도록, 복수의 모듈의 다른 단의 FG MOSFET는, 도 8의 제2 시간 구간의 뉴런 디바이스(600)의 시냅스부에 대하여 도시된 바와 같이, 모두 닫힌 스위치로서 동작하도록 신호를 입력 수신할 수 있다. 제2 시간 구간에서 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]가 계수 정보가 적용되어 출력부(630)에 인가되면, 출력부(630)는 이에 기초하여 가중합을 구하고, 가중합에 기초하여 spike_out[1]을 출력할 수 있다.
추가적으로, 일부 실시예에서, 뉴런 디바이스(600)는 각 시간 구간에서, 시냅스부의 각각의 시냅스 소자는 계수 정보를 갱신할 수 있다. 예컨대, 도 8의 FG MOSFET의 게이트에서 입력 신호를 수신한 이후, 플로팅 게이트 내에 형성되는 특정의 전위는 FG MOSFET에 적합한 전압을 인가함으로써 갱신될 수 있다. 일부 실시예에서, 뉴런 디바이스(600)의 출력부(630)의 내부 포텐셜은 각 시간 구간에서 리셋될 수 있고, 시냅스부의 각각의 시냅스 소자는 출력부(630)의 내부 포텐셜이 리셋된 이후에, 그 계수 정보를 갱신할 수 있다.
도 9는 도 6의 뉴런 디바이스의 다른 예시적인 회로도이다. 도 7에 도시된 예시적인 뉴런 디바이스(600)와 입력 신호에 관한 배선이 상이한 것 외에는, 도 7에 도시된 회로도와 동일하므로, 동일한 부분에 대해서는 설명을 생략한다. 뉴런 디바이스(600)의 입력부(도시되지 않음)는 복수의 입력 신호를 수신하여 spike_in[n,0], spike_in[n,1], spike_in[n,2], 등과 같이 시냅스 모듈(910, 920, 930, 등) 각각에 전송하도록 구성될 수 있다. 도 9에 도시된 바와 같이, 입력 신호들(spike_in[n,0], spike_in[n,1], spike_in[n,2], 등)은 각각 시냅스 모듈(910, 920, 930, 등)에 포함되어 있는 MOSFET의 게이트에 전송하도록 구성될 수 있으며, 여기서 n은 0 및 양의 정수를 포함한다. 도 9에 도시된 시냅스 모듈 내 2 개의 MOSFET는 동일한 입력 신호를 수신하도록 배열될 수 있다.
또한, 복수의 모듈(910, 920, 930, 등) 각각에 포함된 복수의 FG MOSFET는 각각 해당 FG MOSFET의 판독 여부를 나타내는 신호를 수신할 수 있다. 예컨대, 도 9에 도시된 바와 같이, 복수의 모듈(910, 920, 930, 등)의 제1 단의 FG MOSFET는 bias[0]을 수신할 수 있고, 제2 단의 FG MOSFET는 bias[1]을 수신할 수 있다. 이러한 배선을 함으로써, 도 7의 회로에 비해 보다 간단한 배선이 이루어질 수 있으며, 결과적으로 회로 내의 신호가 단순화될 수 있다.
도 10은 도 9의 다른 예시적인 뉴런 디바이스(600)의 시냅스부가 시분할 다중화 방식으로 동작하는 예시를 도시한다. 도 10에서는, 도 9의 뉴런 디바이스(600)를 예시였지만, 당업자는 도 9에서 설명되는 시분할 다중화 방식이 도 3의 뉴런 디바이스(300)에 적합하도록 수정될 수 있다는 점을 이해할 것이다.
일부 실시예에서, 시분할 다중화 방식에 따른 시간 구간은 제1 시간 구간(1010) 및 제2 시간 구간(1020)을 포함할 수 있다. 도 10에 도시된 바와 같이, 제1 시간 구간(1010)에서, 시냅스부의 복수의 모듈 내 첫 번째 및 마지막 단의 MOSFET들은 spike_in[0,0], spike_in[0,1] 및 spike_in[0,2]을 각각 수신할 수 있다. 제1 시간 구간(1010)에서, 시냅스 부의 복수의 모듈 내 첫 번째 단의 FG MOSFET들은 bias[0] = Vread 신호를 수신할 수 있으며, 여기서 Vread는 FG MOSFET에 저장된 계수 정보를 판독 가능하게 하는 전압을 지칭한다. 제1 시간 구간(1010)에서, 첫 번째 단 외의 FG MOSFET는 Vpass 신호를 수신할 수 있으며, 여기서, Vpass는 해당 FG MOSFET을 닫힌 스위치로서 동작할 수 있도록 하는 전압을 지칭한다. 예컨대, 두 번째 단의 FG MOSFET는 모두 bias[1] = Vpass 신호를 수신한다.
제1시간 구간(1010) 이후의 제2 시간 구간(1020)에서, 시냅스부의 복수의 모듈 내 첫 번째 및 마지막 단의 MOSFET들은 spike_in[1,0], spike_in[1,1] 및 spike_in[1,2]을 각각 수신할 수 있다. 제2 시간 구간(1020)에서, 시냅스부의 복수의 모듈 내 두 번째 단의 FG MOSFET들은 도 10에 도시된 바와 같이 bias[1] = Vread 신호를 수신할 수 있다. 제2 시간 구간(102)에서, 두 번째 단 외의 FG MOSFET는 Vpass 신호를 수신할 수 있다. 예컨대, 첫 번째 단의 FG MOSFET는 모두 bias[0] = Vpass 신호를 수신한다.
도 11은 본 개시의 적어도 일부 실시예에 따른 예시적인 집적회로를 도시하는 블록도이다. 집적회로(1100)는 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n) 및 연결부(1120)를 포함할 수 있다. 일부 실시예에서, 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n) 각각은 도 3의 뉴런 디바이스(300) 또는 도 6의 뉴런 디바이스(600)와 같이, 복수의 입력 신호를 수신하도록 구성된 입력부; 입력부와 연결되며, 하나 이상의 시냅스 모듈을 포함하는 시냅스부; 및 시냅스부와 연결되며 출력 신호를 생성하도록 구성된 출력부를 포함할 수 있다. 하나 이상의 시냅스 모듈은 직렬 연결된 복수의 시냅스 소자들을 포함하는 복수의 모듈을 포함하며, 시분할 다중화 방식으로 동작하도록 구성될 수 있다. 일부 예시에서, 시냅스부의 각각의 시냅스 소자는 FG MOSFET로 형성되고, 특정의 계수 정보를 가질 수 있다. 하나 이상의 시냅스 모듈 각각에서, 직렬 연결된 복수의 시냅스 소자 중 하나는 수신된 복수의 입력 신호 중 하나에 계수 정보를 적용하도록 구성될 수 있다. 출력부는 계수 정보가 적용된 입력 신호들의 가중합을 구하고 그 가중합에 기초하여 출력 신호를 생성할 수 있다.
일부 실시예에서, 연결부(1120)는 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n)를 상호 연결하도록 구성될 수 있다. 일부 예시에서, 연결부(1120)는 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n) 중 하나의 출력을 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n) 중 하나 이상의 입력으로 각각 연결하도록 구성될 수 있다. 예컨대, 연결부(1120)는 뉴런 디바이스(1110-1)의 출력을 뉴런 디바이스(1110-2) 및/또는 뉴런 디바이스(1110-n)의 입력으로 각각 연결할 수 있다. 연결부(1120)는 또한 뉴런 디바이스(1110-1)의 출력을 다시 뉴런 디바이스(1110-1)의 다른 입력으로 연결할 수 있다.
일부 실시예에서, 연결부(1120)는 프로그램 가능할 수 있다. 일부 예시에서, 연결부(1120)는 FPGA(Field Programmable Gate Array)를 포함할 수 있다. 프로그램 가능한 연결부(1120)는 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n)의 상호 연결을 회로의 물리적인 공정 없이 변경할 수 있다. 일부 예시에서, 연결부(1120)는 집적회로(1100)의 동작 중에, 복수의 뉴런 디바이스(1110-1, 1110-2 내지 1110-n)의 상호 연결을 동적으로 변경하도록 구성될 수 있다.
연결부(1120)의 하드웨어와 소프트웨어 구현 사이에는 구별이 거의 없다. 하드웨어 또는 소프트웨어의 사용은 일반적으로 (그러나 어떤 맥락에서 하드웨어 및 소프트웨어 사이의 선택이 중요하게 될 수 있다는 점에서 항상 그런 것은 아니지만) 비용 대비 효율의 트레이드오프(tradeoff)를 나타내는 설계상 선택(design choice)이다. 선호되는 수단은 프로세스 및/또는 시스템 및/또는 다른 기술이 사용되는 맥락(context)에 따라 변경될 것이다.
전술한 상세한 설명은 블록도 및/또는 예시의 사용을 통해 장치 및/또는 프로세스의 다양한 실시예를 설명하였다. 그러한 블록도 및/또는 예시가 하나 이상의 기능 및/또는 동작을 포함하는 한, 당업자라면 그러한 블록도, 또는 예시 내의 각각의 기능 및/또는 동작은 하드웨어, 소프트웨어, 펌웨어, 또는 실질적으로 그들 임의의 조합의 넓은 범위에 의해 개별적으로 및/또는 집합적으로 구현될 수 있다는 것이 이해될 것이다.
본 개시는 다양한 태양의 예시로서 의도된 본 출원에 기술된 특정 예시들에 제한되지 않을 것이다. 당업자에게 명백할 바와 같이, 많은 수정과 변형이 그 사상과 범위를 벗어나지 않으면서 이루어질 수 있다. 여기에 열거된 것들에 더하여, 본 개시의 범위 안에서 기능적으로 균등한 방법과 장치가 위의 설명으로부터 당업자에게 명백할 것이다. 그러한 수정과 변형은 첨부된 청구항의 범위에 들어가도록 의도된 것이다. 본 개시는 첨부된 청구항의 용어에 의해서만, 그러한 청구항에 부여된 균등물의 전 범위와 함께, 제한될 것이다. 또한, 여기에서 사용된 용어는 단지 특정 예시들을 기술하기 위한 목적이고, 제한하는 것으로 의도되지 않음이 이해될 것이다.
여기에서 실질적으로 임의의 복수 및/또는 단수의 용어의 사용에 대하여, 당업자는 맥락 및/또는 응용에 적절하도록, 복수를 단수로 및/또는 단수를 복수로 해석할 수 있다. 다양한 단수/복수의 치환은 명확성을 위해 여기에서 명시적으로 기재될 수 있다. 또한, 당업자라면, 일반적으로 본 개시에 사용되며 특히 첨부된 청구범위(예를 들어, 첨부된 청구범위)에 사용된 용어들이 일반적으로 "개방적(open)" 용어(예를 들어, 용어 "포함하는"은 "포함하지만 이에 제한되지 않는"으로, 용어 "갖는"는 "적어도 갖는"으로, 용어 "포함하다"는 "포함하지만 이에 한정되지 않는" 등으로 해석되어야 함)로 의도되었음을 이해할 것이다.
여기에서 기술된 대상은 때때로 상이한 다른 컴포넌트 내에 포함되거나 접속된 상이한 컴포넌트를 도시한다. 도시된 그러한 아키텍처는 단순히 예시적인 것이고, 사실상 동일한 기능을 달성하는 다른 많은 아키텍처가 구현될 수 있다는 것이 이해되어야 한다. 개념적으로, 동일한 기능을 달성하기 위한 컴포넌트의 임의의 배치는 원하는 기능이 달성되도록 유효하게 "연관"된다. 이에 따라, 특정 기능을 달성하기 위해 여기서 결합된 임의의 두 개의 컴포넌트는, 아키텍처 또는 중간 컴포넌트와는 무관하게, 원하는 기능이 달성되도록 서로 "연관"된 것으로 볼 수 있다. 마찬가지로, 연관된 임의의 두 개의 컴포넌트는 또한 원하는 기능을 달성하기 위해 서로 "동작적으로 접속"되거나 또는 "동작적으로 연결"되는 것으로 간주될 수 있고, 그와 같이 연관될 수 있는 임의의 두 개의 컴포넌트는 또한 원하는 기능을 달성하기 위해 서로 "동작적으로 연결가능"한 것으로 볼 수 있다. 동작적으로 연결가능하다는 것의 특정예는 물리적으로 양립가능하고 및/또는 물리적으로 상호작용하는 컴포넌트 및/또는 무선으로 상호작용이 가능하고 및/또는 무선으로 상호작용하는 컴포넌트 및/또는 논리적으로 상호작용하고 및/또는 논리적으로 상호작용이 가능한 컴포넌트를 포함하지만, 이에 한정되는 것은 아니다
다양한 양상 및 예시들이 여기에서 개시되었지만, 다른 양상 및 예시들이 당업자에게 명확할 것이다. 본 개시에 기재된 다양한 양상 및 예시는 예시의 목적으로 제시된 것이고, 제한하려고 의도된 것이 아니며, 진정한 범위와 사상은 이하 청구범위에 의해 나타낸다.

Claims (17)

  1. 복수의 입력 신호를 수신하도록 구성된 입력부;
    상기 입력부와 연결되며, 하나 이상의 시냅스 모듈을 포함하는 시냅스부; 및
    상기 시냅스부와 연결되며, 출력 신호를 생성하도록 구성된 출력부
    를 포함하고,
    상기 하나 이상의 시냅스 모듈 각각은 상기 복수의 입력 신호 중 하나에 해당하는 계수 정보를 적용하도록 구성되고,
    상기 출력부는 상기 하나 이상의 시냅스 모듈에 의해 해당하는 계수 정보가 적용된 하나 이상의 입력 신호의 가중합에 기초하여 상기 출력 신호를 생성하도록 구성되고,
    상기 시냅스부의 상기 하나 이상의 시냅스 모듈 각각은 그 내부에 복수의 시냅스 소자를 포함하고,
    시냅스 모듈의 내부에 포함된 상기 복수의 시냅스 소자 각각은 서로 직렬로 배열되어 연결되며,
    시냅스 모듈의 내부에 포함된 상기 복수의 시냅스 소자 각각은 해당하는 시냅스 소자 내부에 저장된 특정의 계수 정보를 가지고,
    상기 하나 이상의 시냅스 모듈 각각에 의한 해당하는 계수 정보의 적용에 있어서, 상기 복수의 시냅스 소자 각각은 시분할 다중화 방식에 따라 서로 다른 시간 구간에서 동작하도록, 상기 시분할 다중화 방식에 따른 각 시간 구간 마다,
    상기 복수의 시냅스 소자 중 동작하는 시냅스 소자는 내부에 저장된 특정의 계수 정보를 대응하는 시냅스 모듈에 의해 적용되는 상기 해당하는 계수 정보로서 상기 복수의 입력 신호 중 대응하는 하나에 적용하도록 구성되는 한편, 상기 복수의 시냅스 소자 중 상기 동작하는 시냅스 소자를 제외한 나머지 시냅스소자는 닫힌 스위치로서 동작하여, 상기 복수의 시냅스 소자 중 상기 나머지 시냅스 소자의 특정의 계수 정보를 시냅스 모듈에 적용하지 않도록 구성되는, 뉴런 디바이스.
  2. 제1항에 있어서,
    상기 복수의 입력 신호는 펄스 신호인, 뉴런 디바이스.
  3. 제1항에 있어서,
    상기 복수의 입력 신호는 아날로그 신호인, 뉴런 디바이스.
  4. 제1항에 있어서,
    상기 복수의 입력 신호는 디지털 신호인, 뉴런 디바이스.
  5. 삭제
  6. 제1항에 있어서,
    상기 입력부는 입력 신호를 각각의 시냅스 소자에 직접적으로 전송하도록 구성되는, 뉴런 디바이스.
  7. 제6항에 있어서,
    상기 입력부는, 상기 시분할 다중화 방식에 따라, 시냅스 소자가 닫힌 스위치로서 동작하기 위한 입력 신호를, 상기 계수 정보를 적용하는 시냅스 소자를 제외한 나머지 시냅스 소자에 전송하도록 구성되는, 뉴런 디바이스.
  8. 제1항에 있어서,
    상기 입력부는 입력 신호를 각각의 시냅스 모듈에 전송하도록 구성되고,
    상기 시분할 다중화 방식에 따라, 상기 계수 정보를 적용하는 시냅스 소자들은 계수 정보를 판독 가능하게 하는 판독 신호를 수신하여, 대응하는 시냅스 모듈에 전송된 입력 신호에 계수 정보를 적용하고,
    상기 계수 정보를 적용하는 시냅스 소자를 제외한 나머지 시냅스 소자는 패스 신호를 수신하여 닫힌 스위치로서 동작하도록 구성되는, 뉴런 디바이스.
  9. 제1항에 있어서,
    상기 시냅스부의 각각의 시냅스 소자는 상기 시분할 다중화 방식에 따른 각 시간 구간에서 상기 계수 정보를 갱신하도록 구성되는, 뉴런 디바이스.
  10. 제1항에 있어서,
    상기 복수의 시냅스 소자는 각각 플로팅 게이트 MOSFET로 형성되는, 뉴런 디바이스.
  11. 제1항에 있어서,
    상기 출력부는 상기 시분할 다중화 방식에 따른 각 시간 구간에서 출력 신호를 생성하도록 구성되는, 뉴런 디바이스.
  12. 제1항에 있어서,
    상기 출력부는 상기 가중합이 임계값을 초과하면, 상기 출력 신호를 생성하도록 구성되는, 뉴런 디바이스.
  13. 제1항 내지 제4항 및 제6항 내지 제12항 중 어느 한 항에 있어서,
    상기 복수의 시냅스 소자 각각의 계수 정보는 양의 값 또는 음의 값을 가지는, 뉴런 디바이스.
  14. 제1항 내지 제4항 및 제6항 내지 제12항 중 어느 한 항에 있어서,
    상기 직렬 연결된 시냅스 소자들은 NAND 플래시 구조를 형성하도록 구성되는, 뉴런 디바이스.
  15. 제1항 내지 제4항 및 제6항 내지 제12항 중 어느 한 항에 따른 복수의 뉴런 디바이스; 및
    상기 복수의 뉴런 디바이스를 상호 연결하도록 구성된 연결부
    를 포함하는 집적회로.
  16. 제15항에 있어서,
    상기 연결부는 프로그램 가능한, 집적회로.
  17. 제15항에 있어서,
    상기 연결부는 상기 복수의 뉴런 디바이스의 상호 연결을 동적으로 변경하도록 구성되는, 집적회로.
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