KR102590505B1 - 방사선원을 포함하는 스파이크 뉴럴 네트워크 회로 - Google Patents

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Abstract

본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는, 입력 스파이크 신호를 생성하는 축색돌기, 가중치에 따라 전류를 출력하는 제 1 트랜지스터 및 제 1 트랜지스터와 연결되고 입력 스파이크 신호에 따라 전류를 출력하는 제 2 트랜지스터를 포함하는 시냅스, 시냅스로부터 출력되는 전류에 따른 값과 기준 값을 비교하고 그리고 비교 결과에 기초하여 출력 스파이크 신호를 생성하는 뉴런, 및 시냅스가 형성되는 기판에 부착되고, 시냅스로 방사선 입자들을 출력하고, 그리고 시냅스의 제 1 및 제 2 트랜지스터들의 문턱 전압들의 크기들을 증가시키는 방사선원을 포함할 수 있다.

Description

방사선원을 포함하는 스파이크 뉴럴 네트워크 회로{SPIKE NEURAL NETWORK CIRCUIT INCLUDING RADIATION SOURCE}
본 발명은 스파이크 뉴럴 네트워크 회로에 관한 것으로, 좀 더 자세하게는 방사선원을 포함하는 스파이크 뉴럴 네트워크 회로에 관한 것이다.
인공 뉴럴 네트워크(artificial neural network; ANN)는 생물학적인 뉴럴 네트워크와 유사한 방식으로 데이터 또는 정보를 처리할 수 있다. 퍼셉트론(perceptron) 기반의 뉴럴 네트워크 또는 합성곱(convolution) 기반의 뉴럴 네트워크와 다르게, 스파이크 뉴럴 네트워크 내에서는 특정한 레벨의 신호가 전달되는 것이 아니라, 짧은 시간 동안에 토글링(toggling)하는 펄스 형태를 갖는 스파이크 신호가 전달될 수 있다.
스파이크 뉴럴 네트워크 회로는 스파이크 신호에 따라 동작하는 다수의 트랜지스터들을 포함할 수 있다. 다수의 트랜지스터들의 개수는 스파이크 뉴럴 네트워크 회로의 깊이 또는 스파이크 뉴럴 네트워크 회로에 의해 처리되는 정보의 양에 따라 증가할 수 있고, 미세 공정 기술이 발전함에 따라, 다수의 트랜지스터들에서 발생하는 누설 전류가 증가할 수 있다. 이로 인해, 스파이크 뉴럴 네트워크 회로에서 연산 오류가 발생할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 방사선원을 포함하는 스파이크 뉴럴 네트워크 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는, 입력 스파이크 신호를 생성하는 축색돌기, 가중치에 따라 전류를 출력하는 제 1 트랜지스터 및 제 1 트랜지스터와 연결되고 입력 스파이크 신호에 따라 전류를 출력하는 제 2 트랜지스터를 포함하는 시냅스, 시냅스로부터 출력되는 전류에 따른 값과 기준 값을 비교하고 그리고 비교 결과에 기초하여 출력 스파이크 신호를 생성하는 뉴런, 및 시냅스가 형성되는 기판에 부착되고, 시냅스로 방사선 입자들을 출력하고, 그리고 시냅스의 제 1 및 제 2 트랜지스터들의 문턱 전압들의 크기들을 증가시키는 방사선원을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 스파이크 뉴럴 네트워크 회로는, 복수의 입력 스파이크 신호들을 생성하는 축색돌기 회로, 복수의 입력 스파이크 신호들에 따라 복수의 가중치들을 출력하는 트랜지스터들을 포함하는 시냅스 회로, 시냅스 회로로부터 출력되는 가중치들에 의해 결정되는 값과 기준 값을 비교하고 그리고 비교 결과에 기초하여 출력 스파이크 신호들을 생성하는 뉴런 회로, 및 시냅스 회로가 형성되는 기판에 부착되고, 시냅스 회로로 방사선 입자를 출력하고, 그리고 시냅스 회로의 트랜지스터들의 문턱 전압들의 크기들을 증가시키는 방사선원을 포함할 수 있다.
본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로는 방사선원을 포함할 수 있다. 방사선원은 방사선 입자를 출력하고 방사선 입자에 의해 스파이크 뉴럴 네트워크의 트랜지스터들의 문턱 전압의 크기가 증가할 수 있다. 트랜지스터들의 누설 전류가 감소할 수 있으므로, 누설 전류로 인한 스파이크 뉴럴 네트워크 회로의 연산 오류가 최소화될 수 있다.
도 1은 본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로를 예시적으로 도시하는 블록도이다.
도 2는 일 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다.
도 3은 다른 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다.
도 4는 도 2의 스파이크 뉴럴 네트워크 회로가 전압 승압 회로를 더 포함하는 경우를 도시한다.
도 5는 도 4의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 6은 도 2의 스파이크 뉴럴 네트워크 회로가 방사선원을 더 포함하는 경우를 도시한다.
도 7은 일 실시 예에 따른 도 6의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 8은 다른 실시 예에 따른 도 6의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 9는 또 다른 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다.
도 10은 도 9의 스파이크 뉴럴 네트워크 회로가 전압 감압 회로를 더 포함하는 경우를 도시한다.
도 11은 도 10의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 12는 도 9의 스파이크 뉴럴 네트워크 회로가 방사선원을 더 포함하는 경우를 도시한다.
도 13은 일 실시 예에 따른 도 12의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 14는 다른 실시 예에 따른 도 12의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다.
도 15는 본 발명의 스파이크 뉴럴 네트워크 회로를 3차원에서 도시한다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 발명은 뉴럴 네트워크(neural network)의 연산을 수행하기 위해 반도체 장치에서 구현된 회로에 관한 것이다. 본 발명의 뉴럴 네트워크는 생물학적인 뉴럴 네트워크와 유사한 방식으로 데이터 또는 정보를 처리할 수 있는 인공 뉴럴 네트워크(ANN)일 수 있다. 뉴럴 네트워크는 생물학적 뉴런과 유사한 인공 뉴런들을 포함하는 다수의 레이어들(layers)과 다수의 레이어들을 연결하는 시냅스들을 포함할 수 있다. 이하에서, 짧은 시간 동안에 토글링(toggling)하는 펄스 형태를 갖는 스파이크 신호를 처리하는 스파이크 뉴럴 네트워크가 대표적으로 설명될 것이나, 본 발명의 실시 예에 따른 회로는 스파이크 뉴럴 네트워크에 한정되지 않고 다른 뉴럴 네트워크를 구현하는데 사용될 수도 있다.
도 1은 본 발명의 실시 예에 따른 스파이크 뉴럴 네트워크 회로를 예시적으로 도시하는 블록도이다. 스파이크 뉴럴 네트워크 회로(100)는 축색돌기 회로(110), 시냅스 회로(120), 및 뉴런 회로(130)를 포함할 수 있다.
축색돌기 회로(110)는 입력 스파이크 신호들을 생성하는 축색돌기(axon)들을 포함할 수 있다. 축색돌기 회로(110)의 축색돌기는 생물학적 뉴럴 네트워크의 축색돌기와 유사하게 다른 뉴런에 신호를 출력하는 기능을 수행할 수 있다. 예를 들어, 축색돌기 회로(110)의 축색돌기들 각각은 외부로부터 스파이크 뉴럴 네트워크 회로(100)로 입력된 데이터 또는 정보에 기초하여 입력 스파이크 신호를 생성할 수 있다. 다른 예를 들어, 축색돌기 회로(110)의 축색돌기들 각각은 먼저 시냅스 회로(120)로 전송된 입력 스파이크 신호들에 따라 뉴런 회로(130)로부터 출력되는 출력 스파이크 신호들을 수신하고(피드백(feedback)) 출력 스파이크 신호들에 기초하여 새로운 입력 스파이크 신호를 생성할 수 있다. 입력 스파이크 신호는 짧은 시간 동안에 토글링하는 펄스 신호일 수 있다. 축색돌기 회로(110)는 입력 스파이크 신호들을 생성하고 시냅스 회로(120)로 전송할 수 있다.
시냅스 회로(120)는 축색돌기 회로(110)와 뉴런 회로(130)를 연결할 수 있다. 시냅스 회로(120)는 축색돌기 회로(110)의 축색돌기들과 뉴런 회로(130)의 뉴런들의 연결 여부 및 연결 강도를 결정하는 시냅스들을 포함할 수 있다. 시냅스들 각각의 가중치를 가질 수 있다. 시냅스들 각각은 입력 스파이크 신호를 수신하고, 입력 스파이크 신호에는 가중치가 적용될 수 있다. 가중치는 상술한 축색돌기와 뉴런간의 상관 관계, 축색돌기 회로(110)의 축색돌기들과 뉴런 회로(130)의 뉴런들간의 연결 강도, 입력 스파이크 신호에 대한 뉴런 회로(130)의 (후속) 뉴런의 상관 관계 등을 나타내는 수치화된 값일 수 있다. 시냅스 회로(120)는 입력 스파이크 신호들에 따라 가중치들을 뉴런 회로(130)로 출력할 수 있다.
스파이크 뉴럴 네트워크 회로(100)는 다수의 뉴런들을 각각 포함하는 복수의 레이어들을 포함할 수 있다. 시냅스 회로(120)의 일부 시냅스들은 제 1 레이어와 제 2 레이어의 상관 관계를 나타낼 수 있고, 시냅스 회로(120)의 다른 시냅스들은 제 3 레이어와 제 4 레이어의 상관 관계를 나타낼 수 있다. 즉, 시냅스 회로(120)의 시냅스들은 여러 레이어들간의 상관 관계들을 나타낼 수 있다.
도 1을 참조하면, 시냅스들은 2차원 어레이(array) 상에 배치되는 것으로 도시되었다. 입력 스파이크 신호들은 축색돌기 회로(110)에서 시냅스 회로(120)를 향하는 제 1 방향으로 전송될 수 있다. 입력 스파이크 신호에 가중치가 적용된 결과 시냅스 회로(120)에서 뉴런 회로(130)로 향하는 제 2 방향으로 전송될 수 있다. 예를 들어, 제 1 방향과 제 2 방향은 서로 수직할 수 있다. 다만, 도 1의 도시와 달리, 시냅스들(121~123)은 3차원 어레이 상에 배치될 수도 있다.
뉴런 회로(130)는 시냅스 회로(120)에서 입력 스파이크 신호들에 가중치들이 적용된 결과들을 수신할 수 있다. 뉴런 회로(130)는 생물학적 뉴럴 네트워크의 수상돌기와 유사하게 다른 뉴런에서 출력된 신호를 수신하는 기능을 수행할 수 있다. 뉴런 회로(130)는 시냅스 회로(120)에서 출력되는 가중치들에 의해 결정되는 값과 기준 값을 비교할 수 있다. 좀 더 구체적으로, 뉴런 회로(130)는 시냅스 회로(120)의 출력 결과들이 누적된 합을 기준 값(또는 문턱 값)과 비교하고 누적된 합이 기준 값을 넘었으면 출력 스파이크 신호들을 생성할 수 있다(즉, 뉴런의 발화(fire)). 뉴런 회로(130)의 출력 스파이크 신호들은 축색돌기 회로(110)로 다시 제공되거나, 스파이크 뉴럴 네트워크 회로(100)의 외부로 출력되거나, 또는 스파이크 뉴럴 네트워크 회로(100)의 다른 구성 요소로 출력될 수 있다.
도 2는 일 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 설명의 편의를 위해, 축색돌기 회로(110)의 도시는 생략되었고, 시냅스 회로(120)의 일부 시냅스들(121, 122, 123)만 도시되었고, 그리고 뉴런 회로(130)의 하나의 뉴런(131)만 도 2에서 도시되었다.
제 1 시냅스(121)는 제 1 트랜지스터(MP1) 및 제 2 트랜지스터(MP2)를 포함할 수 있다. 제 1 트랜지스터(MP1)는 게이트 단자를 통해 제 1 가중치 전압을 수신할 수 있다. 제 1 가중치 전압은 제 1 시냅스(121)의 제 1 가중치를 나타내는 값일 수 있고, 예를 들어, 아날로그 전압 레벨을 가질 수 있다. 제 1 트랜지스터(MP1)는 소스 단자를 통해 제 1 전원 전압(VDD)과 연결될 수 있다. 제 1 트랜지스터(MP1)의 드레인 단자는 제 2 트랜지스터(MP2)의 소스 단자와 연결될 수 있다. 제 1 트랜지스터(MP1)는 제 1 가중치 전압에 따라 제 1 전원 전압(VDD)에서 제 2 트랜지스터(MP2)로 전류를 출력하는 전류원일 수 있다. 제 1 트랜지스터(MP1)를 통해 제 1 전원 전압(VDD)에서 제 2 트랜지스터(MP2)로 제공되는 전류량은 제 1 시냅스(121)의 제 1 가중치에 대응할 수 있다.
제 2 트랜지스터(MP2)는 게이트 단자를 통해 제 1 입력 스파이크 신호를 수신할 수 있다. 제 2 트랜지스터(MP2)의 소스 단자는 제 1 트랜지스터(MP1)의 드레인 단자와 연결될 수 있다. 제 2 트랜지스터(MP2)의 드레인 단자는 전송 라인과 연결될 수 있다. 제 2 트랜지스터(MP2)는 제 1 입력 스파이크 신호에 따라 턴 온되거나 턴 오프되는 스위치일 수 있다. 제 2 트랜지스터(MP2)는 제 1 입력 스파이크 신호에 따라 턴 온되면, 제 1 입력 스파이크 신호에 따라 제 1 트랜지스터(MP1)에서 출력되는 전류를 전송 라인으로 출력할 수 있다.
제 1 트랜지스터(MP1) 및 제 2 트랜지스터(MP2) 각각은 PMOS(p-channel metal-oxide semiconductor)일 수 있다. 제 1 트랜지스터(MP1) 및 제 2 트랜지스터(MP2) 각각은 게이트 단자로 입력되는 신호가 상대적으로 낮은 전압 레벨(예를 들어, GND 레벨)을 가질 때 턴 온될 수 있고 게이트 단자로 입력되는 신호가 상대적으로 높은 전압 레벨(예를 들어, VDD 레벨)을 가질 때 턴 오프될 수 있다. 도 2를 참조하면, 제 1 입력 스파이크가 상대적으로 낮은 전압 레벨을 가질 때 제 2 트랜지스터(MP2)는 턴 온될 수 있다. 제 1 트랜지스터(MP1) 및 제 2 트랜지스터(MP2) 각각의 바디(body) 단자 또는 벌크(bulk) 단자는 제 1 전원 전압(VDD)에 연결될 수 있다.
제 2 시냅스(122)는 제 1 시냅스(121)와 동일하게 구현될 수 있다. 제 2 시냅스(122)는 제 2 가중치에 대응하는 제 2 가중치 전압을 수신할 수 있고 제 2 입력 스파이크 신호를 수신할 수 있다. 제 3 시냅스(123)는 제 1 시냅스(121)와 동일하게 구현될 수 있다. 제 3 시냅스(123)는 제 3 가중치에 대응하는 제 3 가중치 전압을 수신할 수 있고 제 3 입력 스파이크 신호를 수신할 수 있다. 여기서, 제 1 내지 제 3 가중치 전압들은 서로 동일하거나 상이할 수 있다. 또한, 제 1 내지 제 3 입력 스파이크 신호들도 서로 동일하거나 상이할 수 있다.
뉴런(131)은 제 1 내지 제 3 시냅스들(121~123)로부터 출력되는 전류들에 따른 값과 기준 값을 비교할 수 있다. 예를 들어, 뉴런(131)은 커패시터(141)의 전압(Vcap)과 기준 전압을 비교할 수 있다. 뉴런(131)은 비교 결과에 기초하여 출력 스파이크 신호를 생성할 수 있다. 뉴런(131)은 커패시터(141)의 전압(Vcap)이 기준 전압보다 크면 출력 스파이크 신호를 출력할 수 있다(발화).
스파이크 뉴럴 네트워크 회로(100)는 제 1 내지 제 3 시냅스들(121~123)에서 출력되는 전류들에 의해 전하들이 누적되는 커패시터(141)를 포함할 수 있다. 커패시터(141)는 제 1 내지 제 3 시냅스들(121~123)에서 출력되고 제 1 내지 제 3 가중치들에 대응하는 전류들에 의해 충전될 수 있다. 물론, 스파이크 뉴럴 네트워크 회로(100)는 다른 시냅스들에서 출력되는 전류들에 의해 전하들이 누적되는 커패시터들을 더 포함할 수 있다. 커패시터(141)의 전압(Vcap)은 제 1 내지 제 3 시냅스들(121~123)에서 출력되는 전류들에 따른 값일 수 있다. 커패시터(141)의 전압(Vcap)은 제 1 내지 제 3 입력 스파이크 신호들에 따라 제 1 내지 제 3 시냅스들(121~123)에서 출력되는 제 1 내지 제 3 가중치들에 의해 결정되는 값일 수 있다. 커패시터(141)의 전압(Vcap)은 뉴런(131)으로 제공될 수 있다. 전송 라인을 통해 커패시터(141)와 연결되는 시냅스들의 개수는 3개인 것으로 도 2에서 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 커패시터(141)는 멤브레인(membrane) 커패시터로 지칭될 수 있다.
실시 예에 있어서, 스파이크 뉴럴 네트워크 회로(100)는 커패시터(141)를 주기적으로 혹은 비주기적으로 방전하는 방전 회로(미도시)를 포함할 수 있다. 방전 회로는 커패시터(141)로 제 1 내지 제 3 입력 스파이크 신호들에 따라 제 1 내지 제 3 시냅스들(121~123)에서 출력되는 제 1 내지 제 3 가중치들이 입력되기 전에, 커패시터(141)를 완전히(fully) 방전할 수 있다.
실시 예에 있어서, 커패시터(141)는 전송 라인에 연결되는 수동(passive) 소자, 전송 라인, 또는 이들의 조합으로 구현될 수 있다. 스파이크 뉴럴 네트워크 회로(100)가 수동 소자를 포함하지 않는 경우, 커패시터(141)의 커패시턴스(capacitance)는 전송 라인 자체의 커패시턴스에 기초하여 결정될 수 있다. 스파이크 뉴럴 네트워크 회로(100)가 수동 소자를 포함하면, 커패시터(141)의 커패시턴스는 수동 소자의 커패시턴스 또는 전송 라인의 커패시턴스에 기초하여 결정될 수 있다.
도 2를 참조하면, 제 1 내지 제 3 입력 스파이크 신호들은 상대적으로 짧은 구간 동안 상대적으로 낮은 전압 레벨을 갖고 나머지 구간 동안에는 상대적으로 높은 전압 레벨을 가질 수 있다. 제 1 내지 제 3 스파이크 신호들이 활성화되지 않은 구간 동안(즉, 제 1 내지 제 3 입력 스파이크 신호들이 상대적으로 높은 전압 레벨을 갖는 구간 동안), 제 1 내지 제 3 시냅스들(121~123)의 제 2 트랜지스터들은 턴 오프 상태일 수 있다.
제 1 내지 제 3 시냅스들(121~123)의 제 2 트랜지스터들은 턴 오프 상태에서 유한한 저항 값을 가지므로, 제 1 내지 제 3 시냅스들(121~123)의 제 2 트랜지스터들에서 출력되는 누설 전류(Ileak)에 의해 전하들이 커패시터(141)에 누적될 수 있다. 누설 전류(Ileak)는 제 1 내지 제 3 가중치들에 대응하는 전류들의 합보다는 작을 수 있으나, 누설 전류(Ileak)는 커패시터(141)의 전압(Vcap)에 영향을 미칠 수 있고 커패시터(141)의 전압(Vcap)을 증가시킬 수 있다. 전송 라인에 연결되는 시냅스들의 개수가 증가할수록 누설 전류(Ileak)도 증가할 수 있다. 누설 전류(Ileak)로 인하여 스파이크 뉴럴 네트워크 회로(100)에 연산 오류가 발생할 수 있다. 본 발명의 스파이크 뉴럴 네트워크 회로(100)는 시냅스들에서 발생하는 누설 전류(Ileak)를 줄이고 연산 오류를 최소화할 수 있다. 또한, 누설 전류(Ileak)의 감소로 인하여 스파이크 뉴럴 네트워크 회로(100)의 전력 소모도 개선될 수 있다.
도 3은 다른 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 도 3의 스파이크 뉴럴 네트워크 회로(100)와 도 2의 스파이크 뉴럴 네트워크 회로(100)간의 차이점이 설명될 것이다. 스파이크 뉴럴 네트워크 회로(100)의 제 1 내지 제 3 시냅스들(121~123) 각각은 DAC(digital to analog converter)를 더 포함할 수 있다.
제 1 시냅스(121)의 DAC는 제 1 가중치 비트들을 수신하고 제 1 가중치 비트들에 대응하는 아날로그 레벨을 갖는 전압(도 2의 제 1 가중치 전압)을 제 1 트랜지스터(MP1)로 출력할 수 있다. 제 2 시냅스(122)의 DAC는 제 2 가중치 비트들을 수신하고 제 2 가중치 비트들에 대응하는 아날로그 레벨을 갖는 전압(도 2의 제 2 가중치 전압)을 제 1 트랜지스터(MP1)로 출력할 수 있다. 제 3 시냅스(123)의 DAC는 제 3 가중치 비트들을 수신하고 제 3 가중치 비트들에 대응하는 아날로그 레벨을 갖는 전압(도 2의 제 3 가중치 전압)을 제 1 트랜지스터(MP1)로 출력할 수 있다.
실시 예에 있어서, 도 3에서 도시된 것과 같이, 시냅스 회로(120)의 시냅스들 각각은 제 1 및 제 2 트랜지스터들(MP1, MP2)뿐만 아니라 DAC를 더 포함할 수 있다. 또한, 시냅스 회로(120)의 시냅스들 각각은 가중치 비트들을 저장하는 레지스터, 메모리 셀(예를 들어, SRAM(static random access memory) 셀, DRAM(dynamic random access memory cell) 셀, 래치(latch), 낸드 플래시 메모리 셀, 노어 플래시 메모리 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, MRAM(magnetic random access memory) 셀) 등을 더 포함할 수 있다.
다른 실시 예에 있어서, 도 2에서 도시된 것과 같이, 시냅스 회로(120)의 시냅스들 각각은 단지 제 1 및 제 2 트랜지스터들(MP1, MP2)만 포함하고, 상술한 DAC들 및 가중치 비트들을 저장하는 레지스터들 또는 메모리 셀들은 스파이크 뉴럴 네트워크 회로(100)가 구현된 반도체 장치 내에 포함되지만 시냅스 회로(120)와 분리될 수 있다. 이 경우, 시냅스 회로(120)와 분리된 DAC들은 시냅스 회로(120)로 가중치 전압들을 전송하거나 또는 가중치 비트들을 저장하는 레지스터들 또는 메모리 셀들은 가중치 비트들을 시냅스 회로(120)로 전송할 수 있다. 어느 경우든, 시냅스 회로(120)의 시냅스들의 제 1 트랜지스터들(MP1) 각각은 가중치에 대응하는 가중치 전압을 수신할 수 있다.
도 4는 도 2의 스파이크 뉴럴 네트워크 회로가 전압 승압 회로를 더 포함하는 경우를 도시한다. 도 4는 도 2를 참조하여 설명될 것이다. 도 4에서 제 1 시냅스(121)만 도시되었고 스파이크 뉴럴 네트워크 회로(100)의 전술한 다른 구성 요소들의 도시는 생략되었다. 스파이크 뉴럴 네트워크 회로(100)는 전압 승압 회로(150)를 더 포함할 수 있다.
전압 승압 회로(150)는 제 1 전원 전압(VDD)보다 높은 고전압(Vnwell)을 생성할 수 있다. 전압 승압 회로(150)는 고전압(Vnwell)을 생성하는 차지 펌프(charge pump)를 포함할 수 있다. 고전압(Vnwell)은 제 1 시냅스(121)의 제 1 및 제 2 트랜지스터들(MP1, MP2)의 바디 단자들로 제공될 수 있다. 제 1 및 제 2 트랜지스터들(MP1, MP2)의 바디 전압이 고전압(Vnwell)인 경우의 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)은 제 1 및 제 2 트랜지스터들(MP1, MP2)의 바디 전압이 제 1 전원 전압(VDD)인 경우의 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)보다 클 수 있다. 전압 승압 회로(150)는 고전압(Vnwell)을 이용하여 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)을 증가시킬 수 있다. 이로 인해, 제 1 및 제 2 트랜지스터들(MP1, MP2)에서 발생하는 누설 전류가 감소할 수 있다. 커패시터(141)의 전압(Vcap)과 기준 전압의 비교 동작에서 발생할 수 있는 연산 오류도 감소할 수 있다.
도 5는 도 4의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 스파이크 뉴럴 네트워크 회로(100)의 제 1 트랜지스터(MP1), 제 2 트랜지스터(MP2), 및 전압 승압 회로(150)는 P-type 기판(170)에서 구현될 수 있다.
P-type 기판(170)에는 P-type 불순물(dopant)이 도핑될 수 있다. P-type 기판(170)에는 고농도로 도핑된(heavily doped) P-type 확산 영역(또는, P+ 영역, 171)이 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역(171) 상에는 오믹 컨택(181)이 형성될 수 있다. P-type 기판(170)은 고농도로 도핑된 P-type 확산 영역(171) 및 오믹 컨택(ohmic contact, 181)을 통해 제 2 전원 전압(GND)을 제공받을 수 있다. P-type 기판(170)에는 N-well 영역(172)이 형성될 수 있다. N-well 영역(172)에는 N-type 불순물이 도핑될 수 있다. N-well 영역(172)에는 고농도로 도핑된 N-type 확산 영역(또는, N+ 영역, 173)이 형성될 수 있다. 고농도로 도핑된 N-type 확산 영역(173) 상에는 오믹 컨택(183)이 형성될 수 있다. N-well 영역(172)은 고농도로 도핑된 N-type 확산 영역(173) 및 오믹 컨택(183)을 통해 제 1 전원 전압(VDD)보다 높은 고전압(Vnwell)을 제공받을 수 있다. N-well 영역(172)의 고전압(Vnwell)은 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)을 증가시킬 수 있다.
N-well 영역(172)에는 고농도로 도핑된 P-type 확산 영역들(174~177)이 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역들(174~177) 상에는 오믹 컨택들(184~187)이 각각 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역들(174, 175) 사이의 P-type 기판(170) 위에 게이트 단자로 동작하는 폴리실리콘이 형성될 수 있다. 게이트 단자와 P-type 기판(170)을 분리하는 실리콘 디옥사이드(SiO2)의 레이어가 게이트 단자와 P-type 기판(170) 사이에 더 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역들(174, 175), 오믹 컨택들(184, 185), 실리콘 디옥사이드(SiO2)의 레이어, 및 게이트 단자는 제 1 트랜지스터(MP1)를 구성할 수 있다. 유사하게, 고농도로 도핑된 P-type 확산 영역들(176, 177), 오믹 컨택들(186, 187), 실리콘 디옥사이드(SiO2)의 레이어, 및 게이트 단자는 제 2 트랜지스터(MP2)를 구성할 수 있다.
도 2에서 전술한대로, 제 1 트랜지스터(MP1)의 소스 단자로 동작하는 오믹 컨택(184)에는 제 1 전원 전압(VDD)이 제공되고, 제 1 트랜지스터(MP1)의 드레인 단자로 동작하는 오믹 컨택(185)과 제 2 트랜지스터(MP2)의 소스 단자로 동작하는 오믹 컨택(186)은 배선을 통해 서로 전기적으로 연결되고, 그리고 제 2 트랜지스터(MP2)의 드레인 단자로 동작하는 오믹 컨택(187)은 도 2 및 도 4의 전송 라인과 전기적으로 연결될 수 있다.
도 6은 도 2의 스파이크 뉴럴 네트워크 회로가 방사선원을 더 포함하는 경우를 도시한다. 도 6은 도 2를 참조하여 설명될 것이다. 도 6에서 제 1 시냅스(121)만 도시되었고 스파이크 뉴럴 네트워크 회로(100)의 전술한 다른 구성 요소들의 도시는 생략되었다. 스파이크 뉴럴 네트워크 회로(100)는 방사선원(radiation source, 160)을 더 포함할 수 있다.
방사선원(160)은 방사선 입자들을 제 1 시냅스(121)로 출력할 수 있다. 방사선 입자들에 의해, 제 1 시냅스(121)의 제 1 및 제 2 트랜지스터들(MP1, MP2)의 바디 전압은 제 1 전원 전압(VDD)보다 높은 고전압(Vnwell)으로 설정될 수 있다. 제 1 시냅스(121)는 제 1 및 제 2 트랜지스터들(MP1, MP2)의 바디와 제 1 전원 전압(VDD) 사이에 연결되는 저항(R)을 더 포함할 수 있다. 도 4의 전압 승압 회로(150) 대신에, 방사선원(160)은 방사선 입자들을 출력하고 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)을 증가시킬 수 있다. 이로 인해, 제 1 및 제 2 트랜지스터들(MP1, MP2)에서 발생하는 누설 전류가 감소할 수 있다. 커패시터(141)의 전압(Vcap)과 기준 전압의 비교 동작에서 발생할 수 있는 연산 오류도 감소할 수 있다.
도 7은 일 실시 예에 따른 도 6의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 이하, 도 7의 스파이크 뉴럴 네트워크 회로(100)와 도 5의 스파이크 뉴럴 네트워크 회로(100)간의 차이점이 설명될 것이다.
방사선원(160)은 P-type 기판(170)의 밑면에 부착되거나, 도핑되거나, 또는 결합될 수 있다. 방사선원(160)은 P-type 기판(170)의 밑면에서 제 1 및 제 2 트랜지스터들(MP1, MP2)이 형성되는 P-type 기판(170)의 윗면을 향하는 방향으로 방사선 입자들을 출력하거나 조영(project)할 수 있다. P-type 기판(170)의 윗면과 P-type 기판(170)의 밑면은 서로 마주볼 수 있다. P-type 기판(170)과 N-well 영역(172)간의 PN 접합 영역에서 방사선 입자들의 충돌에 의해 전자-정공 쌍들이 생성될 수 있다. 전자-정공 쌍들의 전자들은 P-type 기판(170)에 위치할 수 있고, 전자-정공 쌍들의 정공들은 N-well 영역(172)에 위치할 수 있다. 전자-정공 쌍들에 의해, N-well 영역(172)의 전압은 제 1 전원 전압(VDD)보다 높은 고전압(Vnwell)으로 증가하고 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)도 증가할 수 있다.
실시 예에 있어서, 방사선원(160)은 평면적 관점에서 N-well 영역(172)과 오버래핑(overlapping)될 수 있다. 평면적 관점이란 제 1 및 제 2 트랜지스터들(MP1, MP2)이 형성되는 P-type 기판(170)의 윗면에서 P-type 기판(170)의 밑면을 바라보는 것을 나타낼 수 있다.
실시 예에 있어서, 저항(R)은 제 1 전원 전압(VDD)과 오믹 컨택(183) 사이에 연결될 수 있다. 고전압(Vnwell)과 제 1 전원 전압(VDD)간의 차이를 저항(R)으로 나눈 값에 해당하는 전류가 저항(R)을 통해 흐를 수 있다. 예를 들어, 저항(R)이 클수록, 고전압(Vnwell)과 제 1 전원 전압(VDD)의 차이는 증가할 수 있고 제 1 및 제 2 트랜지스터들(MP1, MP2)의 문턱 전압들의 크기들(|VTHP1|, |VTHP2|)도 증가할 수 있다.
도 8은 다른 실시 예에 따른 도 6의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 이하, 도 8의 스파이크 뉴럴 네트워크 회로(100)와 도 7의 스파이크 뉴럴 네트워크 회로(100)간의 차이점이 설명될 것이다.
N-well 영역(172)은 오믹 컨택(183) 및 고농도로 도핑된 N-type 확산 영역(173)을 통해 제 1 전원 전압(VDD)을 제공받을 수 있다. 도 8의 스파이크 뉴럴 네트워크 회로(100)는 도 7에서 전술한 저항(R)을 포함하지 않을 수 있다. 대신에, 방사선원(160)은 평면적 관점에서 제 1 및 제 2 트랜지스터들(MP1, MP2)과 오버래핑되고, 오믹 컨택(183) 및 고농도로 도핑된 N-type 확산 영역(173)과 오버래핑되지 않는다. 평면적 관점에서 오믹 컨택(183) 및 고농도로 도핑된 N-type 확산 영역(173)과 오버래핑되는 N-well 영역(172) 중 오버래핑 영역의 저항에 의해, N-well 영역(172)의 전압은 제 1 전원 전압(VDD)보다 높은 고전압(Vnwell)으로 설정될 수 있다. 저항들(R1, R2)은 N-well 영역(172) 자체의 저항 성분을 나타낼 수 있다. 저항(R1)은 고농도로 도핑된 N-type 확산 영역(173)과 제 1 트랜지스터(MP1)간의 거리에 대응하는 N-well 영역(172)의 레지스턴스(resistance)를 나타내고, 저항(R2)은 제 1 트랜지스터(MP1)와 제 2 트랜지스터(MP2)간의 거리에 대응하는 N-well 영역(172)의 레지스턴스를 나타낼 수 있다.
예를 들어, 제 1 트랜지스터(MP1)의 바디 전압은 N-well 영역(172) 중 오버래핑 영역의 저항 및 저항(R1)으로 인해 제 1 고전압(Vnwell1)으로 설정될 수 있고, 제 2 트랜지스터(MP2)의 바디 전압은 N-well 영역(172) 중 오버래핑 영역의 저항, 저항(R1), 및 저항(R2)으로 인해 제 2 고전압(Vnwell2)으로 설정될 수 있다. 제 2 고전압(Vnwell2)은 제 1 고전압(Vnwell1)보다 높을 수 있고, 제 1 고전압(Vnwell1)은 제 1 전원 전압(VDD)보다 높을 수 있다. 제 2 트랜지스터(MP2)의 문턱 전압의 크기(|VTHP2|)는 제 1 트랜지스터(MP1)의 문턱 전압의 크기(|VTHP1|)보다 클 수 있다.
도 2 내지 도 8에서는 PMOS들을 이용하여 도 1의 시냅스 회로(120)가 구현되는 예시들이 설명되었다. 이하, NMOS들을 이용하여 도 1의 시냅스 회로(120)가 구현되는 예시들을 설명한다.
도 9는 또 다른 실시 예에 따른 도 1의 시냅스 회로의 시냅스들을 좀 더 구체적으로 도시하는 블록도이다. 도 9는 도 1을 참조하여 설명될 것이다. 스파이크 뉴럴 네트워크 회로(200)의 시냅스들이 PMOS들이 아닌 NMOS들을 이용하여 구현되는 점을 제외하면, 스파이크 뉴럴 네트워크 회로(200)는 도 1의 스파이크 뉴럴 네트워크 회로(100)와 유사하게 구현되고 동작할 수 있다.
제 1 시냅스(221)는 제 1 트랜지스터(MN1) 및 제 2 트랜지스터(MN2)를 포함할 수 있다. 제 1 트랜지스터(MN1)는 게이트 단자를 통해 제 1 가중치 전압을 수신할 수 있다. 제 1 트랜지스터(MN1)는 소스 단자를 통해 제 2 전원 전압(GND)과 연결될 수 있다. 제 1 트랜지스터(MN1)의 드레인 단자는 제 2 트랜지스터(MN2)의 소스 단자와 연결될 수 있다. 제 1 트랜지스터(MN1)는 제 1 가중치 전압에 따라 제 2 전원 전압(GND)으로 전류를 출력하는 전류원일 수 있다. 제 1 트랜지스터(MN1)를 통해 흐르는 전류량은 제 1 시냅스(221)의 제 1 가중치에 대응할 수 있다.
제 2 트랜지스터(MN2)는 게이트 단자를 통해 제 1 입력 스파이크 신호를 수신할 수 있다. 제 2 트랜지스터(MN2)의 소스 단자는 제 1 트랜지스터(MN1)의 드레인 단자와 연결될 수 있다. 제 2 트랜지스터(MN2)의 드레인 단자는 전송 라인과 연결될 수 있다. 제 2 트랜지스터(MN2)는 제 1 입력 스파이크 신호에 따라 턴 온되거나 턴 오프되는 스위치일 수 있다.
제 1 트랜지스터(MP1) 및 제 2 트랜지스터(MP2) 각각은 NMOS(n-channel metal-oxide semiconductor)일 수 있다. 제 1 트랜지스터(MN1) 및 제 2 트랜지스터(MN2) 각각은 게이트 단자로 입력되는 신호가 상대적으로 높은 전압 레벨을 가질 때 턴 온될 수 있고 게이트 단자로 입력되는 신호가 상대적으로 낮은 전압 레벨을 가질 때 턴 오프될 수 있다. 제 1 트랜지스터(MN1) 및 제 2 트랜지스터(MN2) 각각의 바디 단자 또는 벌크 단자는 제 2 전원 전압(GND)에 연결될 수 있다.
실시 예에 있어서, 스파이크 뉴럴 네트워크 회로(200)는 커패시터(241)를 주기적으로 혹은 비주기적으로 충전하는 충전 회로(미도시)를 포함할 수 있다. 충전 회로는 커패시터(241)에서 제 1 내지 제 3 입력 스파이크 신호들에 따라 제 1 내지 제 3 시냅스들(221~223)로 제 1 내지 제 3 가중치들이 출력되기 전에, 커패시터(241)를 완전히 충전할 수 있다.
도 2의 제 1 내지 제 3 시냅스들(121~123)은 제 1 전원 전압(VDD)에서 커패시터(141)로 전류를 출력하였으나, 도 9의 제 1 내지 제 3 시냅스들(221~223)은 완전히 충전된 커패시터(241)에서 제 2 전원 전압(GND)으로 전류를 출력할 수 있고 커패시터(241)를 방전할 수 있다. 커패시터(241)는 제 1 내지 제 3 시냅스들(221~223)에서 제 2 전원 전압(GND)으로 출력되고 제 1 내지 제 3 가중치들에 대응하는 전류들에 의해 방전될 수 있다. 커패시터(241)의 전압(Vcap)은 제 1 내지 제 3 시냅스들(221~223)에서 제 2 전원 전압(GND)으로 출력되는 전류들에 따른 값일 수 있고, 그리고 제 1 내지 제 3 입력 스파이크 신호들에 따라 제 1 내지 제 3 시냅스들(221~223)에서 출력되는 제 1 내지 제 3 가중치들에 의해 결정되는 값일 수 있다. 커패시터(241)의 전압(Vcap)은 뉴런(231)으로 제공될 수 있다.
도 9를 참조하면, 제 1 내지 제 3 스파이크 신호들은 상대적으로 짧은 구간 동안 상대적으로 높은 전압 레벨을 갖고 나머지 구간 동안에는 상대적으로 낮은 전압 레벨을 가질 수 있다. 제 1 내지 제 3 스파이크 신호들이 활성화되지 않은 구간 동안(제 1 내지 제 3 스파이크 신호들이 상대적으로 낮은 전압 레벨을 갖는 구간 동안), 제 1 내지 제 3 시냅스들(221~223)의 제 2 트랜지스터들은 턴 오프 상태일 수 있다.
제 1 내지 제 3 시냅스들(221~223)의 제 2 트랜지스터들은 턴 오프 상태에서 유한한 저항 값을 가지므로, 제 1 내지 제 3 시냅스들(221~223)의 제 2 트랜지스터들에서 출력되는 누설 전류(Ileak)에 의해 커패시터(241)는 방전될 수 있다. 누설 전류(Ileak)는 제 1 내지 제 3 가중치들에 대응하는 전류들의 합보다는 작을 수 있으나, 누설 전류(Ileak)는 커패시터(241)의 전압(Vcap)에 영향을 미칠 수 있고 커패시터(241)의 전압(Vcap)을 감소시킬 수 있다. 전송 라인에 연결되는 시냅스들의 개수가 증가할수록 누설 전류(Ileak)도 증가할 수 있다. 누설 전류(Ileak)로 인하여 스파이크 뉴럴 네트워크 회로(200)에 연산 오류가 발생할 수 있다. 본 발명의 스파이크 뉴럴 네트워크 회로(200)는 시냅스들에서 발생하는 누설 전류(Ileak)를 줄이고 연산 오류를 최소화할 수 있다.
도 10은 도 9의 스파이크 뉴럴 네트워크 회로가 전압 감압 회로를 더 포함하는 경우를 도시한다. 도 10에서 제 1 시냅스(221)만 도시되었고 스파이크 뉴럴 네트워크 회로(200)의 전술한 다른 구성 요소들의 도시는 생략되었다. 도 10은 도 9를 참조하여 설명될 것이다. 스파이크 뉴럴 네트워크 회로(200)는 전압 감압 회로(250)를 더 포함할 수 있다.
전압 감압 회로(250)는 제 2 전원 전압(GND)보다 낮은 저전압(Vpwell)을 생성할 수 있다. 전압 감압 회로(250)는 저전압(Vpwell)을 생성하는 차지 펌프를 포함할 수 있다. 저전압(Vpwell)은 제 1 시냅스(221)의 제 1 및 제 2 트랜지스터들(MN1, MN2)의 바디 단자들로 제공될 수 있다. 제 1 및 제 2 트랜지스터들(MN1, MN2)의 바디 전압이 저전압(Vpwell)인 경우 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)은 제 1 및 제 2 트랜지스터들(MN1, MN2)의 바디 전압이 제 2 전원 전압(GND)인 경우 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)보다 클 수 있다. 전압 감압 회로(250)는 저전압(Vpwell)을 이용하여 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)을 증가시킬 수 있다. 이로 인해, 제 1 및 제 2 트랜지스터들(MN1, MN2)에서 발생하는 누설 전류가 감소할 수 있다. 커패시터(241)의 전압(Vcap)과 기준 전압의 비교 동작에서 발생할 수 있는 연산 오류도 감소할 수 있다.
도 11은 도 10의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 스파이크 뉴럴 네트워크 회로(200)의 제 1 트랜지스터(MN1), 제 2 트랜지스터(MN2), 및 전압 감압 회로(250)는 P-type 기판(270)에서 구현될 수 있다.
P-type 기판(270)에는 P-type 불순물이 도핑될 수 있다. P-type 기판(270)에는 고농도로 도핑된 P-type 확산 영역(271)이 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역(271) 상에는 오믹 컨택(281)이 형성될 수 있다. P-type 기판(270)은 고농도로 도핑된 P-type 확산 영역(271) 및 오믹 컨택(281)을 통해 제 2 전원 전압(GND)을 제공받을 수 있다. P-type 기판(270)에는 N-well 영역(272)이 형성될 수 있다. N-well 영역(272)에는 N-type 불순물이 도핑될 수 있다. N-well 영역(272)에는 고농도로 도핑된 N-type 확산 영역(273)이 형성될 수 있다. 고농도로 도핑된 N-type 확산 영역(273) 상에는 오믹 컨택(283)이 형성될 수 있다. N-well 영역(272)은 고농도로 도핑된 N-type 확산 영역(273) 및 오믹 컨택(283)을 통해 제 1 전원 전압(VDD)을 제공받을 수 있다. N-well 영역(272)에는 P-well 영역(274)이 형성될 수 있다. N-well 영역(272)은 P-well 영역(274)을 감쌀 수 있다. P-well 영역(274)에는 P-type 불순물이 도핑될 수 있다. P-well 영역(274)에는 고농도로 도핑된 P-type 확산 영역(275)이 형성될 수 있다. 고농도로 도핑된 P-type 확산 영역(275) 상에는 오믹 컨택(285)이 형성될 수 있다. P-well 영역(274)은 고농도로 도핑된 P-type 확산 영역(275) 및 오믹 컨택(285)을 통해 제 2 전원 전압(GND)보다 낮은 저전압(Vpwell)을 제공받을 수 있다. P-well 영역(274)의 저전압(Vpwell)은 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)을 증가시킬 수 있다.
P-well 영역(274)에는 고농도로 도핑된 N-type 확산 영역들(276~279)이 형성될 수 있다. 고농도로 도핑된 N-type 확산 영역들(276~279) 상에는 오믹 컨택들(286~289)이 각각 형성될 수 있다. 고농도로 도핑된 N-type 확산 영역들(276, 277) 사이의 P-type 기판(270) 위에 게이트 단자로 동작하는 폴리실리콘이 형성될 수 있다. 게이트 단자와 P-type 기판(270)을 분리하는 실리콘 디옥사이드(SiO2)의 레이어가 게이트 단자와 P-type 기판(270) 사이에 형성될 수 있다. 고농도로 도핑된 N-type 확산 영역들(276, 277), 오믹 컨택들(286, 287), 실리콘 디옥사이드(SiO2)의 레이어, 및 게이트 단자는 제 1 트랜지스터(MN1)를 구성할 수 있다. 유사하게, 고농도로 도핑된 N-type 확산 영역들(278, 279), 오믹 컨택들(288, 289), 실리콘 디옥사이드(SiO2)의 레이어, 및 게이트 단자는 제 2 트랜지스터(MN2)를 구성할 수 있다.
도 9에서 전술한대로, 제 1 트랜지스터(MN1)의 소스 단자로 동작하는 오믹 컨택(286)에는 제 2 전원 전압(GND)이 제공되고, 제 1 트랜지스터(MN1)의 드레인 단자로 동작하는 오믹 컨택(287)과 제 2 트랜지스터(MN2)의 소스 단자로 동작하는 오믹 컨택(288)은 배선을 통해 서로 전기적으로 연결되고, 그리고 제 2 트랜지스터(MN2)의 드레인 단자로 동작하는 오믹 컨택(289)은 도 9 및 도 10의 전송 라인과 전기적으로 연결될 수 있다.
도 12는 도 9의 스파이크 뉴럴 네트워크 회로가 방사선원을 더 포함하는 경우를 도시한다. 도 12에서 제 1 시냅스(221)만 도시되었고 스파이크 뉴럴 네트워크 회로(200)의 전술한 다른 구성 요소들의 도시는 생략되었다. 도 12는 도 9를 참조하여 설명될 것이다. 스파이크 뉴럴 네트워크 회로(200)는 방사선원(260)을 더 포함할 수 있다.
방사선원(260)은 방사선 입자들을 제 1 시냅스(221)로 출력하거나 조영할 수 있다. 방사선 입자들에 의해, 제 1 시냅스(221)의 제 1 및 제 2 트랜지스터들(MN1, MN2)의 바디 전압은 제 2 전원 전압(GND)보다 낮은 저전압(Vpwell)으로 설정될 수 있다. 제 1 시냅스(221)는 제 1 및 제 2 트랜지스터들(MN1, MN2)의 바디와 제 2 전원 전압(GND) 사이에 연결되는 저항(R)을 더 포함할 수 있다. 도 10의 전압 감압 회로(250) 대신에, 방사선원(260)은 방사선 입자들을 출력하고 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)을 증가시킬 수 있다. 이로 인해, 제 1 및 제 2 트랜지스터들(MN1, MN2)에서 발생하는 누설 전류가 감소할 수 있다. 커패시터(241)의 전압(Vcap)과 기준 전압의 비교 동작에서 발생할 수 있는 연산 오류도 감소할 수 있다.
도 13은 일 실시 예에 따른 도 12의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 이하, 도 11의 스파이크 뉴럴 네트워크 회로(200)와 도 13의 스파이크 뉴럴 네트워크 회로(200)간의 차이점이 설명될 것이다.
방사선원(260)은 P-type 기판(270)의 밑면에 부착되거나 도핑될 수 있다. 방사선원(260)은 P-type 기판(270)의 밑면에서 제 1 및 제 2 트랜지스터들(MN1, MN2)이 형성되는 P-type 기판(270)의 윗면을 향하는 방향으로 방사선 입자들을 출력할 수 있다. N-well 영역(272)과 P-well 영역(274)간의 PN 접합 영역에서 방사선 입자들의 충돌에 의해 전자-정공 쌍들이 생성될 수 있다. 전자-정공 쌍들의 정공들은 N-well 영역(272)에 위치할 수 있고, 전자-정공 쌍들의 정공들은 P-well 영역(274)에 위치할 수 있다. 전자-정공 쌍들에 의해, P-well 영역(274)의 전압은 제 2 전원 전압(GND)보다 낮은 저전압(Vpwell)으로 감소하고 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)도 증가할 수 있다.
P-type 기판(270)과 N-well 영역(272)간의 PN 접합 영역에서도 방사선 입자들의 충돌에 의해 전자-정공 쌍들이 생성될 수 있다. 다만, 오믹 컨택(281) 및 고농도로 도핑된 P-type 확산 영역(271)을 통해 제공되는 제 2 전원 전압(GND) 그리고 오믹 컨택(283) 및 고농도로 도핑된 N-type 확산 영역(273)을 통해 제공되는 제 1 전원 전압(VDD)은 P-type 기판(270)과 N-well 영역(272)간의 PN 접합 영역의 전자-정공 쌍들을 흡수할 수 있다.
실시 예에 있어서, 방사선원(260)은 평면적 관점에서 P-well 영역(274)과 오버래핑될 수 있다. 또한, 저항(R)은 제 2 전원 전압(GND)과 오믹 컨택(285) 사이에 연결될 수 있다. 제 2 전원 전압(GND)과 저전압(Vpwell)간의 차이를 저항(R)으로 나눈 값에 해당하는 전류가 저항(R)을 통해 흐를 수 있다. 저항(R)이 클수록, 저전압(Vpwell)과 제 1 전원 전압(VDD)의 차이는 증가할 수 있고 제 1 및 제 2 트랜지스터들(MN1, MN2)의 문턱 전압들의 크기들(|VTHN1|, |VTHN2|)도 증가할 수 있다.
도 14는 다른 실시 예에 따른 도 12의 스파이크 뉴럴 네트워크 회로의 단면을 예시적으로 도시한다. 이하, 도 14의 스파이크 뉴럴 네트워크 회로(200)와 도 13의 스파이크 뉴럴 네트워크 회로(200)간의 차이점이 설명될 것이다.
P-well 영역(274)은 오믹 컨택(285) 및 고농도로 도핑된 P-type 확산 영역(275)을 통해 제 2 전원 전압(GND)을 제공받을 수 있다. 도 14의 스파이크 뉴럴 네트워크 회로(200)는 도 13에서 전술한 저항(R)을 포함하지 않을 수 있다. 대신에, 방사선원(260)은 평면적 관점에서 제 1 및 제 2 트랜지스터들(MN1, MN2)과 오버래핑되고, 오믹 컨택(285) 및 고농도로 도핑된 P-type 확산 영역(275)과 오버래핑되지 않는다. 평면적 관점에서 오믹 컨택(285) 및 고농도로 도핑된 P-type 확산 영역(275)과 오버래핑되는 P-well 영역(274) 중 오버래핑 영역의 저항에 의해, P-well 영역(274)의 전압은 제 2 전원 전압(GND)보다 낮은 저전압(Vpwell)으로 설정될 수 있다. 저항들(R3, R4)은 P-well 영역(274) 자체의 저항 성분을 나타낼 수 있다. 저항(R3)은 고농도로 도핑된 P-type 확산 영역(275)과 제 1 트랜지스터(MN1)간의 거리에 대응하는 P-well 영역(274)의 레지스턴스를 나타내고, 저항(R4)은 제 1 트랜지스터(MN1)와 제 2 트랜지스터(MN2)간의 거리에 대응하는 P-well 영역(274)의 레지스턴스를 나타낼 수 있다.
예를 들어, 제 1 트랜지스터(MN1)의 바디 전압은 P-well 영역(274) 중 오버래핑 영역의 저항 및 저항(R3)으로 인해 제 1 저전압(Vpwell1)으로 설정될 수 있고, 제 2 트랜지스터(MN2)의 바디 전압은 P-well 영역(274) 중 오버래핑 영역의 저항, 저항(R3), 및 저항(R4)으로 인해 제 2 저전압(Vpwell2)으로 설정될 수 있다. 제 2 저전압(Vpwell2)은 제 1 저전압(Vpwell1)보다 낮을 수 있고, 제 1 저전압(Vpwell1)은 제 2 전원 전압(GND)보다 낮을 수 있다. 제 2 트랜지스터(MN2)의 문턱 전압의 크기(|VTHN2|)는 제 1 트랜지스터(MN1)의 문턱 전압의 크기(|VTHN1|)보다 클 수 있다.
도 15는 본 발명의 스파이크 뉴럴 네트워크 회로를 3차원에서 도시한다. 스파이크 뉴럴 네트워크 회로(1000)는 기판(1700)에서 형성되는 축색돌기 회로(1100), 시냅스 회로(1200), 및 뉴런 회로(1300)를 포함할 수 있다. 스파이크 뉴럴 네트워크 회로(1000)는 전술한 스파이크 뉴럴 네트워크 회로들(100, 200)일 수 있고, 축색돌기 회로(1100)는 전술한 축색돌기 회로(110)일 수 있고, 시냅스 회로(1200)는 전술한 시냅스 회로(120)일 수 있고, 뉴런 회로(1300)는 전술한 뉴런 회로(130)일 수 있다. 기판(1700)은 전술한 P-type 기판들(170, 270)일 수 있다.
실시 예에 있어서, 축색돌기 회로(1100), 시냅스 회로(1200), 및 뉴런 회로(1300)는 기판(1700)의 윗면에서 형성될 수 있고, 방사선원(1600)은 기판(1700)의 밑면에서 형성될 수 있다. 방사선원(1600)은 전술한 방사선원들(160, 260)일 수 있다. 방사선원(1600)은 평면적 관점에서 시냅스 회로(1200)와 오버래핑될 수 있다. 시냅스 회로(1200)의 면적은 스파이크 뉴럴 네트워크 회로(1000)의 다른 구성 요소들의 면적들보다 넓을 수 있다. 방사선원(1600)은 평면적 관점에서 시냅스 회로(1200) 이외에 축색돌기 회로(1100) 및 뉴런 회로(1300)와 오버래핑되지 않을 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 200, 1000: 스파이크 뉴럴 네트워크 회로;
110, 1100: 축색돌기 회로;
120, 1200: 시냅스 회로;
130, 1300: 뉴런 회로;

Claims (15)

  1. 입력 스파이크 신호를 생성하는 축색돌기(axon);
    가중치에 따라 전류를 출력하는 제 1 트랜지스터 및 상기 제 1 트랜지스터와 연결되고 입력 스파이크 신호에 따라 상기 전류를 출력하는 제 2 트랜지스터를 포함하는 시냅스;
    상기 시냅스로부터 출력되는 상기 전류에 따른 값과 기준 값을 비교하고 그리고 비교 결과에 기초하여 출력 스파이크 신호를 생성하는 뉴런; 및
    상기 시냅스가 형성되는 기판에 부착되고, 상기 시냅스로 방사선 입자들을 출력하고, 그리고 상기 시냅스의 상기 제 1 및 제 2 트랜지스터들의 문턱 전압들의 크기들을 증가시키는 방사선원을 포함하는 스파이크 뉴럴 네트워크 회로.
  2. 제 1 항에 있어서,
    상기 시냅스로부터 출력되는 상기 전류에 의해 충전되는 커패시터를 더 포함하고,
    상기 전류에 따른 상기 값은 상기 커패시터의 전압이고, 그리고
    상기 시냅스의 상기 제 1 및 제 2 트랜지스터들 각각은 PMOS이고 N-well 영역에서 형성되는 스파이크 뉴럴 네트워크 회로.
  3. 제 2 항에 있어서,
    상기 방사선 입자들에 의해 상기 기판과 상기 N-well 영역의 접합 영역에 전자-정공 쌍들이 생성되고 상기 전자-정공 쌍들의 정공들은 상기 N-well 영역에 위치하는 스파이크 뉴럴 네트워크 회로.
  4. 제 3 항에 있어서,
    상기 N-well 영역은 N-type 확산 영역, 오믹 컨택(ohmic contact), 및 상기 오믹 컨택과 연결된 저항을 통해 제 1 전원 전압과 연결되고 상기 N-well 영역의 전압은 상기 저항에 의해 상기 제 1 전원 전압보다 높은 스파이크 뉴럴 네트워크 회로.
  5. 제 3 항에 있어서,
    상기 N-well 영역은 N-type 확산 영역 및 오믹 컨택을 통해 제 1 전원 전압과 연결되고,
    상기 N-well 영역의 전압은, 평면적 관점에서 상기 N-type 확산 영역과 오버래핑되는 상기 N-well 영역 중 오버래핑 영역의 저항에 의해, 상기 제 1 전원 전압보다 높은 스파이크 뉴럴 네트워크 회로.
  6. 제 1 항에 있어서,
    상기 시냅스로부터 출력되는 상기 전류에 의해 방전되는 커패시터를 더 포함하고,
    상기 전류에 따른 상기 값은 상기 커패시터의 전압이고, 그리고
    상기 시냅스의 상기 제 1 및 제 2 트랜지스터들 각각은 NMOS이고 P-well 영역에서 형성되는 스파이크 뉴럴 네트워크 회로.
  7. 제 6 항에 있어서,
    상기 방사선 입자들에 의해 상기 P-well 영역을 감싸는 N-well 영역과 상기 P-well 영역의 접합 영역에 전자-정공 쌍들이 생성되고 상기 전자-정공 쌍들의 전자들은 상기 P-well 영역에 위치하는 스파이크 뉴럴 네트워크 회로.
  8. 제 7 항에 있어서,
    상기 P-well 영역은 P-type 확산 영역, 오믹 컨택 및 상기 오믹 컨택과 연결된 저항을 통해 제 2 전원 전압과 연결되고 상기 P-well 영역의 전압은 상기 저항에 의해 상기 제 2 전원 전압보다 낮은 스파이크 뉴럴 네트워크 회로.
  9. 제 7 항에 있어서,
    상기 P-well 영역은 P-type 확산 영역 및 오믹 컨택을 통해 제 2 전원 전압과 연결되고,
    상기 P-well 영역의 전압은, 평면적 관점에서 상기 P-type 확산 영역과 오버래핑되는 상기 P-well 영역 중 오버래핑 영역의 저항에 의해, 상기 제 2 전원 전압보다 낮은 스파이크 뉴럴 네트워크 회로.
  10. 제 1 항에 있어서,
    상기 가중치는 상기 축색돌기와 상기 뉴런간의 상관 관계를 나타내는 스파이크 뉴럴 네트워크 회로.
  11. 제 1 항에 있어서,
    상기 방사선원은 평면적 관점에서 상기 시냅스와 오버래핑되고, 상기 축색돌기 및 상기 뉴런과 오버래핑되지 않는 스파이크 뉴럴 네트워크 회로.
  12. 복수의 입력 스파이크 신호들을 생성하는 축색돌기 회로;
    상기 복수의 입력 스파이크 신호들에 따라 복수의 가중치들을 출력하는 트랜지스터들을 포함하는 시냅스 회로;
    상기 시냅스 회로로부터 출력되는 상기 가중치들에 의해 결정되는 값과 기준 값을 비교하고 그리고 비교 결과에 기초하여 출력 스파이크 신호들을 생성하는 뉴런 회로; 및
    상기 시냅스 회로가 형성되는 기판에 부착되고, 상기 시냅스 회로로 방사선 입자를 출력하고, 그리고 상기 시냅스 회로의 상기 트랜지스터들의 문턱 전압들의 크기들을 증가시키는 방사선원을 포함하는 스파이크 뉴럴 네트워크 회로.
  13. 제 12 항에 있어서,
    상기 시냅스 회로의 상기 트랜지스터들은 상기 복수의 입력 스파이크 신호들에 따라 턴 온되고 그리고 상기 가중치들에 대응하는 전류들을 출력하고,
    상기 시냅스 회로의 상기 트랜지스터들은 상기 복수의 입력 스파이크 신호들에 따라 턴 오프되는 스파이크 뉴럴 네트워크 회로.
  14. 제 13 항에 있어서,
    상기 가중치들에 대응하는 상기 전류들에 의해 충전되거나 방전되는 커패시터를 더 포함하는 스파이크 뉴럴 네트워크 회로.
  15. 제 12 항에 있어서,
    상기 시냅스 회로는 상기 기판의 제 1 면에 형성되고,
    상기 방사선원은 상기 기판의 상기 제 1 면과 마주보는 제 2 면에 부착되고 그리고 상기 시냅스 회로와 평면적 관점에서 오버래핑되고, 그리고
    상기 방사선원은 상기 제 2 면에서 상기 제 1 면으로 향하는 방향으로 상기 방사선 입자들을 출력하는 스파이크 뉴럴 네트워크 회로.
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