CN112017713A - 计算器件以及方法 - Google Patents

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Abstract

在一些示例中，计算器件包括多个数模转换器(DAC)，多个数模转换器的输出连接到相应的运算放大器、并且输出连接到相应的晶体管的栅极，分别与相应的存储器元件形成串联组合。串联组合连接在参考电压点和导线之间。模数转换器在输入处连接到导线。DAC生成的模拟信号的导通时段长度对应于DAC输入处的相应的数。晶体管生成电流，电流指示相应DAC的输出信号的电平以及用于导通时段的相应存储器元件的存储器状态。组合的电流将具有寄生电容的导线充电或放电到电压，该电压指示由存储器状态加权的数的和。电压被转换成加权和的数字表示。本申请的实施例还涉及一种计算的方法。

Description

计算器件以及方法
技术领域
本申请的实施例涉及计算器件以及方法。
背景技术
本公开总体上涉及在数据处理中使用的存储器阵列，诸如乘法累加操作。在某些存储器阵列中，确定通过每个存储器单元的电流以明确单元的存储器状态。由于存储器单元的某些特性的变化，单元电流会显著变化。正在努力使单元电流变化或这种变化的影响最小化。
发明内容
根据本申请的一方面，提供了一种计算器件，包括：第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于所述两个端之间的电流路径；第一导线，沿所述第一方向延伸；第一多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第一多个晶体管中的每个的所述电流路径与所述第一多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合连接在第一电压参考点和所述第一导线之间；以及第一多个放大器，分别具有连接到所述第一多个晶体管中的相应一个的所述栅极的输出端。
根据本申请的另一方面，提供了一种计算器件，包括：第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于所述两个端之间的电流路径；第一多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第一多个晶体管中的每个的所述电流路径与所述第一多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合可切换地连接在第一电压参考点和第二电压参考点之间；第一多个放大器，分别具有连接到所述第一多个晶体管中的相应一个的所述栅极的输出端；第二多个存储器元件，布置在阵列中在所述第一方向上延伸，分别包括两个端以及位于所述两个端之间的电流路径；以及第一导线，在所述第一方向上延伸；第二多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第二多个晶体管中的每个的所述电流路径与所述第二多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合连接在第一电压参考点和所述第一导线之间，所述第一多个放大器中的每个的所述输出端连接到所述第二多个晶体管中的相应一个的所述栅极。
根据本申请的又一方面，提供了一种计算的方法，包括：将分别指示相应的第一数的第一多个数字输入信号转换成分别具有导通时段的第一相应的多个模拟信号，所述导通时段的长度指示所述相应的第一数；生成第一多个电流，分别通过第一多个存储器单元中的相应一个，所述第一多个存储器单元中的每个处于相应的存储器状态下，所述第一多个电流中的每个的大小指示所述第一数中的相应一个和相应的所述存储器单元的所述状态；通过利用所述第一多个电流对导线进行充电或放电来在所述导线上生成第一模拟信号；以及将所述第一模拟信号转换成第一数字输出信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是示出根据一些实施例的具有数模转换器和模数转换器(DAC/ADC)的计算器件的示例的框图。
图2是示出根据一些实施例的直接控制开关位单元的电路图。
图3是示出根据一些实施例的系统的示例DAC输出信号的信号图。
图4是示出根据一些实施例的示例计算器件的电路图。
图5是示出根据一些实施例的另一示例计算器件的电路图。
图6是示出根据一些实施例的基于示例充电/放电的时序变化输入单元器件的电路图。
图7是示出了根据一些实施例的图6的器件的示例DAC输出信号的信号图。
图8是示出根据一些实施例的在图6的电路中的位线处的信号的示例的信号图。
图9是示出根据一些实施例的另一示例计算器件的电路图。
图10是示出根据一些实施例的另一示例计算器件的电路图。
图11是示出根据一些实施例的包括PMOS充电单元的基于示例充电/放电的输入单元器件的电路图。
图12是示出根据一些实施例的另一示例计算器件的电路图。
图13是示出根据一些实施例的计算方法的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
在某些计算应用中，诸如神经网络或更普遍的人工智能以及矩阵运算，需要涉及大量的存储器单元的相对大量的计算。例如，神经网络计算中的常见类型的计算是“乘法累加”(MAC)，MAC涉及将存储在存储器阵列(诸如存储器单元的列)中的每个存储器元件中存储的值(权重)通过输入值进行相乘，并对所有乘积求和。如果以纯二进制方式进行此类计算，则将涉及大量的数据移动，并且因此可能导致高功耗。在某些模拟或混合模拟/二进制方案中，诸如乘法的某些运算可以在单元级处本地地执行，其中某些值由经过存储器元件的电流表示。然而，此类器件中的电阻(诸如eflash(嵌入式闪存)单元的源极-漏极电阻或电阻性随机存取存储器(RRAM)器件的电阻)变化，会导致通过这些器件的电流变化。此类变化可以至少在一定程度上被补偿，但是至少在一些情况下需要使用额外的器件，诸如电容器。此类器件会占用集成电路(IC)中的宝贵空间并消耗功率。
根据本公开的一些方面，可以使用诸如基于运算放大器(“OPAMP”)的电流源来确保电流一致性。在一些实施例中，计算器件包括：存储器元件的阵列(例如，列)；沿阵列延伸的导线；以及晶体管的阵列(例如，金属氧化物半导体(“MOS”)晶体管，诸如MOS场效应晶体管(“MOSFET”))，分别与存储器元件中的相应一个配对。每个存储器元件-晶体管对形成串联组合(例如，eflash器件的源极-漏极路径与MOS晶体管的源极-漏极路径串联)；串联组合连接在第一参考电压点(例如，地)和导线之间。计算器件还包括放大器(例如，OPAMP，诸如StrongARM)的阵列，每个放大器的输出连接到阵列中相应晶体管的控制端。
根据一些实施例，以上概述的计算器件还可以包括存储器元件的复制阵列，与晶体管成对的插入在放大器阵列和连接到导线的存储器元件-晶体管对阵列之间。
根据一些实施例，一种计算方法包括：将数字(二进制)数的阵列转换成模拟信号的阵列，模拟信号分别具有导通时段，导通时段的长度对应于相应的数；生成一组电流，分别通过存储器单元的阵列中的存储器单元中的相应一个，每个存储器单元处于相应的存储器状态(例如1或0)，每个电流的大小对应于相应的数和相应存储器单元的存储器状态的组合(例如，数与存储器单元中存储的值或权重(1或0)之间的乘积)。方法还包括：通过利用电流对导线进行充电或放电来在导线上生成模拟信号(例如，电压)的组合；将模拟信号转换成第一数字输出信号。
在一些实施例中，以上概述的计算器件还包括存储器元件和晶体管的串联对的第二阵列。第二阵列中的每个存储器元件-晶体管对串联连接到第一阵列中的相应的存储器元件-晶体管对，但是沿阵列以相反的顺序布置。第二阵列中的存储器元件-晶体管对的一端连接到第一阵列中的相应的存储器元件-晶体管对并且连接到导线；第二阵列中的另外存储器元件-晶体管对连接到另一参考电压点(例如，轨电压(VDD))。在一些实施例中，以上概述的方法还包括：生成第二组电流(例如，在存储器元件-晶体管对的第二阵列中)；在对导线进行充电以生成模拟信号之后(例如，通过由存储器元件-晶体管对的第一阵列生成的一组电流)，对导线进行放电以生成另一模拟信号。
转向更具体的示例，如图1示意性示出的，在一些实施例中，计算器件(100)包括一组数模转换器(DAC)(105)，其输出(108)连接到以一个或多个阵列布置并且连接到一个或多个导线(120)的存储器元件、晶体管和放大器的阵列(110)。一个或多个导线(120)连接到一个或多个模数转换器(ADC)。
更具体地，在一些实施例中，例如图2中所示的一个实施例，阵列(110)的单元(200)包括存储器元件-晶体管对(205)，其包括彼此串联连接的晶体管(215)和存储器元件(220)，即，晶体管(215)的电流路径(例如，MOSFET的源极和漏极之间的有源区)和存储器元件(220)中的电流路径(例如，eflash的漏极和源极之间的电流路径或者RRAM元件的电流路径)彼此串联连接。单元(200)还包括在某些应用中称为“位线”的导线(225)，导线(225)被阵列(110)的其他单元(200’)(图2中未示出)共享。存储器元件-晶体管对(205)连接在第一电压参考点(在该示例中为地)与位线(225)之间。在该示例中，晶体管(215)连接到位线(225)并且存储器元件(220)连接到电压参考点，但是可以颠倒顺序，将晶体管(215)连接到电压参考点并且存储器元件(220)连接到位线(225)。位线(225)还通过诸如开关晶体管的开关器件(230)本地地(即，在单元(200)附近)连接至第二电压参考点(在该示例中为轨电压(VDD))。
在该示例中，存储器元件(220)具有至少两个存储器状态，两个存储器状态可以分别被任意地称为“1”和“0”。在该示例中，两个状态分别对应于相对高的电阻和相对低的电阻。
在该示例中，位线(225)具有寄生电容，并且因此用作电容器(225')。在一些实施例中，位线(225)被配置成通过其自身为每个单元(200、200')的预期操作提供足够的电容。在其他实施例中，可以在位线(225)和第一电压参考点之间制造附加电容器(未示出)，以与位线(225)的寄生电容并联。
在该示例中，单元(200)还包括放大器(210)，诸如运算放大器(OPAMP)。在这种情况下，OPAMP(210)具有连接到晶体管(215)的控制端(例如MOSFET的栅极)的输出(216)、非反相输入(212)和反相输入(214)。在该示例中，反相输入(214)连接到晶体管(215)和存储器元件(220)之间的接点。非反相输入(212)连接到DAC的输出(108)。在该示例中，OPAMP(210)和晶体管(215)形成电流源(240)，电流源(240)生成电流I200，电流I200从位线(225)排空电荷。在该示例中，电流I200的大小与存储器元件(220)导通(即，处于相对低的电阻状态或“0”状态)时的DAC输出(108)的电压(VDAC)成比例。类似地，连接到相同位线(225)的其他单元(200')利用其电流I200'排空位线(225)。
在该示例中，所有组件被制造为诸如半导体芯片的集成电路(“IC”)的部分。在该示例中，晶体管(215)是N型MOSFET(“NMOS”)，但是可以是任何其他合适的晶体管。例如，取决于电路配置，可以使用P型MOSFET(“PMOS”)。在该示例中，存储器元件(220)是用于RRAM的eflash，但是可以是任何其他合适的存储器器件，诸如合适的非易失性存储器元件。在该示例中，放大器是OPAMP，诸如StrongARM放大器，但也可以是任何合适的放大器。
在操作中，在一些实施例中，参考图2，在充电时段期间，通过导通晶体管(215)和其他单元(200')中的相应晶体管和关断开关(230)来初始化位线(225)，以将位线(225)充电到轨电压(VDD)。此后，在放电时段期间，DAC(105)在OPAMP(210)的非反相输入(212)处生成输出信号，从而在OPAMP的输出(216)处生成OPAMP输出信号，继而如果存储器元件(220)处于其“1”状态，则使大小与VDAC成比例的电流I200从位线(225)通过存储器元件(220)流到地。
在一些实施例中，如图3所示，DAC输出信号具有低电平(0V)和高电平(参考电压Vref)。DAC输出信号在导通时段tON处于高电平，导通时段tON对应于(例如成比例)DAC(105)的输入处的二进制数的值。例如，对于分辨率64(即，6个位)的DAC输入，在该示例中，tON具有64个不同的值(0级(L0)至63级(L63))。具有用于较小数的较短tON有助于降低DAC(105)和OPAMP(210)的功耗。
在一些实施例中，通过使用较低的DAC输出电平来进一步降低功耗。例如，电平移位器(未示出)可用于将输出电平(可以高达VDD)移位至较低的Vref电平。
因此，在放电时段期间，每个单元(200，200')用各自的适于单元的时段tON的电流I200、I200'来排空位线(225)。因此，位线(255)的电压以与共享相同位线(225)的所有单元的总电流成比例的速率降低。因此，初始电压VDD与放电结束时的电压VDIS之间的差ΔV与DAC输入处的二进制数的值之和成正比，其中每个数由存储在相应存储器元件中的数(1或0)进行加权。更一般地，只要知道电压降的起始电平，VDIS本身就可以用来确定该加权和。然后将VDIS输入到ADC(115)中，ADC(115)生成VDIS的数字表示并因此是加权和的指示。
因此，更一般地，在一些实施例中，如图13所概述的方法(1300)包括以下步骤：将分别指示各自的一组数字输入信号转换(1305)为分别具有导通时段的一组模拟信号，导通时段的长度指示相应的第一数；生成(1310)一组电流，电流分别通过一组存储器单元中的相应存储器单元，每个存储器单元在相应的存储器状态下，每个电流的大小指示数中的相应一个数和相应的存储器单元的状态。通过利用电流对导线进行充电或放电来在导线上生成(1315)模拟信号；将导线上的模拟信号转换(1320)为数字输出信号。
在一些实施例中，例如在图6的装置(615)中(在本公开的下文中更详细地描述)，存储器元件-晶体管对(205B)可以连接在高压参考点(例如，VDD)和位线(225)之间，而不是将存储器元件-晶体管对(205)连接在地线和位线(225)之间。在该情况下，晶体管(215B)可以是PMOS。在操作中，电流通过存储器元件-晶体管对(205B)对位线(225)进行充电以使位线电压从初始电平升高，而不是对位线(225)进行放电。因此，位线电压的增加表示输入信号的加权和。
在一些实施例中，计算器件(400)包括存储器元件-晶体管对(205)的线性阵列或列(410A、415A、420A、410B、415B、420B)以及沿各自的列延伸的位线(225)。每个列中的多个存储器元件-晶体管对(205)沿列布置并且分别沿列连接在地线和位线(225)之间。因此，存储器元件-晶体管对(205)布置在多行(在该示例中为1至M)和多列(在该示例中为1至N)的一个或多个二维阵列或组组(405A，405B)中。每个二维阵列(405A，405B)的每个行中的存储器元件-晶体管对(205)共同连接到与该行相关联的OPAMP(210)。与每个行相关联的放大器(210)连接到相应的DAC(105)；每个位线(225)连接到相应的ADC(115)。在一些实施例中，用于不同组(405A，405B)但相同行(例如，行1)的OPAMP(210)可以共享(即，使其输入(212A，212B)连接到)相同的DAC输出。使单个OPAMP负载大数量(例如2N)个存储器元件-晶体管对(205)可能会导致无法接受的大规模的器件失配。将每个行划分为较小数量(例如，N)个存储器元件-晶体管对(205)将失配降低到可接受的水平。
因此，计算器件(400)可以对一组(M个)输入的数执行MAC操作，从而产生一组(例如N或2N个)输出数。可以并行地，即，在位线(225)的充电或放电的相同周期内，对每组输入的数执行MAC操作。
在一些实施例中，诸如图5中所示的示例计算器件(500)，存储器元件-晶体管对(205)的列(505A，505B)被插入在每个组(405A，405B)和与该组相关联的OPAMP(210)之间。插入的存储器元件-晶体管对(205)(以下称为“复制单元”)在其他方面与每个组(405A，405B)中的存储器元件-晶体管对(205)相同，并且与在没有任何中间组件的情况下将第一列(410A，410B)连接到OPAMP(210)相比，为第一列(410A，410B)提供更类似于其余列的环境。第一列(410A，410B)与OPAMP(210)之间的匹配特性更类似于其余列与OPAMP(210)之间的匹配特性。
在一些实施例中，诸如图6中所示的器件(600)，装置(615)包括与上述存储器元件-晶体管对(205)相同的连接在地线和位线(225)之间的存储器元件-晶体管对(205A)以及连接在高压参考点(例如，VDD)和位线(225)之间的存储器元件-晶体管对(205B)。如图7所示，如上所述，晶体管(215A)由随时间变化的DAC输出(710)驱动；晶体管(215B)由随时间变化的DAC输出(705)驱动。
如上所述，电流通过通过存储器元件-晶体管对(205A)使位线(225)放电，并且电流通过通过存储器元件-晶体管对(205B)使位线(225)充电。因此，在一些实施例中，在一个操作(例如，MAC计算)周期中通过存储器元件-晶体管对(205A)对位线(225)放电可以跟随在先前的操作(例如，MAC计算)周期中通过存储器元件-晶体管对(205B)对位线(225)的充电之后，而不是跟随在初始化之后。因此，如图8中的示例所示，位线电压是连续的，而不是如图2所示由于初始化而具有突然的跳跃(或这种跳跃较少)。由于在充电周期期间存储在位线(225)上的能量通过放电周期被利用，因此可以消除或减少初始化的数量，并且计算器件具有更高的能量效率。
在一些实施例中，图6中的装置(615)可用于计算器件中，诸如图9中所示的一个计算器件(900)。包括装置(615)的二维阵列(905A，905B)的计算器件(900)类似于图4所示的计算器件(400)，不同之处在于，使用装置(615)代替存储器元件-晶体管对(205)。换句话说，将充电存储器元件-晶体管对(205B)添加到放电存储器元件-晶体管对(205、205A)。
在一些实施例中的操作中，可以由充电存储器元件-晶体管对(205B)的行(例如，行1B至行MB)执行计算周期，诸如上述的MAC计算周期。可以由充电存储器元件-晶体管对(205B)的行(例如，行1A至行MA)执行后续的计算周期，诸如上述的MAC计算周期。
在一些实施例中，类似于图5所示的计算器件(500)，复制位单元的列(1005A，1005B)被插入在图9所示的计算器件(900)中的每个组(905A，905B)和与该组相关联的OPAMP(210A，210B)之间。包括复制位单元的优势如上文参考图5所述。
在一些实施例中，如图11所示，充电/放电装置(615)(图11)的充电部分可以由包括电流镜的电流单元(1150)代替(图11)，电流镜包括PMOS(1160)、OPAMP(1166)和PMOS共源共栅(1162、1166)以及开关PMOS(1168)。复制位单元的列(图10)可以由复制位单元结构(1105)代替，在该示例中，复制位单元结构(1105)包括PMOS共源共栅(1110，1115)，电流源包括由OPAMP(1135)驱动的开关NMOS(1120)，OPAMP(1135)接收反相(负)的DAC输出。
在某些其他实施例中(图11，1100)并且更一般地，结构(1150)可以由高输出阻抗(Rout)电流镜块(1150)代替。
在一些实施例中，诸如图12中所示的计算器件(1200)，包括复制位单元(1105)的充电/放电电流电路(1100)用于驱动存储器组(1210)。组(1210)中的每个列(列1至列N)在结构上与复制位单元列(1205)相同，但也连接到相应的位线(225)。另外，在一些实施例中，可以以类似于图4、图5、图9和图10所示的计算器件的方式，重复存储器组(1210)或者划分存储器组(1210)以形成多个组。
本公开中描述的计算器件和方法的某些示例通过利用模拟计算而至少对于某些类型的计算(诸如，MAC)提供了改进的计算速度，由于消除了用于补偿电流不均匀性需要的组件(诸如电容器)，因此减小了器件尺寸。通过为OPAMPS和DAC随时间变化的输出使用较低的电压(Vref，而不是VDD)，可以将功耗最小化。
根据一些公开的实施例，一种计算器件包括存储器元件的阵列(例如，列)；沿阵列延伸的导线；晶体管(例如，金属氧化物半导体(“MOS”)晶体管，诸如MOS场效应晶体管(“MOSFET”))的阵列，分别与存储器元件中的相应一个配对。每个存储器元件-晶体管对(例如，eflash器件的源极-漏极路径与MOS晶体管的源极-漏极路径串联)形成串联组合；串联组合连接在第一参考电压点(例如，地)和导线之间。计算器件还包括放大器(例如，OPAMP，诸如StrongARM)的阵列，每个放大器的输出连接到阵列中的相应晶体管的控制端。
根据一些公开的实施例，一种计算器件包括：布置在列中的第一组存储器元件；第一组晶体管，串联连接相应的存储器元件，串联组合可切换地连接在第一电压参考点和第二电压参考点之间；一组放大器，分别具有输出端，输出端连接到第一多个晶体管中的相应一个的控制端；第二组存储器元件，布置在列中；导线，平行于列延伸；第二组晶体管，串联连接到相应的第二组存储器元件，串联组合连接在第一电压参考点和导线之间，第一组放大器中的每个的输出端连接到第二组晶体管中的相应一个的控制端。
根据一些实施例，一种计算方法包括：将数字(二进制)数的阵列转换成模拟信号的阵列，模拟信号分别具有导通时段，导通时段的长度对应于相应的数；生成一组电流，分别通过存储器单元的阵列中的存储器单元中的相应一个，每个存储器单元处于相应的存储器状态(例如1或0)，每个电流的大小对应于相应的数和相应存储器单元的存储器状态的组合(例如，数与存储器单元中存储的值或权重(1或0)之间的乘积)。方法还包括：通过利用电流对导线进行充电或放电来在导线上生成模拟信号(例如，电压)的组合；将模拟信号转换成第一数字输出信号。
根据一些实施例，一种计算器件，包括：第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于两个端之间的电流路径；第一导线，沿第一方向延伸；第一多个晶体管，分别具有源极、漏极和位于源极和漏极之间的电流路径、以及栅极，第一多个晶体管中的每个的电流路径与第一多个存储器元件中的相应一个的电流路径形成串联组合，串联组合连接在第一电压参考点和第一导线之间；以及第一多个放大器，分别具有连接到第一多个晶体管中的相应一个的栅极的输出端。
在上述计算器件中，每个存储器元件包括电阻式存储器元件。
在上述计算器件中，每个第一放大器是运算放大器(OPAMP)。
在上述计算器件中，运算放大器具有差分输入，差分输入具有两个输入端，两个输入中的一个连接到相应的晶体管的源极或漏极和相应的存储器元件的电流路径的一端。
在上述计算器件中，还包括第一模数转换器(ADC)，第一导线连接到第一模数转换器的输入端。
在上述计算器件中，还包括第一多个数模转换器(DAC)，第一多个数模转换器中的每个具有连接到第一多个放大器中的相应一个的输入的输出。
在上述计算器件中，第一多个晶体管中的每个的电流路径与第一多个存储器元件中的相应一个的电流路径之间的串联组合在第一接点处连接到第一导线，计算器件还包括第一多个开关器件，第一多个开关器件分别用于将第一接点的相应一个连接到第二电压参考点。
在上述计算器件中，第一多个数模转换器中的每个用于将随时间变化的信号输出到第一多个放大器中的相应一个。
在上述计算器件中，第一多个数模转换器中的每个用于接收具有值的数字输入，并且，在与数字输入的值相对应的时间时段内向第一多个放大器中的相应一个输出模拟信号。
在上述计算器件中，还包括：第二多个存储器元件，布置在第二阵列中在第一方向上延伸且在第二方向上与第一多个存储器元件成对地间隔开，并且分别包括两个端以及位于两个端之间的电流路径，第一多个存储器元件和第二多个存储器元件以二维阵列的列和行布置，二维阵列包括第一阵列和第二阵列中的一个，每个列在第一方向上延伸，并且每个行在第二方向上延伸；第二导线，沿第一方向延伸；以及第二多个晶体管，分别具有源极、漏极和位于源极和漏极之间的电流路径、以及栅极，第二多个晶体管中的每个的电流路径与第二多个存储器元件中的相应一个的电流路径形成串联组合，串联组合连接在第一电压参考点和第二导线之间，第一多个放大器中的每个的输出端连接到第二多个晶体管中的相应一个的栅极。
根据一些实施例，一种计算器件，包括在第二方向上彼此间隔开的如上述的多个计算器件，多个计算器件中的多个存储器器件形成二维阵列，其中，多个放大器的输出连接到每个行中的具有公共输入的晶体管。
在上述计算器件中，每个计算器件中的第一多个晶体管和第二多个晶体管中的每个的电流路径与相应的存储器元件的电流路径之间的串联组合在相应的接点处连接到相应的导线，接点布置在与存储器器件的相应列相关联的列和与存储器器件的相应行相关联的行中，计算器件还包括多个开关器件，多个开关器件分别用于将接点中的相应一个连接到第二电压参考点，其中，将每个相应行中的接点连接到第二电压参考点的开关器件用于共同操作。
在上述计算器件中，还包括：第二多个存储器元件，分别与第一多个存储器元件中的相应一个相关联，并且分别包括两个端以及位于两个端之间的电流路径；第二多个晶体管，分别具有源极、漏极和位于源极和漏极之间的电流路径、以及栅极，第二多个晶体管中的每个的电流路径与第二多个存储器元件中的相应一个的电流路径形成串联组合，串联组合连接在第二电压参考点和第一导线之间；以及第二多个放大器，分别具有连接到第二多个晶体管中的相应一个的栅极的输出端。
在上述计算器件中，第一多个晶体管中的每个的源极或漏极和第二多个晶体管中的相应一个的漏极或源极彼此相邻和连接并且连接到第一导线。
在上述计算器件中，还包括：多个电流单元，分别具有与第一多个晶体管中的相应一个的源极或漏极相邻和连接的一端以及连接到第二电压参考点的另一端。
在上述计算器件中，多个电流单元中的每个包括共源共栅电流单元。
根据一些实施例，一种计算器件，包括：第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于两个端之间的电流路径；第一多个晶体管，分别具有源极、漏极和位于源极和漏极之间的电流路径、以及栅极，第一多个晶体管中的每个的电流路径与第一多个存储器元件中的相应一个的电流路径形成串联组合，串联组合可切换地连接在第一电压参考点和第二电压参考点之间；第一多个放大器，分别具有连接到第一多个晶体管中的相应一个的栅极的输出端；第二多个存储器元件，布置在阵列中在第一方向上延伸，分别包括两个端以及位于两个端之间的电流路径；以及第一导线，在第一方向上延伸；第二多个晶体管，分别具有源极、漏极和位于源极和漏极之间的电流路径、以及栅极，第二多个晶体管中的每个的电流路径与第二多个存储器元件中的相应一个的电流路径形成串联组合，串联组合连接在第一电压参考点和第一导线之间，第一多个放大器中的每个的输出端连接到第二多个晶体管中的相应一个的栅极。
在上述计算器件中，还包括：第一多个数模转换器(DAC)，第一多个数模转换器中的每个具有连接到第一多个放大器中的相应一个的输入的输出；以及第一模数转换器(ADC)，第一导线连接到第一模数转换器的输入端。
根据一些实施例，一种计算的方法，包括：将分别指示相应的第一数的第一多个数字输入信号转换成分别具有导通时段的第一相应的多个模拟信号，导通时段的长度指示相应的第一数；生成第一多个电流，分别通过第一多个存储器单元中的相应一个，第一多个存储器单元中的每个处于相应的存储器状态下，第一多个电流中的每个的大小指示第一数中的相应一个和相应的存储器单元的状态；通过利用第一多个电流对导线进行充电或放电来在导线上生成第一模拟信号；以及将第一模拟信号转换成第一数字输出信号。
在上述方法中，还包括：将分别指示相应的第二数的第二多个数字输入信号转换成分别具有导通时段的第二相应的多个模拟信号，导通时段的长度指示相应的第二数；生成第二多个电流，分别通过第二多个存储器单元中的相应一个，第二多个存储器单元中的每个处于相应的存储器状态下，第二多个电流中的每个的大小指示第二数中的相应一个和相应的存储器单元的状态；如果通过利用第一多个电流对导线进行充电来执行生成第一模拟信号则通过利用第二多个电流对导线进行放电来在导线上生成第二模拟信号，或者，如果通过利用第一多个电流对导线进行放电来执行生成第一模拟信号则通过利用第二多个电流对导线进行充电来在导线上生成第二模拟信号；以及将第二模拟信号转换成第二数字输出信号。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种计算器件，包括：
第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于所述两个端之间的电流路径；
第一导线，沿所述第一阵列延伸；
第一多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第一多个晶体管中的每个的所述电流路径与所述第一多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合连接在第一电压参考点和所述第一导线之间；以及
第一多个放大器，分别具有连接到所述第一多个晶体管中的相应一个的所述栅极的输出端。
2.根据权利要求1所述的计算器件，其中，每个所述存储器元件包括电阻式存储器元件。
3.根据权利要求1所述的计算器件，其中，每个所述第一放大器是运算放大器(OPAMP)。
4.根据权利要求3所述的计算器件，其中，所述运算放大器具有差分输入，所述差分输入具有两个输入端，所述两个输入中的一个连接到相应的所述晶体管的所述源极或所述漏极和相应的所述存储器元件的所述电流路径的一端。
5.根据权利要求1所述的计算器件，还包括第一模数转换器(ADC)，所述第一导线连接到所述第一模数转换器的输入端。
6.根据权利要求5所述的计算器件，还包括第一多个数模转换器(DAC)，所述第一多个数模转换器中的每个具有连接到所述第一多个放大器中的相应一个的输入的输出。
7.根据权利要求1所述的计算器件，还包括：
第二多个存储器元件，布置在第二阵列中在所述第一方向上延伸且在第二方向上与所述第一多个存储器元件成对地间隔开，并且分别包括两个端以及位于所述两个端之间的电流路径，所述第一多个存储器元件和所述第二多个存储器元件以二维阵列的列和行布置，所述二维阵列包括所述第一阵列和所述第二阵列中的一个，每个列在所述第一方向上延伸，并且每个行在所述第二方向上延伸；
第二导线，沿所述第一方向延伸；以及
第二多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第二多个晶体管中的每个的所述电流路径与所述第二多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合连接在第一电压参考点和所述第二导线之间，
所述第一多个放大器中的每个的所述输出端连接到所述第二多个晶体管中的相应一个的所述栅极。
8.一种计算器件，包括在所述第二方向上彼此间隔开的如权利要求7所述的多个计算器件，所述多个计算器件中的多个存储器器件形成二维阵列，其中，多个所述放大器的输出连接到每个行中的具有公共输入的晶体管。
9.一种计算器件，包括：
第一多个存储器元件，布置在第一阵列中在第一方向上延伸，并且分别包括两个端以及位于所述两个端之间的电流路径；
第一多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第一多个晶体管中的每个的所述电流路径与所述第一多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合可切换地连接在第一电压参考点和第二电压参考点之间；
第一多个放大器，分别具有连接到所述第一多个晶体管中的相应一个的所述栅极的输出端；
第二多个存储器元件，布置在阵列中在所述第一方向上延伸，分别包括两个端以及位于所述两个端之间的电流路径；以及
第一导线，在所述第一方向上延伸；
第二多个晶体管，分别具有源极、漏极和位于所述源极和所述漏极之间的电流路径、以及栅极，所述第二多个晶体管中的每个的所述电流路径与所述第二多个存储器元件中的相应一个的所述电流路径形成串联组合，所述串联组合连接在第一电压参考点和所述第一导线之间，
所述第一多个放大器中的每个的所述输出端连接到所述第二多个晶体管中的相应一个的所述栅极。
10.一种计算的方法，包括：
将分别指示相应的第一数的第一多个数字输入信号转换成分别具有导通时段的第一相应的多个模拟信号，所述导通时段的长度指示所述相应的第一数；
生成第一多个电流，分别通过第一多个存储器单元中的相应一个，所述第一多个存储器单元中的每个处于相应的存储器状态下，所述第一多个电流中的每个的大小指示所述第一数中的相应一个和相应的所述存储器单元的所述状态；
通过利用所述第一多个电流对导线进行充电或放电来在所述导线上生成第一模拟信号；以及
将所述第一模拟信号转换成第一数字输出信号。
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