JP2016081547A - 不揮発性記憶装置及び不揮発性記憶装置の制御方法 - Google Patents

Abstract

【課題】複数の抵抗変化素子を自動的にフォーミングし、かつフォーミング時間の統計を収集するために適した不揮発性記憶装置を提供する。【解決手段】所定数のメモリセル１０の各々に対して並行してフォーミングパルスの印加を開始し、各メモリセル１０が抵抗状態の変化が生じる動作可能状態に遷移したことを検知することにより前記フォーミングパルスの印加を停止しかつ検知信号を出力する自動フォーミング回路１０４と、前記フォーミングパルスの印加開始後の基準時刻において自動フォーミング回路１０４から出力されている前記検知信号の数である計数値を保持する計数値記憶回路１０７と、相異なる前記所定数のメモリセル１０がフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路１０８と、前記積算値を出力する出力回路１０９、１１０と、を備える。【選択図】図１

Description

本発明は、抵抗変化素子を用いて構成された複数のメモリセルを有する不揮発性記憶装置及び不揮発性記憶装置の制御方法に関する。

近年、抵抗変化素子を用いて構成された複数のメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号の印加に応じて抵抗状態の変化が生じる（高抵抗状態と低抵抗状態との間を可逆的に遷移する）性質を有し、この抵抗状態の変化によって情報を記憶することが可能な素子である。

抵抗変化素子は、製造後は絶縁体に近い高い抵抗値を持つ初期状態にある。そのような抵抗変化素子を、当該初期状態から、前記電気的信号の印加に応じて抵抗状態の変化が生じる動作可能状態に遷移させるために、フォーミングと呼ばれる処理が必要になることがある。フォーミングでは、前記抵抗変化素子に、通常の抵抗変化動作で印加される前記電気的信号と比べて電圧振幅が大きいフォーミングパルスを印加する。当該フォーミングパルスの印加によって、前記抵抗変化素子の内部の局所領域に、前記可逆的な抵抗変化を起こすフィラメントが形成され、その結果、前記抵抗変化素子が前記動作可能状態になると考えられている。

抵抗変化素子にフォーミングパルスを印加するとき、フォーミングが完了するための時間、つまり、良好な抵抗変化特性を発揮するフィラメントを形成するための当該フォーミングパルスの印加時間は、抵抗変化素子によってまちまちであり、例えば、数桁のオーダーでばらつく。フォーミングパルスの印加時間の過不足は、フィラメントの形成不良の原因となり得る。

そのため、本発明者等は、フォーミングパルスの印加時間を抵抗変化素子ごとに管理するための技術を既に提案している（例えば、特許文献１を参照）。

特許文献１では、抵抗変化素子にフォーミングパルスを印加しながら当該抵抗変化素子の抵抗値を測定し、フォーミングの完了によって当該抵抗変化素子の抵抗値に生じる特定の変化が検出されることにより、当該フォーミングパルスの印加を停止する自動フォーミング機能が開示されている。そのような自動フォーミング機能を有する不揮発性記憶装置は、個々の抵抗変化素子を、それぞれの抵抗変化素子に適した時間（パルス幅）のフォーミングパルスで正確にフォーミングするので、抵抗変化特性が揃った抵抗変化素子が得られる。

特許第４９７２２３８号公報

本発明は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置を提供することを目的とする。

前記従来の課題を解決するために、開示される態様に係る不揮発性記憶装置は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中から選択される２以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算値に加算し、当該加算により更新された積算値を記憶する積算記憶回路と、前記積算値を出力する出力回路と、を備える。

開示される態様に係る不揮発性記憶装置によれば、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置が得られる。

実施の形態１に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。 実施の形態１に係るメモリセルの構成の一例を示す回路図である。 実施の形態１に係る自動フォーミング回路の構成の一例を示す回路図である。 実施の形態１に係る自動フォーミング処理の一例を示すタイミングチャートである。 実施の形態１に係る計数値記憶回路の構成の一例を示す回路図である。 実施の形態１に係る積算記憶回路の構成の一例を示す回路図である。 実施の形態１に係る集計処理の一例を示すタイミングチャートである。 実施の形態１に係るフォーミング時間の対数正規分布の一例を示すグラフである。 実施の形態２に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。 実施の形態２に係る全完了検出回路の構成の一例を示す回路図である。 実施の形態２に係る集計処理の一例を示すタイミングチャートである。 実施の形態３に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。 実施の形態３に係る電圧調整回路の構成の一例を示す回路図である。 実施の形態３に係る自動フォーミング回路の構成の一例を示す回路図である。 実施の形態３に係る校正処理の一例を示すフローチャートである。 実施の形態３に係る校正処理の一例を示すフローチャートである。

（本発明の基礎となった知見）
不揮発性記憶装置に設けられた複数の抵抗変化素子のフォーミングに要した時間の統計を把握することは、例えば、不揮発性記憶装置の製造プロセスの条件を管理し、製造される不揮発性記憶装置の抵抗変化特性（特に、データ書き換え回数やデータ保持期間などの耐久特性）を維持するために有用である。

ところが、上述した特許文献１の不揮発性記憶装置では、テスタなどの外部装置から管理されたパルス幅のフォーミングパルスを与える場合とは異なり、フォーミングパルスの印加及び停止が、完全に不揮発性記憶装置の内部で制御される。そのため、抵抗変化素子のフォーミングに要した時間に関する情報を外部から参照することができないという問題がある。この問題は、特許文献１の不揮発性記憶装置に限らず、自動フォーミング回路が内蔵され、フォーミングパルスの印加及び停止が完全に不揮発性記憶装置の内部で制御される不揮発性記憶装置に、共通に存在する。

この問題は、例えば、抵抗変化素子のフォーミングに要した時間の統計に基づいて不揮発性記憶装置の製造プロセスを管理しようとしたとき、大きな障害となる。

そのため、自動フォーミング機能を有する不揮発性記憶装置では、抵抗変化素子のフォーミングに要した時間に関する情報を外部に出力するための構成が求められる。

そのような構成の最も単純な一例は、不揮発性記憶装置の内部で個々の抵抗変化素子に印加されるフォーミングパルスのコピー信号を生成して、不揮発性記憶装置の外部へ出力するものである。テスタ等の外部装置で、前記コピー信号の時間長を計測することにより、抵抗変化素子のフォーミングに要した時間の統計が収集される。

しかしながら、このような構成例によれば、例えば、前記不揮発性記憶装置でのフォーミング処理と前記外部装置での計測処理との同期が必要になるなど、フォーミング処理の効率の低下が懸念される。また、複数の抵抗変化素子が並行してフォーミングされる場合には、前記不揮発性記憶装置から前記外部装置へ、複数のフォーミングパルスのコピー信号を並列に伝達するための構成（例えば、複数の端子や複数の配線）が必要となり、回路規模が増大し、また並列数が制約され得る。

そこで、本発明者は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置を鋭意検討した結果、以下に開示される不揮発性記憶装置に到達した。

開示される一態様に係る不揮発性記憶装置は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中から選択される２以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路と、前記積算値を出力する出力回路と、を備える。

これにより、前記不揮発性記憶装置は、フォーミングパルスの印加及び停止を内部的に制御すると共に、メモリセルの個数をフォーミング時間ごとに内部的に集計して、外部へ出力することが可能になる。フォーミング処理と集計処理とが、内部的に並行して実施されるため、検査時間の増大が回避される。その結果、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミング特性に関する統計を収集するために適した不揮発性記憶装置が得られる。

例えば、前記不揮発性記憶装置が、フォーミング時間として許容できる最大時間を前記検査時間として前記積算値を集計し、外部の検査装置が前記積算値を参照すれば、当該検査装置は、フォーミング特性に関する前記不揮発性記憶装置の検査、選別を、比較的少量の情報を参照するだけで簡便に行うことができる。

また、上記一態様において、前記計数値記憶回路は、前記フォーミングパルスの印加開始後の複数の基準時刻の各々において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、前記積算値記憶回路は、前記基準時刻ごとに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、前記出力回路は、前記基準時刻ごとの前記積算値を出力してもよい。

これにより、フォーミング時間の分布が集計され、外部からの参照が可能になる。前述したフォーミング時間として許容できる最大時間に加えて、例えば、平均のフォーミング時間付近にもう１つ、合計で２つの測定時間を設けてもよい。そうすれば、フォーミング特性に関する検査、選別に加えて、主分布付近の分布度数が収集できるので、製造プロセスを管理するために役立つ。また、例えば、最速のフォーミング時間付近にさらにもう１つ、合計で３つの測定時間を設けてもよい。測定時間の数を増やすことで、フォーミング時間のより詳しい分布を収集することが可能になる。

また、上記一態様において、前記複数のメモリセルは、前記フォーミングパルスの印加が開始されてから前記フォーミングの完了が検知されるまでの時間が対数正規分布に従う特性を有してもよい。

また、上記一態様において、前記複数の基準時刻は３以上の基準時刻であり、前記３以上の基準時刻のうち、連続する基準時刻を時系列で早い順に第１、第２および第３の基準時刻とした場合に、前記第１基準時刻と前記第２基準時刻との差分は、前記第２基準時刻と前記第３基準時刻との差分よりも小さくてもよい。

これにより、測定時間が長いほど隣接する測定時間の差分が大きくなる３以上の測定時間に従ってフォーミング時間の分布を集計することができる。指数的に増加する測定時間は、そのような測定時間の一例である。例えば、前記複数のメモリセルのフォーミング時間が対数正規分布に従う特性を有する場合、そのような測定時間を用いることで、当該フォーミング時間の分布を収集するために適した度数分布をより少ない数の測定時間で集計することができる。

また、上記一態様において、前記出力回路は、前記積算値をパラレルデータの形式で出力してもよく、また、前記出力回路は、前記積算値をシリアルデータの形式で出力してもよい。

これにより、前記積算値をパラレル出力する構成では、出力のスループットを向上し、より高速に前記積算値を読み出すことが可能となる。また、前記積算値をシリアル出力する構成では、端子数の制約の大きなチップにおいても、最小限の数の端子を用いて、前記積算値の出力が可能となる。

また、上記一態様において、前記不揮発性記憶装置は、全ての前記選択メモリセルについて前記検知信号が出力されたときに全完了検出信号を出力する全完了検出回路を、さらに備えてもよい。

これにより、全ての選択メモリセルのフォーミングが完了したことが、前記全完了検出信号により通知される。例えば、フォーミング処理の対象となる選択メモリセルのアドレスが外部の検査装置から供給される場合など、当該検査装置で前記全完了検出信号を参照することにより、次にフォーミング処理の対象となるメモリセルのアドレスを早期に供給することが可能となる。

また、上記一態様において、前記不揮発性記憶装置は、前記自動フォーミング回路から前記選択メモリに印加される前記フォーミングパルスの電流量を制御する第１の内部電圧発生回路と、前記フォーミングパルスの供給経路を、前記選択メモリセル及び校正端子のうちの一方に排他的に接続するスイッチ回路と、をさらに備えてもよい。

これにより、前記電圧パルスの印加時に前記選択メモリセルに供給される前記駆動電流の量を、前記校正端子を介して測定し、当該測定の結果に基づいて調整することが可能となる。よって、フォーミング動作時においてメモリセルに供給される駆動電流を特定の電流値以下に高精度に調整することが可能となる。

また、上記一態様において、前記不揮発性記憶装置は、前記自動フォーミング回路において、前記フォーミングの完了を検知する際の判定レベルを制御する第２の内部電圧発生回路をさらに備えてもよい。

これにより、フォーミングの完了を、抵抗変化素子の抵抗値が低抵抗側に遷移することによって検知する場合に、当該検知のための参照電圧を高精度に調整することが可能となる。

また、開示される一態様に係る不揮発性記憶装置の制御方法は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイを備える不揮発性記憶装置の制御方法であって、前記複数のメモリセルの中から選択される２以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力し、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、前記所定数ごとの相異なる前記選択メモリセルがフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算和に加算して前記積算値を算出し、前記積算値を出力する。

なお、これらの全般的又は具体的な態様は、不揮発性記憶装置として実現されるだけでなく、不揮発性記憶装置において実行される処理ステップによって構成される制御方法や、そのような制御方法をコンピュータで実行するためのプログラムとして実現することもできる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（実施の形態１）
実施の形態１に係る不揮発性記憶装置は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置である。当該不揮発性記憶装置は、特許文献１に開示される自動フォーミング回路と共に、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するための構成を有している。

以下、実施の形態１に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下の説明は、主として、本開示の主題であるフォーミング時間の統計の収集に関する事項についてなされ、それ以外の事項、例えば、通常の書き込み処理や読み出し処理などに関する事項は、適宜省略される。

図１は、実施の形態１に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。

図１に示されるように、不揮発性記憶装置１００は、メモリセルアレイ１０１、行セレクタ１０２、列セレクタ１０３、自動フォーミング回路１０４、計数値エンコーダ１０５、タイミングジェネレータ１０６、計数値記憶回路１０７、積算記憶回路１０８、マルチプレクサ１０９、及びセレクタ１１０、を備える。

メモリセルアレイ１０１は、複数のメモリセル１０をマトリクス状に配置してなるアレイであり、ｋ（一例としてｋ＝１６）区画に分割されている。各区画は、ｎ（一例としてｎ＝５１２）行、ｍ（一例としてｍ＝３２）列のサブアレイであり、行ごとのワード線１３、並びに、列ごとのソース線１４及びビット線１５を有している。

図２は、メモリセル１０の構成の一例を示す回路図である。

図２に示されるメモリセル１０は、一例として、抵抗変化素子１１と選択トランジスタ１２とを直接に接続してなる、いわゆる１Ｔ１Ｒ構造のメモリセルである。抵抗変化素子１１は、抵抗変化層１１ｂを第１電極１１ａと第２電極１１ｃとで挟持して構成される。

抵抗変化素子１１の構造や材料などの細部は、本発明者等にて十分に検討され、既に提案されているため、ここでは説明を省略する（例えば、特許文献２：特許第４５４５８２３号公報、特許文献３：特許第４４６９０２２号公報、特許文献４：特許第４５５５３９７号公報を参照）。抵抗変化素子１１には、特許文献２〜４に開示される構造や材料が適宜採用され得る。

メモリセル１０において、選択トランジスタ１２のゲート端子がワード線１３に接続され、ソース・ドレイン端子の一方がソース線１４に接続され、抵抗変化素子１１の第１電極１１ａがビット線１５に接続される。

メモリセル１０は、ワード線１３を介して与えられる選択信号に応じて選択トランジスタ１２が導通することによって選択される。選択されたメモリセル１０に、ソース線１４及びビット線１５を介してフォーミングパルスが印加されることによって、抵抗変化素子１１がフォーミングされる。

なお、選択トランジスタ１２は、前記選択信号の極性に応じて、Ｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びＰ型ＭＯＳトランジスタの何れで構成されてもよい。また、メモリセル１０は、１Ｔ１Ｒ構造のメモリセルには限られず、抵抗変化素子１１と双方向ダイオードとで構成された、いわゆる１Ｄ１Ｒ構造のメモリセル（図示せず）であってもよい。

再び図１を参照して、不揮発性記憶装置１００について説明を続ける。

行セレクタ１０２は、行アドレス信号ＡＸによって指定される行のワード線１３に、選択信号を出力する。また、列セレクタ１０３は、自動フォーミング回路１０４と列アドレス信号ＡＹによって指定される列のビット線１５とを接続する動作を、メモリセルアレイ１０１の複数の区画で並行して行う。これにより、行アドレス信号ＡＸ及び列アドレス信号ＡＹに従って、区画ごとに１つのメモリセル１０がフォーミング処理の対象として選択される。

自動フォーミング回路１０４は、選択されたメモリセル１０に対する自動フォーミング処理を、メモリセルアレイ１０１の複数の区画で並行して行う。ここで言う自動フォーミング処理とは、選択されたメモリセル１０に対しフォーミングパルスの印加を開始し、前記フォーミングパルスを印加しながらメモリセル１０の抵抗状態を電気的に測定することによりフォーミングの完了を検知し、フォーミングの完了を所定の論理値で示す検知信号を生成し、前記検知信号が前記所定の論理値になることにより前記選択メモリセルへの前記フォーミングパルスの印加を自動停止する処理である。

図３は、自動フォーミング回路１０４のメモリセルアレイ１０１の１つの区画に対応する構成の一例を示す回路図である。自動フォーミング回路１０４には、図３に示される構成が、メモリセルアレイ１０１の区画ごとに設けられる。以下では、簡明のため、図３に示される１区画分の構成を、自動フォーミング回路１０４と呼ぶことがある。

自動フォーミング回路１０４は、特許文献１に開示される自動フォーミング回路と比べて、フォーミングパルスの印加を自動停止するための構成は同一であり、当該自動停止の制御に用いられる内部的な信号を取り出すためのバッファが追加される。

図３に示されるように、自動フォーミング回路１０４は、駆動トランジスタ１０４１、制御トランジスタ１０４２、センスアンプ１０４３、プリチャージトランジスタ１０４４、シフトレジスタ１０４５、ＡＮＤゲート１０４６、及びバッファ１０４７、１０４８を有している。

自動フォーミング回路１０４は、メモリセルアレイ１０１の対応する区画から１つ選択されるメモリセル１０に対して、従来と同様の自動フォーミング処理を行う。そして、フォーミングパルスの停止制御に用いられる内部的な信号ＦＰを、フォーミングの完了を示す検知信号ＦＰｋ（ｋは対応する区画の番号）として出力する。

自動フォーミング回路１０４はクロック信号ＣＬＫ、及びフォーミングイネーブル信号ＦＥに従って、フォーミング電圧ＶＦＨ、バイアス電圧ＶＢＩＡＳ、参照電圧ＶＲＥＦを用いて、自動フォーミング処理を行う。

図４は、自動フォーミング回路１０４によって行われる自動フォーミング処理の一例を示すタイミングチャートである。図４には、自動フォーミング回路１０４における主要な信号及び主要なノードの電圧の時間変化が示されている。以下の説明では、信号のハイレベル及びローレベルによって表される論理値を、それぞれ“Ｈ”及び“Ｌ”と略記する。

時刻Ｔ１において、自動フォーミング処理が開始されると、フォーミングイネーブル信号ＦＥが“Ｌ”になり、プリチャージトランジスタ１０４４はビット線１５をフォーミング電圧ＶＦＨにプリチャージする。説明の簡明のため、ビット線１５の電圧は、センスアンプの反転入力端子ＳＮの電圧と等しいとする。

時刻Ｔ２において、フォーミングイネーブル信号ＦＥが“Ｈ”になると、プリチャージが終了する。駆動トランジスタ１０４１は、バイアス電圧ＶＢＩＡＳに応じた定電流ＩＬのフォーミングパルスをメモリセル１０に印加する。センスアンプ１０４３は、前記フォーミングパルスの印加中に、ビット線１５の電圧と参照電圧ＶＲＥＦとを比較する。

時刻Ｔ３と時刻Ｔ４との間に、メモリセル１０の抵抗状態が変化する（すなわち、フィラメントの形成により抵抗値が減少する）。それにより、ビット線１５の電圧は参照電圧ＶＲＥＦ以下に低下し、センスアンプ１０４３から出力される信号Ｎ０は“Ｈ”になる。

時刻Ｔ４以降、シフトレジスタ１０４５を構成するｎ個のフリップフロップＦＦ１〜ＦＦｎは、クロック信号ＣＬＫに同期して、直近のｎクロックサイクルにおける信号Ｎ０を保持する。

時刻Ｔ５において、現在の信号Ｎ０及び直近のｎクロックサイクルにおける信号Ｎ０が全て“Ｈ”になると、ＡＮＤゲートから出力される信号ＦＰが“Ｈ”レベルになる。それにより、制御トランジスタ１０４２が非導通になり、前記フォーミングパルスの印加が停止し、自動フォーミング処理が終了する。バッファ１０４７は、信号ＦＰのコピーである検知信号ＦＰｋを出力する。

このような自動フォーミング処理が、異なるアドレスのメモリセル１０について、順次行われる。

図４において、時間ｔ１は、フォーミングパルスの印加開始からフィラメントが形成されるまでの時間であり、時間ｔ２は、フィラメントが形成されてから、連続するｎクロックサイクルでフィラメントの形成が検出され続けるまでの時間である。

ここで、時間ｔ１はメモリセルごとに固有の時間であり、時間ｔ２は、全てのメモリセルで共通に規定される時間である。

フォーミングパルスを時間ｔ２の間、追加的に印加する（つまり、オーバーフォーミングする）ことで、フィラメントは全てのメモリセルで均一な大きさに拡大する。これにより、複数のメモリセル間での抵抗変化特性のばらつきが低減され、不揮発性記憶素子の信頼性が向上する。

ここで、メモリセルごとのフォーミング時間を、フィラメントが形成されるための時間ｔ１とオーバーフォーミングのための時間ｔ２との合計と定義する。自動フォーミング回路１０４から出力される検知信号ＦＰｋを参照することにより、自動フォーミング回路１０４の外部で、フォーミング時間を知ることができる。

なお、自動フォーミング回路１０４は、抵抗状態を読み出すための読み出し回路としても機能する。その場合、ビット線１５はメモリセル１０の抵抗状態を変化させない低い読み出し電圧にブリチャージされる。プリチャージ後のビット線１５の電圧はメモリセル１０の抵抗状態に応じた時定数で変化する（つまり放電する）ので、プリチャージ後、所定の時間が経過したときのビット線１５の電圧と参照電圧ＶＲＥＦとの比較により、メモリセル１０の抵抗状態が読み出される。センスアンプ１０４３での比較結果を示す信号Ｎ０が、バッファ１０４８を介して、読み出しデータＤｋとして出力される。

読み出しデータＤｋは、後ほど、読み出しデータＤｋとフォーミング時間の統計結果との多重化出力について説明するときに、再び参照される。

図１に示されるように、自動フォーミング回路１０４は、メモリセルアレイ１０１の複数の区画で並行して自動フォーミング処理を行い、区画ｋごとの検知信号ＦＰｋ（ｋ＝０〜１５）と読み出しデータＤｋ（ｋ＝０〜１５）とを出力する。なお、以下では、読み出しデータＤｋ（ｋ＝０〜１５）の全体を読み出しデータＤＯと総称することがある。

ここまでに説明した構成により、メモリセルアレイ１０１の各区画で並行して、メモリセル１０の自動フォーミングが行われ、フォーミング時間の統計用としての検知信号ＦＰｋ（ｋ＝０〜１５）が得られる。

次に、フォーミング時間の統計を収集するための構成及び処理について説明する。以下では、統計処理の一例として、メモリセル１０の個数をフォーミング時間ごとに集計する処理について説明する。

図１において、計数値エンコーダ１０５は、検知信号ＦＰｋ（ｋ＝０〜１５）の中で“Ｈ”となっている検知信号の個数を２進数にエンコードし、エンコードされた２進数を計数値ＰＢＣとして出力する。

一例として、メモリセルアレイ１０１が１６区画で構成される場合、計数値ＰＢＣは並行してフォーミングされるメモリセル１０の総数である１６個＝２^４個を表現できる５ビットの２進数で表される。

タイミングジェネレータ１０６は、メモリセル１０の個数を集計するための複数の基準時刻を示すトリガー信号ＭＣＫを生成する。

前記複数の基準時刻は、一例として、１６個の基準時刻であり、トリガー信号ＭＣＫは、それぞれ対応する基準時刻を示す１６個のトリガー信号ＭＣＫ０〜ＭＣＫ１５で構成されてもよい。トリガー信号ＭＣＫ０〜ＭＣＫ１５は、フォーミングイネーブル信号ＦＥが“Ｌ”になったときから、前記基準時刻に対応する所定数のクロックサイクルが経過したときに“Ｈ”になるストローブ信号であってもよい。

タイミングジェネレータ１０６は、例えば、フォーミングイネーブル信号ＦＥが“Ｌ”になるとカウント値をリセットしてクロック信号ＣＬＫのカウントを行うカウンタと、当該カウンタのカウント値が前記所定数になったときに対応するトリガー信号ＭＣＫ０〜ＭＣＫ１５を出力するデコーダ又はコンパレータとで構成されてもよい。

計数値記憶回路１０７は、各基準時刻における計数値ＰＢＣを保持し、保持された計数値ＰＢＣを、基準時刻ごとの計数値ＰＢＴ０〜ＰＢＴ１５として出力する回路である。

図５は、計数値記憶回路１０７の構成の一例を示す回路図である。

図５に示されるように、計数値記憶回路１０７は、トリガー信号ＭＣＫ０〜ＭＣＫ１５と同数のラッチ１０７１〜１０７４を有してもよい。ラッチ１０７１〜１０７４は対応するトリガー信号ＭＣＫ０〜ＭＣＫ１５が“Ｈ”になったときに計数値ＰＢＣを保持し、基準時刻ごとの計数値ＰＢＴ０〜ＰＢＴ１５として出力する。

このようにして得られる計数値ＰＢＴ０〜ＰＢＴ１５は、現在フォーミング処理が行われているメモリセル１０のうち、各基準時刻までにフォーミングが完了したメモリセルの個数を表す。

積算記憶回路１０８は、計数値ＰＢＴ０〜ＰＢＴ１５を、異なるアドレスのメモリセル１０に対してフォーミング処理を行うたびに積算して、積算の結果を累積計数値ＰＢＳ０〜ＰＢＳ１５として出力する回路である。

図６は、積算記憶回路１０８の構成の一例を示す回路図である。

図６に示されるように、積算記憶回路１０８は、計数値ＰＢＴ０〜ＰＢＴ１５と同数の累積加算器１０８１〜１０８４を有してもよい。累積加算器１０８１〜１０８４は、積算値を保持し、保持されている積算値に、対応する計数値ＰＢＴ０〜ＰＢＴ１５を加算することにより新たな積算値を算出する。積算値を新たな積算値で更新することにより、計数値ＰＢＴ０〜ＰＢＴ１５が積算されていく。計数値ＰＢＴ０〜ＰＢＴ１５の積算（つまり前記積算値の更新）は、例えば、フォーミングイネーブル信号ＦＥに応じて行われてもよい。

一例として、メモリセルアレイ１０１が、各々３２列×５１２行のサイズの１６区画で構成される場合、累積計数値ＰＢＳ０〜ＰＢＳ１５は、メモリセルアレイ１０１上のメモリセル１０の総数である３２列×５１２行×１６区画＝２６２１４４個＝２^１８個を表現できる１９ビットの２進数で表される。

このようにして得られる累積計数値ＰＢＳ０〜ＰＢＳ１５は、最終的に、全てのメモリセル１０のうち、各基準時刻までにフォーミングが完了したメモリセルの個数、つまり、フォーミング時間ごとにメモリセル１０の個数を集計した結果を表す。

ここで、自動フォーミング回路１０４、計数値エンコーダ１０５、タイミングジェネレータ１０６、計数値記憶回路１０７、及び積算記憶回路１０８によって行われる集計処理について説明する。

図７は、集計処理の一例を示すタイミングチャートである。図７には、集計処理に関係する主要な信号の時間変化が示されている。また、図７では、メモリセルアレイ１０１が１６個の区画０〜１５で構成されているとして説明する。

時刻Ｔ１０において、行アドレス信号ＡＸで指定される行及び列アドレス信号ＡＹで指定される列が、自動フォーミング処理されるメモリセルが位置する行及び列のアドレスに切り替わる。区画０〜１５から１つずつ、行アドレス信号ＡＸ及び列アドレス信号ＡＹで指定される合計１６個のメモリセルがフォーミング処理の対象になる。フォーミングイネーブル信号ＦＥが“Ｌ”になり、ビット線のプリチャージが行われる。

時刻Ｔ１１において、フォーミングイネーブル信号ＦＥが“Ｈ”になり、ビット線のプリチャージが終了する。そして、１６個のメモリセルにフォーミングパルスの印加が開始される。

時刻Ｔ１２において、最初の基準時刻を示すトリガー信号ＭＣＫ０が“Ｈ”になる。このとき、１６個のメモリセル全てがまだフォーミングできていないとして、検知信号ＦＰ０〜ＦＰ１５は全て“Ｌ”であり、計数値ＰＢＣは０である。トリガー信号ＭＣＫ０に応じて、計数値ＰＢＣの値０が計数値ＰＢＴ０として設定される。

時刻Ｔ１２から時刻Ｔ１３までの間に区画０のメモリセルのフォーミング完了が検出される。これにより、検知信号ＦＰ０が“Ｈ”になり、計数値ＰＢＣが１になる。

時刻Ｔ１３において、２番目の基準時刻を示すトリガー信号ＭＣＫ１が“Ｈ”になる。トリガー信号ＭＣＫ１に応じて、計数値ＰＢＣの値１が計数値ＰＢＴ１として設定される。

時刻Ｔ１３から時刻Ｔ１４までの間に区画１のメモリセルのフォーミング完了が検出される。これにより、検知信号ＦＰ１が“Ｈ”になり、計数値ＰＢＣが２になる。

時刻Ｔ１４において、３番目の基準時刻を示すトリガー信号ＭＣＫ２が“Ｈ”になる。トリガー信号ＭＣＫ２に応じて、計数値ＰＢＴ２が、計数値ＰＢＣの値２に設定される。

この後、図示は省略されているが、同様に、区画２〜区画１４でメモリセルのフォーミング完了が検出され、また、４番目から１５番目までの基準時刻を示すトリガー信号ＭＣＫ３〜ＭＣＫ１４に応じて、各基準時刻での計数値ＰＢＣが計数値ＰＢＴ３〜１４として順次設定される。

時刻Ｔ１５から時刻Ｔ１６までの間に、区画１５のメモリセルのフォーミング完了が検出される。これにより、検知信号ＦＰ１５が“Ｈ”になり、計数値ＰＢＣが１６になる。

時刻Ｔ１６において、１６番目の基準時刻を示すトリガー信号ＭＣＫ１５が“Ｈ”になる。トリガー信号ＭＣＫ１５に応じて、計数値ＰＢＣの値１６が計数値ＰＢＴ１５として設定される。

ここまでの一連の処理により、計数値ＰＢＴ０〜ＰＢＴ１５が、自動フォーミング処理の対象になっている１６個のメモリセルのうちで各基準時刻までにフォーミングが完了したメモリセルの個数に設定される。

時刻Ｔ１７において、行アドレス信号ＡＸで指定される行及び列アドレス信号ＡＹで指定される列が、新たに自動フォーミングされるメモリセルが位置する行及び列のアドレスに切り替わる。フォーミングイネーブル信号ＦＥが“Ｌ”になり、前回の１６個のメモリセルに関する計数値ＰＢＴ０〜ＰＢＴ１５が、累積計数値ＰＢＳ０〜ＰＢＳ１５に積算される。それと共に、新たな１６個のメモリセルに対して、上述と同様の自動フォーミング処理が開始される。

行アドレス信号ＡＸ及び列アドレス信号ＡＹにて、メモリセルアレイ上の全てのメモリセルを指定して自動フォーミング処理を行うことで、最終的に、累積計数値ＰＢＳ０〜ＰＢＳ１５には、フォーミング時間の統計として、各基準時刻までにフォーミングが完了したメモリセルの個数が集計される。 次に、フォーミング時間の統計を出力するための出力回路について説明する。以下では、マルチプレクサ１０９とセレクタ１１０とで構成される出力回路の例により、累積計数値ＰＢＳ０〜ＰＢＳ１５と前述した読み出しデータＤ０との多重化出力について説明する。

図１において、マルチプレクサ１０９は、累積計数値ＰＢＳ０〜ＰＢＳ１５を、入出力データＩＯを構成するビットの数（一例として１６ビット）ごとの複数の部分に区切り、区切られた部分を、部分集計データＦＤＯとして順次出力する。部分集計データＦＤＯとして出力される累積計数値ＰＢＳ０〜ＰＢＳ１５の部分は、例えば、列アドレス信号ＡＹで指定されてもよい。

累積計数値ＰＢＳ０〜ＰＢＳ１５の区切り方や出力順序は、特には限定されないが、一例として、累積計数値ＰＢＳ０〜ＰＢＳ１５の２進数としての同じ桁に位置する１６個のビットを部分集計データＦＤＯとし、桁の順に出力してもよい。また、累積計数値ＰＢＳ０〜ＰＢＳ１５を連結した長いビット列を端から１６ビットごとに区切って部分集計データＦＤＯとし、当該部分の並び順に出力してもよい。

セレクタ１１０は、部分集計データＦＤＯ及び読み出しデータＤＯのうち、選択信号ＳＥＬに応じた一方を、入出力データＩＯとして出力する。

このようにして、累積計数値ＰＢＳ０〜ＰＢＳ１５は、選択信号ＳＥＬ及び列アドレス信号ＡＹの指定に応じて、部分集計データＦＤＯに分割して出力される。このような構成よれば、部分集計データＦＤＯと読み出しデータＤＯとを、入出力データＩＯとして、同じ入出力端子から選択的に出力できるので、累積計数値ＰＢＳ０〜ＰＢＳ１５を出力するために特別な端子を設ける必要がない。

なお、フォーミング時間の統計を出力するための構成は、上述の構成には限られない。例えば、マルチプレクサ１０９を、並列−直列変換のためのシフトレジスタに変更することにより、累積計数値ＰＢＳ０〜ＰＢＳ１５を１ビットずつ直列に出力してもかまわない。

分割集計データＦＤＯは、外部装置によって取得され、累積計数値ＰＢＳ０〜ＰＢＳ１５に復元され、例えば、対数正規分布の算出といった、統計的な処理に用いられる。

図８は、累積計数値ＰＢＳ０〜ＰＢＳ１５から算出される、フォーミング時間の対数正規分布（ワイブル分布）の一例を示すグラフである。抵抗変化素子のフォーミング時間は、理論的に、対数正規分布に従う特性を有している。そこで、累積計数値ＰＢＳ０〜ＰＢＳ１５から、実データの対数正規分布を算出する。これにより、例えば、プロットが回帰直線から大きく外れているなど、実データの対数正規分布からのかい離によって、メモリセルの抵抗変化特性の不良が疑われる状況を見出し、製造プロセスの管理にフィードバックすることができる。

対数正規分布を算出する便宜のため、不揮発性記憶装置１００において、２のべき乗で表される複数の基準時刻を用いてメモリセルの個数を集計してもよい。例えば、タイミングジェネレータ１０６は、フォーミングパルスの印加開始から２^０〜２^１５クロックサイクルの後にそれぞれ“Ｈ”になるトリガー信号ＭＣＫ０〜ＭＣＫ１５を出力してもよい。

これにより、対数正規分布を算出するために適した基準時刻が用いられるので、不揮発性記憶装置１００において、計数値記憶回路１０７及び積算記憶回路１０８の記憶容量（つまり、回路規模）が最小限に抑えられる。

なお、上記では、１６個の基準時刻を用いてメモリセルの個数を集計する例について説明したが、基準時刻の数は、統計の目的に応じて、１個でも、２個でも、又は３個でもよい。さらに、基準時刻の数は１６個よりも多くてもかまわない。

１個の基準時刻を用いてメモリセルの個数を集計する場合、例えば、良品の全てのメモリセルでフォーミングが完了すると想定される時刻を第１基準時刻として用いてもよい。

タイミングジェネレータ１０６は、前記第１基準時刻に“Ｈ”になるトリガー信号ＭＣＫ０のみを出力するように変更される。計数値記憶回路１０７は単一のラッチ１０７１のみに縮小され、積算記憶回路１０８は単一の累積加算器１０８１のみに縮小される。

このような構成によれば、累積計数値ＰＢＳ０は、最終的に、良品のメモリセルの個数を表す。そのため、累積計数値ＰＢＳ０に基づいて不揮発性記憶装置の良否判定を行うことができる。

また、２個の基準時刻を用いてメモリセルの個数を集計する場合、前記第１基準時刻に加えて、半数のメモリセルでフォーミングが完了すると想定される想定平均時刻を第２基準時刻として用いてもよい。

タイミングジェネレータ１０６は、前記第１基準時刻、前記第２基準時刻にそれぞれ“Ｈ”になるトリガー信号ＭＣＫ０、ＭＣＫ１を出力するように変更される。計数値記憶回路１０７は２個のラッチ１０７１、１０７２のみに縮小され、積算記憶回路１０８は２個の累積加算器１０８１、１０８２のみに縮小される。

このような構成によれば、累積計数値ＰＢＳ１は、最終的に、前記想定平均時刻よりも前にフォーミングが完了したメモリセルの個数を表す。そのため、累積計数値ＰＢＳ１に基づいてフォーミング時間の分布の片寄りを把握し、製造プロセスの管理に役立てることができる。

また、３個の基準時刻を用いてメモリセルの個数を集計する場合、前記第１基準時刻、前記第２基準時刻に加えて、前記第２基準時刻よりも早い時刻である第３基準時刻を用いてもよい。

タイミングジェネレータ１０６は、前記第１基準時刻、前記第２基準時刻、前記第３基準時刻にそれぞれ“Ｈ”になるトリガー信号ＭＣＫ０、ＭＣＫ１、ＭＣＫ２を出力するように変更される。計数値記憶回路１０７は３個のラッチ１０７１、１０７２、１０７３のみに縮小され、積算記憶回路１０８は３個の累積加算器１０８１、１０８２、１０８３のみに縮小される。

このような構成によれば、累積計数値ＰＢＳ２は、最終的に、前記第２基準時刻よりも前にフォーミングが完了したメモリセルの個数を表す。そのため、累積計数値ＰＢＳ１、ＰＢＳ２に基づいて、より細かい分解能でフォーミング時間の分布を知り、製造プロセスの管理に役立てることができる。

以上のように、本実施の形態１に係る不揮発性記憶装置１００によれば、複数のメモリセルを並行して自動的にフォーミングしながら、メモリセルの個数をフォーミング時間ごとに集計する。そして、全てのメモリセルのフォーミングが終わった後に、フォーミング時間の統計として、フォーミング時間ごとに集計されたメモリセルの個数を外部装置に提供することができる。

このようにして、不揮発性記憶装置１００は、メモリセルの個数の集計処理に関わる時間的なオーバーヘッドを隠蔽し、フォーミング処理の効率を低下させることなく、フォーミング時間に関する統計を、外部装置に提供することができる。

なお、本開示では、行アドレス信号ＡＸ、列アドレス信号ＡＹ、フォーミングイネーブル信号ＦＥ、クロック信号ＣＬＫ、選択信号ＳＥＬの供給元を、特には限定しない。一例として、これらの信号は、不揮発性記憶装置１００と接続される検査装置などの外部装置から不揮発性記憶装置１００に供給されてもよく、また不揮発性記憶装置１００に内蔵されるフォーミング制御回路（シーケンサ回路）から供給されてもよい。

（実施の形態２）
実施の形態２に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶装置と比べて、自動フォーミング処理中の全てのメモリセルでフォーミングが完了したことを検知するための構成が追加される。また、当該構成の追加に伴い、メモリセルの個数をフォーミング時間ごとに集計するための構成及び処理が変更される。

以下、実施の形態２に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下では、主として、実施の形態１と異なる事項について説明し、実施の形態１と同様の事項については適宜説明を省略する。

図９は、実施の形態２に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。図９に示される不揮発性記憶装置３００は、図１に示される不揮発性記憶装置１００と比べて、全完了検出回路３０１が追加され、タイミングジェネレータ３０６が変更される。

タイミングジェネレータ３０６は、タイミングジェネレータ１０６と同様に、最初の基準時刻においてのみ“Ｈ”になるトリガー信号ＭＣＫ０を生成する。また、タイミングジェネレータ３０６は、タイミングジェネレータ１０６とは異なり、最初の基準時刻からそれぞれ対応する基準時刻までの全ての基準時刻において“Ｈ”となるトリガー信号ＭＣＫ１〜ＭＣＫ１５を生成する。例えば、タイミングジェネレータ３０６によって生成されるトリガー信号ＭＣＫ１は、最初の基準時刻と第２の基準時刻とで“Ｈ”になり、トリガー信号ＭＣＫ１５は、最初の基準時刻から最後の基準時刻までの全ての基準時刻で“Ｈ”になる。

図１０は、全完了検出回路３０１の構成の一例を示す回路図である。

図１０に示されるように、全完了検出回路３０１は、ＡＮＤゲート３０１１及びラッチ３０１２を有している。ＡＮＤゲート３０１１は、全ての検知信号ＦＰ０〜ＦＰ１５の論理積信号を生成し、ラッチ３０１２は、前記論理積信号を、トリガー信号ＭＣＫ１５に応じて各基準時刻において保持し、保持された論理積信号を全完了検出信号ＰＡＳＳとして出力する。

これにより、全完了検出信号ＰＡＳＳは、自動フォーミング処理中の全てのメモリセルのフォーミングが完了した後に初めて到来する基準時刻において“Ｈ”になる。全完了検出信号ＰＡＳＳは、例えば、外部装置で参照され、新たなメモリセルの自動フォーミング処理を開始するためのトリガーとして利用される。

ここで、自動フォーミング回路１０４、計数値エンコーダ１０５、全完了検出回路３０１、タイミングジェネレータ３０６、計数値記憶回路１０７、及び積算記憶回路１０８による集計処理について説明する。

図１１は、集計処理の一例を示すタイミングチャートである。図１１のタイミングチャートは、図７のタイミングチャートと比べて、トリガー信号ＭＣＫ１、ＭＣＫ２、ＭＣＫ１５の波形が異なり、それに伴って計数値ＰＢＴ１、ＰＢＴ２、ＰＢＴ１５の更新タイミングが異なり、全完了検出信号ＰＡＳＳが追加されている。以下では、図７のタイミングチャートと同じ処理については説明を省略し、異なる処理についてのみ説明する。

時刻Ｔ１２において、トリガー信号ＭＣＫ０、ＭＣＫ１、ＭＣＫ２・・・ＭＣＫ１５が“Ｈ”になり、計数値ＰＢＣの値０が計数値ＰＢＴ０、ＰＢＴ１、ＰＢＴ２・・・ＰＢＴ１５として設定される。

時刻Ｔ１３において、トリガー信号ＭＣＫ１、ＭＣＫ２・・・ＭＣＫ１５が“Ｈ”になり、計数値ＰＢＣの値１が計数値ＰＢＴ１、ＰＢＴ２・・・ＰＢＴ１５として設定される。

時刻Ｔ１４において、トリガー信号ＭＣＫ２・・・ＭＣＫ１５が“Ｈ”になり、計数値ＰＢＣの値２が計数値ＰＢＴ２・・・ＰＢＴ１５として設定される。

時刻Ｔ１６までに、全ての区画でメモリセルのフォーミング完了が検出される。

時刻Ｔ１６において、トリガー信号ＭＣＫ１５が“Ｈ”になり、計数値ＰＢＣの値１６が計数値ＰＢＴ１５として設定されると共に、全完了検出信号ＰＡＳＳが“Ｈ”になる。

時刻Ｔ１７において、全完了検出信号ＰＡＳＳに応じて、行アドレス信号ＡＸで指定される行及び列アドレス信号ＡＹで指定される列が、新たに自動フォーミング処理されるメモリセルが位置する行及び列のアドレスに切り替わる。

図１１の例では、図７の例との対照のため、時刻Ｔ１６（最後の基準時刻）において全完了検出信号ＰＡＳＳが“Ｈ”になるとしているが、全てのメモリセルのフォーミングの完了がどの基準時刻までに検出された場合であっても、当該基準時刻において全完了検出信号ＰＡＳＳが“Ｈ”になることは、全完了検出回路３０１の説明や、図１０に示される回路例から、明らかである。

これにより、全てのメモリセルのフォーミングの完了が検出された後に初めて到来する基準時刻において現在のメモリセルに対する自動フォーミング処理を早期に終了し、新たなメモリセルに対する自動フォーミング処理を開始することができる。

以上のように、本実施の形態２に係る不揮発性記憶装置３００は、不揮発性記憶装置１００と異なり、対応する基準時刻が到来していない計数値ＰＢＴ１、ＰＢＴ２・・・ＰＢＴ１５も、より早い基準時刻が到来するごとに暫定的な計数値ＰＢＣに設定される。そのため、どの基準時刻で全完了検出信号ＰＡＳＳが“Ｈ”になったとしても、計数値ＰＢＴ１、ＰＢＴ２・・・ＰＢＴ１５が不定になることなく、累積計数値ＰＢＳ０〜ＰＢＳ１５を適切に算出できる。

（実施の形態３）
自動フォーミング処理によって良好な抵抗変化特性を持つメモリセルを得るためには、フォーミングパルスの電流量や、フィラメントの形成を検知するための基準電圧が、正確に調整されていることが重要である。

そこで、実施の形態３に係る不揮発性記憶装置では、実施の形態１に係る不揮発性記憶装置に、フォーミングパルスの電流量や、フィラメントの形成を検知するための基準電圧を校正するための構成が追加される。

以下、実施の形態３に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下では、主として、実施の形態１と異なる事項について説明し、実施の形態１と同様の事項については適宜説明を省略する。

図１２は、実施の形態３に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。図１２に示される不揮発性記憶装置４００は、図１に示される不揮発性記憶装置１００と比べて、電圧調整回路４０１が追加され、自動フォーミング回路４０４が変更される。

図１３は、電圧調整回路４０１の構成の一例を示す回路図である。電圧調整回路４０１は、２つの電圧を生成するプログラム可能な電圧生成器である。電圧調整回路４０１で生成された２つの電圧は、それぞれ、バイアス電圧ＶＢＩＡＳ、参照電圧ＶＲＥＦとして、自動フォーミング回路４０４に供給される。

図１３に示されるように、電圧調整回路４０１は、レジスタ４０１１、４０１２、及びＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）４０１３、４０１４を有する。レジスタ４０１１、４０１２は、レギュレータアクセスイネーブル信号ＲＥに応じて、入出力データＩＯの所定のビットで表される調整値を保持する。ＤＡＣ４０１３、４０１４は、それぞれレジスタ４０１１、４０１２に保持された調整値を、当該調整値に対応する大きさの電圧に変換する。

なお、図１３では、調整値は、一例として、入出力データＩＯからパラレルに設定され、４ビットで表されているが、調整値の設定方法や調整値を表すためのビット数は、特には限定されない。例えば、調整値はシリアルに設定されてもよいし、４以外の数のビットで表されてもよい。また、バイアス電圧ＶＢＩＡＳ用の調整値と参照電圧ＶＲＥＦ用の調整値とでビット数が異なっていてもよい。また、調整値は、クロック信号ＣＬＫに同期して設定されてもよいし、非同期で設定されてもよい。

図１４は、自動フォーミング回路４０４の構成の一例を示す回路図である。

図１４に示されるように、自動フォーミング回路４０４は、自動フォーミング回路１０４に切り替えスイッチ４０４１を追加して構成される。切り替えスイッチ４０４１は、センスアンプ１０４３の反転入力端子が接続されているノードである校正ノードを、列セレクタ１０３及び校正端子ＢＩＴのうち、フォーミング校正信号ＦＣに応じた一方に排他的に接続する。

前記校正ノードは、フォーミングパルスの供給源であり、かつ、参照電圧ＶＲＥＦとの電圧比較が行われるノードである。そのため、前記校正ノードが校正端子ＢＩＴに接続されている状態で、校正端子ＢＩＴを介して、フォーミングバルスの電流量や参照電圧ＶＲＥＦの校正を行うことができる。

校正端子ＢＩＴを介して行われる校正処理について、２つの具体例を用いて説明する。なお、これらの校正処理は、例えば、不揮発性記憶装置４００と接続される検査装置などの外部装置で行われてもよい。また、クロック信号ＣＬＫに同期して行われてもよいし、非同期で行われてもよい。また、行セレクタ１０２及び列セレクタ１０３の制御により全てのメモリセルが非選択となっている状態で行われてもよい。

図１５は、フォーミングパルスの電流量をあらかじめ定められた目標量に校正する処理の一例を示すフローチャートである。

まず、フォーミング校正信号ＦＣに基づいて、切り替えスイッチ４０４１により、校正ノードを校正端子ＢＩＴに接続する。自動フォーミング処理を行う場合と同様に、校正ノードをフォーミング電圧ＶＦＨにプリチャージし、フォーミングバルスの供給を開始する。このとき、校正端子ＢＩＴを、フォーミング電圧ＶＦＨよりも低い電圧（例えば、実際のフォーミングにおいてビット線１５の電圧として想定される電圧）に設定しておく。これにより、校正端子ＢＩＴには、実際のフォーミングパルスと略同一量の電流が流れる（Ｓ１０１）。

前記電流の量を、検査装置などの外部装置で測定する（Ｓ１０２）。

測定された電流の量と前記目標量との誤差が、所定の範囲内にあるか否かを判断する（Ｓ１０３）。

前記誤差が前記所定の範囲内にない場合（Ｓ１０３でＮＯ）、誤差が縮小する新たな量の電流を流すためのバイアス電圧ＶＢＩＡＳに対応する調整値を更新して電圧調整回路４０１に設定し（Ｓ１０４）、ステップＳ１０１に戻って処理を続ける。

前記誤差が前記所定の範囲内にある場合（Ｓ１０３でＹＥＳ）、処理を終了する。

このような処理によって、フォーミングパルスの電流量が前記目標量に校正される。

図１６は、参照電圧ＶＲＥＦをあらかじめ定められた目標値に校正する処理の一例を示すフローチャートである。

まず、校正ノードを校正端子ＢＩＴに接続する。次に、校正端子ＢＩＴに第１電圧を印加する。前記第１電圧は、前記目標値よりも高い電圧（例えば、実際のフォーミングにおいてメモリセルにフィラメントが形成される前のビット線１５の電圧として想定される電圧）である（Ｓ２０１）。

前記第１電圧の印加中に得られる読み出しデータＤ０を、データＡとして保持する（Ｓ２０２）。

次に、校正端子ＢＩＴに第２電圧を印加する。前記第２電圧は、参照電圧ＶＲＥＦの目標値よりも低い電圧（例えば、実際のフォーミングにおいてメモリセルにフィラメントが形成された後のビット線１５の電圧として想定される電圧）である（Ｓ２０３）。

前記第２電圧の印加中に得られる読み出しデータＤ０を、データＢとして保持する（Ｓ２０４）。

データＡ、Ｂが両方とも“Ｌ”である場合（Ｓ２０５でＹＥＳ）、現在の参照電圧ＶＲＥＦが高すぎるため、より低い参照電圧ＶＲＥＦに対応する調整値を電圧調整回路４０１に設定し（Ｓ２０６）、ステップＳ２０１に戻って処理を続ける。

データＡ、Ｂが両方とも“Ｈ”の場合（Ｓ２０７でＹＥＳ）、現在の参照電圧ＶＲＥＦが低すぎるため、より高い参照電圧ＶＲＥＦに対応する調整値を電圧調整回路４０１に設定し（Ｓ２０８）、ステップＳ２０１に戻って処理を続ける。

それ以外の場合（Ｓ２０５でＮＯかつＳ２０７でＮＯ）、現在の参照電圧ＶＲＥＦで、フィラメントの形成前後のビット線１５の電圧を弁別できるので、処理を終了する。

以上説明したように、本実施の形態３に係る不揮発性記憶装置４００によれば、バイアス電圧ＶＢＩＡＳ、参照電圧ＶＲＥＦの調整を通して、フォーミングパルスの電流量、フィラメントの形成の検知レベルを調整することによって、自動フォーミング処理において良好な抵抗変化特性を持つメモリセルを得ることができる。

以上、本発明の複数の態様に係る不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の態様の範囲内に含まれてもよい。

本発明は、不揮発性記憶装置として、あらゆる電子機器に幅広く利用できる。

１０ メモリセル
１１ 抵抗変化素子
１１ａ 第１電極
１１ｂ 抵抗変化層
１１ｃ 第２電極
１２ 選択トランジスタ
１３ ワード線
１４ ソース線
１５ ビット線
１００、３００、４００ 不揮発性記憶装置
１０１ メモリセルアレイ
１０２ 行セレクタ
１０３ 列セレクタ
１０４、４０４ 自動フォーミング回路
１０５ 計数値エンコーダ
１０６、３０６ タイミングジェネレータ
１０７ 計数値記憶回路
１０８ 積算記憶回路
１０９ マルチプレクサ
１１０ セレクタ
３０１ 全完了検出回路
４０１ 電圧調整回路
１０４１ 駆動トランジスタ
１０４２ 制御トランジスタ
１０４３ センスアンプ
１０４４ プリチャージトランジスタ
１０４５ シフトレジスタ
１０４６、３０１１ ＡＮＤゲート
１０４７、１０４８ バッファ
１０７１〜１０７４、３０１２ ラッチ
１０８１〜１０８４ 累積加算器
４０１１、４０１２ レジスタ
４０１３、４０１４ ＤＡＣ
４０４１ スイッチ

Claims (10)

1. フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、
   前記複数のメモリセルの中から選択される２以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、
   前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、
   前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路と、
   前記積算値を出力する出力回路と、
   を備える不揮発性記憶装置。
2. 前記計数値記憶回路は、前記フォーミングパルスの印加開始後の複数の基準時刻の各々において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、
   前記積算値記憶回路は、前記基準時刻ごとに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、
   前記出力回路は、前記基準時刻ごとの前記積算値を出力する、
   請求項１に記載の不揮発性記憶装置。
3. 前記複数のメモリセルは、前記フォーミングパルスの印加が開始されてから前記フォーミングの完了が検知されるまでの時間が対数正規分布に従う特性を有する、
   請求項２に記載の不揮発性記憶装置。
4. 前記複数の基準時刻は３以上の基準時刻であり、
   前記３以上の基準時刻のうち、連続する基準時刻を時系列で早い順に第１、第２および第３の基準時刻とした場合に、
   前記第１基準時刻と前記第２基準時刻との差分は、前記第２基準時刻と前記第３基準時刻との差分よりも小さい、
   請求項３に記載の不揮発性記憶装置。
5. 前記出力回路は、前記積算値をパラレルデータの形式で出力する、
   請求項１から４の何れか１項に記載の不揮発性記憶装置。
6. 前記出力回路は、前記積算値をシリアルデータの形式で出力する
   請求項１から４の何れか１項に記載の不揮発性記憶装置。
7. 全ての前記選択メモリセルについて前記検知信号が出力されたときに全完了検出信号を出力する全完了検出回路をさらに備える、
   請求項１から６の何れか１項に記載の不揮発性記憶装置。
8. 前記自動フォーミング回路から前記選択メモリに印加される前記フォーミングパルスの電流量を制御する第１の内部電圧発生回路と、
   前記フォーミングパルスの供給経路を、前記選択メモリセル及び校正端子のうちの一方に排他的に接続するスイッチ回路と、をさらに備える、
   請求項１から７の何れか１項に記載の不揮発性記憶装置。
9. 前記自動フォーミング回路において、前記フォーミングの完了を検知する際の判定レベルを制御する第２の内部電圧発生回路をさらに備える
   請求項１から７の何れか１項に記載の不揮発性記憶装置。
10. フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイを備える不揮発性記憶装置の制御方法であって、
    前記複数のメモリセルの中から選択される２以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力し、
    前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、
    前記所定数ごとの相異なる前記選択メモリセルがフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算和に加算して前記積算値を算出し、
    前記積算値を出力する、
    不揮発性記憶装置の制御方法。

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