JP2016081547A - 不揮発性記憶装置及び不揮発性記憶装置の制御方法 - Google Patents
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Abstract
【課題】複数の抵抗変化素子を自動的にフォーミングし、かつフォーミング時間の統計を収集するために適した不揮発性記憶装置を提供する。【解決手段】所定数のメモリセル10の各々に対して並行してフォーミングパルスの印加を開始し、各メモリセル10が抵抗状態の変化が生じる動作可能状態に遷移したことを検知することにより前記フォーミングパルスの印加を停止しかつ検知信号を出力する自動フォーミング回路104と、前記フォーミングパルスの印加開始後の基準時刻において自動フォーミング回路104から出力されている前記検知信号の数である計数値を保持する計数値記憶回路107と、相異なる前記所定数のメモリセル10がフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路108と、前記積算値を出力する出力回路109、110と、を備える。【選択図】図1
Description
本発明は、抵抗変化素子を用いて構成された複数のメモリセルを有する不揮発性記憶装置及び不揮発性記憶装置の制御方法に関する。
近年、抵抗変化素子を用いて構成された複数のメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号の印加に応じて抵抗状態の変化が生じる(高抵抗状態と低抵抗状態との間を可逆的に遷移する)性質を有し、この抵抗状態の変化によって情報を記憶することが可能な素子である。
抵抗変化素子は、製造後は絶縁体に近い高い抵抗値を持つ初期状態にある。そのような抵抗変化素子を、当該初期状態から、前記電気的信号の印加に応じて抵抗状態の変化が生じる動作可能状態に遷移させるために、フォーミングと呼ばれる処理が必要になることがある。フォーミングでは、前記抵抗変化素子に、通常の抵抗変化動作で印加される前記電気的信号と比べて電圧振幅が大きいフォーミングパルスを印加する。当該フォーミングパルスの印加によって、前記抵抗変化素子の内部の局所領域に、前記可逆的な抵抗変化を起こすフィラメントが形成され、その結果、前記抵抗変化素子が前記動作可能状態になると考えられている。
抵抗変化素子にフォーミングパルスを印加するとき、フォーミングが完了するための時間、つまり、良好な抵抗変化特性を発揮するフィラメントを形成するための当該フォーミングパルスの印加時間は、抵抗変化素子によってまちまちであり、例えば、数桁のオーダーでばらつく。フォーミングパルスの印加時間の過不足は、フィラメントの形成不良の原因となり得る。
そのため、本発明者等は、フォーミングパルスの印加時間を抵抗変化素子ごとに管理するための技術を既に提案している(例えば、特許文献1を参照)。
特許文献1では、抵抗変化素子にフォーミングパルスを印加しながら当該抵抗変化素子の抵抗値を測定し、フォーミングの完了によって当該抵抗変化素子の抵抗値に生じる特定の変化が検出されることにより、当該フォーミングパルスの印加を停止する自動フォーミング機能が開示されている。そのような自動フォーミング機能を有する不揮発性記憶装置は、個々の抵抗変化素子を、それぞれの抵抗変化素子に適した時間(パルス幅)のフォーミングパルスで正確にフォーミングするので、抵抗変化特性が揃った抵抗変化素子が得られる。
本発明は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置を提供することを目的とする。
前記従来の課題を解決するために、開示される態様に係る不揮発性記憶装置は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中から選択される2以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算値に加算し、当該加算により更新された積算値を記憶する積算記憶回路と、前記積算値を出力する出力回路と、を備える。
開示される態様に係る不揮発性記憶装置によれば、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置が得られる。
(本発明の基礎となった知見)
不揮発性記憶装置に設けられた複数の抵抗変化素子のフォーミングに要した時間の統計を把握することは、例えば、不揮発性記憶装置の製造プロセスの条件を管理し、製造される不揮発性記憶装置の抵抗変化特性(特に、データ書き換え回数やデータ保持期間などの耐久特性)を維持するために有用である。
不揮発性記憶装置に設けられた複数の抵抗変化素子のフォーミングに要した時間の統計を把握することは、例えば、不揮発性記憶装置の製造プロセスの条件を管理し、製造される不揮発性記憶装置の抵抗変化特性(特に、データ書き換え回数やデータ保持期間などの耐久特性)を維持するために有用である。
ところが、上述した特許文献1の不揮発性記憶装置では、テスタなどの外部装置から管理されたパルス幅のフォーミングパルスを与える場合とは異なり、フォーミングパルスの印加及び停止が、完全に不揮発性記憶装置の内部で制御される。そのため、抵抗変化素子のフォーミングに要した時間に関する情報を外部から参照することができないという問題がある。この問題は、特許文献1の不揮発性記憶装置に限らず、自動フォーミング回路が内蔵され、フォーミングパルスの印加及び停止が完全に不揮発性記憶装置の内部で制御される不揮発性記憶装置に、共通に存在する。
この問題は、例えば、抵抗変化素子のフォーミングに要した時間の統計に基づいて不揮発性記憶装置の製造プロセスを管理しようとしたとき、大きな障害となる。
そのため、自動フォーミング機能を有する不揮発性記憶装置では、抵抗変化素子のフォーミングに要した時間に関する情報を外部に出力するための構成が求められる。
そのような構成の最も単純な一例は、不揮発性記憶装置の内部で個々の抵抗変化素子に印加されるフォーミングパルスのコピー信号を生成して、不揮発性記憶装置の外部へ出力するものである。テスタ等の外部装置で、前記コピー信号の時間長を計測することにより、抵抗変化素子のフォーミングに要した時間の統計が収集される。
しかしながら、このような構成例によれば、例えば、前記不揮発性記憶装置でのフォーミング処理と前記外部装置での計測処理との同期が必要になるなど、フォーミング処理の効率の低下が懸念される。また、複数の抵抗変化素子が並行してフォーミングされる場合には、前記不揮発性記憶装置から前記外部装置へ、複数のフォーミングパルスのコピー信号を並列に伝達するための構成(例えば、複数の端子や複数の配線)が必要となり、回路規模が増大し、また並列数が制約され得る。
そこで、本発明者は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するために適した不揮発性記憶装置を鋭意検討した結果、以下に開示される不揮発性記憶装置に到達した。
開示される一態様に係る不揮発性記憶装置は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中から選択される2以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路と、前記積算値を出力する出力回路と、を備える。
これにより、前記不揮発性記憶装置は、フォーミングパルスの印加及び停止を内部的に制御すると共に、メモリセルの個数をフォーミング時間ごとに内部的に集計して、外部へ出力することが可能になる。フォーミング処理と集計処理とが、内部的に並行して実施されるため、検査時間の増大が回避される。その結果、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置であって、当該複数の抵抗変化素子のフォーミング特性に関する統計を収集するために適した不揮発性記憶装置が得られる。
例えば、前記不揮発性記憶装置が、フォーミング時間として許容できる最大時間を前記検査時間として前記積算値を集計し、外部の検査装置が前記積算値を参照すれば、当該検査装置は、フォーミング特性に関する前記不揮発性記憶装置の検査、選別を、比較的少量の情報を参照するだけで簡便に行うことができる。
また、上記一態様において、前記計数値記憶回路は、前記フォーミングパルスの印加開始後の複数の基準時刻の各々において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、前記積算値記憶回路は、前記基準時刻ごとに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、前記出力回路は、前記基準時刻ごとの前記積算値を出力してもよい。
これにより、フォーミング時間の分布が集計され、外部からの参照が可能になる。前述したフォーミング時間として許容できる最大時間に加えて、例えば、平均のフォーミング時間付近にもう1つ、合計で2つの測定時間を設けてもよい。そうすれば、フォーミング特性に関する検査、選別に加えて、主分布付近の分布度数が収集できるので、製造プロセスを管理するために役立つ。また、例えば、最速のフォーミング時間付近にさらにもう1つ、合計で3つの測定時間を設けてもよい。測定時間の数を増やすことで、フォーミング時間のより詳しい分布を収集することが可能になる。
また、上記一態様において、前記複数のメモリセルは、前記フォーミングパルスの印加が開始されてから前記フォーミングの完了が検知されるまでの時間が対数正規分布に従う特性を有してもよい。
また、上記一態様において、前記複数の基準時刻は3以上の基準時刻であり、前記3以上の基準時刻のうち、連続する基準時刻を時系列で早い順に第1、第2および第3の基準時刻とした場合に、前記第1基準時刻と前記第2基準時刻との差分は、前記第2基準時刻と前記第3基準時刻との差分よりも小さくてもよい。
これにより、測定時間が長いほど隣接する測定時間の差分が大きくなる3以上の測定時間に従ってフォーミング時間の分布を集計することができる。指数的に増加する測定時間は、そのような測定時間の一例である。例えば、前記複数のメモリセルのフォーミング時間が対数正規分布に従う特性を有する場合、そのような測定時間を用いることで、当該フォーミング時間の分布を収集するために適した度数分布をより少ない数の測定時間で集計することができる。
また、上記一態様において、前記出力回路は、前記積算値をパラレルデータの形式で出力してもよく、また、前記出力回路は、前記積算値をシリアルデータの形式で出力してもよい。
これにより、前記積算値をパラレル出力する構成では、出力のスループットを向上し、より高速に前記積算値を読み出すことが可能となる。また、前記積算値をシリアル出力する構成では、端子数の制約の大きなチップにおいても、最小限の数の端子を用いて、前記積算値の出力が可能となる。
また、上記一態様において、前記不揮発性記憶装置は、全ての前記選択メモリセルについて前記検知信号が出力されたときに全完了検出信号を出力する全完了検出回路を、さらに備えてもよい。
これにより、全ての選択メモリセルのフォーミングが完了したことが、前記全完了検出信号により通知される。例えば、フォーミング処理の対象となる選択メモリセルのアドレスが外部の検査装置から供給される場合など、当該検査装置で前記全完了検出信号を参照することにより、次にフォーミング処理の対象となるメモリセルのアドレスを早期に供給することが可能となる。
また、上記一態様において、前記不揮発性記憶装置は、前記自動フォーミング回路から前記選択メモリに印加される前記フォーミングパルスの電流量を制御する第1の内部電圧発生回路と、前記フォーミングパルスの供給経路を、前記選択メモリセル及び校正端子のうちの一方に排他的に接続するスイッチ回路と、をさらに備えてもよい。
これにより、前記電圧パルスの印加時に前記選択メモリセルに供給される前記駆動電流の量を、前記校正端子を介して測定し、当該測定の結果に基づいて調整することが可能となる。よって、フォーミング動作時においてメモリセルに供給される駆動電流を特定の電流値以下に高精度に調整することが可能となる。
また、上記一態様において、前記不揮発性記憶装置は、前記自動フォーミング回路において、前記フォーミングの完了を検知する際の判定レベルを制御する第2の内部電圧発生回路をさらに備えてもよい。
これにより、フォーミングの完了を、抵抗変化素子の抵抗値が低抵抗側に遷移することによって検知する場合に、当該検知のための参照電圧を高精度に調整することが可能となる。
また、開示される一態様に係る不揮発性記憶装置の制御方法は、フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイを備える不揮発性記憶装置の制御方法であって、前記複数のメモリセルの中から選択される2以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力し、前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、前記所定数ごとの相異なる前記選択メモリセルがフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算和に加算して前記積算値を算出し、前記積算値を出力する。
なお、これらの全般的又は具体的な態様は、不揮発性記憶装置として実現されるだけでなく、不揮発性記憶装置において実行される処理ステップによって構成される制御方法や、そのような制御方法をコンピュータで実行するためのプログラムとして実現することもできる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
(実施の形態1)
実施の形態1に係る不揮発性記憶装置は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置である。当該不揮発性記憶装置は、特許文献1に開示される自動フォーミング回路と共に、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するための構成を有している。
実施の形態1に係る不揮発性記憶装置は、複数の抵抗変化素子のフォーミングを自動的に行う不揮発性記憶装置である。当該不揮発性記憶装置は、特許文献1に開示される自動フォーミング回路と共に、当該複数の抵抗変化素子のフォーミングに要した時間の統計を収集するための構成を有している。
以下、実施の形態1に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下の説明は、主として、本開示の主題であるフォーミング時間の統計の収集に関する事項についてなされ、それ以外の事項、例えば、通常の書き込み処理や読み出し処理などに関する事項は、適宜省略される。
図1は、実施の形態1に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。
図1に示されるように、不揮発性記憶装置100は、メモリセルアレイ101、行セレクタ102、列セレクタ103、自動フォーミング回路104、計数値エンコーダ105、タイミングジェネレータ106、計数値記憶回路107、積算記憶回路108、マルチプレクサ109、及びセレクタ110、を備える。
メモリセルアレイ101は、複数のメモリセル10をマトリクス状に配置してなるアレイであり、k(一例としてk=16)区画に分割されている。各区画は、n(一例としてn=512)行、m(一例としてm=32)列のサブアレイであり、行ごとのワード線13、並びに、列ごとのソース線14及びビット線15を有している。
図2は、メモリセル10の構成の一例を示す回路図である。
図2に示されるメモリセル10は、一例として、抵抗変化素子11と選択トランジスタ12とを直接に接続してなる、いわゆる1T1R構造のメモリセルである。抵抗変化素子11は、抵抗変化層11bを第1電極11aと第2電極11cとで挟持して構成される。
抵抗変化素子11の構造や材料などの細部は、本発明者等にて十分に検討され、既に提案されているため、ここでは説明を省略する(例えば、特許文献2:特許第4545823号公報、特許文献3:特許第4469022号公報、特許文献4:特許第4555397号公報を参照)。抵抗変化素子11には、特許文献2〜4に開示される構造や材料が適宜採用され得る。
メモリセル10において、選択トランジスタ12のゲート端子がワード線13に接続され、ソース・ドレイン端子の一方がソース線14に接続され、抵抗変化素子11の第1電極11aがビット線15に接続される。
メモリセル10は、ワード線13を介して与えられる選択信号に応じて選択トランジスタ12が導通することによって選択される。選択されたメモリセル10に、ソース線14及びビット線15を介してフォーミングパルスが印加されることによって、抵抗変化素子11がフォーミングされる。
なお、選択トランジスタ12は、前記選択信号の極性に応じて、N型MOS(Metal Oxide Semiconductor)トランジスタ及びP型MOSトランジスタの何れで構成されてもよい。また、メモリセル10は、1T1R構造のメモリセルには限られず、抵抗変化素子11と双方向ダイオードとで構成された、いわゆる1D1R構造のメモリセル(図示せず)であってもよい。
再び図1を参照して、不揮発性記憶装置100について説明を続ける。
行セレクタ102は、行アドレス信号AXによって指定される行のワード線13に、選択信号を出力する。また、列セレクタ103は、自動フォーミング回路104と列アドレス信号AYによって指定される列のビット線15とを接続する動作を、メモリセルアレイ101の複数の区画で並行して行う。これにより、行アドレス信号AX及び列アドレス信号AYに従って、区画ごとに1つのメモリセル10がフォーミング処理の対象として選択される。
自動フォーミング回路104は、選択されたメモリセル10に対する自動フォーミング処理を、メモリセルアレイ101の複数の区画で並行して行う。ここで言う自動フォーミング処理とは、選択されたメモリセル10に対しフォーミングパルスの印加を開始し、前記フォーミングパルスを印加しながらメモリセル10の抵抗状態を電気的に測定することによりフォーミングの完了を検知し、フォーミングの完了を所定の論理値で示す検知信号を生成し、前記検知信号が前記所定の論理値になることにより前記選択メモリセルへの前記フォーミングパルスの印加を自動停止する処理である。
図3は、自動フォーミング回路104のメモリセルアレイ101の1つの区画に対応する構成の一例を示す回路図である。自動フォーミング回路104には、図3に示される構成が、メモリセルアレイ101の区画ごとに設けられる。以下では、簡明のため、図3に示される1区画分の構成を、自動フォーミング回路104と呼ぶことがある。
自動フォーミング回路104は、特許文献1に開示される自動フォーミング回路と比べて、フォーミングパルスの印加を自動停止するための構成は同一であり、当該自動停止の制御に用いられる内部的な信号を取り出すためのバッファが追加される。
図3に示されるように、自動フォーミング回路104は、駆動トランジスタ1041、制御トランジスタ1042、センスアンプ1043、プリチャージトランジスタ1044、シフトレジスタ1045、ANDゲート1046、及びバッファ1047、1048を有している。
自動フォーミング回路104は、メモリセルアレイ101の対応する区画から1つ選択されるメモリセル10に対して、従来と同様の自動フォーミング処理を行う。そして、フォーミングパルスの停止制御に用いられる内部的な信号FPを、フォーミングの完了を示す検知信号FPk(kは対応する区画の番号)として出力する。
自動フォーミング回路104はクロック信号CLK、及びフォーミングイネーブル信号FEに従って、フォーミング電圧VFH、バイアス電圧VBIAS、参照電圧VREFを用いて、自動フォーミング処理を行う。
図4は、自動フォーミング回路104によって行われる自動フォーミング処理の一例を示すタイミングチャートである。図4には、自動フォーミング回路104における主要な信号及び主要なノードの電圧の時間変化が示されている。以下の説明では、信号のハイレベル及びローレベルによって表される論理値を、それぞれ“H”及び“L”と略記する。
時刻T1において、自動フォーミング処理が開始されると、フォーミングイネーブル信号FEが“L”になり、プリチャージトランジスタ1044はビット線15をフォーミング電圧VFHにプリチャージする。説明の簡明のため、ビット線15の電圧は、センスアンプの反転入力端子SNの電圧と等しいとする。
時刻T2において、フォーミングイネーブル信号FEが“H”になると、プリチャージが終了する。駆動トランジスタ1041は、バイアス電圧VBIASに応じた定電流ILのフォーミングパルスをメモリセル10に印加する。センスアンプ1043は、前記フォーミングパルスの印加中に、ビット線15の電圧と参照電圧VREFとを比較する。
時刻T3と時刻T4との間に、メモリセル10の抵抗状態が変化する(すなわち、フィラメントの形成により抵抗値が減少する)。それにより、ビット線15の電圧は参照電圧VREF以下に低下し、センスアンプ1043から出力される信号N0は“H”になる。
時刻T4以降、シフトレジスタ1045を構成するn個のフリップフロップFF1〜FFnは、クロック信号CLKに同期して、直近のnクロックサイクルにおける信号N0を保持する。
時刻T5において、現在の信号N0及び直近のnクロックサイクルにおける信号N0が全て“H”になると、ANDゲートから出力される信号FPが“H”レベルになる。それにより、制御トランジスタ1042が非導通になり、前記フォーミングパルスの印加が停止し、自動フォーミング処理が終了する。バッファ1047は、信号FPのコピーである検知信号FPkを出力する。
このような自動フォーミング処理が、異なるアドレスのメモリセル10について、順次行われる。
図4において、時間t1は、フォーミングパルスの印加開始からフィラメントが形成されるまでの時間であり、時間t2は、フィラメントが形成されてから、連続するnクロックサイクルでフィラメントの形成が検出され続けるまでの時間である。
ここで、時間t1はメモリセルごとに固有の時間であり、時間t2は、全てのメモリセルで共通に規定される時間である。
フォーミングパルスを時間t2の間、追加的に印加する(つまり、オーバーフォーミングする)ことで、フィラメントは全てのメモリセルで均一な大きさに拡大する。これにより、複数のメモリセル間での抵抗変化特性のばらつきが低減され、不揮発性記憶素子の信頼性が向上する。
ここで、メモリセルごとのフォーミング時間を、フィラメントが形成されるための時間t1とオーバーフォーミングのための時間t2との合計と定義する。自動フォーミング回路104から出力される検知信号FPkを参照することにより、自動フォーミング回路104の外部で、フォーミング時間を知ることができる。
なお、自動フォーミング回路104は、抵抗状態を読み出すための読み出し回路としても機能する。その場合、ビット線15はメモリセル10の抵抗状態を変化させない低い読み出し電圧にブリチャージされる。プリチャージ後のビット線15の電圧はメモリセル10の抵抗状態に応じた時定数で変化する(つまり放電する)ので、プリチャージ後、所定の時間が経過したときのビット線15の電圧と参照電圧VREFとの比較により、メモリセル10の抵抗状態が読み出される。センスアンプ1043での比較結果を示す信号N0が、バッファ1048を介して、読み出しデータDkとして出力される。
読み出しデータDkは、後ほど、読み出しデータDkとフォーミング時間の統計結果との多重化出力について説明するときに、再び参照される。
図1に示されるように、自動フォーミング回路104は、メモリセルアレイ101の複数の区画で並行して自動フォーミング処理を行い、区画kごとの検知信号FPk(k=0〜15)と読み出しデータDk(k=0〜15)とを出力する。なお、以下では、読み出しデータDk(k=0〜15)の全体を読み出しデータDOと総称することがある。
ここまでに説明した構成により、メモリセルアレイ101の各区画で並行して、メモリセル10の自動フォーミングが行われ、フォーミング時間の統計用としての検知信号FPk(k=0〜15)が得られる。
次に、フォーミング時間の統計を収集するための構成及び処理について説明する。以下では、統計処理の一例として、メモリセル10の個数をフォーミング時間ごとに集計する処理について説明する。
図1において、計数値エンコーダ105は、検知信号FPk(k=0〜15)の中で“H”となっている検知信号の個数を2進数にエンコードし、エンコードされた2進数を計数値PBCとして出力する。
一例として、メモリセルアレイ101が16区画で構成される場合、計数値PBCは並行してフォーミングされるメモリセル10の総数である16個=24個を表現できる5ビットの2進数で表される。
タイミングジェネレータ106は、メモリセル10の個数を集計するための複数の基準時刻を示すトリガー信号MCKを生成する。
前記複数の基準時刻は、一例として、16個の基準時刻であり、トリガー信号MCKは、それぞれ対応する基準時刻を示す16個のトリガー信号MCK0〜MCK15で構成されてもよい。トリガー信号MCK0〜MCK15は、フォーミングイネーブル信号FEが“L”になったときから、前記基準時刻に対応する所定数のクロックサイクルが経過したときに“H”になるストローブ信号であってもよい。
タイミングジェネレータ106は、例えば、フォーミングイネーブル信号FEが“L”になるとカウント値をリセットしてクロック信号CLKのカウントを行うカウンタと、当該カウンタのカウント値が前記所定数になったときに対応するトリガー信号MCK0〜MCK15を出力するデコーダ又はコンパレータとで構成されてもよい。
計数値記憶回路107は、各基準時刻における計数値PBCを保持し、保持された計数値PBCを、基準時刻ごとの計数値PBT0〜PBT15として出力する回路である。
図5は、計数値記憶回路107の構成の一例を示す回路図である。
図5に示されるように、計数値記憶回路107は、トリガー信号MCK0〜MCK15と同数のラッチ1071〜1074を有してもよい。ラッチ1071〜1074は対応するトリガー信号MCK0〜MCK15が“H”になったときに計数値PBCを保持し、基準時刻ごとの計数値PBT0〜PBT15として出力する。
このようにして得られる計数値PBT0〜PBT15は、現在フォーミング処理が行われているメモリセル10のうち、各基準時刻までにフォーミングが完了したメモリセルの個数を表す。
積算記憶回路108は、計数値PBT0〜PBT15を、異なるアドレスのメモリセル10に対してフォーミング処理を行うたびに積算して、積算の結果を累積計数値PBS0〜PBS15として出力する回路である。
図6は、積算記憶回路108の構成の一例を示す回路図である。
図6に示されるように、積算記憶回路108は、計数値PBT0〜PBT15と同数の累積加算器1081〜1084を有してもよい。累積加算器1081〜1084は、積算値を保持し、保持されている積算値に、対応する計数値PBT0〜PBT15を加算することにより新たな積算値を算出する。積算値を新たな積算値で更新することにより、計数値PBT0〜PBT15が積算されていく。計数値PBT0〜PBT15の積算(つまり前記積算値の更新)は、例えば、フォーミングイネーブル信号FEに応じて行われてもよい。
一例として、メモリセルアレイ101が、各々32列×512行のサイズの16区画で構成される場合、累積計数値PBS0〜PBS15は、メモリセルアレイ101上のメモリセル10の総数である32列×512行×16区画=262144個=218個を表現できる19ビットの2進数で表される。
このようにして得られる累積計数値PBS0〜PBS15は、最終的に、全てのメモリセル10のうち、各基準時刻までにフォーミングが完了したメモリセルの個数、つまり、フォーミング時間ごとにメモリセル10の個数を集計した結果を表す。
ここで、自動フォーミング回路104、計数値エンコーダ105、タイミングジェネレータ106、計数値記憶回路107、及び積算記憶回路108によって行われる集計処理について説明する。
図7は、集計処理の一例を示すタイミングチャートである。図7には、集計処理に関係する主要な信号の時間変化が示されている。また、図7では、メモリセルアレイ101が16個の区画0〜15で構成されているとして説明する。
時刻T10において、行アドレス信号AXで指定される行及び列アドレス信号AYで指定される列が、自動フォーミング処理されるメモリセルが位置する行及び列のアドレスに切り替わる。区画0〜15から1つずつ、行アドレス信号AX及び列アドレス信号AYで指定される合計16個のメモリセルがフォーミング処理の対象になる。フォーミングイネーブル信号FEが“L”になり、ビット線のプリチャージが行われる。
時刻T11において、フォーミングイネーブル信号FEが“H”になり、ビット線のプリチャージが終了する。そして、16個のメモリセルにフォーミングパルスの印加が開始される。
時刻T12において、最初の基準時刻を示すトリガー信号MCK0が“H”になる。このとき、16個のメモリセル全てがまだフォーミングできていないとして、検知信号FP0〜FP15は全て“L”であり、計数値PBCは0である。トリガー信号MCK0に応じて、計数値PBCの値0が計数値PBT0として設定される。
時刻T12から時刻T13までの間に区画0のメモリセルのフォーミング完了が検出される。これにより、検知信号FP0が“H”になり、計数値PBCが1になる。
時刻T13において、2番目の基準時刻を示すトリガー信号MCK1が“H”になる。トリガー信号MCK1に応じて、計数値PBCの値1が計数値PBT1として設定される。
時刻T13から時刻T14までの間に区画1のメモリセルのフォーミング完了が検出される。これにより、検知信号FP1が“H”になり、計数値PBCが2になる。
時刻T14において、3番目の基準時刻を示すトリガー信号MCK2が“H”になる。トリガー信号MCK2に応じて、計数値PBT2が、計数値PBCの値2に設定される。
この後、図示は省略されているが、同様に、区画2〜区画14でメモリセルのフォーミング完了が検出され、また、4番目から15番目までの基準時刻を示すトリガー信号MCK3〜MCK14に応じて、各基準時刻での計数値PBCが計数値PBT3〜14として順次設定される。
時刻T15から時刻T16までの間に、区画15のメモリセルのフォーミング完了が検出される。これにより、検知信号FP15が“H”になり、計数値PBCが16になる。
時刻T16において、16番目の基準時刻を示すトリガー信号MCK15が“H”になる。トリガー信号MCK15に応じて、計数値PBCの値16が計数値PBT15として設定される。
ここまでの一連の処理により、計数値PBT0〜PBT15が、自動フォーミング処理の対象になっている16個のメモリセルのうちで各基準時刻までにフォーミングが完了したメモリセルの個数に設定される。
時刻T17において、行アドレス信号AXで指定される行及び列アドレス信号AYで指定される列が、新たに自動フォーミングされるメモリセルが位置する行及び列のアドレスに切り替わる。フォーミングイネーブル信号FEが“L”になり、前回の16個のメモリセルに関する計数値PBT0〜PBT15が、累積計数値PBS0〜PBS15に積算される。それと共に、新たな16個のメモリセルに対して、上述と同様の自動フォーミング処理が開始される。
行アドレス信号AX及び列アドレス信号AYにて、メモリセルアレイ上の全てのメモリセルを指定して自動フォーミング処理を行うことで、最終的に、累積計数値PBS0〜PBS15には、フォーミング時間の統計として、各基準時刻までにフォーミングが完了したメモリセルの個数が集計される。 次に、フォーミング時間の統計を出力するための出力回路について説明する。以下では、マルチプレクサ109とセレクタ110とで構成される出力回路の例により、累積計数値PBS0〜PBS15と前述した読み出しデータD0との多重化出力について説明する。
図1において、マルチプレクサ109は、累積計数値PBS0〜PBS15を、入出力データIOを構成するビットの数(一例として16ビット)ごとの複数の部分に区切り、区切られた部分を、部分集計データFDOとして順次出力する。部分集計データFDOとして出力される累積計数値PBS0〜PBS15の部分は、例えば、列アドレス信号AYで指定されてもよい。
累積計数値PBS0〜PBS15の区切り方や出力順序は、特には限定されないが、一例として、累積計数値PBS0〜PBS15の2進数としての同じ桁に位置する16個のビットを部分集計データFDOとし、桁の順に出力してもよい。また、累積計数値PBS0〜PBS15を連結した長いビット列を端から16ビットごとに区切って部分集計データFDOとし、当該部分の並び順に出力してもよい。
セレクタ110は、部分集計データFDO及び読み出しデータDOのうち、選択信号SELに応じた一方を、入出力データIOとして出力する。
このようにして、累積計数値PBS0〜PBS15は、選択信号SEL及び列アドレス信号AYの指定に応じて、部分集計データFDOに分割して出力される。このような構成よれば、部分集計データFDOと読み出しデータDOとを、入出力データIOとして、同じ入出力端子から選択的に出力できるので、累積計数値PBS0〜PBS15を出力するために特別な端子を設ける必要がない。
なお、フォーミング時間の統計を出力するための構成は、上述の構成には限られない。例えば、マルチプレクサ109を、並列−直列変換のためのシフトレジスタに変更することにより、累積計数値PBS0〜PBS15を1ビットずつ直列に出力してもかまわない。
分割集計データFDOは、外部装置によって取得され、累積計数値PBS0〜PBS15に復元され、例えば、対数正規分布の算出といった、統計的な処理に用いられる。
図8は、累積計数値PBS0〜PBS15から算出される、フォーミング時間の対数正規分布(ワイブル分布)の一例を示すグラフである。抵抗変化素子のフォーミング時間は、理論的に、対数正規分布に従う特性を有している。そこで、累積計数値PBS0〜PBS15から、実データの対数正規分布を算出する。これにより、例えば、プロットが回帰直線から大きく外れているなど、実データの対数正規分布からのかい離によって、メモリセルの抵抗変化特性の不良が疑われる状況を見出し、製造プロセスの管理にフィードバックすることができる。
対数正規分布を算出する便宜のため、不揮発性記憶装置100において、2のべき乗で表される複数の基準時刻を用いてメモリセルの個数を集計してもよい。例えば、タイミングジェネレータ106は、フォーミングパルスの印加開始から20〜215クロックサイクルの後にそれぞれ“H”になるトリガー信号MCK0〜MCK15を出力してもよい。
これにより、対数正規分布を算出するために適した基準時刻が用いられるので、不揮発性記憶装置100において、計数値記憶回路107及び積算記憶回路108の記憶容量(つまり、回路規模)が最小限に抑えられる。
なお、上記では、16個の基準時刻を用いてメモリセルの個数を集計する例について説明したが、基準時刻の数は、統計の目的に応じて、1個でも、2個でも、又は3個でもよい。さらに、基準時刻の数は16個よりも多くてもかまわない。
1個の基準時刻を用いてメモリセルの個数を集計する場合、例えば、良品の全てのメモリセルでフォーミングが完了すると想定される時刻を第1基準時刻として用いてもよい。
タイミングジェネレータ106は、前記第1基準時刻に“H”になるトリガー信号MCK0のみを出力するように変更される。計数値記憶回路107は単一のラッチ1071のみに縮小され、積算記憶回路108は単一の累積加算器1081のみに縮小される。
このような構成によれば、累積計数値PBS0は、最終的に、良品のメモリセルの個数を表す。そのため、累積計数値PBS0に基づいて不揮発性記憶装置の良否判定を行うことができる。
また、2個の基準時刻を用いてメモリセルの個数を集計する場合、前記第1基準時刻に加えて、半数のメモリセルでフォーミングが完了すると想定される想定平均時刻を第2基準時刻として用いてもよい。
タイミングジェネレータ106は、前記第1基準時刻、前記第2基準時刻にそれぞれ“H”になるトリガー信号MCK0、MCK1を出力するように変更される。計数値記憶回路107は2個のラッチ1071、1072のみに縮小され、積算記憶回路108は2個の累積加算器1081、1082のみに縮小される。
このような構成によれば、累積計数値PBS1は、最終的に、前記想定平均時刻よりも前にフォーミングが完了したメモリセルの個数を表す。そのため、累積計数値PBS1に基づいてフォーミング時間の分布の片寄りを把握し、製造プロセスの管理に役立てることができる。
また、3個の基準時刻を用いてメモリセルの個数を集計する場合、前記第1基準時刻、前記第2基準時刻に加えて、前記第2基準時刻よりも早い時刻である第3基準時刻を用いてもよい。
タイミングジェネレータ106は、前記第1基準時刻、前記第2基準時刻、前記第3基準時刻にそれぞれ“H”になるトリガー信号MCK0、MCK1、MCK2を出力するように変更される。計数値記憶回路107は3個のラッチ1071、1072、1073のみに縮小され、積算記憶回路108は3個の累積加算器1081、1082、1083のみに縮小される。
このような構成によれば、累積計数値PBS2は、最終的に、前記第2基準時刻よりも前にフォーミングが完了したメモリセルの個数を表す。そのため、累積計数値PBS1、PBS2に基づいて、より細かい分解能でフォーミング時間の分布を知り、製造プロセスの管理に役立てることができる。
以上のように、本実施の形態1に係る不揮発性記憶装置100によれば、複数のメモリセルを並行して自動的にフォーミングしながら、メモリセルの個数をフォーミング時間ごとに集計する。そして、全てのメモリセルのフォーミングが終わった後に、フォーミング時間の統計として、フォーミング時間ごとに集計されたメモリセルの個数を外部装置に提供することができる。
このようにして、不揮発性記憶装置100は、メモリセルの個数の集計処理に関わる時間的なオーバーヘッドを隠蔽し、フォーミング処理の効率を低下させることなく、フォーミング時間に関する統計を、外部装置に提供することができる。
なお、本開示では、行アドレス信号AX、列アドレス信号AY、フォーミングイネーブル信号FE、クロック信号CLK、選択信号SELの供給元を、特には限定しない。一例として、これらの信号は、不揮発性記憶装置100と接続される検査装置などの外部装置から不揮発性記憶装置100に供給されてもよく、また不揮発性記憶装置100に内蔵されるフォーミング制御回路(シーケンサ回路)から供給されてもよい。
(実施の形態2)
実施の形態2に係る不揮発性記憶装置は、実施の形態1に係る不揮発性記憶装置と比べて、自動フォーミング処理中の全てのメモリセルでフォーミングが完了したことを検知するための構成が追加される。また、当該構成の追加に伴い、メモリセルの個数をフォーミング時間ごとに集計するための構成及び処理が変更される。
実施の形態2に係る不揮発性記憶装置は、実施の形態1に係る不揮発性記憶装置と比べて、自動フォーミング処理中の全てのメモリセルでフォーミングが完了したことを検知するための構成が追加される。また、当該構成の追加に伴い、メモリセルの個数をフォーミング時間ごとに集計するための構成及び処理が変更される。
以下、実施の形態2に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下では、主として、実施の形態1と異なる事項について説明し、実施の形態1と同様の事項については適宜説明を省略する。
図9は、実施の形態2に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。図9に示される不揮発性記憶装置300は、図1に示される不揮発性記憶装置100と比べて、全完了検出回路301が追加され、タイミングジェネレータ306が変更される。
タイミングジェネレータ306は、タイミングジェネレータ106と同様に、最初の基準時刻においてのみ“H”になるトリガー信号MCK0を生成する。また、タイミングジェネレータ306は、タイミングジェネレータ106とは異なり、最初の基準時刻からそれぞれ対応する基準時刻までの全ての基準時刻において“H”となるトリガー信号MCK1〜MCK15を生成する。例えば、タイミングジェネレータ306によって生成されるトリガー信号MCK1は、最初の基準時刻と第2の基準時刻とで“H”になり、トリガー信号MCK15は、最初の基準時刻から最後の基準時刻までの全ての基準時刻で“H”になる。
図10は、全完了検出回路301の構成の一例を示す回路図である。
図10に示されるように、全完了検出回路301は、ANDゲート3011及びラッチ3012を有している。ANDゲート3011は、全ての検知信号FP0〜FP15の論理積信号を生成し、ラッチ3012は、前記論理積信号を、トリガー信号MCK15に応じて各基準時刻において保持し、保持された論理積信号を全完了検出信号PASSとして出力する。
これにより、全完了検出信号PASSは、自動フォーミング処理中の全てのメモリセルのフォーミングが完了した後に初めて到来する基準時刻において“H”になる。全完了検出信号PASSは、例えば、外部装置で参照され、新たなメモリセルの自動フォーミング処理を開始するためのトリガーとして利用される。
ここで、自動フォーミング回路104、計数値エンコーダ105、全完了検出回路301、タイミングジェネレータ306、計数値記憶回路107、及び積算記憶回路108による集計処理について説明する。
図11は、集計処理の一例を示すタイミングチャートである。図11のタイミングチャートは、図7のタイミングチャートと比べて、トリガー信号MCK1、MCK2、MCK15の波形が異なり、それに伴って計数値PBT1、PBT2、PBT15の更新タイミングが異なり、全完了検出信号PASSが追加されている。以下では、図7のタイミングチャートと同じ処理については説明を省略し、異なる処理についてのみ説明する。
時刻T12において、トリガー信号MCK0、MCK1、MCK2・・・MCK15が“H”になり、計数値PBCの値0が計数値PBT0、PBT1、PBT2・・・PBT15として設定される。
時刻T13において、トリガー信号MCK1、MCK2・・・MCK15が“H”になり、計数値PBCの値1が計数値PBT1、PBT2・・・PBT15として設定される。
時刻T14において、トリガー信号MCK2・・・MCK15が“H”になり、計数値PBCの値2が計数値PBT2・・・PBT15として設定される。
時刻T16までに、全ての区画でメモリセルのフォーミング完了が検出される。
時刻T16において、トリガー信号MCK15が“H”になり、計数値PBCの値16が計数値PBT15として設定されると共に、全完了検出信号PASSが“H”になる。
時刻T17において、全完了検出信号PASSに応じて、行アドレス信号AXで指定される行及び列アドレス信号AYで指定される列が、新たに自動フォーミング処理されるメモリセルが位置する行及び列のアドレスに切り替わる。
図11の例では、図7の例との対照のため、時刻T16(最後の基準時刻)において全完了検出信号PASSが“H”になるとしているが、全てのメモリセルのフォーミングの完了がどの基準時刻までに検出された場合であっても、当該基準時刻において全完了検出信号PASSが“H”になることは、全完了検出回路301の説明や、図10に示される回路例から、明らかである。
これにより、全てのメモリセルのフォーミングの完了が検出された後に初めて到来する基準時刻において現在のメモリセルに対する自動フォーミング処理を早期に終了し、新たなメモリセルに対する自動フォーミング処理を開始することができる。
以上のように、本実施の形態2に係る不揮発性記憶装置300は、不揮発性記憶装置100と異なり、対応する基準時刻が到来していない計数値PBT1、PBT2・・・PBT15も、より早い基準時刻が到来するごとに暫定的な計数値PBCに設定される。そのため、どの基準時刻で全完了検出信号PASSが“H”になったとしても、計数値PBT1、PBT2・・・PBT15が不定になることなく、累積計数値PBS0〜PBS15を適切に算出できる。
(実施の形態3)
自動フォーミング処理によって良好な抵抗変化特性を持つメモリセルを得るためには、フォーミングパルスの電流量や、フィラメントの形成を検知するための基準電圧が、正確に調整されていることが重要である。
自動フォーミング処理によって良好な抵抗変化特性を持つメモリセルを得るためには、フォーミングパルスの電流量や、フィラメントの形成を検知するための基準電圧が、正確に調整されていることが重要である。
そこで、実施の形態3に係る不揮発性記憶装置では、実施の形態1に係る不揮発性記憶装置に、フォーミングパルスの電流量や、フィラメントの形成を検知するための基準電圧を校正するための構成が追加される。
以下、実施の形態3に係る不揮発性記憶装置について、図面を参照しながら説明する。なお、以下では、主として、実施の形態1と異なる事項について説明し、実施の形態1と同様の事項については適宜説明を省略する。
図12は、実施の形態3に係る不揮発性記憶装置の機能的な構成の一例を示すブロック図である。図12に示される不揮発性記憶装置400は、図1に示される不揮発性記憶装置100と比べて、電圧調整回路401が追加され、自動フォーミング回路404が変更される。
図13は、電圧調整回路401の構成の一例を示す回路図である。電圧調整回路401は、2つの電圧を生成するプログラム可能な電圧生成器である。電圧調整回路401で生成された2つの電圧は、それぞれ、バイアス電圧VBIAS、参照電圧VREFとして、自動フォーミング回路404に供給される。
図13に示されるように、電圧調整回路401は、レジスタ4011、4012、及びDAC(Digital−Analog Converter)4013、4014を有する。レジスタ4011、4012は、レギュレータアクセスイネーブル信号REに応じて、入出力データIOの所定のビットで表される調整値を保持する。DAC4013、4014は、それぞれレジスタ4011、4012に保持された調整値を、当該調整値に対応する大きさの電圧に変換する。
なお、図13では、調整値は、一例として、入出力データIOからパラレルに設定され、4ビットで表されているが、調整値の設定方法や調整値を表すためのビット数は、特には限定されない。例えば、調整値はシリアルに設定されてもよいし、4以外の数のビットで表されてもよい。また、バイアス電圧VBIAS用の調整値と参照電圧VREF用の調整値とでビット数が異なっていてもよい。また、調整値は、クロック信号CLKに同期して設定されてもよいし、非同期で設定されてもよい。
図14は、自動フォーミング回路404の構成の一例を示す回路図である。
図14に示されるように、自動フォーミング回路404は、自動フォーミング回路104に切り替えスイッチ4041を追加して構成される。切り替えスイッチ4041は、センスアンプ1043の反転入力端子が接続されているノードである校正ノードを、列セレクタ103及び校正端子BITのうち、フォーミング校正信号FCに応じた一方に排他的に接続する。
前記校正ノードは、フォーミングパルスの供給源であり、かつ、参照電圧VREFとの電圧比較が行われるノードである。そのため、前記校正ノードが校正端子BITに接続されている状態で、校正端子BITを介して、フォーミングバルスの電流量や参照電圧VREFの校正を行うことができる。
校正端子BITを介して行われる校正処理について、2つの具体例を用いて説明する。なお、これらの校正処理は、例えば、不揮発性記憶装置400と接続される検査装置などの外部装置で行われてもよい。また、クロック信号CLKに同期して行われてもよいし、非同期で行われてもよい。また、行セレクタ102及び列セレクタ103の制御により全てのメモリセルが非選択となっている状態で行われてもよい。
図15は、フォーミングパルスの電流量をあらかじめ定められた目標量に校正する処理の一例を示すフローチャートである。
まず、フォーミング校正信号FCに基づいて、切り替えスイッチ4041により、校正ノードを校正端子BITに接続する。自動フォーミング処理を行う場合と同様に、校正ノードをフォーミング電圧VFHにプリチャージし、フォーミングバルスの供給を開始する。このとき、校正端子BITを、フォーミング電圧VFHよりも低い電圧(例えば、実際のフォーミングにおいてビット線15の電圧として想定される電圧)に設定しておく。これにより、校正端子BITには、実際のフォーミングパルスと略同一量の電流が流れる(S101)。
前記電流の量を、検査装置などの外部装置で測定する(S102)。
測定された電流の量と前記目標量との誤差が、所定の範囲内にあるか否かを判断する(S103)。
前記誤差が前記所定の範囲内にない場合(S103でNO)、誤差が縮小する新たな量の電流を流すためのバイアス電圧VBIASに対応する調整値を更新して電圧調整回路401に設定し(S104)、ステップS101に戻って処理を続ける。
前記誤差が前記所定の範囲内にある場合(S103でYES)、処理を終了する。
このような処理によって、フォーミングパルスの電流量が前記目標量に校正される。
図16は、参照電圧VREFをあらかじめ定められた目標値に校正する処理の一例を示すフローチャートである。
まず、校正ノードを校正端子BITに接続する。次に、校正端子BITに第1電圧を印加する。前記第1電圧は、前記目標値よりも高い電圧(例えば、実際のフォーミングにおいてメモリセルにフィラメントが形成される前のビット線15の電圧として想定される電圧)である(S201)。
前記第1電圧の印加中に得られる読み出しデータD0を、データAとして保持する(S202)。
次に、校正端子BITに第2電圧を印加する。前記第2電圧は、参照電圧VREFの目標値よりも低い電圧(例えば、実際のフォーミングにおいてメモリセルにフィラメントが形成された後のビット線15の電圧として想定される電圧)である(S203)。
前記第2電圧の印加中に得られる読み出しデータD0を、データBとして保持する(S204)。
データA、Bが両方とも“L”である場合(S205でYES)、現在の参照電圧VREFが高すぎるため、より低い参照電圧VREFに対応する調整値を電圧調整回路401に設定し(S206)、ステップS201に戻って処理を続ける。
データA、Bが両方とも“H”の場合(S207でYES)、現在の参照電圧VREFが低すぎるため、より高い参照電圧VREFに対応する調整値を電圧調整回路401に設定し(S208)、ステップS201に戻って処理を続ける。
それ以外の場合(S205でNOかつS207でNO)、現在の参照電圧VREFで、フィラメントの形成前後のビット線15の電圧を弁別できるので、処理を終了する。
以上説明したように、本実施の形態3に係る不揮発性記憶装置400によれば、バイアス電圧VBIAS、参照電圧VREFの調整を通して、フォーミングパルスの電流量、フィラメントの形成の検知レベルを調整することによって、自動フォーミング処理において良好な抵抗変化特性を持つメモリセルを得ることができる。
以上、本発明の複数の態様に係る不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の態様の範囲内に含まれてもよい。
本発明は、不揮発性記憶装置として、あらゆる電子機器に幅広く利用できる。
10 メモリセル
11 抵抗変化素子
11a 第1電極
11b 抵抗変化層
11c 第2電極
12 選択トランジスタ
13 ワード線
14 ソース線
15 ビット線
100、300、400 不揮発性記憶装置
101 メモリセルアレイ
102 行セレクタ
103 列セレクタ
104、404 自動フォーミング回路
105 計数値エンコーダ
106、306 タイミングジェネレータ
107 計数値記憶回路
108 積算記憶回路
109 マルチプレクサ
110 セレクタ
301 全完了検出回路
401 電圧調整回路
1041 駆動トランジスタ
1042 制御トランジスタ
1043 センスアンプ
1044 プリチャージトランジスタ
1045 シフトレジスタ
1046、3011 ANDゲート
1047、1048 バッファ
1071〜1074、3012 ラッチ
1081〜1084 累積加算器
4011、4012 レジスタ
4013、4014 DAC
4041 スイッチ
11 抵抗変化素子
11a 第1電極
11b 抵抗変化層
11c 第2電極
12 選択トランジスタ
13 ワード線
14 ソース線
15 ビット線
100、300、400 不揮発性記憶装置
101 メモリセルアレイ
102 行セレクタ
103 列セレクタ
104、404 自動フォーミング回路
105 計数値エンコーダ
106、306 タイミングジェネレータ
107 計数値記憶回路
108 積算記憶回路
109 マルチプレクサ
110 セレクタ
301 全完了検出回路
401 電圧調整回路
1041 駆動トランジスタ
1042 制御トランジスタ
1043 センスアンプ
1044 プリチャージトランジスタ
1045 シフトレジスタ
1046、3011 ANDゲート
1047、1048 バッファ
1071〜1074、3012 ラッチ
1081〜1084 累積加算器
4011、4012 レジスタ
4013、4014 DAC
4041 スイッチ
Claims (10)
- フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルの中から選択される2以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力する自動フォーミング回路と、
前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持する計数値記憶回路と、
前記所定数ごとの相異なる選択メモリセルが前記自動フォーミング回路によってフォーミングされるたびに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、当該積算値を記憶する積算記憶回路と、
前記積算値を出力する出力回路と、
を備える不揮発性記憶装置。 - 前記計数値記憶回路は、前記フォーミングパルスの印加開始後の複数の基準時刻の各々において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、
前記積算値記憶回路は、前記基準時刻ごとに、前記計数値を前回までの前記計数値の積算和に加算して積算値を算出し、
前記出力回路は、前記基準時刻ごとの前記積算値を出力する、
請求項1に記載の不揮発性記憶装置。 - 前記複数のメモリセルは、前記フォーミングパルスの印加が開始されてから前記フォーミングの完了が検知されるまでの時間が対数正規分布に従う特性を有する、
請求項2に記載の不揮発性記憶装置。 - 前記複数の基準時刻は3以上の基準時刻であり、
前記3以上の基準時刻のうち、連続する基準時刻を時系列で早い順に第1、第2および第3の基準時刻とした場合に、
前記第1基準時刻と前記第2基準時刻との差分は、前記第2基準時刻と前記第3基準時刻との差分よりも小さい、
請求項3に記載の不揮発性記憶装置。 - 前記出力回路は、前記積算値をパラレルデータの形式で出力する、
請求項1から4の何れか1項に記載の不揮発性記憶装置。 - 前記出力回路は、前記積算値をシリアルデータの形式で出力する
請求項1から4の何れか1項に記載の不揮発性記憶装置。 - 全ての前記選択メモリセルについて前記検知信号が出力されたときに全完了検出信号を出力する全完了検出回路をさらに備える、
請求項1から6の何れか1項に記載の不揮発性記憶装置。 - 前記自動フォーミング回路から前記選択メモリに印加される前記フォーミングパルスの電流量を制御する第1の内部電圧発生回路と、
前記フォーミングパルスの供給経路を、前記選択メモリセル及び校正端子のうちの一方に排他的に接続するスイッチ回路と、をさらに備える、
請求項1から7の何れか1項に記載の不揮発性記憶装置。 - 前記自動フォーミング回路において、前記フォーミングの完了を検知する際の判定レベルを制御する第2の内部電圧発生回路をさらに備える
請求項1から7の何れか1項に記載の不揮発性記憶装置。 - フォーミングパルスの印加により、製造後の初期状態から、抵抗状態の変化が生じる動作可能状態に遷移可能となる抵抗変化素子を用いて構成された複数のメモリセルを有するメモリセルアレイを備える不揮発性記憶装置の制御方法であって、
前記複数のメモリセルの中から選択される2以上の所定数の選択メモリセルの各々に対して並行して前記フォーミングパルスの印加を開始し、前記選択メモリの各々について前記抵抗状態の変化が生じる動作可能状態に遷移したフォーミングの完了を検知することにより前記フォーミングパルスの印加を停止して前記フォーミングの完了を示す検知信号を出力し、
前記フォーミングパルスの印加開始後の基準時刻において前記自動フォーミング回路から出力されている前記検知信号の数である計数値を保持し、
前記所定数ごとの相異なる前記選択メモリセルがフォーミングされるたびに、前記計数値を前回までの前記計数値の和である積算和に加算して前記積算値を算出し、
前記積算値を出力する、
不揮発性記憶装置の制御方法。
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JP2014211228A JP2016081547A (ja) | 2014-10-15 | 2014-10-15 | 不揮発性記憶装置及び不揮発性記憶装置の制御方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN112017713A (zh) * | 2019-05-31 | 2020-12-01 | 台湾积体电路制造股份有限公司 | 计算器件以及方法 |
CN113707204A (zh) * | 2021-08-31 | 2021-11-26 | 长江存储科技有限责任公司 | 存储器编程方法及系统 |
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CN112017713A (zh) * | 2019-05-31 | 2020-12-01 | 台湾积体电路制造股份有限公司 | 计算器件以及方法 |
CN112017713B (zh) * | 2019-05-31 | 2023-03-31 | 台湾积体电路制造股份有限公司 | 计算器件以及方法 |
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