CN105931665B - 一种相变存储器读出电路及方法 - Google Patents

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Abstract

本发明提供一种相变存储器读出电路及方法，包括存储数据的目标相变存储单元阵列；非晶态参考相变存储单元列；晶态参考相变存储单元列；以及灵敏放大器。初始阶段，将非晶态参考相变存储单元置为非晶态，将晶态参考相变存储单元列置为晶态；选中一个目标相变存储单元、一个非晶态相变存储单元以及一个晶态相变存储单元，其信号输出至灵敏放大器；灵敏放大器以非晶态相变存储单元和晶态相变存储单元的读电流为基准产生参考电流，将目标相变存储单元的读电流和参考电流进行比较，以产生目标相变存储单元的读出电压信号。本发明的相变存储器读出电路及方法具有读取时间短，对工艺变化适应性强和误读取少等优点，有效改善了相变存储器读出电路的性能。

Description

一种相变存储器读出电路及方法
技术领域
本发明涉及集成电路技术领域，特别是涉及一种相变存储器读出电路及方法。
背景技术
相变存储器(Phase Change Memory，PCM)是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，其工作原理是利用加工到纳米尺寸的相变材料在晶态与非晶态时不同的电阻状态来实现数据的存储。相变存储器作为一种新型存储器，由于其读写速度快、可擦写耐久性高、保持信息时间长、存储密度大、读写功耗低以及非挥发等特性，被业界认为是最有发展潜力的下一代存储器。
相变存储器以硫系化合物材料为存储介质，利用电脉冲或光脉冲产生的焦耳热使相变存储材料在非晶态(材料呈高阻状态)与晶态(材料呈低阻状态)之间发生可逆相变而实现数据的写入和擦除，数据的读出则通过测量电阻的大小来实现。
相变存储器的读出电路有两种模式：读电流模式，通过钳位电路给相变存储单元施加一定电压，读取流过相变存储单元的相应电流；读电压模式，向相变存储单元输入一定电流，测量相变存储单元两端的电压。这两种读出模式都会受到一些限制。
一是读破坏现象的限制。在读出过程中，当有电流流过相变存储单元时，相变存储单元会产生焦耳热。焦耳热的功率大于相变存储单元的散热效率时，这种热效应就会影响甚至改变相变存储单元的基本状态；当相变存储单元两端电压差超过某阈值时，相变材料内部载流子会发生击穿效应，载流子突然增加，从而表现出低阻的特性，而此时相变材料本身并没有发生相变。上述读破坏现象要求在读出过程中位线电压必须足够低，从而限制了高阻态和低阻态位线电压的差值，进而限制了相变存储器的读出速度，降低了读出数据的可靠性。
二是寄生效应的限制。位线长度是指每条位线上的存储单元个数。在存储器设计中，位线长度一般为512或1024。位线长度越大，芯片更有可能实现更大的存储容量。但同时，位线上大量的寄生电容和寄生电阻会增加存储器的读出时间。相变存储器进行读取操作时，主要有三种寄生器件：金属连线上的寄生电阻和寄生电容，选通管寄生电阻和寄生电容，传输门寄生电容和寄生电阻。相变存储器进行读取操作时，灵敏放大器需要先对位线上的寄生电容充电，之后电流才会稳定下来。这段时间会产生伪读取现象，大大的制约了相变存储器的速度特性。
三是工艺变化的限制。理论上来说，相变存储器的高低阻分布应呈假设正态分布(assumed normal distribution)。但受工艺变化的限制，高低阻分布在每次流片，每个晶圆，每个裸片间都有不同。造成高低阻分布不同的主要原因有：相变电阻面积的不一致；相变电阻，电极离子注入的不一致；厚度的不一致；GST材料本身特性。这些原因会导致不完全的熔化和结晶。高低阻分布的变化将会导致参考电压难以预先设定，造成大量的读错误。
因此，如何改善上述读出时间过长，对工艺变化适应性差，误读取多，读破坏现象，以及如何提高相变存储器的速度特性和数据可靠性，实已成为本领域技术人员亟待解决的技术课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种相变存储器读出电路及方法，用于解决现有技术中读出时间过长、对工艺变化适应性差等问题。
为实现上述目的及其他相关目的，本发明提供一种相变存储器读出电路，所述相变存储器读出电路至少包括：
目标相变存储单元阵列，包括多个目标相变存储单元，用于存储数据；
非晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；
晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；
灵敏放大器，分别连接于所述目标相变存储单元阵列、所述非晶态参考相变存储单元列以及所述晶态参考相变存储单元列，用于以所述非晶态参考相变存储单元列中被选中的非晶态相变存储单元和所述晶态参考相变存储单元列中被选中的晶态相变存储单元为基准，与所述目标相变存储单元阵列中被选中的目标相变存储单元相比较，以产生所述目标相变存储单元阵列中被选中的目标相变存储单元的读出电压信号。
优选地，所述目标相变存储单元阵列包括多个目标相变存储单元；各目标相变存储单元包括相变电阻和第一NMOS选通管，其中，所述相变电阻一端接第一读选通管后与所述灵敏放大器相连、另一端接所述第一NMOS选通管的漏端，所述第一NMOS选通管的栅端接字线、源端接地。
优选地，所述非晶态参考相变存储单元列包括多个非晶态相变存储单元；各非晶态相变存储单元包括非晶态相变电阻和第二NMOS选通管，其中，所述非晶态相变电阻一端接第二读选通管后与所述灵敏放大器相连、另一端接所述第二NMOS选通管的漏端，所述第二NMOS选通管栅端接字线、源端接地。
优选地，所述晶态参考相变存储单元列包括多个晶态相变存储单元；各晶态相变存储单元包括晶态相变电阻和第三NMOS选通管，其中，所述晶态相变电阻一端接第三读选通管后与所述灵敏放大器相连、另一端接所述第三NMOS选通管的漏端，所述第三NMOS选通管栅端接字线、源端接地。
优选地，所述灵敏放大器包括与所述目标相变存储单元连接的第一电流镜，与所述非晶态参考相变存储单元及所述晶态参考相变存储单元连接的第二电流镜，以及比较模块；所述第一电流镜提取被选中的目标相变存储单元中的信号；所述第二电流镜提取被选中的非晶态参考相变存储单元及晶态参考相变存储单元中的信号，并以此产生参考信号；所述比较模块与所述第一电流镜及所述第二电流镜连接，将被选中的目标相变存储单元中的信号与所述参考信号比较，以此表示被选中的目标相变存储单元中存储的信号。
更优选地，所述灵敏放大器还包括：第一钳位管，第二钳位管，第三钳位管以及SR锁存器；所述第一钳位管连接于所述第一电流镜的输入端，受第一钳位电压的控制产生所述目标相变存储单元的读电流；所述第二钳位管及所述第三钳位管分别连接于所述第二电流镜的两个输入端，分别受第二钳位电压及第三钳位电压的控制产生所述非晶态参考相变存储单元及所述晶态参考相变存储单元的读电流；所述SR锁存器连接于所述比较模块的输出端，根据比较结果输出被选中的目标相变存储单元的读电压。
为实现上述目的及其他相关目的，本发明提供一种上述相变存储器读出电路，所述相变存储器读出方法至少包括：
初始阶段，非晶态参考相变存储单元列中所有相变存储单元通过编程被置为非晶态，晶态参考相变存储单元列中所有相变存储单元通过编程被置为晶态；
将一字线置为高电平，并开启相应的选通门，目标相变存储单元阵列中的一个目标相变存储单元、非晶态参考相变存储单元列中的一个非晶态相变存储单元以及晶态参考相变存储单元列中的一个晶态相变存储单元被选中，其信号输出至灵敏放大器；
灵敏放大器获取被选中的目标相变存储单元的读电流、被选中的非晶态相变存储单元的读电流，以及被选中的晶态相变存储单元的读电流，以被选中的非晶态相变存储单元和被选中的晶态相变存储单元的读电流为基准产生参考电流，将被选中的目标相变存储单元的读电流和所述参考电流进行比较，以产生被选中的目标相变存储单元的读出电压信号。
优选地，所述参考电流介于被选中的非晶态相变存储单元和被选中的晶态相变存储单元的读电流之间。
更优选地，所述参考电流设定为：
Iref＝5/6Ireset+1/6Iset，
其中，Iref为参考电流，Ireset为被选中的非晶态相变存储单元的读电流，Iset为被选中的晶态相变存储单元的读电流。
优选地，当被选中的目标相变存储单元的读电流大于所述参考电流时，所述目标相变存储单元呈晶态，输出高电平；当被选中的目标相变存储单元的读电流小于所述参考电流时，所述目标相变存储单元呈非晶态，输出低电平。
如上所述，本发明的相变存储器读出电路及方法，具有以下有益效果：
1、参考电流包含了对寄生电容充电过程，是一个动态基准。大的位线长度将在位线上产生更多的寄生电容和寄生电阻。在读取阶段，灵敏放大器需要先给这些寄生电容充电，之后读电流才会稳定下来。这会产生伪读取现象，大大延长了读取时间。在本方法中，基准相变存储单元和目标存储单元有着相同的位线长度；在读取中，也会有着相似的读电流曲线。该动态基准可以更早的判断出电流大小，缩短了伪读取时间，加速了读出速度。
2、该基准对工艺变化适应性强，减少了误读取。相变存储器的高低电阻分布受工艺变化影响较大，传统的固定基准会产生较多误读取。在本发明中，基准电阻采用的是本次芯片中的相变存储电阻。该基准电阻与芯片上的其它电阻都是一次工艺产出的，高低电阻分布有较高的一致性。该基准对工艺变化适应性强，减少了误读取。
附图说明
图1显示为本发明的相变存储器读出电路的示意图。
图2显示为本发明的相变存储器读出电路的工作原理示意图。
图3显示为本发明的相变存储器读出电路及方法的仿真示意图。
元件标号说明
1 相变存储器读出电路
11 目标相变存储单元阵列
111 目标相变存储单元
12 非晶态参考相变存储单元列
121 非晶态相变存储单元
13 晶态参考相变存储单元列
131 晶态相变存储单元
14 灵敏放大器
S1～S3 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图2所示，本发明提供一种相变存储器读出电路1，所述相变存储器读出电路1至少包括：
目标相变存储单元阵列11、非晶态参考相变存储单元列12、晶态参考相变存储单元列13以及灵敏放大器14。
如图1所示，所述目标相变存储单元阵列11，包括多个目标相变存储单元111，用于存储数据。
具体地，如图1所示，所述目标相变存储单元阵列11包括多个目标相变存储单元111，组成阵列，行控制信号为字线信号WL，列传输信号为位线信号LBL，同一时间仅有一条字线和一条位线导通。如图2所示，所述目标相变存储单元111包括相变电阻RGST和第一NMOS选通管NM0，其中，所述相变电阻RGST一端接第一读选通管RE0后与所述灵敏放大器14相连、另一端接所述第一NMOS选通管NM0的漏端，所述第一NMOS选通管NM0的栅端接字线WL、源端接地。
如图1所示，所述非晶态参考相变存储单元列12与所述相变存储单元阵列11有相同的位线长度。
具体地，如图1所示，所述非晶态参考相变存储单元列12包括多个非晶态相变存储单元121，组成一列，行数与所述目标相变存储单元阵列11一致，行控制信号为字线信号WL，列传输信号为位线信号LBL，同一时间仅有一条字线导通。如图2所示，所述非晶态相变存储单元121包括非晶态相变电阻RGSTR和第二NMOS选通管NM10，其中，所述非晶态相变电阻RGSTR一端接第二读选通管RE1后与所述灵敏放大器14相连、另一端接所述第二NMOS选通管NM10的漏端，所述第二NMOS选通管NM10栅端接字线WL、源端接地。
如图1所示，所述晶态参考相变存储单元列13与所述相变存储单元阵列11有相同的位线长度。
具体地，如图1所示，所述晶态参考相变存储单元列13包括多个晶态相变存储单元131，组成一列，行数与所述目标相变存储单元阵列11一致，行控制信号为字线信号WL，列传输信号为位线信号LBL，同一时间仅有一条字线导通。如图2所示，所述晶态相变存储单元131包括晶态相变电阻RGSTS和第三NMOS选通管NM11，其中，所述晶态相变电阻RGSTS一端接第三读选通管RE2后与所述灵敏放大器14相连、另一端接所述第三NMOS选通管NM11的漏端，所述第三NMOS选通管NM11栅端接字线WL、源端接地。
如图1所示，所述灵敏放大器14通过选通管分别连接于所述目标相变存储单元阵列11、所述非晶态参考相变存储单元列12以及所述晶态参考相变存储单元列13，用于以所述非晶态参考相变存储单元列12中被选中的非晶态相变存储单元121和所述晶态参考相变存储单元列13中被选中的晶态相变存储单元131为基准，与所述目标相变存储单元阵列11中被选中的目标相变存储单元111相比较，以产生所述目标相变存储单元阵列11中被选中的目标相变存储单元111的读出电压信号。
具体地，如图2所示，所述灵敏放大器14包括与所述目标相变存储单元111连接的第一电流镜，与所述非晶态参考相变存储单元121及所述晶态参考相变存储单元131连接的第二电流镜，比较模块，第一～第三钳位管，以及SR锁存器。所述第一电流镜提取被选中的目标相变存储单元111中的信号，包括PMOS管PM0、PM1，NMOS管NM2。所述第二电流镜提取被选中的非晶态参考相变存储单元121及晶态参考相变存储单元131中的信号，并以此产生参考信号，包括PMOS管PM4、PM5、PM6、PM7、PM8、PM9，NMOS管NM5、NM6、NM7。所述比较模块与所述第一电流镜及所述第二电流镜连接，将被选中的目标相变存储单元111中的信号与所述参考信号比较，以此表示被选中的目标相变存储单元111中存储的信号，包括PMOS管PM2、PM3，NMOS管NM3、NM4。PMOS管PM0的漏端连接第一钳位管NM1，与PMOS管PM1、PM2组成电流镜，将被选中的目标相变存储单元的读电流Iread镜像到PMOS管PM1、PM2的漏端。NMOS管NM2的漏端连接PMOS管PM1的漏端，与NMOS管NM4组成电流镜。PMOS管PM8的漏端连接第二钳位管NM8，与PMOS管PM7组成电流镜，将被选中的非晶态相变存储单元的读电流Ireset镜像到PMOS管PM7的漏端。PMOS管PM9的漏端连接第三钳位管NM9，与PMOS管PM6组成电流镜，将被选中的晶态相变存储单元的读电流Iset镜像到PMOS管PM6的漏端。PMOS管PM6和PM7的漏端相连，得到参考电流Iref，所述参考电流Iref的值介于被选中的非晶态相变存储单元的读电流Ireset和被选中的晶态相变存储单元的读电流Iset之间，与PMOS管PM8和PM7、PM9和PM6的长宽比有关，在本实施例中，长宽比设定为(W/L)8:(W/L)7＝6:5,(W/L)9:(W/L)6＝6:1，则所述参考电流Iref＝5/6Ireset+1/6Iset。NMOS管NM7的漏端连接于PMOS管PM6和PM7的漏端，与NMOS管NM6组成电流镜，将所述参考电流Iref镜像到NMOS管NM6的漏端。PMOS管PM5的漏端连接NMOS管NM6的漏端，与PMOS管PM3、PM4组成电流镜，将所述参考电流Iref镜像到PMOS管PM3、PM4的漏端。NMOS管NM5的漏端连接PMOS管PM4的漏端，与NMOS管NM3组成电流镜。NMOS管NM3的漏端与PMOS管PM2的漏端相连，作为所述比较模块的第一输出端。NMOS管NM4的漏端与PMOS管PM3的漏端相连，作为所述比较模块的第二输出端。所述比较模块的第一输出端和第二输出端为差分输出。所述SR锁存器的R端连接所述比较模块的第一输出端，所述SR锁存器的S端连接所述比较模块的第二输出端，根据所述比较模块的输出信号得到被选中的目标相变存储单元111的读电压。
如图1～图2所示，本发明还提供一种所述相变存储器读出电路1的读出方法，所述相变存储器读出方法至少包括：
步骤S1：初始阶段，非晶态参考相变存储单元列12中所有相变存储单元通过编程被置为非晶态，晶态参考相变存储单元列13中所有相变存储单元通过编程被置为晶态。
具体地，如图1所示，通过编程的方式设置所述非晶态参考相变存储单元列12为非晶态，设置所述晶态参考相变存储单元列13为晶态。
步骤S2：将一字线WL置为高电平，并开启相应的选通门，目标相变存储单元阵列11中的一个目标相变存储单元111、非晶态参考相变存储单元列12中的一个非晶态相变存储单元121以及晶态参考相变存储单元列13中的一个晶态相变存储单元131被选中，其信号输出至灵敏放大器14。
具体地，如图1～图2所示，将字线WL中的一个置高电平，其余置低电平，在本实施例中，以最下面一行的字线被置于高电平为例，则最下面一行的目标相变存储单元、非晶态相变存储单元和晶态相变存储单元导通，其中包括位于同一行的多个目标相变存储单元。同时开启相应的选通门，即与非晶态参考相变存储单元列12连接的选通门开启，与晶态参考相变存储单元列13连接的选通门开启，与目标相变存储单元阵列11连接的多个选通门中仅开启一个，这样就选中了一个目标相变存储单元111、一个非晶态相变存储单元121和一个晶态相变存储单元131。
步骤S3：灵敏放大器14获取被选中的目标相变存储单元的读电流Iread、被选中的非晶态相变存储单元的读电流Ireset，以及被选中的晶态相变存储单元的读电流Iset，以被选中的非晶态相变存储单元的读电流Ireset和被选中的晶态相变存储单元的读电流Iset为基准产生参考电流Iref，将被选中的目标相变存储单元的读电流Iread和所述参考电流Iref进行比较，以产生被选中的目标相变存储单元的读出电压信号。
具体地，如图1～图2所示，第一钳位电压通过第一钳位管NM1生成了目标相变存储单元的读电流Iread；第二钳位电压通过第二钳位管NM8生成了非晶态相变存储单元的读电流Ireset；第三钳位电压通过第三钳位管NM9生成了晶态相变存储单元的读电流Iset。在本实施例中，所述第一钳位电压、所述第二钳位电压及所述第三钳位电压为同一电压Vclamp。所述第一钳位管NM1、所述第二钳位管NM8及所述第三钳位管NM9的漏端电压大约为300mV，不会对相变电阻造成伤害。目标相变存储单元的读电流Iread经过电流镜后输入到NMOS管NM4的栅端，非晶态相变存储单元的读电流Ireset和晶态相变存储单元的读电流Iset被作为基准得到参考电流Iref，所述参考电流Iref的值介于被选中的非晶态相变存储单元的读电流Ireset和被选中的晶态相变存储单元的读电流Iset之间，与PMOS管PM8和PM7、PM9和PM6的长宽比有关，在本实施例中，长宽比设定为(W/L)8:(W/L)7＝6:5,(W/L)9:(W/L)6＝6:1，则所述参考电流Iref＝5/6Ireset+1/6Iset。在实际使用中可根据需要对所述参考电流Iref进行设定，不以本实施例为限。当目标相变存储单元111是一个晶态存储单元时，Iread>Iref；PMOS管PM0和PM1是电流镜，所以NMOS管NM2的漏端电流会上升；NMOS管NM2的连线方式使它可以等效为一个二极管，所以NMOS管NM2的栅电压会上升，NMOS管NM4栅电压同样会上升，而NMOS管NM3栅电压会下降；此时所述比较模块的第二输出端的输出电压V2会下降到0V左右，而所述比较模块的第一输出端的输出电压V1会上升到接近于电源电压VDD。当目标相变存储单元111是一个非晶态存储单元时，Iread<Iref；PMOS管PM0和PM1是电流镜，所以NMOS管NM2的漏端电流会下降；NMOS管NM2的连线方式使它可以等效为一个二极管，所以NMOS管NM2的栅电压会下降，NMOS管NM4栅电压同样会下降，而NMOS管NM3栅电压会上升；此时所述比较模块的第二输出端的输出电压V2会上升到接近于电源电压VDD，而所述比较模块的第一输出端的输出电压V1会上升到接近于0V。所述比较模块的输出电压V1和V2输出到SR锁存器中，得到输出信号DO，当被选中的目标相变存储单元的读电流Iread大于所述参考电流Iref时，所述SR锁存器输出高电平；当被选中的目标相变存储单元的读电流Iread小于所述参考电流Iref时，所述SR锁存器输出低电平。所述灵敏放大器14的全差分结构使它获得了较快的速度。
如图3所示，为本发明的相变存储器读出电路及方法在读取低阻(晶态)和高阻(非晶态)时的仿真结果。其中，位线长度为1024。EN为使能信号，随着EN信号电压的升高，所述灵敏放大器14开始读取，在读取低阻(晶态)时，读取时间为2.3ns；在读取高阻(非晶态)时，读取时间为7.3ns。所以本发明的相变存储器读出电路及方法的随机读取时间为7.3ns，与之对比，传统的读出电路在位线长度为1024时最快随机读取时间为50ns左右。
如上所述，本发明的相变存储器读出电路及方法，具有以下有益效果：
本发明提供的一种快速相变存储器读出电路以非晶态参考相变存储单元列中被选中的非晶态相变存储单元和晶态参考相变存储单元列中被选中的晶态相变存储单元为基准，与目标相变存储单元阵列中被选中的目标相变存储单元相比较。本发明有两个优点。一是参考电流包含了对寄生电容充电过程，是一个动态基准。传统的相变存储器读出电路，都采用一个固定的参考电流。对于高容量相变存储器，大的位线长度将在位线上产生更多的寄生电容和寄生电阻。在读取阶段，灵敏放大器需要先给这些寄生电容充电，之后读电流才会稳定下来。波动的读电流和固定的参考电流在比较时会产生伪读取现象，大大延长了读取时间。在本方法中，基准相变存储单元和目标存储单元有着相同的位线长度；在读取中，也会有着相似的读电流曲线。该动态基准可以更早的判断出电流大小，缩短了伪读取时间，加速了读出速度。二是该基准对工艺变化适应性强，减少了误读取。相变存储器的高低电阻分布受工艺变化影响较大，传统的固定基准会产生较多误读取。在本发明中，基准电阻采用的是本次芯片中的相变存储电阻。该基准电阻与芯片上的其它电阻都是一次工艺产出的，高低电阻分布有较高的一致性。本实施例中采用5/6Ireset和1/6Iset之和作为参考电流。该设计使参考电阻恰好在高低阻分布之间，最大程度减少了误读取。本发明使相变存储器对工艺变化有较强的适应性。本发明提供的一种快速相变存储器读出电路具有读取时间短，对工艺变化适应性强和误读取少等优点，有效改善了相变存储器读出电路的性能。
综上所述，本发明提供一种相变存储器读出电路及方法，包括：目标相变存储单元阵列，包括多个目标相变存储单元，用于存储数据；非晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；灵敏放大器，分别连接于所述目标相变存储单元阵列、所述非晶态参考相变存储单元列以及所述晶态参考相变存储单元列，用于以所述非晶态参考相变存储单元列中被选中的非晶态相变存储单元和所述晶态参考相变存储单元列中被选中的晶态相变存储单元为基准，与所述目标相变存储单元阵列中被选中的目标相变存储单元相比较，以产生所述目标相变存储单元阵列中被选中的目标相变存储单元的读出电压信号。初始阶段，非晶态参考相变存储单元列中所有相变存储单元通过编程被置为非晶态，晶态参考相变存储单元列中所有相变存储单元通过编程被置为晶态；将一字线置为高电平，并开启相应的选通门，目标相变存储单元阵列中的一个目标相变存储单元、非晶态参考相变存储单元列中的一个非晶态相变存储单元以及晶态参考相变存储单元列中的一个晶态相变存储单元被选中，其信号输出至灵敏放大器；灵敏放大器获取被选中的目标相变存储单元的读电流、被选中的非晶态相变存储单元的读电流，以及被选中的晶态相变存储单元的读电流，以被选中的非晶态相变存储单元和被选中的晶态相变存储单元的读电流为基准产生参考电流，将被选中的目标相变存储单元的读电流和所述参考电流进行比较，以产生被选中的目标相变存储单元的读出电压信号。本发明的相变存储器读出电路及方法具有读取时间短，对工艺变化适应性强和误读取少等优点，有效改善了相变存储器读出电路的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种相变存储器读出电路，其特征在于，所述相变存储器读出电路至少包括：
目标相变存储单元阵列，包括多个目标相变存储单元，用于存储数据；
非晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；
晶态参考相变存储单元列，与所述相变存储单元阵列有相同的位线长度；
灵敏放大器，分别通过对应的读选通管连接于所述目标相变存储单元阵列、所述非晶态参考相变存储单元列以及所述晶态参考相变存储单元列，用于基于所述非晶态参考相变存储单元列中被选中的非晶态相变存储单元和所述晶态参考相变存储单元列中被选中的晶态相变存储单元产生参考电流，与所述目标相变存储单元阵列中被选中的目标相变存储单元的读电流相比较，以产生所述目标相变存储单元阵列中被选中的目标相变存储单元的读出电压信号；其中，被选中的非晶态相变存储单元、晶态相变存储单元及目标相变存储单元位于同一行；
所述参考电流设定为：
Iref＝5/6Ireset+1/6Iset，
Iref为参考电流，Ireset为被选中的非晶态相变存储单元的读电流，Iset为被选中的晶态相变存储单元的读电流。
2.根据权利要求1所述的相变存储器读出电路，其特征在于：所述目标相变存储单元阵列包括多个目标相变存储单元；各目标相变存储单元包括相变电阻和第一NMOS选通管，其中，所述相变电阻一端接第一读选通管后与所述灵敏放大器相连、另一端接所述第一NMOS选通管的漏端，所述第一NMOS选通管的栅端接字线、源端接地。
3.根据权利要求1所述的相变存储器读出电路，其特征在于：所述非晶态参考相变存储单元列包括多个非晶态相变存储单元；各非晶态相变存储单元包括非晶态相变电阻和第二NMOS选通管，其中，所述非晶态相变电阻一端接第二读选通管后与所述灵敏放大器相连、另一端接所述第二NMOS选通管的漏端，所述第二NMOS选通管栅端接字线、源端接地。
4.根据权利要求1所述的相变存储器读出电路，其特征在于：所述晶态参考相变存储单元列包括多个晶态相变存储单元；各晶态相变存储单元包括晶态相变电阻和第三NMOS选通管，其中，所述晶态相变电阻一端接第三读选通管后与所述灵敏放大器相连、另一端接所述第三NMOS选通管的漏端，所述第三NMOS选通管栅端接字线、源端接地。
5.根据权利要求1所述的相变存储器读出电路，其特征在于：所述灵敏放大器包括与所述目标相变存储单元连接的第一电流镜，与所述非晶态参考相变存储单元及所述晶态参考相变存储单元连接的第二电流镜，以及比较模块；所述第一电流镜提取被选中的目标相变存储单元中的信号；所述第二电流镜提取被选中的非晶态参考相变存储单元及晶态参考相变存储单元中的信号，并以此产生参考信号；所述比较模块与所述第一电流镜及所述第二电流镜连接，将被选中的目标相变存储单元中的信号与所述参考信号比较，以此表示被选中的目标相变存储单元中存储的信号。
6.根据权利要求5所述的相变存储器读出电路，其特征在于：所述灵敏放大器还包括：第一钳位管，第二钳位管，第三钳位管以及SR锁存器；所述第一钳位管连接于所述第一电流镜的输入端，受第一钳位电压的控制产生所述目标相变存储单元的读电流；所述第二钳位管及所述第三钳位管分别连接于所述第二电流镜的两个输入端，分别受第二钳位电压及第三钳位电压的控制产生所述非晶态参考相变存储单元及所述晶态参考相变存储单元的读电流；所述SR锁存器连接于所述比较模块的输出端，根据比较结果输出被选中的目标相变存储单元的读电压。
7.一种如权利要求1～6任意一项所述的相变存储器读出电路的读出方法，其特征在于，所述相变存储器读出电路的 读出方法至少包括：
初始阶段，非晶态参考相变存储单元列中所有相变存储单元通过编程被置为非晶态，晶态参考相变存储单元列中所有相变存储单元通过编程被置为晶态；
将一字线置为高电平，并开启相应的选通门，目标相变存储单元阵列中的一个目标相变存储单元、非晶态参考相变存储单元列中的一个非晶态相变存储单元以及晶态参考相变存储单元列中的一个晶态相变存储单元被选中，其信号输出至灵敏放大器；
灵敏放大器获取被选中的目标相变存储单元的读电流、被选中的非晶态相变存储单元的读电流，以及被选中的晶态相变存储单元的读电流，以被选中的非晶态相变存储单元和被选中的晶态相变存储单元的读电流为基准产生参考电流，将被选中的目标相变存储单元的读电流和所述参考电流进行比较，以产生被选中的目标相变存储单元的读出电压信号；
其中，所述参考电流设定为：
Iref＝5/6Ireset+1/6Iset，
Iref为参考电流，Ireset为被选中的非晶态相变存储单元的读电流，Iset为被选中的晶态相变存储单元的读电流。
8.根据权利要求7所述的相变存储器读出电路的 读出方法，其特征在于：当被选中的目标相变存储单元的读电流大于所述参考电流时，所述目标相变存储单元呈晶态，输出高电平；当被选中的目标相变存储单元的读电流小于所述参考电流时，所述目标相变存储单元呈非晶态，输出低电平。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601290B (zh) * 2016-11-01 2018-10-26 中国科学院上海微系统与信息技术研究所 具有温度跟随特性的相变存储器读电路
CN107622780B (zh) * 2017-09-27 2020-03-24 中国科学院上海微系统与信息技术研究所 三维垂直型存储器读出电路及其读出方法
CN108461628A (zh) * 2018-03-02 2018-08-28 中国科学院上海微系统与信息技术研究所 自加热相变存储单元及自加热相变存储结构
CN110164497B (zh) * 2019-06-26 2023-12-29 中国科学院上海微系统与信息技术研究所 非易失存储器灵敏放大器及相变存储器
CN112863573B (zh) * 2021-01-27 2023-04-14 长江先进存储产业创新中心有限责任公司 一种确定用于对存储器执行操作的参考电压的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838313A (zh) * 2004-08-05 2006-09-27 台湾积体电路制造股份有限公司 用以感测一存储单元的输出的方法及电路
CN101345083A (zh) * 2007-07-12 2009-01-14 三星电子株式会社 多级相变存储器器件和相关方法
CN102820055A (zh) * 2011-06-07 2012-12-12 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出电路
CN103943144A (zh) * 2014-04-30 2014-07-23 中国科学院上海微系统与信息技术研究所 参考电阻优化的相变存储器读电路及参考电阻优选方法
CN104347113A (zh) * 2014-11-21 2015-02-11 中国科学院上海微系统与信息技术研究所 一种相变存储器的读出电路及读出方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282612B2 (ja) * 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
KR100887061B1 (ko) * 2007-07-24 2009-03-04 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838313A (zh) * 2004-08-05 2006-09-27 台湾积体电路制造股份有限公司 用以感测一存储单元的输出的方法及电路
CN101345083A (zh) * 2007-07-12 2009-01-14 三星电子株式会社 多级相变存储器器件和相关方法
CN102820055A (zh) * 2011-06-07 2012-12-12 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出电路
CN103943144A (zh) * 2014-04-30 2014-07-23 中国科学院上海微系统与信息技术研究所 参考电阻优化的相变存储器读电路及参考电阻优选方法
CN104347113A (zh) * 2014-11-21 2015-02-11 中国科学院上海微系统与信息技术研究所 一种相变存储器的读出电路及读出方法

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