CN1838313A - 用以感测一存储单元的输出的方法及电路 - Google Patents

用以感测一存储单元的输出的方法及电路 Download PDF

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Abstract

本发明提供一种用以感测一存储单元的输出的方法与电路，其中该存储单元可在一高电阻状态与一低电阻状态间进行转换。首先施加一预定电压至该存储单元以产生反映该存储单元的一电阻状态的一输出电流，并施加该预定电压至一至数个参考存储单元以产生反映该高电阻状态的一第一参考电流以及反映该低电阻状态的一第二参考电流。接着提供表示该输出电流与该第一参考电流的差距的一第一相差值，以及表示该输出电流与该第二参考电流的差距的一第二相差值。接着比较该第一相差值与该第二相差值以产生表示该存储单元的该电阻状态的一数字输出。本发明可增加读取MRAM时的感测边际，借着缩小制程的波动，可自行补偿位元线负载效应。

Description

用以感测一存储单元的输出的方法及电路
技术领域
本发明是关于集成电路的设计，特别是关于增进对于存储单元的数据进行读取的感测边际的方法与系统。
背景技术
运用磁性元件的磁阻性随机存取存储器(magneto-resistiverandom access memory，MRAM)已成为最热门的用来储存数据位元的技术之一。不同于一般的存储器模块例如动态随机存取存储器(DRAM)与静态随机存取存储器(SRAM)运用电荷以储存数据位元，MRAM运用磁荷(magnetic charge)来储存数据位元。不同于DRAM与SRAM，MRAM为不需要借着固定电压源以保留所储存的信息的非易失装置。因而MRAM在诸如掌上型计算机等电源供应有限的可携式产品方面具有特别的优势。
MRAM单元经由被编程为高或低电阻状态以储存一数据位元。传统上读取MRAM单元仅运用一感测放大器以比较特定MRAM单元的输出电流以及来自于一对参考MRAM单元的参考电流。该参考MRAM单元的其中之一被编程为高电阻状态，而另一则被编程为低电阻状态。接着施加一预定电压至该特定的MRAM单元上以产生一输出电流，而施加预定电压至该参考MRAM单元时则产生参考电流。该等参考电流经平均后将与输出电流相比较。若输出电流大于平均参考电流时，感测放大器将输出逻辑“1”(或逻辑“0”)的信号。
图1显示传统的感测电路100。感测放大器102耦接至一平均器(averager)118以及包含有多个的MRAM单元的存储阵列104。平均器118再耦接至包括多个的参考MRAM单元的参考阵列106。存储阵列104中的MRAM单元的列次(row)是借字符线WL1...WLn来指定。而对应于每一字符线WL的列次的参考阵列106含有至少一个被编程为“1”的参考MRAM单元，以及至少一个被编程为“0”的参考MRAM单元。存储阵列104中的MRAM单元的行次(column)是借位元线BL1...BLn来指定。存储阵列104的特定MRAM单元的行次可借Y选取线YSEL1...YSELN上的选取信号来选取，其中该等Y选取线控制了选取元件，例如NMOS元件108及110。
每一存储单元可编程为高电阻状态(Rhigh)或低电阻状态(Rlow)，其分别对应于逻辑“1”与逻辑“0”或两者相反。至少一个参考MRAM单元被编程为高电阻状态以表示逻辑“1”，而至少一个参考MRAM单元被编程为低电阻状态以表示逻辑“0”。于读取过程中，选取一特定的MRAM单元、一呈高电阻状态的参考MRAM单元、以及一呈低电阻状态的参考MRAM单元。施加一预定电压至该等受选取的单元上，以产生一流经该特定MRAM单元的输出电流I、一流经该呈高电阻状态的参考MRAM单元的第一参考电流I1、以及一流经该呈低电阻状态的参考MRAM单元的第二参考电流I2。平均器118将第一参考电流I1与第二参考电流I2平均以提供一参考电流(I1+I2)/2。接着感测放大器102比较输出电流I与参考电流(I1+I2)/2，以得到逻辑“0”或逻辑“1”的数字输出。
举例来说，于一读取动作中，首先选取包括MRAM单元112、被编程为“1”的第一参考MRAM单元114、以及被编程为“0”的第二参考MRAM单元116的字符线WL1。若导通NMOS元件108，来自MRAM单元112的输出电流将流入感测放大器102。来自参考MRAM单元114与116的平均电流的参考电流亦流入感测放大器102。感测放大器102比较输出电流与参考电流以得到一数字输出。
于此范例中，I1表示来自高电阻的参考MRAM单元114的参考电流。I2表示来自低电阻的参考MRAM单元116的参考电流。参考电流的平均值为(I1+I2)/2。来自MRAM单元112的输出电流I被与平均参考电流(I1+I2)/2相比较。若输出电流I小于(I1+I2)/2，感测放大器102便输出逻辑“1”。一般而言，当MRAM单元114为高电阻状态，输出电流I的值近似于I1。感测电路100的感测边际定义为MRAM单元112的输出电流与平均器118的平均参考电流两者的相减值。若以算式表示，感测边际为(I1-I2)/2。当MRAM单元114为低电阻状态，输出电流I的值近似于I2。此时若以算式表示，感测边际再度为(I1-I2)/2。
来自高电阻值的MRAM单元114的输出电流I的值可能自I1大大的偏离，其可能导因于读取过程中的波动。若偏移值超过感测边际(I1-I2)/2，将产生错误的读取结果。因此最好能增加感测边际，以便能够容许较高的输出电流I的偏移量。
图2所示为磁穿隧接面(magnetic tunneling junction，MTJ)的MRAM单元的截面图200。典型的MTJ MRAM单元包括一层绝缘材质202被夹挤于两个磁性材质的电极中。绝缘材质202也被称为穿隧障壁(tunneling barrier)。其中一电极为固定铁磁性层(fixed ferromagnetic layer)204，其产生一强大的磁场以将其本身的磁极化(magnetic polarization)保持在一特定方向。另一电极为自由铁磁性层(free ferromagnetic layer)206，其可随意转动，而其磁极化方向可保持在两方向中的一个。自由铁磁性层206的顶端连接至一电极并连至位元线208。固定铁磁性层204的底端连至一电极并连至字符线210。
与其它种类的存储单元相同，MTJ MRAM单元有一逻辑低态与一逻辑高态。当固定铁磁性层204与自由铁磁性层206的磁场有相同的极化方向，MTJ MRAM单元便处于低电阻状态。当两者磁场的极化方向相反，MTJ MRAM单元便处于高电阻状态。若欲读取其状态，可施加一自其中一磁性层穿过绝缘层202以至另一磁性层的电流并侦测电流之值。
电阻的高低决定了流过MRAM单元的输出电流值。传统上会运用感测放大器以比较输出电流与平均参考电流。然而，如同上述，感测放大器的感测边际仅仅为高低电阻状态的电流两者差异值的一半。于制造MRAM单元的制程中的一个扰动可以轻易地使输出电流超出感测边际。于是，最好能增加感测边际以增进MRAM单元读取时的可靠度。
该传统方法中于对输出电流与参考电流进行比较时仅有范围较小的感测边际(sense margin)。若输出电流自其平均状态偏移稍高时，将产生感测结果的错误。因此需要改进其设计以增进感测边际。
发明内容
有鉴于此，本发明的目的在于提供一种用以感测一存储单元的输出的方法，其中该存储单元可在一高电阻状态与一低电阻状态间进行转换，以解决现有技术存在的问题。
本发明提供一种用以感测一存储单元的输出的方法，该方法包括施加一预定电压至该存储单元以产生反映该存储单元的一电阻状态的一输出电流，并施加该预定电压至一至数个参考存储单元以产生反映该高电阻状态的一第一参考电流以及反映该低电阻状态的一第二参考电流。接着提供表示该输出电流与该第一参考电流的差距的一第一相差值，以及表示该输出电流与该第二参考电流的差距的一第二相差值。接着比较该第一相差值与该第二相差值以产生表示该存储单元的该电阻状态的一数字输出(digitaloutput)。
本发明所述的用以感测一存储单元的输出的方法，更包括于该施加该预定电压的步骤之前，选取该存储单元、位于一高电阻状态的一第一参考存储单元、以及位于一低电阻状态的一第二参考存储单元。
本发明所述的用以感测一存储单元的输出的方法，该提供该第一相差值的步骤更包括下列步骤：将该第一参考电流输入一第一差动放大器的一第一节点；将该输出电流输入该第一差动放大器的一第二节点；以及借着将该第一参考电流减去该输出电流或两者的逆向相减，以自该第一差动放大器输出该第一相差值；而该提供该第二相差值的步骤更包括下列步骤：将该输出电流输入一第二差动放大器的一第一节点；将该第二参考电流输入该第二差动放大器的一第二节点；以及借着将该输出电流减去该第二参考电流或两者的逆向相减，以自该第二差动放大器输出该第二相差值。
本发明所述的用以感测一存储单元的输出的方法，该提供该第一相差值与该第二相差值的步骤更包括下列步骤：将该第一参考电流输入一第一差动放大器的一第一节点与一第二节点；将该输出电流输入一第二差动放大器的一第一节点，并将该第二参考电流输入该第二差动放大器的一第二节点；将该第二参考电流输入一第三差动放大器的一第一节点，并将该第一参考电流输入该第三差动放大器的一第二节点；以一第四差动放大器执行自该第一差动放大器的输出减去该第二差动放大器的输出、或逆向相减，以产生该第二相差值；以及以一第五差动放大器执行自该第二差动放大器的输出减去该第三差动放大器的输出、或逆向相减，以产生该第一相差值。
本发明所述的用以感测一存储单元的输出的方法，该提供该第一相差值与该第二相差值的步骤更包括下列步骤：将该第二参考电流输入一第一差动放大器的一第一节点与一第二节点；将该输出电流输入一第二差动放大器的一第一节点，并将该第一参考电流输入该第二差动放大器的一第二节点；以及将该第二参考电流输入一第三差动放大器的一第一节点，并将该第一参考电流输入该第三差动放大器的一第二节点；以一第四差动放大器执行自该第一差动放大器的输出减去该第二差动放大器的输出、或逆向相减，以产生该第一相差值；以及以一第五差动放大器执行自该第二差动放大器的输出减去该第三差动放大器的输出、或逆向相减，以产生该第二相差值。
本发明所述的用以感测一存储单元的输出的方法，该比较该第一相差值与该第二相差值的步骤更包括下列步骤：将该第一相差值输入一感测放大器的一第一节点；将该第二相差值输入该感测放大器的一第二节点；以及自该感测放大器输出基于比较该第一相差值与该第二相差值所得的该数字输出。
本发明亦提供一种用以感测一存储单元(memory cell)的输出的电路，其中该存储单元可于一高电阻状态与一低电阻状态间转换。该电路包括一至数个参考存储单元，耦接至该存储单元。该电路亦包括一电压源，用以施加一预定电压至该存储单元以产生反映该存储单元的一电阻状态的一输出电流，以及用以施加该预定电压至该等参考存储单元以产生反映该高电阻状态的一第一参考电流以及反映该低电阻状态的一第二参考电流。该电路还包括一组一至数个差动放大器(differential amplifier)，耦接至该存储单元与该等参考存储单元，以提供一表示该输出电流与该第一参考电流的差距的一第一相差值，以及提供一表示该输出电流与该第二参考电流的差距的一第二相差值。该电路还包括至少一感测放大器，耦接至该等差动放大器，用以比较该第一相差值与该第二相差值，以产生表示该存储单元的该电阻状态的一数字输出。
本发明所述的用以感测一存储单元的输出的电路，该组差动放大器包括：一第一差动放大器，用以自该第一参考电流减去该输出电流或将两者逆向相减，以产生该第一相差值；以及一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减，以产生该第二相差值。
本发明所述的用以感测一存储单元的输出的电路，该组差动放大器包括：一第一差动放大器，用以接收该第一参考电流并输出一零输出；一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减；一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第二相差值；以及一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第一相差值。
本发明所述的用以感测一存储单元的输出的电路，该组差动放大器包括：一第一差动放大器，用以接收该第二参考电流并输出一零输出；一第二差动放大器，用以自该输出电流减去该第一参考电流或将两者逆向相减；一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第一相差值；以及一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第二相差值。
本发明所述的用以感测一存储单元的输出的电路，该存储单元为一磁阻性随机存取存储器单元、相变化型随机存取存储器单元、或铁电随机存取存储器单元。
本发明还提供一种用以感测一存储单元的输出的电路，其中该存储单元耦接至一位元线与一字符线并可于一高电阻状态与一低电阻状态间转换，所述用以感测一存储单元的输出的电路包括：一第一参考存储单元，其处于该高电阻状态，耦接至该字符线与一第一参考位元线；一第二参考存储单元，其处于该低电阻状态，耦接至该字符线与一第二参考位元线，并可借该字符在线的一选取信号选取该存储单元、该第一参考存储单元、以及该第二参考存储单元；一电压源，用以施加一预定电压至该位元线、该第一参考位元线、与该第二参考位元线，以产生反映该存储单元的一电阻状态的一输出电流，以及产生反映该第一参考存储单元的该高电阻状态的一第一参考电流，并产生反映该第二参考存储单元的该低电阻状态的一第二参考电流；一组一至数个差动放大器，经由该位元线、该第一与该第二参考位元线分别耦接至该存储单元与该第一与该第二参考存储单元，以提供一表示该输出电流与该第一参考电流的差距的一第一相差值，以及提供一表示该输出电流与该第二参考电流的差距的一第二相差值；以及至少一感测放大器，耦接至该等差动放大器，用以比较该第一相差值与该第二相差值，以产生表示该存储单元的该电阻状态的一数字输出。
本发明所述的用以感测一存储单元的输出的电路，该组差动放大器包括：一第一差动放大器，用以自该第一参考电流减去该输出电流或将两者逆向相减，以产生该第一相差值；  以及一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减，以产生该第二相差值。
本发明所述的用以感测一存储单元的输出的电路，该组差动放大器包括：一第一差动放大器，用以接收该第一参考电流并输出一零输出；一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减；一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第二相差值；以及一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第一相差值。
本发明所述用以感测一存储单元的输出的方法及电路，借着运用至少两阶段的感测电路的放大器以提供高感测边际的读取MRAM单元的方法与电路。两个参考MRAM单元、其中之一为高电阻状态而另一为低电阻状态，被用来与选取的MRAM单元经由数阶层的放大器相比较，借此增加读取MRAM时的感测边际。借着缩小制程的波动，可自行补偿位元线负载效应(bit-lineloading effect)。
附图说明
图1为传统的感测电路；
图2为一MRAM单元的截面图；
图3为根据本发明实施例的增进感测边际的感测电路；
图4A为根据本发明另一实施例的增进感测边际的感测电路；
图4B为根据本发明又另一实施例的增进感测边际的感测电路。
具体实施方式
图3显示根据本发明实施例的感测电路300。一感测放大器302与两个差动放大器(differential amplifier)304、306被耦接至存储阵列308以及参考阵列310，其中存储阵列308包含多个的MRAM单元，而参考阵列310包含多个的参考MRAM单元。存储阵列308中的MRAM单元的列次(row)是借字符线WL1...WLn来指定。而对应于每一字符线WL的列次的参考阵列310含有至少一个被编程为“1”的参考MRAM单元，以及至少一个被编程为“0”的参考MRAM单元。存储阵列308中的MRAM单元的行次(column)是借位元线BL1...BLn来指定。存储阵列308的特定MRAM单元的行次可借Y选取线YSEL1...YSELN上的选取信号来选取，其中该等Y选取线控制了选取元件，例如NMOS元件312及314。
当读取被编程为“1”的MRAM单元316时，便选取MRAM单元316、储存“1”的参考MRAM单元318、以及储存“0”的参考MRAM单元320。接着施加一预定电压至位元线BL1、耦接至第一参考MRAM单元318的第一参考位元线BL_ref″1″、以及耦接至第二参考MRAM单元320的第二参考位元线BL_ref″0″。感测电路300更可包括一源极随耦器(source follower)以将该预定电压箝制于一段诸如0.3V至1V的区间中。由于施加了该电压，该特定MRAM单元316产生一输出电流I，第一参考MRAM单元318产生反应其高电阻状态的第一参考电流I1，而第二参考MRAM单元320产生反应其低电阻状态的第二参考电流I2。
差动放大器(differential amplifier)304与306分别经由位元线及参考位元线BL_ref″1″、BL_ref″0″耦接至MRAM单元316与参考MRAM单元318、320。差动放大器304将来自参考MRAM单元318的第一参考电流I1减去输出电流I，以得到第一差额(I1-I)。差动放大器306将输出电流I减去来自参考MRAM单元320的第二参考电流I2，以得到第二差额(I-I2)。
耦接至第一与第二差动放大器304与306的感测放大器302于比较第一差额与第二差额后，输出表示储存于MRAM单元316中的值的数字输出。感测边际，其定义为第一差额(I1-I)与第二差额(I-I2)的差额，将等于(I1+I2)-2I。当MRAM单元316为高电阻状态，输出电流的值约等于I1，而感测边际变成(I2-I1)。此时的感测边际为传统感测电路的感测边际值(I1-I2)/2的两倍。当MRAM单元316为低电阻状态，输出电流的值约等于I2，而感测边际变成(I1-I2)。此时的感测边际再次为传统感测电路的感测边际值(I1-I2)/2的两倍。因此感测电路300可忍受输出电流I更大的偏移量。换句话说，偏移量必须超出感测边际(I1-I2)时才会造成MRAM单元316的读取错误。
值得注意的是感测放大器可能包含一电流镜(current mirror)以将电流信号转换为电压信号。本发明不仅仅可以应用于MRAM单元，亦可以应用于其它存储单元，例如相变化型随机存取存储器(phase-change random access memory，PRAM)或铁电随机存取存储器(ferroelectric random access memory，FRAM)。
图4A绘出根据本发明另一实施例的感测电路400。感测电路400为三阶段的系统，其中感测放大器402与5个差动放大器404、406、408、410、412共同提供一提高后的感测边际。差动放大器404、406与408共同形成第一阶段的放大器，而差动放大器410与412构成第二阶段的放大器，感测放大器402则形成第三阶段。差动放大器406耦接至包含多个MRAM单元的存储阵列414以及一位元线BL_ref″0″，该位元线BL_ref″0″传送来自参考阵列416的参考电流。参考阵列416中对应于每一字符线WL包括至少一个被编程为“1”的参考MRAM单元424，以及至少一个被编程为“0”的参考MRAM单元426。可以借着字符线WL上的选择信号以选取存储阵列414中的某一列MRAM单元。亦可以借着Y选取线YSEL1...YSELN其中一条上的选择信号以选取某一特定MRAM单元的列次，其中Y选取线分别控制不同的选择元件，例如NMOS元件418与420。差动放大器404的两输入端皆被耦接至位元线BL_ref″1″，其传送来自被编程为“1”的一列参考MRAM单元的参考电流。
当自一预定的MRAM单元422读取一数据位元时，便施加一预定电压至耦接至MRAM单元422的位元线、耦接至编程为高电阻状态的第一参考MRAM单元424的参考位元线BL_ref″1″、以及耦接至编程为低电阻状态的第二参考MRAM单元426的参考位元线BL_ref″0″。差动放大器404输出逻辑“0”信号至差动放大器410。差动放大器406将来自MRAM单元422的输出电流减去参考位元线BL_ref″0″上的参考电流，或逆向相减。差动放大器408将来自参考位元线BL_ref″0″上的参考电流减去参考位元线BL_ref″1″上的参考电流，或逆向相减。第二阶段的差动放大器410比较差动放大器404的输出与差动放大器406的输出，并输出MRAM单元422与MRAM单元426的输出电流的相差值。而差动放大器412比较差动放大器406的输出与差动放大器408的输出，并输出MRAM单元422与MRAM单元424的输出电流的相差值。第三阶段的感测放大器402比较差动放大器410与412输出的两相差值，并提供一表示储存于MRAM单元422的值的数字输出。
该两个相差值的相差为(I1+I2)-2I，此处的I1为来自MRAM单元424的参考电流，而I2为来自MRAM单元426的参考电流，而I为MRAM单元422的输出电流。当MRAM单元422为低电阻状态，输出电流I约等于I2。因此感测电路400的感测边际变成(I1-I2)。此时的感测边际为传统感测电路的感测边际值(I1-I2)/2的两倍。当MRAM单元422为高电阻状态，输出电流I约等于I1，而感测边际变成(I2-I1)。此时的感测边际再次为传统感测电路的感测边际值(I1-I2)/2的两倍。因此感测电路400可忍受的输出电流的偏移量较传统感测电路为大。
图4B绘出根据本发明另一实施例的感测电路428。感测电路428为三阶段的系统，其中感测放大器430与5个差动放大器432、434、436、438、440共同提供一提高后的感测边际。差动放大器432、434与436共同形成第一阶段的放大器，而差动放大器438与440构成第二阶段的放大器，感测放大器430则形成第三阶段。差动放大器434耦接至包含多个MRAM单元的存储阵列442以及一位元线BL_ref″1″，该位元线BL_ref″1″传送来自参考阵列444的参考电流。参考阵列444中对应于每一字符线WL包括至少一个被编程为“1”的参考MRAM单元，以及至少一个被编程为“0”的参考MRAM单元。可以借着字符线WL上的选择信号以选取存储阵列442中的某一列MRAM单元。亦可以借着Y选取线YSEL1...YSELN其中一条上的选择信号以选取某一特定MRAM单元的列次，其中Y选取线分别控制不同的选择元件，例如NMOS元件446与448。差动放大器432的两输入端皆被耦接至位元线BL_ref″0″，其传送来自参考MRAM阵列444中被编程为“0”的一列参考MRAM单元的参考电流。
当自一预定的MRAM单元450读取一数据位元时，便施加一预定电压至耦接至MRAM单元450的位元线、耦接至编程为高电阻状态的第一参考MRAM单元452的参考位元线BL_ref″1″、以及耦接至编程为低电阻状态的第二参考MRAM单元454的参考位元线BL_ref″0″。差动放大器432输出逻辑“0”信号至差动放大器438。差动放大器434将来自MRAM单元450的输出电流减去参考位元线BL_ref″1″上的参考电流，或逆向相减。差动放大器436将参考位元线BL_ref″0″上的参考电流减去参考位元线BL_ref″1″上的参考电流，或逆向相减。第二阶段的差动放大器438比较差动放大器432的输出与差动放大器434的输出，并输出MRAM单元450与MRAM单元452的输出电流的相差值。而差动放大器440比较差动放大器434的输出与差动放大器436的输出，并输出MRAM单元450与MRAM单元454的输出电流的相差值。第三阶段的感测放大器430比较差动放大器438与440输出的两相差值，并提供一表示储存于MRAM单元450的值的数字输出。
该两个相差值的相差为(I1+I2)-2I，此处的I1为来自MRAM单元452的参考电流，而I2为来自MRAM单元454的参考电流，而I为MRAM单元450的输出电流。当MRAM单元450为低电阻状态，输出电流I约等于I2。因此感测电路428的感测边际变成(I1-I2)。此时的感测边际为传统感测电路的感测边际值(I1-I2)/2的两倍。当MRAM单元450为高电阻状态，输出电流I约等于I1，而感测边际变成(I2-I1)。此时的感测边际再次为传统感测电路的感测边际值(I1-I2)/2的两倍。因此感测电路428可忍受的输出电流的偏移量较传统感测电路为大。
本发明借着运用至少两阶段的感测电路的放大器以提供高感测边际的读取MRAM单元的方法与电路。两个参考MRAM单元、其中之一为高电阻状态而另一为低电阻状态，被用来与选取的MRAM单元经由数阶层的放大器相比较，借此增加读取MRAM时的感测边际。借着缩小制程的波动，可自行补偿位元线负载效应(bit-line loading effect)。
上述已提供了许多不同的实施例以实现本发明不同的特征。详细描述特定实施例中的元件与程序以解说本发明。这些元件与程序当然仅为实施力而并非如请求项般用以限定本发明。
虽然本发明于此是以特定范例进行解说其实施态样，然而本发明不受所示的细节的限定，因为即使进行各式的修饰与结构上的改变，依然可以保留本发明的精神以及与权利要求等值的范围。因此本领域技术人员亦应明了，上述，即本领域技术人员作出各种型式的修改、替换或改变，只要该结构物并未超越本发明的权利要求的范畴而仍符合本发明的精神，便仍然属于本发明的保护范畴。
附图中符号的简单说明如下：
100：感测电路
102：感测放大器(sense amplifier)
104：存储阵列(包含有多个的MRAM单元)
106：参考阵列(包括多个的参考MRAM单元)
108、110：NMOS元件
112：MRAM单元
114：被编程为“1”的参考MRAM单元
116：被编程为“0”的参考MRAM单元
118：平均器(averager)
WL1...WLn：字符线
BL1...BLn：位元线
YSEL1...YSELN：Y选取线
200：MRAM单元
202：穿隧障壁层(tunneling barrier)
204：固定铁磁性层(fixed ferromagnetic layer)
206：自由铁磁性层(free ferromagnetic layer)
208：位元线(bit line)
210：字符线(word line)
212：数字线(digit line)
300、400、428：感测电路
302、402、430：感测放大器(sense amplifier)
304、306、404、406、408、410、412、432、434、436、438、440：差动放大器(differential amplifier)
308、414、442：存储阵列(包含多个的MRAM单元)
310、416、444：参考阵列(包含多个的参考MRAM单元)
312、314、418、420、446、448：NMOS元件
316、422、450：MRAM单元
318、424、452：被编程为“1”的参考MRAM单元
320、426、454：被编程为“0”的参考MRAM单元
BL_ref″1″：第一参考位元线
BL_ref″0″：第二参考位元线
WL1...WLn：字符线
BL1...BLn：位元线
YSEL1...YSELN：Y选取线

Claims (14)

1、一种用以感测一存储单元的输出的方法，其中该存储单元可在一高电阻状态与一低电阻状态间进行转换，所述用以感测一存储单元的输出的方法包括：
施加一预定电压至该存储单元以产生反映该存储单元的一电阻状态的一输出电流，并施加该预定电压至一至数个参考存储单元以产生反映该高电阻状态的一第一参考电流以及反映该低电阻状态的一第二参考电流；
提供表示该输出电流与该第一参考电流的差距的一第一相差值，并提供表示该输出电流与该第二参考电流的差距的一第二相差值；以及
比较该第一相差值与该第二相差值以产生表示该存储单元的该电阻状态的一数字输出。
2、根据权利要求1所述的用以感测一存储单元的输出的方法，其特征在于：更包括于该施加该预定电压的步骤之前，选取该存储单元、位于一高电阻状态的一第一参考存储单元、以及位于一低电阻状态的一第二参考存储单元。
3、根据权利要求1所述的用以感测一存储单元的输出的方法，其特征在于该提供该第一相差值的步骤更包括下列步骤：
将该第一参考电流输入一第一差动放大器的一第一节点；
将该输出电流输入该第一差动放大器的一第二节点；以及
借着将该第一参考电流减去该输出电流或两者的逆向相减，以自该第一差动放大器输出该第一相差值；
而该提供该第二相差值的步骤更包括下列步骤：
将该输出电流输入一第二差动放大器的一第一节点；
将该第二参考电流输入该第二差动放大器的一第二节点；以及
借着将该输出电流减去该第二参考电流或两者的逆向相减，以自该第二差动放大器输出该第二相差值。
4、根据权利要求1所述的用以感测一存储单元的输出的方法，其特征在于该提供该第一相差值与该第二相差值的步骤更包括下列步骤：
将该第一参考电流输入一第一差动放大器的一第一节点与一第二节点；
将该输出电流输入一第二差动放大器的一第一节点，并将该第二参考电流输入该第二差动放大器的一第二节点；
将该第二参考电流输入一第三差动放大器的一第一节点，并将该第一参考电流输入该第三差动放大器的一第二节点；
以一第四差动放大器执行自该第一差动放大器的输出减去该第二差动放大器的输出、或逆向相减，以产生该第二相差值；以及
以一第五差动放大器执行自该第二差动放大器的输出减去该第三差动放大器的输出、或逆向相减，以产生该第一相差值。
5、根据权利要求1所述的用以感测一存储单元的输出的方法，其特征在于该提供该第一相差值与该第二相差值的步骤更包括下列步骤：
将该第二参考电流输入一第一差动放大器的一第一节点与一第二节点；
将该输出电流输入一第二差动放大器的一第一节点，并将该第一参考电流输入该第二差动放大器的一第二节点；以及
将该第二参考电流输入一第三差动放大器的一第一节点，并将该第一参考电流输入该第三差动放大器的一第二节点；
以一第四差动放大器执行自该第一差动放大器的输出减去该第二差动放大器的输出、或逆向相减，以产生该第一相差值；以及
以一第五差动放大器执行自该第二差动放大器的输出减去该第三差动放大器的输出、或逆向相减，以产生该第二相差值。
6、根据权利要求1所述的用以感测一存储单元的输出的方法，其特征在于该比较该第一相差值与该第二相差值的步骤更包括下列步骤：
将该第一相差值输入一感测放大器的一第一节点；
将该第二相差值输入该感测放大器的一第二节点；以及
自该感测放大器输出基于比较该第一相差值与该第二相差值所得的该数字输出。
7、一种用以感测一存储单元的输出的电路，其中该存储单元可于一高电阻状态与一低电阻状态间转换，所述用以感测一存储单元的输出的电路包括：
一至数个参考存储单元，耦接至该存储单元；
一电压源，用以施加一预定电压至该存储单元以产生反映该存储单元的一电阻状态的一输出电流，以及用以施加该预定电压至该参考存储单元以产生反映该高电阻状态的一第一参考电流以及反映该低电阻状态的一第二参考电流；
一组一至数个差动放大器，耦接至该存储单元与该参考存储单元，以提供一表示该输出电流与该第一参考电流的差距的一第一相差值，以及提供一表示该输出电流与该第二参考电流的差距的一第二相差值；以及
至少一感测放大器，耦接至该差动放大器，用以比较该第一相差值与该第二相差值，以产生表示该存储单元的该电阻状态的一数字输出。
8、根据权利要求7所述的用以感测一存储单元的输出的电路，其特征在于该组差动放大器包括：
一第一差动放大器，用以自该第一参考电流减去该输出电流或将两者逆向相减，以产生该第一相差值；以及
一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减，以产生该第二相差值。
9、根据权利要求7所述的用以感测一存储单元的输出的电路，其特征在于该组差动放大器包括：
一第一差动放大器，用以接收该第一参考电流并输出一零输出；
一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减；
一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；
一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第二相差值；以及
一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第一相差值。
10、根据权利要求7所述的用以感测一存储单元的输出的电路，其特征在于该组差动放大器包括：
一第一差动放大器，用以接收该第二参考电流并输出一零输出；
一第二差动放大器，用以自该输出电流减去该第一参考电流或将两者逆向相减；
一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；
一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第一相差值；以及
一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第二相差值。
11、根据权利要求7所述的用以感测一存储单元的输出的电路，其特征在于：该存储单元为一磁阻性随机存取存储器单元、相变化型随机存取存储器单元、或铁电随机存取存储器单元。
12、一种用以感测一存储单元的输出的电路，其中该存储单元耦接至一位元线与一字符线并可于一高电阻状态与一低电阻状态间转换，所述用以感测一存储单元的输出的电路包括：
一第一参考存储单元，其处于该高电阻状态，耦接至该字符线与一第一参考位元线；
一第二参考存储单元，其处于该低电阻状态，耦接至该字符线与一第二参考位元线，并可借该字符在线的一选取信号选取该存储单元、该第一参考存储单元、以及该第二参考存储单元；
一电压源，用以施加一预定电压至该位元线、该第一参考位元线、与该第二参考位元线，以产生反映该存储单元的一电阻状态的一输出电流，以及产生反映该第一参考存储单元的该高电阻状态的一第一参考电流，并产生反映该第二参考存储单元的该低电阻状态的一第二参考电流；
一组一至数个差动放大器，经由该位元线、该第一与该第二参考位元线分别耦接至该存储单元与该第一与该第二参考存储单元，以提供一表示该输出电流与该第一参考电流的差距的一第一相差值，以及提供一表示该输出电流与该第二参考电流的差距的一第二相差值；以及
至少一感测放大器，耦接至该差动放大器，用以比较该第一相差值与该第二相差值，以产生表示该存储单元的该电阻状态的一数字输出。
13、根据权利要求12所述的用以感测一存储单元的输出的电路，其特征在于该组差动放大器包括：
一第一差动放大器，用以自该第一参考电流减去该输出电流或将两者逆向相减，以产生该第一相差值；以及
一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减，以产生该第二相差值。
14、根据权利要求12所述的用以感测一存储单元的输出的电路，其特征在于该组差动放大器包括：
一第一差动放大器，用以接收该第一参考电流并输出一零输出；
一第二差动放大器，用以自该输出电流减去该第二参考电流或将两者逆向相减；
一第三差动放大器，用以自该第二参考电流减去该第一参考电流或将两者逆向相减；
一第四差动放大器，耦接至该第一与该第二差动放大器，用以接收该第一与该第二差动放大器的输出以提供该第二相差值；以及
一第五差动放大器，耦接至该第二与该第三差动放大器，用以接收该第二与该第三差动放大器的输出以提供该第一相差值。
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