CN101064182A - 用以感测一存储单元阻态的电路及其方法 - Google Patents

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Abstract

本发明提供一种用以感测一存储单元阻态的电路及其方法，一存储单元具有高阻态及低阻态。一高参考单元位于高阻态，及一低参考单元位于低阻态。该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度。该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。差动放大器耦接该存储单元、该高参考单元及该低参考单元，提供一数字输出以表示该存储单元的阻态。本发明所述的用以感测一存储单元阻态的电路及其方法，能可靠地感测MRAM装置中存储单元的阻态，及改进读取MRAM数据的速度。

Description

用以感测一存储单元阻态的电路及其方法
技术领域
本发明是有关于集成电路，特别是有关于读取存储单元数据时，一种提升感测幅度的方法与系统。
背景技术
磁阻式随机存取存储器(MRAM)是一种利用磁性而非电荷来存储数据的非易失性(non-Volatile)存储器。MRAM技术的主要特性在于非易失特性、无限制读取及可编程次数。已知MRAM单元揭示于Jhon Jhy Liaw所发表美国专利申请案U.S.10/907,997，“磁阻式随机存取存储器装置”(Magnetic RandomAccess Memory Device)之中。而同样由Jhon Jhy Liaw在2005年7月13日所发表的美国专利申请案U.S.11/150,014，“感测存储单元输出的多级方法与系统”(Multiple Stage Method andSystem for Sensing Outputs from Memory Cells)，亦作为本发明的相关背景。
MRAM主要技术为感测架构用以读取MRAM单元中磁阻元件的数据。已知架构存在一些限制与缺点。其中一个限制是因温度和制程影响而造成单元之间磁阻率(MR ratio)的不同，进而影响可靠性。由于单元在电力供应时会产生不同的执行结果，且已知读取架构限制了感测幅度，因此在感测存储于磁阻元件的数据状态过程中可能有误差。例如：由H.S.Jeong等人于“完全整合新式参考单元架构的64Kb MRAM”(Fully Integrated 64Kb MRAMwith Novel Reference Cell Scheme，ISBN 0-7803-7463-X(2002))的文献中所提供一已知感应放大器设计。该已知感应放大器设计中，一参考电流Iref通过平均Imax单元电流及Imin单元电流来产生(即Iref＝(Imax+Imin)/2)。通过一电流感应放大电路，比较该参考电流及从一被选择单元通过的读取电流。Jeong的读取架构中，最大感测幅度为磁阻率的一半(1/2MR)，伴随约百分之十到百分之二十的差异幅度。换言之，操作过程中的变化，例如：磁阻元件区域的不同、磁阻率、温度影响、MOS晶体管特性等等，将有可能导致最后的感测幅度小于零而使读取结果失败。
另外一项限制为读取数据的速度。目前逻辑电路工作频带为GHz。然而已知MRAM读取架构以低得多的速度执行，受限于此，使得逻辑电路与MRAM存储器之间产生明显的性能差距。该性能差距导致了该逻辑电路的次佳化性能，因此支持MRAM存储器会使该逻辑电路无法足够快速地提供数据与指令。导致在MRAM装置设计中的一个瓶颈，特别是结合存储器于逻辑电路中的系统单芯片(SoC)设计。
因而感测一MRAM存储单元的阻态可能是不可靠的。因此，希望能更可靠地感测MRAM装置中存储单元的阻态，及改进读取MRAM数据的速度。
发明内容
本发明的目的是揭露一种感应电路与方法，能提升感测一存储单元输出时的感测幅度，该存储单元能切换于高阻态与低阻态之间。
本发明提供一种用以感测一存储单元阻态的电路，一高参考单元位于高阻态及一低参考单元位于低阻态。该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，而该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。一既定电压提供至该存储单元、该高参考单元及该低参考单元，以各自产生一输出电流、一第一参考电流及一第二参考电流。一组差动放大器选择性地耦接该存储单元、该高参考单元及该低参考单元，提供一第一差动信号用以表示该输出电流与该第一参考电流的差异、及一第二差动信号用以表示该输出电流与该第二参考电流的差异。一感应放大器耦接该差动放大器，比较该第一差动信号与该第二差动信号，以产生一表示该存储单元阻态的数字输出。
本发明所述的用以感测一存储单元阻态的电路，上述第一差异幅度，透过该高参考单元的高阻态电阻大于该存储单元的高阻态电阻决定；而其中上述第二差异幅度，透过该存储单元的低阻态电阻大于该低参考单元的低阻态电阻决定。
本发明所述的用以感测一存储单元阻态的电路，上述该组差动放大器包括：一第一差动放大器，将该输出电流减去一第一参考电流以产生一第一差动信号；及一第二差动放大器，将该输出电流减去一第二参考电流以产生一第二差动信号。
本发明所述的用以感测一存储单元阻态的电路，上述该组差动放大器包括：一第一差动放大器，接收该第一参考电流，产生一零输出；一第二差动放大器，将该输出电流减去该第二参考电流；一第三差动放大器，将该第二参考电流减去该第一参考电流；一第四差动放大器，耦接该第一差动放大器及第二差动放大器，接收其输出，并产生该第一差动信号；以及一第五差动放大器，耦接该第二差动放大器及第三差动放大器，接收其输出，并产生该第二差动信号。
本发明所述的用以感测一存储单元阻态的电路，上述该组差动放大器包括：一第一差动放大器，接收该第二参考电流，及产生一零输出；一第二差动放大器，将该输出电流减去该第一参考电流；一第三差动放大器，将该第二参考电流减去该第一参考电流；一第四差动放大器，耦接该第一差动放大器及第二差动放大器，接收其输出，并产生该第一差动信号；以及一第五差动放大器，耦接该第二差动放大器及第三差动放大器，接收其输出，并产生该第二差动信号。
本发明所述的用以感测一存储单元阻态的电路，该感应放大器包括一电流镜负载，将电流信号转换为一电压信号。
本发明同时揭露一种用以感测一存储单元阻态的方法，该存储单元具有高阻态与低阻态。该方法包括接收一输出电流以反映该存储单元的电阻、接收一第一参考电流以反映该高参考单元的高阻态、及接收一第二参考电流以反映该低参考单元的低阻态。该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，而该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。本方法亦包括产生一第一差动信号以表示该输出电流及该第一参考电流的差异、及一第二差动信号以表示该输出电流及该第二参考电流的差异。本方法更进一步地包括比较该第一差动信号与该第二差动信号以产生一表示该存储单元阻态的数字输出。
本发明所述的用以感测一存储单元阻态的方法，该第一差异幅度，透过该高参考单元的高阻态电阻大于该存储单元的高阻态电阻决定；而其中该第二差异幅度，透过该存储单元的低阻态电阻大于该低参考单元的低阻态电阻决定。
本发明所述的用以感测一存储单元阻态的方法，更包括：提供一既定电压至该存储单元以产生该输出电流、至该高参考单元以产生该第一参考电流，以及至该低参考单元以产生该第二参考电流。
本发明所述的用以感测一存储单元阻态的方法，产生该第一差动信号的步骤，更包括：输入该输出电流至一第一差动放大器的一第一节点；输入该第一参考电流至该第一差动放大器的一第二节点；通过将该输出电流减去该第一参考电流，从该第一差动放大器输出该第一差动信号；以及其中产生该第二差动信号的步骤，更进一步包括：输入该输出电流至一第二差动放大器的一第一节点；输入该第二参考电流至该第二差动放大器的一第二节点；通过将该输出电流减去该第二参考电流，从该第二差动放大器输出该第二差动信号。
本发明所述的用以感测一存储单元阻态的方法，产生该第一差动信号及第二差动信号的步骤，更包括：输入该第一参考电流至该第一差动放大器的第一节点及第二节点；输入该输出电流至该第二差动放大器的第一节点，及输入该第二参考电流至该第二差动放大器的第二节点；及输入该第二参考电流至一第三差动放大器的一第一节点，及输入该第一参考电流至该第三差动放大器的一第二节点；将伴随一第四差动放大器的第一差动放大器的输出减去该第二差动放大器的输出，以产生该第一差动信号；及将伴随一第五差动放大器的第二差动放大器的输出减去该第三差动放大器的输出，以产生该第二差动信号。
本发明所述的用以感测一存储单元阻态的方法，产生该第一差动信号与第二差动信号的步骤，更包括：输入该第二参考电流至该第一差动放大器的第一节点及第二节点；输入该输出电流至该第二差动放大器的第一节点，及输入该第一参考电流至该第二差动放大器的第二节点；及输入该第二参考电流至该第三差动放大器的第一节点，及输入该第一参考电流至该第三差动放大器的第二节点；将伴随该第四差动放大器的第一差动放大器的输出减去该第二差动放大器的输出，以产生该第一差动信号；及将伴随该第五差动放大器的第二差动放大器的输出减去该第三差动放大器的输出，以产生该第二差动信号。
本发明所述的用以感测一存储单元阻态的方法，该比较进一步地包括：输入该第一差动信号至一感应放大器的一第一节点；输入该第二差动信号至该感应放大器的一第二节点；根据比较该第一差动信号与第二差动信号的结果，从该感应放大器输出该数字输出。
本发明提供一种用以感测一存储单元阻态的电路，该用以感测一存储单元阻态的电路耦接一位线及一字线，且该存储单元能切换于一高阻态与一低阻态之间，该电路包括：一高参考单元位于高阻态，选择性地耦接该字线及一高参考位线；一低参考单元位于低阻态，选择性地耦接该字线及一低参考位线；其中该存储单元、该高参考单元及该低参考单元，透过该字线的一选择信号加以选择；一电压供应器提供一既定电压至该位线、该高参考位线及一第二参考位线，产生一输出电流以反映该存储单元的电阻、一高参考电流以反映该高参考单元的高阻态、以及一第二参考电流以反映该低参考单元的低阻态；一组差动放大器选择性地耦接于该存储单元、该高参考单元及该低参考单元；及一感应放大器耦接该组差动放大器，其中该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，以及，其中该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。
本发明所述的用以感测一存储单元阻态的电路，该用以感测一存储单元阻态的电路耦接一位线及一字线，该组差动放大器包括：一第一差动放大器，将该输出电流减去一第一参考电流以产生一第一差动信号；及一第二差动放大器，将该输出电流减去一第二参考电流以产生一第二差动信号。
本发明所述的用以感测一存储单元阻态的电路及其方法，能可靠地感测MRAM装置中存储单元的阻态，及改进读取MRAM数据的速度。
附图说明
图1表示一MRAM存储单元及一参考单元耦接一感应放大器的示意图；
图2表示一MRAM存储单元范例及一参考单元耦接一感应放大器的示意图；
图3表示一已知磁穿隧接面(MTJ)架构示意图；
图4表示电阻与图3MTJ中自由层及固定层的磁性关系图；
图5是表示一感应放大器耦接一MRAM存储单元及一参考单元的示意图，其中该参考单元不包含本发明揭露的内容；
图6表示本发明一感应放大器具有一提升感测幅度实施例；
图7表示本发明一感应放大器具有一提升感测幅度另一实施例；
图8表示本发明一感应放大器具有一提升感测幅度另一实施例。
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
图1为一MRAM阵列的部分示意图100，包括一MRAM存储单元150、一感应电路180及一参考单元132，耦接如图所示。MRAM存储单元150依据所配置数据的高逻辑或低逻辑状态而具有一高阻态及一低阻态。该参考单元132包括一低(“0”)参考单元134，被配置一低阻态；及一高(“1”)参考单元136，被配置一高阻态。该高参考单元136的高阻态电阻值，与该MRAM存储单元150位于高阻态时的电阻值之间，具有一第一差异幅度。该低参考单元134的低阻态电阻值，与该MRAM存储单元150位于低阻态时的电阻值之间，具有一第二差异幅度。阻态的差异幅度由MRAM存储单元与该参考单元(134及136)之间的存储单元区域差异决定。
一般而言，该感应电路180将该MRAM存储单元150的输出电流(I)、该高参考单元136的一第一参考电流(I1)、及该低参考单元134的一第二参考电流(I2)比较后，来决定MRAM存储单元150中所储存数据的逻辑状态。第一参考电流(I1)代表一存储单元中所储存数据具高阻态，同样地，第二参考电流(I2)代表一存储单元中所储存数据具低阻态。该输出电流、第一参考电流及第二参考电流的产生是通过提供一既定电压至该MRAM存储单元150及该参考单元132。感应电路180比较输出电流、第一参考电流及第二参考电流以确定该MRAM存储单元150的阻态，且提供一输出信号至感应放大器输出160，以表示MRAM存储单元150中所储存数据的低逻辑或高逻辑状态。
图2表示一MRAM阵列100的部分示意图，包括一MRAM存储单元150、一感应电路180、一参考单元132、列选择器140以及行选择器142，耦接如图所示。该MRAM存储单元150包括一磁阻元件300及一参考晶体管124。感应电路180由编程线116选择性地耦接该MRAM存储单元150。当外加一磁场于该磁阻元件300时，可使其电阻增加或减少，该元件可由巨磁阻(GMR)、超磁阻(CMR)、异向性磁阻(AMR)或穿隧磁阻(TMR)的材料或架构来提供。以磁穿隧接面(MTJ)为例，图3表示一磁穿隧接面的层数302-312，在图4中将更进一步地说明。
MRAM存储单元150中，参考晶体管124的一栅极节点耦接一位线(BL)122，一源极节点耦接一既定电压VDD或一信号地线VSS于115(取决于所使用晶体管的类型)，以及一漏极节点耦接该磁阻元件300的底部电极层(图3的312)。该磁阻元件300的顶部电极层(图3的302)耦接于一字线(WL)120。该编程线116可以延伸至该磁阻元件300以执行写入动作。又或者提供一电流至一写入线(未图示)对该磁阻元件300执行一次写入动作。MRAM阵列100进一步地包括一列选择器140及行选择器142，用于定址该MRAM阵列100的单元。因此，列选择器140控制位线122的电压电平，而行选择器142控制字线120的电压电平。
该感应电路180根据编程线116的电流、来自参考单元132的高、低参考电流的比较结果，而能感测出MRAM存储单元150的逻辑状态。因此，读取机制如下所述。一MRAM存储单元150的选择，是透过行选择器142驱动一字线120至VDD，以及透过列选择器140驱动一位线122至VDD来决定，同时将其它列及行接地。被选择的存储单元中所储存的数据，可以透过将该存储单元电阻与参考单元132的电阻互相比较后而读取到。例如：参考单元132可以将一第一磁阻元件以低逻辑数据编程，以及将一第二磁阻元件以高逻辑数据编程。在此方法中，便是将一选择的磁阻元件，与高逻辑参考及低逻辑参考磁阻的元件，比较电阻差异。这样的比较可以透过提供一读取电流(或电压)至一被选择的MRAM存储单元150，然后感测该选择的MRAM存储单元150的阻态来完成。
在上述实施例中，一低逻辑参考单元固定储存低逻辑数据，因此具有代表低逻辑数据的电阻。同样地，一高逻辑参考单元固定储存高逻辑数据，因此具有代表高逻辑数据的电阻。在其它实施例中，表示低逻辑状态的一固定电压(或电流)，以及表示高逻辑状态的另一固定电压(或电流)可以提供至该感应电路180作为参考电压(或电流)。
增加读取幅度对于包括参考单元132的实施例而言尤其有利。在此类实施例中，一次读取动作取决于该感应电路180能否准确地根据来自该MRAM存储单元150的电压，比起来自该参考单元132的参考电压更高或更低来决定逻辑状态的能力。然而，在大型MRAM存储单元150中，在磁阻元件之间的轻微差异，可能导致从不同MRAM存储单元150接收读取电压时产生变化。在已知装置中，如该读取幅度过低，读取电压时的误差可能导致读取失败。另一方面，根据本发明揭露的教导内容，透过提高读取幅度，磁阻元件300之间的读取差异造成的影响会大幅降低。因此，可以实现一种更为可靠的存储装置。
执行一次写入动作期间，电流分别通过编程线116及字线120。这些电流形成的磁场理论上不足以影响阵列中其它邻近MR元件的存储状态，不过二个磁场的结合(在磁阻元件300上)便足以切换该存储状态(例如：切换图3铁磁自由层304的磁矩)。在其它实施例中(未图示)，可以使用一专用的字线。举例而言，一写入动作可以经由电流通过一位写入线，与编程线116朝同方向延伸。位写入线邻近该底部电极层(图3中的312)，且垂直于字线120。
图3是显示典型已知磁阻元件300的一例。该磁阻元件300包括：一顶部电极层302、一铁磁自由层304、一分隔层306作为一隧道隔层，一铁磁固定层308、一反铁磁固定层310，以及一底部电极层312。该铁磁自由层304及铁磁固定层308由铁磁性材料所组成，例如钴铁或镍钴铁。该反铁磁固定层310由反铁磁性材料所组成，例如铂锰。将静磁耦接该铁磁固定层308与反铁磁固定层310之间，使得该铁磁固定层308具有一固定磁矩。另一方面，该铁磁自由层304具有一磁矩能透过磁场运用，而能在一第一方向及一第二方向之间切换，其中该第一方向同向平行于该铁磁固定层308的磁矩，而该第二方向反向平行于该铁磁固定层308的磁矩。
分隔层306介于铁磁固定层308及铁磁自由层304之间。该分隔层306由绝缘材料所组成，例如氧化铝、氧化镁或氧化钽。当该铁磁自由层304及该铁磁固定层308的磁矩互相平行时，该分隔层306薄到足以允许排列的自旋电子的转移(隧道)。另一方面，当该铁磁自由层304及该铁磁固定层308的磁矩反向平行时，电子穿隧该分隔层306的机率会下降。这种现象通常称为自旋相关穿隧(spin-dependent tunneling，SDT)。
如图4所示，当该铁磁固定层及铁磁自由层变得更加反向平行时，通过该磁阻元件300(例如通过阶层302-312)的电阻随之提高，而当两层更加平行时电阻则随之降低。一MRAM存储单元中，磁阻元件300的电阻因此能切换于分别代表第一逻辑状态与第二逻辑状态的第一电阻值与第二电阻值之间。举例而言，一高阻值(反向平行)能表示一逻辑状态“1”，而一低阻值(平行)能表示一逻辑状态“0”。储存于该存储单元的逻辑状态可以通过该MR元件的感测电流及通过感测该电阻而读取。
如上所述，在如图1所示MRAM阵列100的部分示意图的读取架构上有许多选择性。图5提供一个已知读取架构，显示一个由Jhon Jhy Liaw在名为“感测存储单元输出的多级方法与系统”(Multiple Stage Method and System for Sensing Outputs fromMemory Cells)，案号为U.S.11/150,014的美国专利申请文献中所揭露的一感应放大器30的应用，在此作为参考文献而引述。
感应放大器30，包括一第一差动放大器34及一第二差动放大器36，各自的输出端作一第三差动放大器38的输入端。高参考单元24提供一高参考单元于高阻态及低参考单元26提供一低参考单元于低阻态。高参考单元24及低参考单元26，具有与该MRAM单元相同的结构比例(例如磁穿隧接面的面积)。因此，供给一既定电压至高参考单元24及低参考单元26，以产生从高参考单元24提供的第一参考电流(I1)，以及，从低参考单元26提供的第二参考电流(I2)。
一般而言，一次读出操作是由一电压供应器提供一既定电压至MRAM存储单元150，产生一输出电流(I)以反映该存储单元的电阻。该既定电压亦提供至第一差动放大器34和第二差动放大器36，以产生一第一参考电流I1以反映该高阻态，及产生一第二参考电流I2以反映该低阻态。第一差动放大器34提供一第一差异值，表示该第一参考电流与该输出电流的差异，即I1-I。第二差动放大器36提供一第二差异值，表示该第二参考电流与该输出电流的差异，即I-I2。第三差动放大器38比较该第一差异信号与第二差异信号，产生一数字输出160表示该MRAM存储单元150的阻态。
差异幅度为该第一差异值(I1-I)与该第二差异值(I-I2)的差距，等于(I1+I2)-2I。因此，该差异幅度由第三差动放大器38所提供，透过比较该第一差异值(I1-I)与第二差异值(I-I2)以产生一第三差异值(即，I1+I2-2I)。该差异幅度提供一数字输出160以表示该MRAM存储单元150中所储存的位值。当该存储单元150为高阻态时，该输出电流值I约为I1(即，I≈I1)。因此当MRAM存储单元150被以“1”编程时，该第三差异值提供一感测幅度为I2-I1。相反地，当该MRAM存储单元150为低阻态时，该输出电流值约为I2(即，I≈I2)。因此当MRAM存储单元150被以“0”编程时，该第三差异值提供一感测幅度为I1-I2。值得注意的是，由Jeong所提供一已知感应放大电路的感测幅度为(I1-I2)/2。
图6是显示一根据第一实施例的说明电路600。一感应电路180耦接一具有多数MRAM单元的存储阵列140，及一具有多数参考MRAM单元的参考阵列132。存储阵列140中，该MRAM单元的行定义成为字线WL1...WLn。每行字线WL中，参考阵列132包括至少一高参考MRAM单元136被编程为1(意即具高阻态)，以及至少一低参考MRAM单元134被编程为0(意即具低阻态)。存储阵列140中，该MRAM单元的列定义成为位线BL1...BLn。存储阵列140中，一既定MRAM单元的列可以经由一控制选择装置的Y选择线(YSEL1...YSELn)上的一选择信号选取，选择装置可以如142及144所示的NMOS装置。
本发明第一实施例中，与存储阵列140中MRAM单元(如150)相比较，参考阵列132的高参考MRAM单元(如136)具有一较小磁穿隧接面，因此，与MRAM存储单元150相比较，高参考MRAM单元136具有一较大电阻值，该值为1～6sigma的一第一差异幅度。与本实施例一致，该低参考MRAM单元(如134)具有一大于MRAM存储单元150的磁穿隧接面，导致低参考MRAM单元134具有一小于MRAM存储单元150的电阻值，该值为1～6sigma的一第二差异幅度。因此，具高阻态的高参考MRAM单元136的电阻，等于MRAM存储单元150于高阻态时的电阻加上1～6sigma，而具低阻态的低参考MRAM单元134的电阻，等于MRAM存储单元150于低阻态时的电阻减去1～6sigma。反之亦然，其它实施例中，该低参考MRAM单元134可以具有一小于MTJ单元150的磁穿隧接面，而该高参考MRAM单元136可以具有一大于MTJ单元150的磁穿隧接面，以提供与目前所述的实施例相同的等效电路。
当读取被编程为“1”的一MRAM存储单元150时，该MRAM存储单元150、一高参考MRAM单元136及一低参考MRAM单元134将被选取。一既定电压提供至该适当位线(例如BL1)、耦接一高参考MRAM单元136的一第一参考位线BL_ref“1”、及耦接一低参考MRAM单元134的一第二参考位线BL_ref“0”。电路600可以更进一步地包括一源极随耦器(未图示)以箝制该既定电压于一定范围内，例如介于0.3V～1.0V之间。透过电压提供，被选取的MRAM存储单元150产生一输出电流I、该高参考MRAM单元136产生一第一参考电流I1、以及该低参考MRAM单元134产生一第二参考电流I2。
本实施例中，感应电路180包括一第一差动放大器182及第二差动放大器184，将各自的输出输入至一感应放大器186。该第一参考电流I1连接该第一差动放大器182的反相输入端，而该第二参考电流I2连接该第二差动放大器184的反相输入端。来自MRAM存储单元150的编程线146，提供电流I，并连接至第一差动放大器182的同相输入端及第二差动放大器184的同相输入端。感应放大器186的输出提供至感应放大器输出160。该感应放大器186，将来自于该第一差动放大器182的输出(即I-I1)，与来自于该第二差动放大器184的输出(即I-I2)互相比较后，提供I1-I2至该感应放大器输出160。当该MRAM单元被编程为“1”时，该输出电流值I约为I1(即I≈I1)，因此感应放大器输出电流为I1-I2。反之，当该MRAM单元被编程为“0”时，该输出电流值I约为I2(即I≈I2)，因此感应放大器输出电流为I2-I1。
储存于MRAM存储单元150中的数据具有一电阻层级，低于两参考单元(当存储数据为“1”)，或是高于两参考单元(当存储数据为“0”)。因此，从该第一差动放大器182及第二差动放大器184提供一非常稳定的差动信号。此放大器的配置提供一最大磁阻率感测架构，并且与图5所揭示架构比较，信号差异提升两倍。同样地，由本实施例所提供的感测幅度与由Jeong所揭示的感测幅度相比，多达四倍。另外，本实施例中的示范配置允许该编程负载线负载效应的自我补偿，并且使过程变动减到最小。因此，该感测架构提供一高速且具高感测幅度的MRAM装置。
值得注意的是，该感应电路180可以包括一电流镜负载，将电流信号转换为电压信号。本发明除了适用MRAM单元，也包括其他存储单元，如相变随机存取存储器(PRAM)单元、及铁电随机存取存储器(FRAM)单元。
图7是显示一根据第二实施例的说明电路700。一感应电路280实现一个三级系统，其中，一感应放大器292利用五个差动放大器282～290以提供一提升的感测幅度。差动放大器282～286共同形成放大器的第一级，而差动放大器288及290形成放大器的第二级，感应放大器292为第三级。差动放大器284耦接一具有多个MRAM单元的存储阵列240，及参考阵列232中一具低逻辑参考电流的位线BL_ref“0”。该参考阵列232类似于图6的参考阵列132，与存储阵列240的MRAM单元(如250)相比较，参考阵列232的高参考MRAM单元(如236)具有一较小的MTJ区域，而参考阵列232的低参考MRAM单元(如234)具有一较大的MTJ区域，反之亦然。存储阵列240的一MRAM单元行可以透过字线WL的一选择信号被选择。一既定MRAM单元列则可以透过一控制不同选择装置(如NMOS装置242及244)的Y选择线(YSEL1...YSELn)的一选择信号被选择。差动放大器282的两输入端皆耦接位线BL_ref“1”，传送参考MRAM单元该列中被编程为“1”的参考电流。
从一MRAM单元250读取一数据位时，一电压源(未图示)提供一既定电压分别至：耦于该MRAM单元250的位线、耦接具高阻态的高参考MRAM单元236的一参考位线BL_ref“1”、及耦接具低阻态的低参考MRAM单元234的一参考位线BL_ref“0”。差动放大器282输出一逻辑“0”信号至差动放大器288。差动放大器284将来自于编程线246的输出电流减去参考位线BL_ref“0”的参考电流。差动放大器286将参考位线BL_ref“0”(I2)的参考电流减去参考位线BL_ref“1”(I1)的参考电流。第二级的差动放大器288比较差动放大器282与差动放大器284的输出，然后输出一差异值，该差异值介于MRAM单元250的输出电流(I)与低参考单元234的输出电流(I2)之间。同时，差动放大器290比较差动放大器284与差动放大器286的输出，然后输出一差异值，该差异值介于MRAM单元250的输出电流(I)与高参考单元236的输出电流(I1)之间。
这两个差异值之间的差距为(I1+I2)-2I，其中I1为高参考MRAM单元(如236)的高参考电流、I2为低参考MRAM单元(如234)的低参考电流、I为MRAM单元(如单元250)的输出电流。因为单元尺寸的差异，当MRAM单元250为低阻态时，该输出电流I稍小于该低参考单元234的电流I2。所以感应电路280的感测幅度约为(I1-I2)，两倍于一已知感应电路的感测幅度(I1-I2)/2。当MRAM单元250为高阻态时，该输出电流I稍大于该高参考单元236的电流I1。所以感应电路280的感测幅度成为I2-I1，同样地，亦两倍于一已知感应电路的感测幅度(I1-I2)/2。因此，感应电路280，与已知感应电路相较，更能容许输出电流的误差。
图8是显示一根据第三实施例的说明电路800。一感应电路380实现一个三级系统，其中，一感应放大器392利用五个差动放大器382～390提供一提升的感测幅度。差动放大器382～386共同形成放大器的第一级，而差动放大器388及390形成放大器的第二级，感应放大器392为第三级。差动放大器384耦接一具有多个MRAM单元的存储阵列340，及耦接参考阵列332中一具高逻辑参考电流的位线BL_ref“1”。该参考阵列332类似于图6的参考阵列132，与存储阵列340的MRAM单元(如350)相比较，参考阵列332的高参考MRAM单元(如336)具有一较小的MTJ区域，而参考阵列332的低参考MRAM单元(如334)具有一较大的MTJ区域，反之亦然。存储阵列340的一MRAM单元行可以透过字线WL的一选择信号被选择。一既定MRAM单元列可以透过一控制不同选择装置(如NMOS装置342及344)的Y选择线(YSEL1...YSELn)的一选择信号被选择。差动放大器382的两输入端皆耦接位线BL_ref“0”，传送参考MRAM单元该列中被编程为“0”的参考电流。
从一MRAM单元350读取一数据位时，一电压源(未图示)提供一既定电压分别至：耦接该MRAM单元350的位线、耦接具高阻态的高参考MRAM单元336的一参考位线BL_ref“1”、以及耦接具低阻态的低参考MRAM单元334的一参考位线BL_ref“0”。差动放大器382输出一逻辑“0”信号至差动放大器388。差动放大器384将来自于编程线346的输出电流减去参考位线BL_ref“1”的参考电流。差动放大器386将参考位线BL_ref“0”(I2)的参考电流减去参考位线BL_ref“1”(I1)的参考电流。第二级的差动放大器388比较差动放大器382与差动放大器384的输出，然后输出一差异值，该差异值介于MRAM单元350的输出电流(I)与高参考单元336的输出电流(I1)之间。同时，差动放大器390比较差动放大器384与差动放大器386的输出，然后输出一差异值，该差异值介于MRAM单元350的输出电流(I)与低参考单元334的输出电流(I2)之间。
这两个差异值之间的差距为(I1+I2)-2I，其中I1为高参考MRAM单元(如336)的高参考电流、I2为低参考MRAM单元(如334)的低参考电流、I为MRAM单元(如单元350)的输出电流。因为单元尺寸的差异，当MRAM单元350为低阻态时，该输出电流I稍小于该低参考单元334的电流I2。所以感应电路380的感测幅度约为(I1-I2)，两倍于一已知感应电路的感测幅度(I1-I2)/2。而当MRAM单元350为高阻态时，该输出电流I稍大于该高参考单元336的电流I1。所以感应电路380的感测幅度成为I2-I1，同样地，亦两倍于一已知感应电路的感测幅度(I1-I2)/2。因此，感应电路380，与已知感应电路相较，更能容许输出电流的误差。
本发明是揭露一种方法与电路，透过一至少具两级放大器的感应电路，用以感测MRAM单元，提升最大磁阻率。两参考MRAM单元，其中一编程为高而另一编程为低，透过几级放大器，用来与一被选择MRAM单元比较，因此可以提升MRAM单元读取时的感测幅度。该参考MRAM单元尺寸上不同于被选择MRAM单元，与被选择MRAM单元相比较，高逻辑参考单元较大，而低逻辑参考单元较小，或者反之亦然。位线负载效应亦能够自我补偿，使过程变动减到最小。
本发所使用的名称“信号”，意谓电流及/或者电压信号。如本领域技术人员所理解，表示一电流的信号可以等效于表示一电压的信号。因此，利用电流及/或者电压放大器的感应放大器等效电路，可以于上述电路中，实现类似功能。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
132：参考单元
134：低参考MRAM单元
136：高参考MRAM单元
140：MRAM单元的存储阵列
142、144：选择装置(NMOS)
146：编程线
150：MRAM单元
160：感应放大器输出
180：感应电路
182：第一差动放大器
184：第二差动放大器
186：感应放大器
600：实施例的说明电路

Claims (15)

1.一种用以感测一存储单元阻态的电路，其特征在于，该存储单元能切换于一高阻态与一低阻态之间，包括：
一高参考单元位于高阻态；
一低参考单元位于低阻态；
一电压供应器提供一既定电压至该存储单元以产生一输出电流；
一组差动放大器选择性地耦接该存储单元、该高参考单元及该低参考单元；以及
一感应放大器耦接该组差动放大器，
其中该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，以及，其中该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。
2.根据权利要求1所述的用以感测一存储单元阻态的电路，其特征在于，上述第一差异幅度，透过该高参考单元的高阻态电阻大于该存储单元的高阻态电阻决定；而其中上述第二差异幅度，透过该存储单元的低阻态电阻大于该低参考单元的低阻态电阻决定。
3.根据权利要求1所述的用以感测一存储单元阻态的电路，其特征在于，上述该组差动放大器包括：
一第一差动放大器，将该输出电流减去一第一参考电流以产生一第一差动信号；及
一第二差动放大器，将该输出电流减去一第二参考电流以产生一第二差动信号。
4.根据权利要求1所述的用以感测一存储单元阻态的电路，其特征在于，上述该组差动放大器包括：
一第一差动放大器，接收一第一参考电流，产生一零输出；
一第二差动放大器，将该输出电流减去一第二参考电流；
一第三差动放大器，将该第二参考电流减去该第一参考电流；
一第四差动放大器，耦接该第一差动放大器及第二差动放大器，接收其输出，并产生一第一差动信号；以及
一第五差动放大器，耦接该第二差动放大器及第三差动放大器，接收其输出，并产生一第二差动信号。
5.根据权利要求1所述的用以感测一存储单元阻态的电路，其特征在于，上述该组差动放大器包括：
一第一差动放大器，接收一第二参考电流，及产生一零输出；
一第二差动放大器，将该输出电流减去一第一参考电流；
一第三差动放大器，将该第二参考电流减去该第一参考电流；
一第四差动放大器，耦接该第一差动放大器及第二差动放大器，接收其输出，并产生一第一差动信号；以及
一第五差动放大器，耦接该第二差动放大器及第三差动放大器，接收其输出，并产生一第二差动信号。
6.根据权利要求1所述的用以感测一存储单元阻态的电路，其特征在于，该感应放大器包括一电流镜负载，将电流信号转换为一电压信号。
7.一种用以感测一存储单元阻态的方法，其特征在于，该存储单元具有一高阻态与一低阻态，包括：
接收一输出电流以反映该存储单元的电阻值；
接收一第一参考电流以反映一高参考单元的高阻态；
接收一第二参考电流以反映一低参考单元的低阻态；
产生一第一差动信号以表示该输出电流及该第一参考电流的差异；
产生一第二差动信号以表示该输出电流及该第二参考电流的差异；
比较该第一差动信号与该第二差动信号；及
根据比较得出该存储单元阻态的结果，产生一数字输出，
其中该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，以及，其中该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。
8.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，该第一差异幅度，透过该高参考单元的高阻态电阻大于该存储单元的高阻态电阻决定；而其中该第二差异幅度，透过该存储单元的低阻态电阻大于该低参考单元的低阻态电阻决定。
9.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，更包括：
提供一既定电压至该存储单元以产生该输出电流、至该高参考单元以产生该第一参考电流，以及至该低参考单元以产生该第二参考电流。
10.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，产生该第一差动信号的步骤，更包括：
输入该输出电流至一第一差动放大器的一第一节点；
输入该第一参考电流至该第一差动放大器的一第二节点；及
通过将该输出电流减去该第一参考电流，从该第一差动放大器输出该第一差动信号；以及
其中产生该第二差动信号的步骤，更进一步包括：
输入该输出电流至一第二差动放大器的一第一节点；
输入该第二参考电流至该第二差动放大器的一第二节点；及
通过将该输出电流减去该第二参考电流，从该第二差动放大器输出该第二差动信号。
11.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，产生该第一差动信号及第二差动信号的步骤，更包括：
输入该第一参考电流至该第一差动放大器的第一节点及第二节点；
输入该输出电流至该第二差动放大器的第一节点，及输入该第二参考电流至该第二差动放大器的第二节点；及
输入该第二参考电流至一第三差动放大器的一第一节点，及输入该第一参考电流至该第三差动放大器的一第二节点；
将伴随一第四差动放大器的第一差动放大器的输出减去该第二差动放大器的输出，以产生该第一差动信号；及
将伴随一第五差动放大器的第二差动放大器的输出减去该第三差动放大器的输出，以产生该第二差动信号。
12.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，产生该第一差动信号与第二差动信号的步骤，更包括：
输入该第二参考电流至该第一差动放大器的第一节点及第二节点；
输入该输出电流至该第二差动放大器的第一节点，及输入该第一参考电流至该第二差动放大器的第二节点；及
输入该第二参考电流至该第三差动放大器的第一节点，及输入该第一参考电流至该第三差动放大器的第二节点；
将伴随该第四差动放大器的第一差动放大器的输出减去该第二差动放大器的输出，以产生该第一差动信号；及
将伴随该第五差动放大器的第二差动放大器的输出减去该第三差动放大器的输出，以产生该第二差动信号。
13.根据权利要求7所述的用以感测一存储单元阻态的方法，其特征在于，该比较进一步地包括：
输入该第一差动信号至一感应放大器的一第一节点；
输入该第二差动信号至该感应放大器的一第二节点；及
根据比较该第一差动信号与第二差动信号的结果，从该感应放大器输出该数字输出。
14.一种用以感测一存储单元阻态的电路，其特征在于，该用以感测一存储单元阻态的电路耦接一位线及一字线，且该存储单元能切换于一高阻态与一低阻态之间，该电路包括：
一高参考单元位于高阻态，选择性地耦接该字线及一高参考位线；
一低参考单元位于低阻态，选择性地耦接该字线及一低参考位线；其中该存储单元、该高参考单元及该低参考单元，透过该字线的一选择信号加以选择；
一电压供应器提供一既定电压至该位线、该高参考位线及一第二参考位线，产生一输出电流以反映该存储单元的电阻、一高参考电流以反映该高参考单元的高阻态、以及一第二参考电流以反映该低参考单元的低阻态；
一组差动放大器选择性地耦接于该存储单元、该高参考单元及该低参考单元；及
一感应放大器耦接该组差动放大器，
其中该高参考单元的高阻态电阻值，与该存储单元位于高阻态时的电阻值之间，具有一第一差异幅度，以及，其中该低参考单元的低阻态电阻值，与该存储单元位于低阻态时的电阻值之间，具有一第二差异幅度。
15.根据权利要求14所述的用以感测一存储单元阻态的电路，其特征在于，该用以感测一存储单元阻态的电路耦接一位线及一字线，该组差动放大器包括：
一第一差动放大器，将该输出电流减去一第一参考电流以产生一第一差动信号；及
一第二差动放大器，将该输出电流减去一第二参考电流以产生一第二差动信号。
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