TWI702604B - 非揮發性記憶體裝置及非揮發式記憶體陣列 - Google Patents

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一種非揮發式記憶體裝置包含第一記憶體元件、第二記憶體元件及感測電路。第一記憶體元件用以根據資料電壓、字元電壓及第一位元電壓輸出第一電流。第二記憶體元件用以根據資料電壓及字元電壓及第二位元電壓輸出第二電流。感測電路用以比較第一電流及第二電流以判斷非揮發式記憶體裝置為低邏輯狀態或高邏輯狀態。

Description

非揮發性記憶體裝置及非揮發式記憶體 陣列
本揭示文件係關於一種非揮發式記憶體元件、非揮發性記憶體裝置及非揮發式記憶體陣列，特別是一種具有自我對準雙閘極隔絕的非揮發式記憶體元件、非揮發性記憶體裝置及非揮發式記憶體陣列。
隨著非揮發性記憶體的普及，近年來嵌入式非揮發性記憶體憑藉著體積小、可靠性高吸引了大家的注意，藉由將互補式金屬半導體(CMOS)邏輯製程與非揮發性記憶體整合在同一片晶片上，嵌入式非揮發性記憶體在重要的系統資訊儲存上，特別是可攜式裝置，像是平板電腦和智慧型手機等，變得相當重要。在嵌入式非揮發性記憶體中，一次性寫入記憶體(one-time programmable memory,OTP memory)被廣泛地用於程式碼儲存、備援系統及初始化設定。
一次性寫入記憶體依照寫入機制不同，主要分 成反熔絲、熔絲及儲存電荷的方式。現在市場上常見的反熔絲型一次性寫入記憶體多利用淺溝槽絕緣(shallow trench isolation,STI)阻隔相鄰的記憶元，以達到獨立操作的目的。但是在製作過程中，閘極與淺溝槽絕緣的未對準(misalignment)問題，會使得奇/偶記憶體元件不對稱，雖然可以透過加大重疊區來避免這個問題，但是會因此犧牲記憶體元件的面積。
本揭示文件的一實施例中，一種非揮發式記憶體元件包含選擇單元、記憶體單元及沉積層。選擇單元用以接收字元電壓，並根據字元電壓選擇性地導通。記憶體單元耦接於選擇單元，用以根據資料電壓改變為高阻態或低阻態。沉積層覆蓋於記憶體單元上，非揮發式記憶體元件根據記憶體單元改變為高阻態或低阻態而控制輸出電流。
本揭示文件的一實施例中，一種非揮發式記憶體裝置包含第一記憶體元件、第二記憶體元件及感測電路。第一記憶體元件用以根據資料電壓、字元電壓及第一位元電壓輸出第一電流。第二記憶體元件用以根據資料電壓及字元電壓及第二位元電壓輸出第二電流。感測電路用以比較第一電流及第二電流以判斷非揮發式記憶體裝置為低邏輯狀態或高邏輯狀態。
本揭示文件的一實施例中，一種非揮發式記憶體陣列包含第一記憶體元件、第二記憶體元件、第三記憶體 元件及第四記憶體元件。第一記憶體元件用以根據第一資料電壓、第一字元電壓及第一位元電壓輸出第一電流。第二記憶體元件耦接於第一記憶體元件，用以根據第二資料電壓、第二字元電壓及第一位元電壓輸出第一電流。第三記憶體元件，用以根據第一資料電壓、第一字元電壓及第二位元電壓輸出第二電流。第四記憶體元件耦接於第三記憶體元件，用以根據第二資料電壓、第二字元電壓及第二位元電壓輸出第二電流。
100‧‧‧非揮發性記憶體元件
110‧‧‧選擇單元
120‧‧‧記憶體單元
120a‧‧‧高阻態記憶體單元
120b‧‧‧低阻態記憶體單元
130‧‧‧感測電路
140‧‧‧基板層
150‧‧‧沉積層
200‧‧‧非揮發性記憶體裝置
300‧‧‧非揮發性記憶體陣列
SL、SL1、SL2‧‧‧資料線
WL、WL1、WL2‧‧‧字元線
BL、BLB‧‧‧位元線
IBLB、IBL‧‧‧電流
第1圖繪示根據本揭示文件之一實施例的非揮發性記憶體元件的電路圖。
第2圖根據本揭示文件之一實施例的非揮發性記憶體裝置的高邏輯狀態及低邏輯狀態示意圖。
第3圖根據本揭示文件之一實施例的非揮發性記憶體陣列電路圖。
第4圖根據本揭示文件之一實施例的非揮發性記憶體元件結構圖。
在本文中所使用的用詞『包含』、『具有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及/或』，包含相關列舉項目中一或多個 項目的任意一個以及其所有組合。
於本文中，當一元件被稱為『連結』或『耦接』時，可指『電性連接』或『電性耦接』。『連結』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本揭示文件。
請參考第1圖，第1圖繪示根據本揭示文件之一實施例的非揮發性記憶體元件100的電路圖。非揮發性記憶體元件100包含選擇單元110及記憶體單元120。
選擇單元110藉由字元線WL接收字元電壓，並根據字元電壓選擇性地導通。記憶體單元120耦接於選擇單元110，記憶體單元120藉由資料線SL接收資料電壓，並根據資料電壓改變為高阻態(high resistance state,HRS)或低阻態(low resistance state,LRS)。
非揮發性記憶體元件100還包含沉積層(未繪示)，於一實施例中，沉積層可以是沉積阻絕金屬矽化層(resist protective oxide,RPO)，沉積層覆蓋於記憶體單元120上。
非揮發式記憶體元件100根據記憶體單元120改變為高阻態或低阻態而控制輸出電流。
於一實施例中，選擇單元110包含第一端、第二端及控制端，選擇單元110的第一端耦接於位元線BL， 並藉由位元線BL接收位元電壓，選擇單元110的第二端耦接於記憶體單元120，選擇單元110的控制端用以接收字元電壓。
於一實施例中，記憶體單元120包含第一端，記憶體單元120的第一端耦接於選擇單元110。記憶體單元120更包含控制端，記憶體單元120的控制端120耦接於資料線SL，並藉由資料線SL接收資料電壓。
請參考第2圖，第2圖根據本揭示文件之一實施例的非揮發性記憶體裝置200的高邏輯狀態及低邏輯狀態示意圖。非揮發性記憶體裝置200可由兩組非揮發性記憶體元件100及感測電路130所組合而成。
記憶體元件實施於陣列的架構上，傳統記憶體元件在讀取狀態時，會透過外部電路提供一個參考電流，將記憶體元件的電流與參考電流導入感測電路中。若記憶體元件的電流小於參考電流，則此記憶體元件為低邏輯狀態(邏輯0)，反之，若記憶體元件的電流大於參考電流則為高邏輯狀態(邏輯1)。
本揭示文件提出差動式(differential)記憶體裝置，如第2圖所示之非揮發性記憶體裝置200，只需要將下方非揮發性記憶體元件100的電流IBLB視為參考電流，感測電路130比較電流IBL與電流IBLB之大小，便可判斷非揮發性記憶體裝置200的狀態。在此實施例中，為了方便說明，120a標示為高阻態記憶體單元，120b標示為低阻態記憶體單元。
由於當記憶體單元處於高阻態時，電流會變小或甚至接近零，例如第2圖上方，上面的記憶體單元控制為高阻態記憶體單元120a，下面的記憶體單元控制為低阻態記憶體單元120b，此時電流IBL小於電流IBLB，則感測電路130判斷此非揮發性記憶體裝置200為低邏輯狀態(邏輯0)。
第2圖下方，上面的記憶體單元控制為低阻態記憶體單元120b，下面的記憶體單元控制為高阻態記憶體單元120a，此時電流IBL大於電流IBLB，則感測電路130判斷此非揮發性記憶體裝置200為高邏輯狀態(邏輯1)。
透過感測電路130，採用自我比較的方式，不僅能縮小整體電路面積，也可以克服製程飄移(mismatch)的問題。於一實施例中，感測電路130可以是感測放大器(sense amplifier)。
非揮發性記憶體裝置200中的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110用以接收字元線WL上的字元電壓，並根據字元電壓選擇性地導通。記憶體單元120根據資料線SL上的資料電壓改變為高阻態或低阻態。
於一實施例中，非揮發式記憶體裝置更包含沉積層(未繪示)，沉積層覆蓋於記憶體單元120上。
請參考第3圖，第3圖根據本揭示文件之一實施例的非揮發性記憶體陣列300電路圖。非揮發性記憶體陣列300包含四個非揮發性記憶體元件100，非揮發性記憶體陣列300可看成是由四個非揮發性記憶體元件100所組成為 2X2的陣列。非揮發性記憶體陣列300中的非揮發性記憶體元件100之數量可以根據實際狀況而有所不同。
左上的非揮發性記憶體元件100用以根據資料線SL1上的資料電壓、字元線WL1上的字元電壓及位元線BL上的位元電壓輸出電流。左上的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110用以接收字元線WL1上的字元電壓，並根據字元電壓選擇性地導通。記憶體單元120耦接於選擇單元110，記憶體單元120用以根據資料線SL1上的資料電壓改變為高阻態或低阻態，記憶體單元120包含一閘極側壁。
右上的非揮發性記憶體元件100用以根據資料線SL2上的資料電壓、字元線WL2上的字元電壓及位元線BL上的位元電壓輸出電流。右上的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110用以接收字元線WL2上的字元電壓，並根據字元電壓選擇性地導通。記憶體單元120耦接於選擇單元110，記憶體單元120用以根據資料線SL2上的資料電壓改變為高阻態或低阻態，記憶體單元120包含一閘極側壁，耦接於左上的記憶體單元120的閘極側壁。
左下的非揮發性記憶體元件100用以根據資料線SL1上的資料電壓、字元線WL1上的字元電壓及位元線BLB上的位元電壓輸出電流。左下的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110用以接收字元線WL1上的字元電壓，並根據字元電壓選擇性地 導通。記憶體單元120耦接於選擇單元110，記憶體單元120用以根據資料線SL1上的資料電壓改變為高阻態或低阻態，記憶體單元120包含一閘極側壁。
右下的非揮發性記憶體元件100用以根據資料線SL2上的資料電壓、字元線WL2上的字元電壓及位元線BLB上的位元電壓輸出電流。右下的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110用以接收字元線WL2上的字元電壓，並根據字元電壓選擇性地導通。記憶體單元120耦接於選擇單元110，記憶體單元120用以根據資料線SL2上的資料電壓改變為高阻態或低阻態，記憶體單元120包含一閘極側壁，耦接於左下的記憶體單元120的閘極側壁。
透過如第2圖中的感測電路130，比較上方的非揮發性記憶體裝置200之電流及下方的非揮發性記憶體裝置200之電流，以判斷非揮發性記憶體裝置200為低邏輯狀態或高邏輯狀態。
請參考第4圖，第4圖根據本揭示文件之一實施例的非揮發性記憶體元件100結構圖。第4圖的結構圖是以第3圖中上方的兩個非揮發性記憶體元件100作為例子說明。結構圖由兩個非揮發性記憶體元件100組合而成，例如左方的非揮發性記憶體元件100及右方的非揮發性記憶體元件100，以虛線作為區隔，如第4圖所示。
左方的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110及記憶體單元120於基 板層140上方。選擇單元110耦接於字元線WL1及位元線BL，記憶體單元120耦接於資料線SL1。右方的非揮發性記憶體元件100包含選擇單元110及記憶體單元120，選擇單元110及記憶體單元120於基板層140上方。選擇單元110耦接於字元線WL2及位元線BL，記憶體單元120耦接於資料線SL2，記憶體單元120被沉積層150所覆蓋。
本揭示文件所提出利用電晶體本身具備的閘極側壁相互連接，形成自我對準雙閘極隔絕(twin-gate isolation)，阻絕相鄰記憶體單元，具有高密度和高邏輯系統相容性的優點，也擁有更優異的阻隔能力。並可以免除多晶矽閘極或金屬閘極與淺溝槽絕緣不對齊所造成的奇/偶數記憶體單元不對稱的問題。
此外本揭示文件中的在布局中讓沉積層150覆蓋在閘極區域上方，沉積層150保護閘極不與矽反應形成矽化物(salicide)，以避免在閘極邊緣產生漏電途徑。
綜上所述，記憶體元件中的記憶體單元，利用電晶體本身具備的閘極側壁相互連接，形成自我對準雙閘極隔絕阻絕相鄰記憶體單元，具有高密度和高邏輯系統相容性的優點，也擁有更優異的阻隔能力。並可以避免多晶矽閘極或金屬閘極與淺溝槽絕緣不對齊所造成的奇/偶數記憶體單元不對稱的問題。
此外，差動式的記憶體裝置，只需要將下方記憶體元件的電流視為參考電流，便可判斷上方記憶體狀態。透過自我比較的方式，不僅能縮小整體電路面積，也可以克 服製程飄移的問題。
100:非揮發性記憶體元件
110:選擇單元
120:記憶體單元
140:基板層
150:沉積層
SL1、SL2:資料線
WL1、WL2:字元線
BL:位元線

Claims (6)

  1. 一種非揮發式記憶體裝置，包含：一第一記憶體元件，用以根據一資料電壓、一字元電壓及一第一位元電壓輸出一第一電流；一第二記憶體元件，用以根據該資料電壓及該字元電壓及一第二位元電壓輸出一第二電流；以及一感測電路，耦接於該第一記憶體元件及該第二記憶體元件，用以比較該第一電流及該第二電流以判斷該非揮發式記憶體裝置為一低邏輯狀態或一高邏輯狀態。
  2. 如請求項1所述之非揮發式記憶體裝置，其中該第一記憶體元件包含：一第一選擇單元，用以接收一第一字元電壓，並根據該第一字元電壓選擇性地導通；以及一第一記憶體單元，用以根據一第一資料電壓改變為一高阻態或一低阻態。
  3. 如請求項2所述之非揮發式記憶體裝置，其中該第二記憶體元件包含：一第二選擇單元，用以接收一第二字元電壓，並根據該第二字元電壓選擇性地導通；以及一第二記憶體單元，用以根據一第二資料電壓改變為該高阻態或該低阻態。
  4. 如請求項3所述之非揮發式記憶體裝置，更包含：一沉積層，覆蓋於該第一記憶體單元及該第二記憶體單元上。
  5. 一種非揮發式記憶體陣列，包含：一第一記憶體元件，用以根據一第一資料電壓、一第一字元電壓及一第一位元電壓輸出一第一電流，其中該第一記憶體元件包含一第一記憶體單元；一第二記憶體元件，耦接於該第一記憶體元件，用以根據一第二資料電壓、一第二字元電壓及該第一位元電壓輸出該第一電流，其中該第二記憶體元件包含一第二記憶體單元，該第二記憶體單元耦接於該第一記憶體單元；一第三記憶體元件，用以根據該第一資料電壓、該第一字元電壓及一第二位元電壓輸出一第二電流，其中該第三記憶體元件包含一第三記憶體單元；以及一第四記憶體元件，耦接於該第三記憶體元件，用以根據該第二資料電壓、該第二字元電壓及該第二位元電壓輸出該第二電流，其中該第四記憶體元件包含一第四記憶體單元，該第四記憶體單元耦接於該第三記憶體單元。
  6. 如請求項5所述之非揮發式記憶體陣列，其中該第一記憶體單元、該第二記憶體單元、該第三記憶體單元及該第四記憶體單元各自包含：一閘極側壁，該第一記憶體單元的該閘極側壁耦接於 該第二記憶體單元的該閘極側壁，該第三記憶體單元的該閘極側壁耦接於該第四記憶體單元的該閘極側壁。
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