TW201946057A - 裝置、記憶體裝置及電子系統 - Google Patents

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Abstract

本發明係關於一種包括一堆疊結構之裝置，該堆疊結構包括疊層，該等疊層各自包括：一記憶體層級，其包括記憶體元件；一控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現該記憶體層級之該等控制操作之一額外部分。本發明亦闡述一種記憶體裝置、一種操作一裝置之方法及一種電子系統。

Description

裝置、記憶體裝置及電子系統
本發明之實施例係關於半導體裝置設計及製作之領域。更具體而言，本發明之實施例係關於包含堆疊結構之半導體裝置，該等堆疊結構包括具有與控制邏輯層級及額外控制邏輯層級操作地相關聯之記憶體層級之疊層，且係關於相關記憶體裝置、電子系統及方法。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸且藉由減小相鄰特徵之間之分離距離來增加一半導體裝置內之整合位準或特徵密度。此外，半導體裝置設計者通常期望設計不僅緊湊而且提供效能優點以及經簡化設計之架構。
一半導體裝置之一項實例係一記憶體裝置。記憶體裝置通常作為電腦或其他電子裝置中之內部積體電路而提供。存在諸多不同類型之記憶體，包含但不限於隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及可變電阻記憶體。可變電阻記憶體之非限制性實例包含電阻式隨機存取記憶體(ReRAM)、導電橋接隨機存取記憶體(導電橋接RAM)、磁性隨機存取記憶體(MRAM)、相變材料(PCM)記憶體、相變隨機存取記憶體(PCRAM)、自旋轉矩轉移隨機存取記憶體(STTRAM)、基於氧空缺之記憶體及可程式化導體記憶體。
一記憶體裝置之一典型記憶體單元包含一個存取裝置(諸如一電晶體)及一個記憶體儲存結構(諸如一電容器)。半導體裝置之現代應用可採用顯著量之記憶體單元，其等配置成展現記憶體單元之列及行之記憶體陣列。記憶體單元可經由沿著記憶體陣列之記憶體單元之列及行配置之數位線(例如，位元線)及字線(例如，存取線)來電存取。記憶體陣列可係二維(2D)的以便展現記憶體單元之一單個疊層(例如，一單個層體、一單個層級)，或可係三維(3D)的以便展現記憶體單元之多個疊層(例如，多個層級、多個層體)。
下伏一記憶體裝置之一記憶體陣列之一基底控制邏輯結構內之控制邏輯裝置已用來控制對記憶體裝置之記憶體單元之操作(例如，存取操作、讀取操作、寫入操作)。可藉助於路由及互連結構提供與記憶體陣列之記憶體單元電連通之控制邏輯裝置之一總成。然而，隨著一個3D記憶體陣列之疊層之數目增加，將3D記憶體陣列之不同疊層之記憶體單元電連接至基底控制邏輯結構內之控制邏輯裝置之總成可形成與促進電連接所需之路由及互連結構之經增加量及尺寸相關聯之大小及間隔複雜性。此外，基底控制邏輯結構內所採用的不同控制邏輯裝置之量、尺寸及配置亦可非期望地妨礙一記憶體裝置之大小之減小、記憶體裝置之儲存密度之增加及/或製作成本之減少。
因此，將期望具有促進較高封裝密度之經改良半導體裝置、控制邏輯總成及控制邏輯裝置、以及形成半導體裝置、控制邏輯總成及控制邏輯裝置之方法。
在某些實施例中，一種裝置包括一堆疊結構，該堆疊結構包括疊層，該等疊層各自包括：一記憶體層級，其包括記憶體元件；一控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該記憶體層級控制操作之一部分；及一額外控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現該記憶體層級之該等控制操作之一額外部分。
在額外實施例中，一種操作一裝置之方法包括：使用與記憶體層級電連通之一或多個控制邏輯層級來控制包括該等記憶體層級之一堆疊結構之功能。此外，使用與該等記憶體層級電連通之一或多個額外控制邏輯層級來控制該堆疊結構之不同功能。此外，使用與該堆疊結構之該一或多個控制邏輯層級及該一或多個額外控制邏輯層級電連通之一基底控制邏輯結構來控制該堆疊結構之不同功能。
在其他實施例中，一種記憶體裝置包括一基底控制邏輯結構、在該基底控制邏輯結構上方之堆疊結構、第一互連結構及第二互連結構。該等堆疊結構各自包括：一第一控制邏輯層級，其在該基底控制邏輯結構上方；一第一記憶體層級，其在該第一控制邏輯層級上方並電耦合至該第一控制邏輯層級；一第一額外控制邏輯層級，其在該第一記憶體層級上方並電耦合至該第一記憶體層級；一第二記憶體層級，其在該第一額外控制邏輯層級上方並電耦合至該第一額外控制邏輯層級；及一第二控制邏輯層級，其在該第二記憶體層級上方並電耦合至該第二記憶體層級。該等第一互連結構自該基底控制邏輯結構延伸至該等堆疊結構中之每一者之該第一控制邏輯層級及該第二控制邏輯層級。該等第二互連結構自該基底控制邏輯結構延伸至該等堆疊結構中之每一者之該第一額外控制邏輯層級。
在仍其他實施例中，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置。該記憶體裝置包括一堆疊結構，該堆疊結構包括疊層。該等疊層中之每一者包括：一記憶體層級；一控制邏輯層級，其垂直毗鄰該記憶體層級且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其垂直毗鄰該記憶體層級且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現該記憶體層級之該等控制操作之一額外部分。
本申請案主張於2018年4月30日提出申請之標題為「半導體裝置、及相關記憶體裝置、電子系統及操作半導體裝置之方法(Semiconductor Devices, and Related Memory Devices, Electronic Systems, and Methods of Operating Semiconductor Devices)」之美國專利申請案第15/966,197號之申請日期之權益。
闡述包含堆疊結構之半導體裝置，該等堆疊結構包括操作地與控制邏輯層級及額外控制邏輯層級相關聯之疊層，如同記憶體裝置、電子系統及操作半導體裝置之方法。在某些實施例中，一半導體裝置包含一堆疊結構，其包含多個疊層(例如，層體)，每一疊層個別地包含垂直位於一控制邏輯層級與一額外控制邏輯層級之間的一記憶體層級。控制邏輯層級及額外控制邏輯層級可經組態及可操作以控制彼此不同之記憶體層級之操作，諸如記憶體層級之一記憶體元件陣列之不同行及列操作。因此，包含於控制邏輯層級中之控制邏輯裝置及電路可至少部分地不同於包含於額外控制邏輯層級中之控制邏輯裝置及電路。亦可在記憶體層級與垂直相鄰記憶體層級之一或多個額外記憶體層級之間共用控制邏輯層級及/或額外控制邏輯層級。舉例而言，可在記憶體層級與垂直相鄰記憶體層級之一額外記憶體層級之間共用控制邏輯層級，使得控制邏輯層級在記憶體層級及額外記憶體層級內實現相同控制操作(例如，基於行之操作)。作為另一實例，可在記憶體層級與垂直相鄰記憶體層級之另一記憶體層級之間共用額外控制邏輯層級，使得控制邏輯層級在記憶體層級及另一記憶體層級內實現相同控制操作(例如，基於列之操作)。包含於與堆疊結構之至少一個疊層相關聯之控制邏輯層級及額外控制邏輯層級中之控制邏輯裝置可包含：包含彼此橫向(例如，水平)位移(例如，間隔開、分離)之電晶體(例如，垂直電晶體、水平電晶體、鰭式場效應電晶體(FinFET))之至少一個裝置，及/或可包含：包含彼此縱向(例如，垂直)位移之電晶體(例如，垂直電晶體、水平電晶體)之至少一個裝置。此外，與堆疊結構之每一疊層相關聯之控制邏輯層級及額外控制邏輯層級可與半導體裝置之一基底控制邏輯結構電連通。基底控制邏輯結構可包含：不同於包含於堆疊結構之控制邏輯層級及額外控制邏輯層級中之彼等控制邏輯裝置及電路的控制邏輯裝置及電路。包含於基底控制邏輯結構中之額外控制邏輯裝置及電路結合包含於與堆疊結構之疊層中之每一者相關聯之控制邏輯層級及額外控制邏輯層級中之控制邏輯裝置及電路一起工作以促進半導體裝置之所期望操作(例如，存取操作、讀取操作、寫入操作)。本發明之裝置、結構、總成及方法可促進依賴於高封裝密度之半導體裝置(例如，3D記憶體裝置)中之經增加效率、效能、簡易性及耐久性。
以下闡述提供諸如材料類型、材料厚度及處理條件之具體細節，以便提供對本發明之實施例之一透徹闡述。然而，熟習此項技術者將理解，可在不採用此等具體細節之情形下實踐本發明之實施例。實際上，本發明之實施例可結合業界所採用的習用製作技術來實踐。此外，下文所提供的闡述並不形成用於製造一半導體裝置(例如，一記憶體裝置)之一完整程序流程。下文所闡述的半導體裝置結構並不形成一完整半導體裝置。下文僅詳細闡述用以理解本發明之實施例所必需的彼等程序動作及結構。可藉由習用製作技術來執行用以由半導體裝置結構形成完整半導體裝置之額外動作。亦注意，隨附本申請案之任何圖式僅係出於說明性目的，且因此未按比例繪製。此外，各圖之間共同之元件可保持相同數字標號。
如本文中所使用，術語「經組態」係指至少一個結構及至少一個設備中之一或多者之一大小、形狀、材料組合物、材料分佈、定向及配置以一預定方式促進結構及設備中之一或多者之操作。
如本文中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非內容脈絡另有明確指示。
如本文中所使用，「及/或」包含相關聯所列舉項目中之一或多者之任何及全部組合。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」係關於在其中或其上形成一或多個結構及/或特徵且未必由地球之重力場界定之一基板(例如，基底材料、基底結構、基底構造等)之一主平面。一「橫向」或「水平」方向係大致上平行於基板之主平面之一方向，而一「縱向」或「垂直」方向係大致上垂直於基板之主平面之一方向。基板之主平面係由與基板之其他表面相比具有一相對大面積之基板之一表面界定。
如本文中所使用，「垂直相鄰」或「縱向相鄰」特徵(例如，結構、層級、疊層、裝置)意指且包含位於最垂直接近(例如，垂直地最近)彼此之特徵。此外，如本文中所使用，「水平相鄰」或「橫向相鄰」特徵(例如，結構、層級、疊層、裝置)意指且包含定位成最水平地接近(例如，水平地最近)彼此之特徵。
如本文中所使用，為便於說明，可使用空間相對術語(諸如「下面」、「下方」、「下部」、「底部」、「上方」、「上部」、「頂部」、「前」、「後」、「左」、「右」及諸如此類)來闡述一個元件或特徵與另一(另外)元件或特徵之關係，如圖中所圖解說明。除非另有規定，否則除圖中所繪示之定向之外，空間相關術語亦意欲囊括材料之不同定向。舉例而言，若反轉各圖中之材料，則闡述為在其他元件或特徵「下方」或「下面」或「下邊」或者「底部上」之元件將定向為在其他元件或特徵「上方」或「頂部上」。因此，術語「下方」可囊括對熟悉此項技術者將顯而易見的之上方及下方之一定向二者(此取決於使用術語之內容脈絡)。可以其他方式(旋轉90度、反轉、翻轉等)定向材料且據此解釋本文中所使用的空間相關闡述語。
如本文中所使用，關於一既定參數、性質或條件之術語「大致上」意指且包含熟悉此項技術者將理解的以一變化程度(諸如在可接受容差內)滿足給定參數、性質或條件之一程度。藉助於實例，取決於大致上滿足之特定參數、性質或條件，該參數、性質或條件可達成至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、至少99.9%滿足或甚至100.0%滿足。
如本文中所使用，關於一特定參數之一數值之「約」或「大約」包含該數值且來自熟悉此項技術者將理解的數值之一變化程度係在特定參數之可接受容差內。舉例而言，關於一數值之「約」或「大約」可包含在數值之自90.0％至110.0％之一範圍內之額外數值，諸如，在數值之自95.0％至105.0％之一範圍內，在數值之自97.5％至102.5％之一範圍內，在數值之自99.0％至101.0％之一範圍內，在數值之自99.5％至100.5％之一範圍內，或在數值之自99.9％至100.1％之一範圍內。
如本文中所使用，術語「NMOS」電晶體意指且包含具有一P型通道區域之一所謂金屬氧化物電晶體。NMOS電晶體之閘極可包括一導電金屬、另一導電材料(諸如多晶矽)或其一組合。如本文中所使用，術語「PMOS」電晶體意指且包含具有一N型通道區域之一所謂金屬氧化物電晶體。PMOS電晶體之閘極可包括一導電金屬、另一導電材料(諸如多晶矽)或其一組合。因此，此等電晶體之閘極結構可包含未必係金屬之導電材料。
圖1A展示根據本發明之實施例之一半導體裝置100 (例如，一個3D記憶體裝置)之一經簡化側視立面圖。如圖1A中所展示，半導體裝置100包含一基底控制邏輯結構102及上覆基底控制邏輯結構102之一堆疊結構104。如下文進一步詳細闡述，堆疊結構104包含多個疊層，舉例而言，疊層106A-106C (例如，層體)包含記憶體層級108、控制邏輯層級110 (例如，薄膜電晶體(TFT)控制邏輯層級)及額外控制邏輯層級112 (例如，額外TFT控制邏輯層級)。疊層106A-106C中之每一者可包含垂直(例如，縱向)定位於控制邏輯層級110中之一者與額外控制邏輯層級112中之一者之間之記憶體層級108中之一者。控制邏輯層級110及額外控制邏輯層級112可呈現彼此不同之組態(例如，不同控制邏輯裝置、控制邏輯裝置之不同總成)，並且可經組態及操作以針對半導體裝置100執行彼此不同之控制功能，亦如下文進一步所詳細闡述。如圖1A中所展示，控制邏輯層級110中之一或多者可由堆疊結構104結構之垂直相鄰記憶體層級108共用，使得針對兩(2)個垂直相鄰記憶體層級108之各種控制操作(例如，針對記憶體元件之行之控制操作)可由垂直地在其間之一單個(例如，僅一個)控制邏輯層級110實現。此外，亦如圖1A中所展示，額外控制邏輯層級112中之一或多者可由堆疊結構104結構之垂直相鄰記憶體層級108共用，使得針對兩(2)個垂直相鄰記憶體層級108之各種控制操作(例如，針對記憶體元件之列之控制操作)可由垂直地在其間之一單個(例如，僅一個)額外控制邏輯層級112實現。一半導體裝置100之基底控制邏輯結構102可藉助於在基底控制邏輯結構102與堆疊結構104之控制邏輯層級110及額外控制邏輯層級112中之每一者之間延伸之互連結構114與堆疊結構104之疊層106中之一或多者(例如，每一者)電連通。此外，堆疊結構104之記憶體層級108可藉助於額外互連結構116與控制邏輯層級110及垂直毗鄰於其之額外控制邏輯層級112電連通。
基底控制邏輯結構102可包含用於控制堆疊結構104之各種操作之裝置及電路。包含於基底控制邏輯結構102中之裝置及電路可相對於包含於堆疊結構104之控制邏輯層級110及額外控制邏輯層級112中之裝置及電路而選擇。包含於基底控制邏輯結構102中之裝置及電路可不同於包含於堆疊結構104之控制邏輯層級110及額外控制邏輯層級112中之裝置及電路，且可由堆疊結構104之不同疊層106使用及共用以促進堆疊結構104之所期望操作。藉助於非限制性實例，基底控制邏輯結構102可包含以下各項中之一或多者(例如，每一者)：電荷幫浦(例如VCCP 電荷幫浦、VNEGWL 電荷幫浦、DVC2電荷幫浦)、延遲鎖相迴路(DLL)電路(例如，環形振盪器)、汲極電源電壓(Vdd )調節器及各種晶片/疊層控制電路。包含於基底控制邏輯結構102中之裝置及電路可採用不同習用控制邏輯裝置(例如，不同習用CMOS裝置，諸如習用CMOS反相器、習用CMOS NAND閘、習用CMOS傳輸通過閘)，此在本文中未詳細闡述。繼而，如下文進一步所詳細闡述，包含於堆疊結構104之控制邏輯層級110及額外控制邏輯層級112中之裝置及電路中之至少某一者亦可由堆疊結構104之不同(例如，垂直相鄰)疊層共用，且可專用於實現及控制與其相關聯但未囊括在包含於基底控制邏輯結構102中之裝置及電路之功能內的疊層106 (例如，垂直相鄰疊層106)之各種操作(例如，記憶體層級操作)。
如圖1A中所展示，半導體裝置100之互連結構114可包含第一互連結構114A及第二互連結構114B。第一互連結構114A可在基底控制邏輯結構102與堆疊結構104之控制邏輯層級110 (例如，第一控制邏輯層級110A及第二控制邏輯層級110B)之間延伸並電耦合。第二互連結構114B可在基底控制邏輯結構102與堆疊結構104之額外控制邏輯層級112 (例如，第一額外控制邏輯層級112A及第二額外控制邏輯層級112B)之間延伸並電耦合。第一互連結構114A中之至少某一者(例如，每一者)可跨越半導體裝置100安置在與第二互連結構114B中之至少某一者(例如，每一者)不同的一橫向區域(例如，一不同橫向區)內。舉例而言，第一互連結構114A可安置在接近(例如，毗鄰)堆疊結構104之一第一橫向邊界之一第一插座區內；且舉例而言，第二互連結構114B可安置在接近(例如，毗鄰)堆疊結構104之一第二不同橫向邊界之一第二不同插座區內。
藉助於非限制性實例，圖1B展示圖1A中所展示的半導體裝置100之一平面圖，包含用於將基底控制邏輯結構102 (圖1A)連接至堆疊結構104之控制邏輯層級110 (圖1A)及額外控制邏輯層級112 (圖1A)之不同插座區。如圖1B中所展示，一第一插座區118可定位成接近(例如，毗鄰)堆疊結構104之一第一橫向邊界117並在與其大致相同的橫向方向(例如，X方向)上延伸，且一第二插座區120可定位成接近(例如，毗鄰)堆疊結構104之一第二橫向邊界119並在與其大致相同的橫向方向(例如，Y方向)上延伸。舉例而言，第一插座區118可橫向地含有自基底控制邏輯結構102 (圖1A)延伸至堆疊結構104之控制邏輯層級110 (圖1A)之第一互連結構114A (圖1A)；且舉例而言，第二插座區120可橫向地含有自基底控制邏輯結構102 (圖1A)延伸至堆疊結構104之額外控制邏輯層級112 (圖1A)之第二互連結構114B (圖1A)。在額外實施例中，第一插座區118可橫向地含有自基底控制邏輯結構102 (圖1A)延伸至堆疊結構104之額外控制邏輯層級112 (圖1A)之第二互連結構114B (圖1A)；且第二插座區120可橫向地含有自基底控制邏輯結構102 (圖1A)延伸至堆疊結構104之控制邏輯層級110 (圖1A)之第一互連結構114A (圖1A)。
返回參考圖1A，堆疊結構104可包含任何所期望數目個疊層106。為了清楚及方便理解圖式及相關說明，圖1A將堆疊結構104展示為包含三(3)個疊層106。堆疊結構104之一第一疊層106A可包含一第一記憶體層級108A、一第一控制邏輯層級110A及一第一額外控制邏輯層級112A。第一疊層106A之第一記憶體層級108A可電耦合至並垂直插置在第一控制邏輯層級110A與第一額外控制邏輯層級112A之間。堆疊結構104之一第二疊層106B可垂直上覆堆疊結構104之第一疊層106A，且可包含第一額外控制邏輯層級112A、一第二記憶體層級108B及一第二額外控制邏輯層級112B。第一額外控制邏輯層級112A可由第一疊層106A之第一記憶體層級108A及第二疊層106B之第二記憶體層級108B共用。第二疊層106B之第二記憶體層級108B可電耦合至並垂直插置在第一額外控制邏輯層級112A與第二控制邏輯層級110B之間。堆疊結構104之一第三疊層106C可垂直上覆堆疊結構104之第二疊層106B，且可包含第二控制邏輯層級110B、一第三記憶體層級108C及一第二額外控制邏輯層級112B。第二控制邏輯層級110B可由第二疊層106B之第二記憶體層級108B及第三疊層106C之第三記憶體層級108C共用。第三疊層106C之第三記憶體層級108C可電耦合至並垂直插置在第二控制邏輯層級110B與第二額外控制邏輯層級112B之間。在額外實施例中，堆疊結構104包含不同數目個疊層106。舉例而言，堆疊結構104可包含大於三(3)個疊層106 (例如，大於或等於四(4)個疊層106，大於或等於八(8)個疊層106，大於或等於十六(16)個疊層106，大於或等於三十二(32)個疊層106，大於或等於六十四(64)個疊層106)或者可包含小於三(3)個疊層106 (例如兩(2)個疊層106)。
堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)之記憶體層級108 (例如，第一記憶體層級108A、第二記憶體層級108B、第三記憶體層級108C)可各自個別地包含一記憶體元件陣列及一存取裝置陣列。對於一既定記憶體層級108 (例如，第一記憶體層級108A、第二記憶體層級108B或第三記憶體層級108C)，存取裝置陣列之存取裝置可下伏(或上覆)並電連通記憶體元件陣列之記憶體元件。存取裝置與一既定記憶體層級108之記憶體元件一起可形成用於堆疊結構104之疊層106中之每一者之記憶體單元。
舉例而言，記憶體層級108中之每一者之記憶體元件陣列可包含在一第一橫向方向上延伸之記憶體元件之列及在垂直於第一橫向方向之一第二橫向方向上延伸之記憶體元件之行。在額外實施例中，陣列可包含記憶體元件之一不同配置，諸如記憶體元件之一六角緊密堆積配置。記憶體元件陣列之記憶體元件可包括RAM元件、ROM元件、DRAM元件、SDRAM元件、快閃記憶體元件、可變電阻記憶體元件或另一類型之記憶體元件。在某些實施例中，記憶體元件包括DRAM元件。在額外實施例中，記憶體元件包括可變電阻記憶體元件。可變電阻記憶體元件之非限制性實例包含ReRAM元件、導電橋接RAM元件、MRAM元件、PCM記憶體元件、PCRAM元件、STTRAM元件、基於氧空缺之記憶體元件及可程式化導體記憶體元件。
舉例而言，記憶體層級108中之每一者之存取裝置陣列之存取裝置之量及橫向定位可對應於既定記憶體層級之記憶體元件陣列之記憶體元件之量及橫向定位。舉例而言，存取裝置可各自個別地包含：一通道區域，其在一對源極/汲極區域之間；及一閘，其經組態以穿過通道區域將源極/汲極區域電連接至彼此。存取裝置可包括平坦存取裝置(例如，平坦TFT存取裝置；平坦二極體裝置，諸如平坦二端子二極體裝置；平坦臨限值切換裝置)或垂直存取裝置(例如，垂直TFT存取裝置；垂直二極體裝置，諸如垂直二端子二極體裝置；垂直臨限值切換裝置)。平坦存取裝置可基於在其源極區域與汲極區域之間之電流流動方向而與垂直存取裝置進行區分。一垂直存取裝置之源極區域與汲極區域之間之電流流動主要是大致上正交(例如，垂直)於其下一基板或基底(例如，基底控制邏輯結構102)之一主要(例如，主)表面，且一平坦存取裝置之源極區域與汲極區域之間之電流流動主要是平行於其下基板或基底之主要表面。
控制邏輯層級110可包括各自個別地包含一或多個場效應電晶體之TFT控制邏輯層級，一或多個場效應電晶體包含作用半導體材料、介電材料及金屬觸點之膜。堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)所採用的控制邏輯層級110 (例如，第一控制邏輯層級110A、第二控制邏輯層級110B)可包含用於控制疊層106之記憶體層級108 (例如，第一記憶體層級108A、第二記憶體層級108B、第三記憶體層級108C)之各種操作之裝置及電路，該等裝置及電路未被基底控制邏輯結構102及額外控制邏輯層級112之裝置及電路囊括(例如，實現、執行、涵蓋)。作為一非限制性實例，控制邏輯層級110可各自個別地包含用於控制與其操作地相關聯之記憶體層級108之陣列(例如，記憶體元件陣列、存取裝置陣列)之行操作之裝置及電路，諸如以下各項中之一或多者(例如，每一者)：解碼器(例如，區域疊層解碼器、行解碼器)、感測放大器(例如，等化(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、修復電路(例如，行修復電路)、I/O裝置(例如，區域I/O裝置)、記憶體測試裝置、陣列多工器(MUX)以及錯誤檢查及校正(ECC)裝置。作為另一非限制性實例，控制邏輯層級110可各自個別地包含用於控制與其操作地相關聯之記憶體層級108之陣列(例如，記憶體元件陣列、存取裝置陣列)之列操作之裝置及電路，諸如以下各項中之一或多者(例如，每一者)：解碼器(例如，區域疊層解碼器、列解碼器)、驅動器(例如，字線(WL)驅動器)、修復電路(例如，列修復電路)、記憶體測試裝置、MUX、ECC裝置及自我再新/耗損均衡裝置。如下文進一步所詳細闡述，包含於控制邏輯層級110中之裝置及電路可採用諸如TFT互補金屬氧化物半導體(CMOS)裝置之控制裝置，包含橫向位移之電晶體(例如，橫向位移之NMOS及PMOS電晶體)及垂直位移之電晶體(例如，垂直位移之NMOS及PMOS電晶體)中之一或多者。
一既定控制邏輯層級110之裝置及電路可僅用於實現及控制在堆疊結構104之一單個(例如，僅一個)疊層106內之操作(例如，可不在疊層106中之兩者或更多者之間共用)，或可用於實現及控制在堆疊結構104之多個(例如，不止一個)疊層106內之操作(例如，可在疊層106中之兩者或更多者之間共用)。舉例而言，如圖1A中所展示，第一控制邏輯層級110A可僅控制在堆疊結構104之第一疊層106A內之操作(例如，針對第一記憶體層級108A內之陣列之行操作)，且第二控制邏輯層級110B可控制在堆疊結構104之第二疊層106B及第三疊層106C中之每一者內之操作(例如，針對第二記憶體層級108B及第三記憶體層級108C中之每一者內之陣列之行操作)。此外，堆疊結構104之控制邏輯層級110 (例如，第一控制邏輯層級110A、第二控制邏輯層級110B)中之每一者可呈現大致上相同組態(例如，大致上相同組件及組件配置)，或堆疊結構104之控制邏輯層級110中之至少一者可呈現與控制邏輯層級110中之至少一個其他者不同之一組態(例如，不同組件及/或一不同組件配置)。
額外控制邏輯層級112可包括各自個別地包含一或多個場效應電晶體之額外TFT控制邏輯層級，該一或多個場效應電晶體包含作用半導體材料、介電材料及金屬觸點之膜。堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)所採用的額外控制邏輯層級112 (例如，第一額外控制邏輯層級112A、第二額外控制邏輯層級112B)可包含用於控制疊層106之記憶體層級108 (例如，第一記憶體層級108A、第二記憶體層級108B、第三記憶體層級108C)之各種操作之裝置及電路，該等裝置及電路未被基底控制邏輯結構102及控制邏輯層級110之裝置及電路囊括(例如，實現、執行、涵蓋)。作為一非限制性實例，額外控制邏輯層級112可各自個別地包含用於控制與其操作地相關聯之記憶體層級108之陣列(例如，記憶體元件陣列、存取裝置陣列)之列操作之裝置及電路，諸如以下各項中之一或多者(例如，每一者)：解碼器(例如，區域疊層解碼器、列解碼器)、驅動器(例如，WL驅動器)、修復電路(例如，列修復電路)、記憶體測試裝置、MUX、ECC裝置及自我再新/耗損均衡裝置。作為另一非限制性實例，額外控制邏輯層級112可各自個別地包含用於控制與其操作地相關聯之記憶體層級108之陣列(例如，記憶體元件陣列、存取裝置陣列)之行操作之裝置及電路，諸如以下各項中之一或多者(例如，每一者)：解碼器(例如，區域疊層解碼器、行解碼器)、感測放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、修復電路(例如，行修復電路)、I/O裝置(例如，區域I/O裝置)、記憶體測試裝置、MUX及ECC裝置。如下文進一步所詳細闡述，包含於額外控制邏輯層級112中之裝置及電路可採用諸如TFT CMOS裝置之控制裝置，包含橫向位移之電晶體(例如，橫向位移之NMOS及PMOS電晶體)及垂直位移之電晶體(例如，垂直位移之NMOS及PMOS電晶體)中之一或多者。
一既定額外控制邏輯層級112之裝置及電路可僅用於實現及控制在堆疊結構104之一單個(例如，僅每一者)疊層106內之操作(例如，可不在疊層106中之兩者或更多者之間共用)，或可用於實現及控制在堆疊結構104之多個(例如，不止一個)疊層106內之操作(例如，可在疊層106中之兩者或更多者之間共用)。舉例而言，如圖1A中所展示，第一額外控制邏輯層級112A可控制在堆疊結構104之第一疊層106A及第二疊層106B中之每一者內之操作(例如，針對第一記憶體層級108A及第二記憶體層級108B中之每一者之陣列之列操作)，且第二額外控制邏輯層級112B可僅控制在堆疊結構104之第三疊層106C內之操作(例如，針對第三記憶體層級108C內之陣列之列操作)。此外，堆疊結構104之額外控制邏輯層級112 (例如，第一額外控制邏輯層級112A、第二額外控制邏輯層級112B)中之每一者可呈現大致上相同組態(例如，大致上相同組件及組件配置)，或堆疊結構104之額外控制邏輯層級112中之至少一者可呈現與額外控制邏輯層級112中之至少一個其他者不同之一組態(例如，不同組件及/或一不同組件配置)。
針對堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)之記憶體層級108 (例如，第一記憶體層級108A、第二記憶體層級108B、第三記憶體層級108C)之一整個控制操作可藉由基底控制邏輯結構102、控制邏輯層級110及額外控制邏輯層級112之差分控制操作及控制裝置之組合來實現。換言之，基底控制邏輯結構102、控制邏輯層級110及額外控制邏輯層級112中之沒有一者(例如，無一個)可排他地(例如，單獨由其自身)促進(例如，提供、實現)針對一既定記憶體層級108之所有控制操作，而是基底控制邏輯結構102、一既定控制邏輯層級110及一既定額外控制邏輯層級112之組合可促進針對既定記憶體層級108之所有控制操作。藉助於非限制性實例，基底控制邏輯結構102、第一控制邏輯層級110A及第一額外控制邏輯層級112A之組合可促進堆疊結構104之第一疊層106A之第一記憶體層級108A之完全控制；基底控制邏輯結構102、第一額外控制邏輯層級112A及第二控制邏輯層級110B之組合可促進堆疊結構104之第二疊層106B之第二記憶體層級108B之完全控制；基底控制邏輯結構102、第二控制邏輯層級110B及第二額外控制邏輯層級112B之組合可促進堆疊結構104之第三疊層106C之第三記憶體層級108C之完全控制。
圖2係以供在圖1A中所展示的半導體裝置100之堆疊結構104 (圖1A)之疊層106 (圖1A)中之一或多者中使用的一控制邏輯層級210之一組態之一方塊圖。控制邏輯層級210之組態可對應於圖1A中所展示的控制邏輯層級110 (例如，第一控制邏輯層級110A、第二控制邏輯層級110B)中之一或多者(例如，每一者)之一組態。另一選擇係，控制邏輯層級210之組態可對應於圖1A中所展示的額外控制邏輯層級112 (例如，第一額外控制邏輯層級112A、第二額外控制邏輯層級112B)中之一或多者(例如，每一者)之一組態。控制邏輯層級210可包含各種控制邏輯裝置及電路，該等控制邏輯裝置及電路原本包含於疊層外電路(例如，不存在於控制邏輯層級210內之電路)中，諸如一基底控制邏輯結構(例如，圖1A中所展示的基底控制邏輯結構102)內之電路。舉例而言，如圖2中所展示，存在於控制邏輯層級210內之控制邏輯裝置及電路之一總成可包含以下各項中之一或多者(例如，每一者)：一區域疊層解碼器222、MUX 224 (在圖2中圖解說明為一第一MUX 224A及一第二MUX 224B)、一行解碼器226、感測放大器228、區域I/O裝置230、一行修復裝置232、一記憶體測試裝置234及一ECC裝置236。存在於控制邏輯層級210內之控制邏輯裝置及電路之總成可與位於控制邏輯層級210外部(諸如在圖1A中所展示的基底控制邏輯結構102內)之疊層外裝置238 (例如，一控制器、一主機、全域I/O裝置)操作地相關聯(例如，電連通)。疊層外裝置238可將各種信號(諸如一疊層啟用信號240、一行位址信號242、一全域時脈信號243)發送至控制邏輯層級210；且亦可自控制邏輯層級210接收各種信號(諸如一全域資料信號244)。儘管圖2繪示控制邏輯層級210之一特定組態，但熟悉此項技術者將瞭解，不同控制邏輯總成組態(包含不同控制邏輯裝置及電路及/或控制邏輯裝置及電路之不同配置)在此項技術中係已知的，其等可經調適以用於本發明之實施例中。圖2圖解說明控制邏輯層級210之僅一項非限制性實例。
如圖2中所展示，位於控制邏輯層級210外部(例如，在圖1A中所展示的基底控制邏輯結構102中)之一或多個疊層外裝置238可經組態及操作以將信號(例如，一疊層啟用信號240、一行位址信號242)運送至控制邏輯層級210之不同裝置。舉例而言，疊層外裝置238可將一疊層啟用信號240發送至區域疊層解碼器222，其可解碼疊層啟用信號240且啟動控制邏輯層級210之MUX 224 (例如，第一MUX 224A及/或第二MUX 224B)中之一或多者。如下文進一步所詳細闡述，當被啟動時，MUX 224可個別地經組態及操作以選擇數個輸入信號中之一者且然後將所選擇輸入轉發至一單個線中。
控制邏輯層級210之第一MUX 224A (例如，一行MUX)可與控制邏輯層級210之區域疊層解碼器222及行解碼器226電連通。第一MUX 224A可由來自區域疊層解碼器222之信號啟動，且可經組態及操作以選擇性地將至少一個行位址信號242自疊層外裝置238轉發至行解碼器226。行解碼器226可經組態及操作以基於藉此所接收的行位址選擇信號而選擇包含(例如，共用)控制邏輯層級210之一疊層(例如，圖1A中所展示的第一疊層106A、第二疊層106B及第三疊層106C中之一者)之特定數位線(例如，位元線)。
控制邏輯層級210之行修復裝置232可與行解碼器226電連通，且可經組態及操作以將與控制邏輯層級210操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之一記憶體元件陣列之一缺陷性記憶體元件行替代為記憶體層級之記憶體元件陣列之一備用非缺陷性記憶體元件行。行修復裝置232可將引導至行解碼器226 (例如，自第一MUX 224A)用於識別缺陷性記憶體元件行之一行位址信號242變換為用於識別備用非缺陷性記憶體元件行之另一行位址信號。舉例而言，可使用控制邏輯層級210之記憶體測試裝置234來判定缺陷性記憶體元件之行，如下文進一步所詳細闡述。
控制邏輯層級210之ECC裝置236可經組態及操作以產生一ECC碼(亦被稱為「檢查位元」)。ECC碼可對應於一特定資料值，且可連同資料值一起儲存於與控制邏輯層級210操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之一記憶體元件中。當自記憶體元件讀回資料值時，產生另一ECC碼且與先前所產生的ECC碼相比較以存取記憶體元件。若非零，則先前產生的ECC碼與新產生的ECC碼之差異指示已發生一錯誤。若偵測到一錯誤條件，則ECC 裝置236可接著用於校正錯誤資料。
控制邏輯層級210之記憶體測試裝置234可經組態及操作以識別與控制邏輯層級210操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之一記憶體元件陣列之缺陷性(例如，故障)記憶體元件。記憶體測試裝置234可嘗試將測試資料存取及寫入至記憶體元件陣列內不同行位址處之記憶體元件。記憶體測試裝置234可接著嘗試讀取儲存於記憶體元件處之資料，且在記憶體元件處將讀取資料與所預期測試資料相比較。若讀取資料不同於所預期測試資料，則記憶體測試裝置234可將記憶體元件識別為缺陷性的。可然後藉由控制邏輯層級210之其他組件(例如，行修復裝置232)對由記憶體測試裝置234識別之缺陷性記憶體元件(例如，缺陷性記憶體元件之行)施加作用及/或進行規避。
繼續參考圖2，控制邏輯層級210之區域I/O裝置230可經組態及操作以在讀取操作期間自由行解碼器226所選擇的數位線接收資料，且在寫入操作期間將資料輸出至由行解碼器226所選擇的數位線。如圖2中所展示，區域I/O裝置230可包含感測放大器228，其等經組態及操作以在讀取操作期間自由行解碼器226所選擇的數位線接收數位線輸入且產生數位資料值。在寫入操作期間，區域I/O裝置230可藉由在由行解碼器226所選擇的數位線上放置適當電壓將資料程式化至與控制邏輯層級210操作地相關聯之一記憶體層級之記憶體元件中。對於二進制操作，一個電壓位準通常放置在一數位線上以表示一個二進制「1」且另一電壓位準表示一個二進制「0」。
控制邏輯層級210之第二MUX 224B可與區域I/O裝置230及區域疊層解碼器222電連通。第二MUX 224B可由自區域疊層解碼器222接收之信號啟動，且可經組態及操作以接收由區域I/O裝置230所產生的數位資料值且從中產生一全域資料信號244。全域資料信號244可被轉發至一或多個疊層外裝置238 (例如，一控制器)。
根據本發明之實施例，控制邏輯層級210之組件中之一或多者(例如，區域疊層解碼器222、MUX 224 (第一MUX 224A及/或第二MUX 224B)、行解碼器226、感測放大器228、區域I/O裝置230、行修復裝置232、ECC裝置236、記憶體測試裝置234中之一或多者)可採用一或多個控制邏輯裝置，諸如一或多個TFT CMOS裝置。可包含於控制邏輯層級210之一或多個組件中之不同控制邏輯裝置之非限制性實例包含反相器(例如，CMOS反相器，諸如經平衡CMOS反相器)、傳輸通過閘(例如，CMOS傳輸通過閘，諸如經平衡CMOS傳輸通過閘)、環形振盪器及與負AND (NAND)閘(例如，二輸入NAND閘，諸如經平衡二輸入NAND閘)中之一或多者。若存在，則TFT CMOS裝置可包含水平相鄰電晶體(例如，水平相鄰NMOS及PMOS電晶體)及/或可包含垂直相鄰電晶體(例如，垂直相鄰NMOS及PMOS電晶體)。水平相鄰電晶體(若有)可包括呈現在經垂直位移之源極區域與汲極區域之間垂直延伸之通道之垂直電晶體(例如，垂直NMOS電晶體、垂直PMOS電晶體)，或者可包括呈現在經水平位移之源極區域與汲極區域之間水平延伸之通道之水平電晶體(例如，水平NMOS電晶體、水平PMOS電晶體)。垂直相鄰電晶體(若有)可包括呈現在經垂直位移之源極區域與汲極區域之間垂直延伸之通道之垂直電晶體(例如，垂直NMOS電晶體、垂直PMOS電晶體)，或者可包括呈現在經水平位移之源極區域與汲極區域之間水平延伸之通道之水平電晶體(例如，水平NMOS電晶體、水平PMOS電晶體)。因此，先前參考圖1A所闡述的半導體裝置100之堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)中之一或多者所採用的控制邏輯層級110 (例如，第一控制邏輯層級110A、第二控制邏輯層級110B)中之至少一者之一或多個組件可包含一或多個TFT CMOS裝置，該一或多個TFT CMOS裝置包含相鄰(例如，水平相鄰、垂直相鄰)至少一個PMOS電晶體(例如，一垂直PMOS電晶體、一水平PMOS電晶體、一PMOS FinFET)之至少一個NMOS電晶體(例如，一垂直NMOS電晶體、一水平NMOS電晶體、一NMOS鰭式場效應電晶體(FinFET))。
圖3係供在圖1A中所展示的半導體裝置100之堆疊結構104 (圖1A)之疊層106 (圖1A)中之一或多者中使用的一額外控制邏輯層級312之一組態之一方塊圖。額外控制邏輯層級312之組態可對應於圖1A中所展示的額外控制邏輯層級112 (例如，第一額外控制邏輯層級112A、第二額外控制邏輯層級112B)中之一或多者(例如，每一者)之一組態。另一選擇係，額外控制邏輯層級312之組態可對應於圖1A中所展示的控制邏輯層級110 (例如，第一控制邏輯層級110A、第二控制邏輯層級110B)中之一或多者(例如，每一者)之一組態。額外控制邏輯層級312包含未存在於圖1A中展示的半導體裝置100之其他層級(例如，控制邏輯層級110)及/或結構(例如，基底控制邏輯結構102)中的各種控制邏輯裝置及電路。因此，額外控制邏輯層級312呈現與先前參考圖2所闡述的控制邏輯層級210不同之一組態。舉例而言，如圖3中所展示，存在於額外控制邏輯層級312內之控制邏輯裝置及電路之一總成可包含以下各項中之一或多者(例如，每一者)：一區域疊層解碼器346、一MUX 348、一列解碼器350、字線(WL)驅動器352、一列修復裝置354、一記憶體測試裝置356及一自我再新/耗損均衡裝置358。存在於額外控制邏輯層級312內之控制邏輯裝置及電路之總成可與位於圖1A中所展示的額外控制邏輯層級312外部(諸如基底控制邏輯結構102內)之疊層外裝置238 (例如，控制器、主機、全域I/O裝置)操作地相關聯(例如，電連通)。疊層外裝置238可將各種信號(諸如一疊層啟用信號360、一列位址信號362及一全域時脈信號364)發送至額外控制邏輯層級312。儘管圖3繪示額外控制邏輯層級312之一特定組態，但熟悉此項技術者將瞭解，不同控制邏輯總成組態(包含不同控制邏輯裝置及電路及/或控制邏輯裝置及電路之不同配置)在此項技術中係已知的，其等可經調適以用於本發明之實施例中。圖3圖解說明額外控制邏輯層級312之僅一項非限制性實例。
如圖3中所展示，位於額外控制邏輯層級312外部(例如，在圖1A中所展示的基底控制邏輯結構102中)之疊層外裝置238中之一或多者可經組態及操作以將信號(例如，一疊層啟用信號360、一列位址信號362)運送至額外控制邏輯層級312之不同裝置。舉例而言，疊層外裝置238可將一疊層啟用信號360發送至區域疊層解碼器346，其可解碼疊層啟用信號360且啟動額外控制邏輯層級312之MUX 348。
額外控制邏輯層級312之MUX 348 (例如，一列MUX)可與額外控制邏輯層級312之區域疊層解碼器346及列解碼器350電連通。MUX 348可由來自區域疊層解碼器346之信號啟動，且可經組態及操作以選擇性地將至少一個列位址信號362自疊層外裝置238轉發至列解碼器350。列解碼器350可經組態及操作以基於藉此接收之列位址信號362而選擇採用額外控制邏輯層級312之疊層106 (例如，圖1A中所展示的第一疊層106A、第二疊層106B及第三疊層106C中之一者)中之一者之特定字線。
繼續參考圖3，額外控制邏輯層級312之列修復裝置354可與列解碼器350電連通，且可經組態及操作以將與額外控制邏輯層級312操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之一記憶體元件陣列之一缺陷性記憶體元件列替代為記憶體層級之記憶體元件陣列之一備用非缺陷性記憶體元件列。列修復裝置354可將引導至列解碼器350 (例如，自MUX 348)用於識別缺陷性記憶體元件列之一列位址信號362變換為用於識別備用非缺陷性記憶體元件列之另一列位址信號。舉例而言，可使用額外控制邏輯層級312之記憶體測試裝置356來判定缺陷性記憶體元件之列，如下文進一步詳細闡述。
額外控制邏輯層級312之WL驅動器352可與列解碼器350電連通，且可經組態及操作以基於自列解碼器350所接收之字線選擇命令而啟動採用額外控制邏輯層級312之一疊層(例如，圖1A中所展示的第一疊層106A、第二疊層106B及第三疊層106C中之一者)之字線。可藉助於用於藉由使用WL驅動器352放置在字線上的電壓進行讀取或程式化之記憶體層級之存取裝置而存取與額外控制邏輯層級312操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之記憶體元件。
額外控制邏輯層級312之自我再新/耗損均衡裝置358可與列解碼器350電連通，且可經組態及操作以週期性地再充電儲存於與額外控制邏輯層級312操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之記憶體元件中之資料。在一自我再新/耗損均衡操作期間，自我再新/耗損均衡裝置358可回應於一外部命令信號而啟動，且可產生可轉發至列解碼器350之不同列位址信號。列解碼器350可接著基於自自我再新/耗損均衡裝置358所接收之不同列位址信號而選擇採用額外控制邏輯層級312之一疊層(例如，圖1A中所展示的第一疊層106A、第二疊層106B及第三疊層106C中之一者)之特定字線。列解碼器350可然後與WL驅動器352通信以啟動所選擇字線，且累積於與所選擇字線操作地相關聯之記憶體元件之電容器中之電荷可然後由一感測放大器放大且然後再次儲存於電容器中。
額外控制邏輯層級312之記憶體測試裝置356可經組態及操作以識別與額外控制邏輯層級312操作地相關聯之一記憶體層級(例如，圖1A中所展示的記憶體層級108A、108B、108C中之一者)之一記憶體元件陣列之缺陷性(例如，故障)記憶體元件。記憶體測試裝置356可嘗試將測試資料存取及寫入至記憶體元件陣列內不同列位址處之記憶體元件。記憶體測試裝置356可接著嘗試讀取儲存於記憶體元件處之資料，且在記憶體元件處將讀取資料與所預期測試資料比較。若讀取資料係不同於所預期測試資料，則記憶體測試裝置356可將記憶體元件識別為缺陷性的。可然後藉由額外控制邏輯層級312之其他組件(例如，列修復裝置354)對由記憶體測試裝置356識別之缺陷性記憶體元件(例如，缺陷性記憶體元件之列)施加作用及/或進行規避。
根據本發明之實施例，額外控制邏輯層級312之組件中之一或多者(例如，區域疊層解碼器346、MUX 348、列解碼器350、WL驅動器352、列修復裝置354、記憶體測試裝置356及自我再新/耗損均衡裝置358中之一或多者)可採用一或多個控制邏輯裝置，諸如TFT CMOS裝置。包含於額外控制邏輯層級312之一或多個組件中之不同控制邏輯裝置之非限制性實例包含反相器(例如，CMOS反相器，諸如經平衡CMOS反相器)、傳輸通過閘(例如，CMOS傳輸通過閘，諸如經平衡CMOS傳輸通過閘)、環形振盪器及與負AND (NAND)閘(例如，二輸入NAND閘，諸如經平衡二輸入NAND閘)中之一或多者。若存在，則TFT CMOS裝置可包含水平相鄰電晶體(例如，水平相鄰NMOS及PMOS電晶體)及/或可包含垂直相鄰電晶體(例如，垂直相鄰NMOS及PMOS電晶體)。水平相鄰電晶體(若有)可包括呈現在經垂直位移之源極區域與汲極區域之間垂直延伸之通道之垂直電晶體(例如，垂直NMOS電晶體、垂直PMOS電晶體)，或可包括呈現在經水平位移之源極區域與汲極區域之間水平延伸之通道之水平電晶體(例如，水平NMOS電晶體、水平PMOS電晶體)。垂直相鄰電晶體(若有)可包括呈現在經垂直位移之源極區域與汲極區域之間垂直延伸之通道之垂直電晶體(例如，垂直NMOS電晶體、垂直PMOS電晶體)，或可包括呈現在經水平位移之源極區域與汲極區域之間水平延伸之通道之水平電晶體(例如，水平NMOS電晶體、水平PMOS電晶體)。因此，先前參考圖1A所闡述的半導體裝置100之堆疊結構104之疊層106 (例如，第一疊層106A、第二疊層106B、第三疊層106C)中之一或多者所採用的額外控制邏輯層級(例如，第一額外控制邏輯層級112A、第二額外控制邏輯層級112B)中之至少一者之一或多個組件可包含一或多個TFT CMOS裝置，該一或多個TFT CMOS裝置包含相鄰(例如，水平相鄰、垂直相鄰)至少一個PMOS電晶體(例如，一垂直PMOS電晶體、一水平PMOS電晶體、一PMOS FinFET)之至少一個NMOS電晶體(例如，一垂直NMOS電晶體、一水平NMOS電晶體、一NMOS FinFET)。
因此，根據本發明之實施例，一半導體裝置包括一堆疊結構，該堆疊結構包括疊層，該等疊層各自包括：一記憶體層級，其包括記憶體元件；一控制邏輯層級，其垂直毗鄰並電連通記憶體層級且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其與記憶體層級垂直毗鄰並電連通且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現記憶體層級之控制操作之一額外部分。
此外，根據本發明之額外實施例，一種操作一半導體裝置之方法包括使用與記憶體層級電連通之一或多個控制邏輯層級來控制包括記憶體層級之一堆疊結構之功能。此外，使用與記憶體層級電連通之一或多個額外控制邏輯層級來控制堆疊結構之不同功能。此外，使用與堆疊結構之一或多個控制邏輯層級及一或多個額外控制邏輯層級電連通之一基底控制邏輯結構來控制堆疊結構之不同功能。
儘管圖1A將半導體裝置100繪示為包含一單個堆疊結構104，但半導體裝置100可包含多個(例如，不止一個)堆疊結構104。藉助於非限制性實例，圖4A展示根據本發明之額外實施例之一半導體裝置400 (例如，一個3D記憶體裝置)之一經簡化側視立面圖。如圖4A中所展示，半導體裝置400包含一基底控制邏輯結構402及上覆基底控制邏輯結構402之多個堆疊結構404。遍及剩餘闡述及附圖，功能上類似的特徵係用以100遞增之類似參考編號來指代。為避免重複，本文中並未詳細闡述圖4A中所展示的所有特徵。而是，除非下文另有闡述，將理解，由藉由係一先前所闡述特徵(無論先前所闡述的特徵是在本段落之前首先闡述還是在本段落之後首先闡述)之參考編號之一個100遞增之一參考編號指定的一特徵指定的一特徵將大致上類似於先前所闡述的特徵。
如圖4A中所展示，半導體裝置400可包含一第一堆疊結構404A及橫向相鄰第一堆疊結構404A之一第二堆疊結構404B。堆疊結構404中之每一者可大致上類似於先前參考圖1A所闡述的堆疊結構104。舉例而言，堆疊結構404中之每一者可包含疊層406 (例如，一第一疊層406A、一第二疊層406B、一第三疊層406C)，疊層406包含記憶體層級408 (例如，一第一記憶體層級408A、一第二記憶體層級408B、一第三記憶體層級408C)、控制邏輯層級410 (例如，一第一控制邏輯層級410A、一第二控制邏輯層級410B)及額外控制邏輯層級412 (例如，一第一額外控制邏輯層級412A、一第二額外控制邏輯層級412B)。堆疊結構404中之每一者之疊層406中之每一者可包含垂直定位於控制邏輯層級410中之一者與額外控制邏輯層級412中之一者之間之記憶體層級408中之一者，其中控制邏輯層級410及額外控制邏輯層級412呈現彼此不同之組態(例如，不同控制邏輯裝置、控制邏輯裝置之不同總成)且經組態及操作以執行彼此不同之控制操作。舉例而言，堆疊結構404中之每一者之控制邏輯層級410中之每一者可呈現類似於先前參考圖2所闡述的控制邏輯層級210之彼組態之一組態；且舉例而言，堆疊結構404中之每一者之額外控制邏輯層級412中之每一者可呈現類似於先前參考圖3所闡述的額外控制邏輯層級312之彼組態之一組態。此外，半導體裝置400之基底控制邏輯結構402可藉助於在基底控制邏輯結構402與堆疊結構404中之每一者之控制邏輯層級410及額外控制邏輯層級412之間延伸之互連結構414與堆疊結構404中之每一者之疊層406電連通；且堆疊結構404中之每一者之記憶體層級408可藉助於額外互連結構416與控制邏輯層級410及垂直毗鄰其等之額外控制邏輯層級412電連通。
半導體裝置400可包含任何所期望數目個堆疊結構404。為了清楚及方便理解圖式及相關闡述，圖4A將半導體裝置400展示為包含兩(2)個堆疊結構104。在額外實施例中，半導體裝置400包含不同數目個堆疊結構404。舉例而言，半導體裝置400可包含大於或等於四(4)個堆疊結構404，大於或等於八(8)個堆疊結構404，大於或等於十六(16)個堆疊結構404，大於或等於三十二(32)個堆疊結構404，大於或等於六十四(64)個堆疊結構404，大於或等於一百二十八(128)個堆疊結構404，大於或等於兩百五十六(256)個堆疊結構404，大於或等於五百一十二(512)個堆疊結構404或者大於或等於一千零二十四(1024)個堆疊結構404。此外，半導體裝置400可包含堆疊結構404之任何所期望分佈。舉例而言，半導體裝置400可包含在一第一橫向方向上延伸之堆疊結構404之列及在垂直於第一橫向方向之一第二橫向方向上延伸之堆疊結構404之行。
如圖4A中所展示，半導體裝置400之互連結構414可包含第一互連結構414A及第二互連結構414B。第一互連結構414A可在基底控制邏輯結構402與堆疊結構404中之每一者之控制邏輯層級410之間延伸並電耦合。第二互連結構414B可在基底控制邏輯結構402與堆疊結構404中之每一者之額外控制邏輯層級412之間延伸並電耦合。第一互連結構414A中之至少某一者(例如，每一者)可跨越半導體裝置400安置在與第二互連結構414B中之某一者(例如，每一者)不同的一橫向區域(例如，一不同橫向區)內。舉例而言，第一互連結構414A可安置在位於至少兩(2)個橫向相鄰堆疊結構404 (例如，第一堆疊結構404A及第二堆疊結構404B)之間之至少一個插座區內；且第二互連結構414B可安置在不同於插座區之至少一個其他插座區內。藉助於非限制性實例，圖4B展示圖4A中所展示的半導體裝置400之一平面圖，半導體裝置400包含用於將基底控制邏輯結構402 (圖4A)連接至堆疊結構404之控制邏輯層級410 (圖4A)及額外控制邏輯層級412 (圖4A)之不同插座區。在圖4B中，虛線401對應於圖4A中所圖解說明的半導體裝置400之橫向區(例如，半導體裝置400之橫向區包含第一堆疊結構404A及第二堆疊結構404B)。如圖4B中所展示，第一插座區418可在一第一橫向方向(例如，X方向)上延伸且可定位於橫向相鄰堆疊結構404之間(例如，第一堆疊結構404A與在Y方向上相鄰第一堆疊結構404A之第三堆疊結構404C之間；第二堆疊結構404B與在Y方向上相鄰第二堆疊結構404B之一第三堆疊結構404C之間)；並且第二插座區420可在一第二橫向方向(例如，Y方向)上延伸且可定位於額外橫向相鄰堆疊結構404之間(例如，第一堆疊結構404A與在X方向上相鄰第一堆疊結構404A之第二堆疊結構404B之間；第三堆疊結構404C與在X方向上相鄰第三堆疊結構404C之一第四堆疊結構404D之間)。舉例而言，第一插座區418可橫向地含有自基底控制邏輯結構402 (圖4A)延伸至堆疊結構404之控制邏輯層級410 (圖4A)之第一互連結構414A (圖4A)；且舉例而言，第二插座區420可橫向地含有自基底控制邏輯結構402 (圖4A)延伸至堆疊結構404之額外控制邏輯層級412 (圖4A)之第二互連結構414B (圖4A)。在額外實施例中，第一插座區418可橫向地含有在基底控制邏輯結構402 (圖4A)與堆疊結構404之額外控制邏輯層級412 (圖4A)之間延伸之第二互連結構414B (圖4A)；且第二插座區420可橫向地含有在基底控制邏輯結構402 (圖4A)與堆疊結構404之控制邏輯層級410 (圖4A)之間延伸之第一互連結構414A (圖4A)。
返回參考圖4A，半導體裝置400之互連結構414中之一或多者可由半導體裝置400之水平相鄰堆疊結構404 (例如，第一堆疊結構404A及第二堆疊結構404B)共用(例如，共有)。水平相鄰堆疊結構404之至少某一者(例如，所有)對應(例如，大致上類似經垂直定位的)控制邏輯層級410可共用第一互連結構414A中之一或多者，及/或橫向相鄰堆疊結構404之至少某一者(例如，所有)對應額外控制邏輯層級412可共用第二互連結構414B中之一或多者。藉助於非限制性實例，如圖4A中所展示，第一互連結構414A中之一或多者可由第一堆疊結構404A及第二堆疊結構404B之第一控制邏輯層級410A共用，第一互連結構414A中之至少一個其他者可由第一堆疊結構404A及第二堆疊結構404B之第二控制邏輯層級410B共用，第二互連結構414B中之至少一者可由第一堆疊結構404A及第二堆疊結構404B之第一額外控制邏輯層級412A共用，並且第二互連結構414B之至少一個其他者可由第一堆疊結構404A及第二堆疊結構404B之第二額外控制邏輯層級412B共用。若一或多個互連結構414由半導體裝置400之兩個水平相鄰堆疊結構404 (例如，第一堆疊結構404A及第二堆疊結構404B)共用，則可使用位於水平相鄰堆疊結構404外部之一或多個裝置來選擇性地啟動兩個水平相鄰堆疊結構404中之一者。舉例而言，基底控制邏輯結構402內之一裝置(例如，一控制器)可將一堆疊啟用信號發送至第一堆疊結構404A及第二堆疊結構404B中之一者之一或多個解碼器(例如，一或多個區域堆疊解碼器)，其可接著解碼堆疊啟用信號並相對於第一堆疊結構404A及第二堆疊結構404B中之其他者而選擇性地啟動第一堆疊結構404A及第二堆疊結構404B中之一者。在額外實施例中，半導體裝置400之互連結構414不由半導體裝置400之水平相鄰堆疊結構404 (例如，第一堆疊結構404A及第二堆疊結構404B)共用。
因此，根據本發明之實施例，一記憶體裝置包括一基底控制邏輯結構、基底控制邏輯結構上方之堆疊結構、第一互連結構及第二互連結構。堆疊結構各自包括：一第一控制邏輯層級，其在基底控制邏輯結構上方；一第一記憶體層級，其在第一控制邏輯層級上方並電耦合至第一控制邏輯層級；一第一額外控制邏輯層級，其在第一記憶體層級上方並電耦合至第一記憶體層級；一第二記憶體層級，其在第一額外控制邏輯層級上方並電耦合至第一額外控制邏輯層級，及一第二控制邏輯層級，其在第二記憶體層級上方並電耦合至第二記憶體層級。第一互連結構自基底控制邏輯結構延伸至堆疊結構中之每一者之第一控制邏輯層級及第二控制邏輯層級。第二互連結構自基底控制邏輯結構延伸至堆疊結構中之每一者之第一額外控制邏輯層級。
根據本發明之實施例，包含半導體裝置結構(例如，堆疊結構104、404；基底控制邏輯結構102、402)之半導體裝置(例如，半導體裝置100、400)可用於本發明之電子系統之實施例中。舉例而言，圖5係根據本發明之實施例之一說明性電子系統503之一方塊圖。舉例而言，電子系統503可包括一電腦或電腦硬體組件、一伺服器或其他網路連接硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器、一Wi-Fi或具備蜂巢能力之平板電腦(諸如，舉例而言一iPAD®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統503包含至少一個記憶體裝置505。舉例而言，記憶體裝置505可包含先前在本文中所闡述的一半導體裝置(例如，半導體裝置100、400)之一實施例，其中半導體裝置之一或多個堆疊結構(例如，堆疊結構104、404)之不同疊層(例如，疊層106、406)各自包含一記憶體層級(例如，記憶體層級108、408中之一者)、一控制邏輯層級(例如，控制邏輯層級110、410中之一者)及一額外控制邏輯層級(例如，額外控制邏輯層級112、412中之一者)。可在堆疊結構之垂直相鄰疊層之間共用堆疊結構之控制邏輯層級中之一或多者及/或額外控制邏輯層級中之一或多者。電子系統503可進一步包含至少一個電子信號處理器裝置507 (通常被稱為一「微處理器」)。視情況，電子信號處理器裝置507可包含先前在本文中所闡述的一半導體裝置(例如，半導體裝置100、400)之一實施例。電子系統503可進一步包含用於由一使用者將資訊輸入至電子系統503之一或多個輸入裝置509，諸如，舉例而言，一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統503可進一步包含用於將資訊輸出(例如，視覺或音訊輸出)至使用者之一或多個輸出裝置511，諸如，舉例而言，一監視器、一顯示器、一列印機、一音訊輸出插孔、一揚聲器等。在某些實施例中，輸入裝置509及輸出裝置511可包括可用以將資訊輸入至電子系統503及將視覺資訊輸出至一使用者二者之一單個觸控螢幕裝置。輸入裝置509及輸出裝置511可與記憶體裝置505及電子信號處理器裝置507中之一或多者電連通。
因此，根據本發明之實施例，一電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至輸入裝置及輸出裝置；及一半導體裝置，其可操作地耦合至處理器裝置。半導體裝置包括一堆疊結構，該堆疊結構包括疊層。疊層中之每一者包括：一記憶體層級；一控制邏輯層級，其垂直毗鄰記憶體層級並包括控制邏輯裝置，該等控制邏輯裝置經組態以實現記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其垂直毗鄰記憶體層級並包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現記憶體層級之控制操作之一額外部分。
與習用裝置、習用結構及習用總成相比較，本發明之裝置、結構、總成及方法有利地促進經改良半導體裝置效能、經減少成本(例如，製造成本、材料成本)、經增加組件小型化及更大封裝密度。與習用裝置、習用結構及習用總成相比較，本發明之裝置、結構、總成及方法亦可改良可擴縮性、效率及簡易性。舉例而言，相對於習用半導體裝置組態，本發明之半導體裝置(例如，半導體裝置100、400)之組態(包含其堆疊結構之組態，該等堆疊結構呈現包括記憶體層級、控制邏輯層級及額外控制邏輯層級之疊層)可減少其基底控制邏輯結構(例如，基底控制邏輯結構102、402)之橫向尺寸，以便促進相對較小堆疊結構(例如，堆疊結構104、404)橫向尺寸，同時維持或改良其效率。舉例而言，較小堆疊結構橫向尺寸可促進用於記憶體讀取操作之相對較高信雜比及相對減少之原始位元錯誤率。此外，與藉由促進並行及區域化疊層及堆疊結構操作之習用堆疊結構組態相比，藉助於本發明之控制邏輯層級(例如，控制邏輯層級110、410)及額外控制邏輯層級(例如，額外控制邏輯層級112、412)來提供及共用本發明之堆疊結構(例如，堆疊結構104、404)之記憶體層級(例如，記憶體層級108、408)之控制操作可提供經增加效能及經改良記憶體陣列、晶粒及/或插座區效率。
下文闡述本發明之額外非限制實例實施例。
實施例1：一種裝置，其包括：一堆疊結構，該堆疊結構包括疊層，疊層中之每一者包括：一記憶體層級，其包括記憶體元件；一控制邏輯層級，其與通記憶體層級垂直毗鄰並電連且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其與記憶體層級垂直毗鄰並電連通且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現記憶體層級之控制操作之一額外部分。
實施例2：如實施例1之裝置，其進一步包括一基底控制邏輯結構，其與堆疊結構電連通且包括其他控制邏輯裝置，該等其他控制邏輯裝置經組態以實現記憶體層級之控制操作之一另一部分。
實施例3：如實施例1或實施例2之裝置，其進一步包括：第一互連結構，其等自基底控制邏輯結構與堆疊結構之疊層中之每一者之控制邏輯層級且在其之間延伸；及第二互連結構，其等自基底控制邏輯結構與堆疊結構之疊層中之每一者之額外控制邏輯層級且在其之間延伸。
實施例4：如實施例3之裝置，其中：第一互連結構橫向地含納於定位成接近堆疊結構之一第一橫向邊界之一第一插座區內；且第二互連結構橫向地含納於定位成接近堆疊結構之一第二不同橫向邊界之一第二不同插座區內。
實施例5：如實施例1至4中任一項之裝置，其中記憶體層級垂直插置在控制邏輯層級與額外控制邏輯層級之間。
實施例6：如實施例1至5中任一項之裝置，其中在堆疊結構之垂直相鄰疊層之間共用控制邏輯層級及額外控制邏輯層級中之一或多者。
實施例7：如實施例1至6中任一項之裝置，其中：控制邏輯層級經組態以控制記憶體層級內之記憶體元件之一陣列之行操作，該陣列包括記憶體元件之行及記憶體元件之列；且額外控制邏輯層級垂直地上覆控制邏輯層級且經組態以控制記憶體層級內記憶體元件陣列之列操作。
實施例8：如實施例7之裝置，其中控制邏輯層級包括一控制裝置配置，該控制裝置配置包括以下各項中之一或多者：一行解碼器、感測放大器、區域I/O裝置及一行修復裝置。
實施例9：如實施例7之裝置，其中額外控制邏輯層級包括一額外控制裝置配置，該額外控制裝置配置包括以下各項中之一或多者：一列解碼器、字線驅動器、及一列修復裝置。
實施例10：如實施例1至6中任一項之裝置，其中：控制邏輯層級經組態以控制記憶體層級內之記憶體元件之一陣列之列操作，該陣列包括記憶體元件之行及記憶體元件之列；並且額外控制邏輯層級垂直地上覆控制邏輯層級且經組態以控制記憶體層級內記憶體元件陣列之行操作。
實施例11：如實施例1至10中任一項之裝置，其中控制邏輯層級及額外控制邏輯層級各自包括TFT CMOS裝置。
實施例12：如實施例11之裝置，其中TFT CMOS裝置中之一或多者包括：一第一電晶體，其包括一N型通道區域；及一第二電晶體，其水平相鄰該第一電晶體並包括一P型通道區域。
實施例13：如實施例11之裝置，其中TFT CMOS裝置中之一或多者包括：一第一電晶體，其包括一N型通道區域；及
一第二電晶體，其垂直相鄰該第一電晶體並包括一P型通道區域。
實施例14：一種記憶體裝置，其包括：一基底控制邏輯結構；堆疊結構，其等在基底控制邏輯結構上方且各自包括：一第一控制邏輯層級，其在基底控制邏輯結構上方；一第一記憶體層級，其在第一控制邏輯層級上方並電耦合至第一控制邏輯層級；一第一額外控制邏輯層級，其在第一記憶體層級上方並電耦合至第一記憶體層級；一第二記憶體層級，其在第一額外控制邏輯層級上方並電耦合至第一額外控制邏輯層級；及一第二控制邏輯層級，其在第二記憶體層級上方並電耦合至第二記憶體層級；以及第一互連結構，其等自基底控制邏輯結構延伸至堆疊結構中之每一者之第一控制邏輯層級及第二控制邏輯層級；以及第二互連結構，其等自基底控制邏輯結構延伸至堆疊結構中之每一者之第一額外控制邏輯層級。
實施例15：如實施例14之記憶體裝置，其中第一額外控制邏輯層級經組態以部分地控制第一記憶體層級及第二記憶體層級中之每一者之操作。
實施例16：如實施例15之記憶體裝置，其中第一額外控制邏輯層級經組態以控制第一記憶體層級及第二記憶體層級內之記憶體元件之陣列之列操作。
實施例17：如實施例16之記憶體裝置，其中：第一控制邏輯層級經組態以控制第一記憶體層級內之記憶體元件之一陣列之行操作；且第二控制邏輯層級經組態以控制第二記憶體層級內之記憶體元件之一額外陣列之行操作。
實施例18：如實施例14至17中任一項之記憶體裝置，其中：堆疊結構中之每一者進一步包括：一第三記憶體層級，其在第二控制邏輯層級上方並電耦合至第二控制邏輯層級；及一第二額外控制邏輯層級，其在第三記憶體層級上方並電耦合至第三記憶體層級；且第二互連結構之一部分自基底控制邏輯結構延伸至堆疊結構中之每一者之第二額外控制邏輯層級。
實施例19：如實施例18之記憶體裝置，其中第二控制邏輯層級經組態以部分地控制第二記憶體層級及第三記憶體層級中之每一者之操作。
實施例20：如實施例18之記憶體裝置，其中第二控制邏輯層級經組態以控制第二記憶體層級及第三記憶體層級內之記憶體元件之陣列之行操作。
實施例21：如實施例14至20中任一項之記憶體裝置，其中第一控制邏輯層級、第一額外控制邏輯層級及第二控制邏輯層級包括TFT層級，該等TFT層級包括TFT CMOS裝置。
實施例22：如實施例14至21中任一項之記憶體裝置，其中第一互連結構之至少一部分插置在堆疊結構中之第一者與堆疊結構中之第二者之間，堆疊結構中之第二者在一第一方向上水平相鄰堆疊結構中之第一者；且第二互連結構之至少一部分插置在堆疊結構中之第一者與堆疊結構中之一第三者之間，堆疊結構中之第三者在垂直於第一方向之一第二方向上水平相鄰堆疊結構中之第一者。
實施例23：如實施例14至22中任一項之記憶體裝置，其中第一互連結構中之一或多者及第二互連結構中之一或多者由堆疊結構中之一第一者及水平相鄰堆疊結構中之第一者之堆疊結構中之一第二者共用。
實施例24：一種操作一裝置之方法，該方法包括：使用與記憶體層級電連通之一或多個控制邏輯層級來控制包括記憶體層級之一堆疊結構之功能；使用與記憶體層級電連通之一或多個額外控制邏輯層級來控制堆疊結構之額外不同功能；及使用與堆疊結構之一或多個控制邏輯層級及一或多個額外控制邏輯層級電連通之一基底控制邏輯結構來控制堆疊結構之其他不同功能。
實施例25：一種電子系統，其包括：至少一個輸入裝置；至少一個輸出裝置；至少一個處理器裝置，其可操作地耦合至輸入裝置及輸出裝置；及至少一個記憶體裝置，其可操作地耦合至至少一個處理器裝置並包括：一堆疊結構，該堆疊結構包括疊層，疊層中之每一者包括：一記憶體層級；一控制邏輯層級，其垂直毗鄰記憶體層級並包括控制邏輯裝置，該等控制邏輯裝置經組態以實現記憶體層級之控制操作之一部分；及一額外控制邏輯層級，其垂直毗鄰記憶體層級並包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現記憶體層級之控制操作之一額外部分。
儘管本發明易於發生各種修改及替代形式，但已在圖式中以實例方式展示且在本文中詳細闡述具體實施例。然而，本發明並不限於所揭示之特定形式。而是，本發明涵蓋歸屬於以下隨附申請專利範圍及其等合法等效物之範疇內之所有修改、等效物及替代方案。
100‧‧‧半導體裝置
102‧‧‧基底控制邏輯結構
104‧‧‧堆疊結構/單個堆疊結構/多個堆疊結構
106‧‧‧疊層/垂直相鄰疊層/單個疊層/多個疊層
106A‧‧‧疊層/第一疊層
106B‧‧‧疊層/第二疊層
106C‧‧‧疊層/第三疊層
108‧‧‧記憶體層級/垂直相鄰記憶體層級/既定記憶體層級
108A‧‧‧第一記憶體層級/記憶體層級
108B‧‧‧第二記憶體層級/記憶體層級
108C‧‧‧第三記憶體層級/記憶體層級
110‧‧‧控制邏輯層級/單個控制邏輯層級/既定控制邏輯層級
110A‧‧‧第一控制邏輯層級
110B‧‧‧第二控制邏輯層級
112‧‧‧額外控制邏輯層級/單個額外控制邏輯層級/既定額外控制邏輯層級
112A‧‧‧第一額外控制邏輯層級
112B‧‧‧第二額外控制邏輯層級
114‧‧‧互連結構
114A‧‧‧第一互連結構
114B‧‧‧第二互連結構
117‧‧‧第一橫向邊界
118‧‧‧第一插座區
119‧‧‧第二橫向邊界
120‧‧‧第二插座區
210‧‧‧控制邏輯層級
222‧‧‧區域疊層解碼器
224A‧‧‧第一多工器
224B‧‧‧第二多工器
226‧‧‧行解碼器
228‧‧‧感測放大器
230‧‧‧區域I/O裝置
232‧‧‧行修復裝置
234‧‧‧記憶體測試裝置
236‧‧‧錯誤檢查及校正裝置
238‧‧‧疊層外裝置
240‧‧‧疊層啟用信號
242‧‧‧行位址信號
243‧‧‧全域時脈信號
244‧‧‧全域資料信號
312‧‧‧額外控制邏輯層級
346‧‧‧區域疊層解碼器
348‧‧‧陣列多工器
350‧‧‧列解碼器
352‧‧‧字線驅動器
354‧‧‧列修復裝置
356‧‧‧記憶體測試裝置
358‧‧‧自我再新/耗損均衡裝置
360‧‧‧疊層啟用信號
362‧‧‧列位址信號
364‧‧‧全域時脈信號
400‧‧‧半導體裝置
401‧‧‧虛線
402‧‧‧基底控制邏輯結構
404‧‧‧堆疊結構/水平相鄰堆疊結構/橫向相鄰堆疊結構
404A‧‧‧第一堆疊結構
404B‧‧‧第二堆疊結構
404C‧‧‧第三堆疊結構
404D‧‧‧第四堆疊結構
406‧‧‧疊層
406A‧‧‧第一疊層
406B‧‧‧第二疊層
406C‧‧‧第三疊層
408‧‧‧記憶體層級
408A‧‧‧第一記憶體層級
408B‧‧‧第二記憶體層級
408C‧‧‧第三記憶體層級
410‧‧‧控制邏輯層級/對應控制邏輯層級
410A‧‧‧第一控制邏輯層級
410B‧‧‧第二控制邏輯層級
412‧‧‧額外控制邏輯層級
412A‧‧‧第一額外控制邏輯層級/第二額外控制邏輯層級
412B‧‧‧第二額外控制邏輯層級
414‧‧‧互連結構
414A‧‧‧第一互連結構/第二互連結構
414B‧‧‧第二互連結構
416‧‧‧額外互連結構
418‧‧‧第一插座區
420‧‧‧第二插座區
503‧‧‧說明性電子系統/電子系統
505‧‧‧記憶體裝置
507‧‧‧電子信號處理器裝置
509‧‧‧輸入裝置
511‧‧‧輸出裝置
X‧‧‧方向
Y‧‧‧方向
圖1A及圖1B係根據本發明之實施例之一半導體裝置之一經簡化側視立面圖(圖1A)及平面圖(圖1B)。
圖2係根據本發明之實施例在圖1A中所展示的半導體裝置之一第一共用控制邏輯層級之一方塊圖。
圖3係根據本發明之實施例在圖1A中所展示的半導體裝置之另一共用控制邏輯層級之一方塊圖。
圖4A及圖4B係根據本發明之額外實施例之一半導體裝置之一經簡化側視立面圖(圖4A)及平面圖(圖4B)。
圖5係圖解說明根據本發明之實施例之一電子系統之一示意性方塊圖。

Claims (20)

  1. 一種裝置，其包括： 一堆疊結構，該堆疊結構包括疊層，該等疊層中之每一者包括： 一記憶體層級，其包括記憶體元件； 一控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該記憶體層級之控制操作之一部分；及 一額外控制邏輯層級，其與該記憶體層級垂直毗鄰並電連通且包括額外控制邏輯裝置，該等額外控制邏輯裝置經組態以實現該記憶體層級之該等控制操作之一額外部分；以及 一基底控制邏輯結構，其與該堆疊結構電連通並包括其他控制邏輯裝置，該等其他控制邏輯裝置經組態以實現該記憶體層級之該等控制操作之另一部分。
  2. 如請求項1之裝置，其進一步包括： 第一互連結構，其等自該基底控制邏輯結構與該堆疊結構之該等疊層中之每一者之該控制邏輯層級且在其之間延伸；及 第二互連結構，其等自該基底控制邏輯結構與該堆疊結構之該等疊層中之每一者之該額外控制邏輯層級且在其之間延伸。
  3. 如請求項2之裝置，其中： 該第一互連結構橫向地含納於定位成接近該堆疊結構之一第一橫向邊界之一第一插座區內；且 該第二互連結構橫向地含納於定位成接近該堆疊結構之一第二不同橫向邊界之一第二不同插座區內。
  4. 如請求項1至3中任一項之裝置，其中該記憶體層級垂直插置在該控制邏輯層級與該額外控制邏輯層級之間。
  5. 如請求項1至3中任一項之裝置，其中在該堆疊結構之垂直相鄰疊層之間共用該控制邏輯層級及該額外控制邏輯層級中之一或多者。
  6. 如請求項1至3中任一項之裝置，其中： 該控制邏輯層級經組態以控制該記憶體層級內之該等記憶體元件之一陣列之行操作，該陣列包括該等記憶體元件之行及該等記憶體元件之列；且 該額外控制邏輯層級垂直上覆該控制邏輯層級且經組態以控制該記憶體層級內之該等記憶體元件之該陣列之列操作。
  7. 如請求項6之裝置，其中： 該控制邏輯層級包括一控制裝置配置，其包括以下各項中之一或多者：一行解碼器、感測放大器、區域I/O裝置及一行修復裝置；且 該額外控制邏輯層級包括一額外控制裝置配置，其包括以下各項中之一或多者：一列解碼器、字線驅動器及一列修復裝置。
  8. 如請求項1至3中任一項之裝置，其中： 該控制邏輯層級經組態以控制該記憶體層級內之該等記憶體元件之一陣列之列操作，該陣列包括該等記憶體元件之行及該等記憶體元件之列；且 該額外控制邏輯層級垂直上覆該控制邏輯層級且經組態以控制該記憶體層級內之該等記憶體元件之該陣列之行操作。
  9. 如請求項1至3中任一項之裝置，其中該控制邏輯層級及該額外控制邏輯層級各自包括TFT CMOS裝置，該等TFT CMOS裝置中之一或多者包括： 一第一電晶體，其包括一N型通道區域；及 一第二電晶體，其水平相鄰該第一電晶體且包括一P型通道區域。
  10. 如請求項1至3中任一項之裝置，其中該控制邏輯層級及該額外控制邏輯層級各自包括TFT CMOS裝置，該等TFT CMOS裝置中之一或多者包括： 一第一電晶體，其包括一N型通道區域；及 一第二電晶體，其垂直相鄰該第一電晶體且包括一P型通道區域。
  11. 一種記憶體裝置，其包括： 一基底控制邏輯結構； 堆疊結構，其等在該基底控制邏輯結構上方且各自包括： 一第一控制邏輯層級，其在該基底控制邏輯結構上方； 一第一記憶體層級，其在該第一控制邏輯層級上方並電耦合至該第一控制邏輯層級； 一第一額外控制邏輯層級，其在該第一記憶體層級上方並電耦合至該第一記憶體層級； 一第二記憶體層級，其在該第一額外控制邏輯層級上方並電耦合至該第一額外控制邏輯層級；及 一第二控制邏輯層級，其在該第二記憶體層級上方並電耦合至該第二記憶體層級；以及 第一互連結構，其等自該基底控制邏輯結構延伸至該等堆疊結構中之每一者之該第一控制邏輯層級及該第二控制邏輯層級；以及 第二互連結構，其等自該基底控制邏輯結構延伸至該等堆疊結構中之每一者之該第一額外控制邏輯層級。
  12. 如請求項11之記憶體裝置，其中該第一額外控制邏輯層級經組態以部分地控制該第一記憶體層級及該第二記憶體層級中之每一者之操作。
  13. 如請求項11之記憶體裝置，其中： 該第一控制邏輯層級經組態以控制該第一記憶體層級內之記憶體元件之一陣列之行操作； 該第二控制邏輯層級經組態以控制該第二記憶體層級內之記憶體元件之一額外陣列之行操作；且 該第一額外控制邏輯層級經組態以控制該第一記憶體層級內之記憶體元件之該陣列及該第二記憶體層級內之記憶體元件之該額外陣列之列操作。
  14. 如請求項11至13中任一項之記憶體裝置，其中： 該等堆疊結構中之每一者進一步包括： 一第三記憶體層級，其在該第二控制邏輯層級上方並電耦合至該第二控制邏輯層級；及 一第二額外控制邏輯層級，其在該第三記憶體層級上方並電耦合至該第三記憶體層級；且 該等第二互連結構之一部分自該基底控制邏輯結構延伸至該等堆疊結構中之每一者之該第二額外控制邏輯層級。
  15. 如請求項14之記憶體裝置，其中該第二控制邏輯層級經組態以部分地控制該第二記憶體層級及該第三記憶體層級中之每一者之操作。
  16. 如請求項14之記憶體裝置，其中該第二控制邏輯層級經組態以控制該第二記憶體層級及該第三記憶體層級內之記憶體元件之陣列之行操作。
  17. 如請求項11至13中任一項之記憶體裝置，其中該第一控制邏輯層級、該第一額外控制邏輯層級及該第二控制邏輯層級包括TFT層級，該等TFT層級包括TFT CMOS裝置。
  18. 如請求項11至13中任一項之記憶體裝置，其中： 該等第一互連結構之至少一部分插置在該等堆疊結構中之一第一者與該等堆疊結構中之一第二者之間，該等堆疊結構中之該第二者在一第一方向上水平相鄰該等堆疊結構中之該第一者；且 該等第二互連結構之至少一部分插置在該等堆疊結構中之該第一者與該等堆疊結構中之一第三者之間，該等堆疊結構中之該第三者在垂直於該第一方向之一第二方向上水平相鄰該等堆疊結構中之該第一者。
  19. 如請求項11至13中任一項之記憶體裝置，其中該等第一互連結構中之一或多者及該等第二互連結構中之一或多者由該等堆疊結構中之一第一者及水平相鄰該等堆疊結構中之該第一者之該等堆疊結構中之一第二者共用。
  20. 一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及如請求項11之記憶體裝置，其可操作地耦合至該處理器裝置。
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