TW202243131A - 記憶體陣列 - Google Patents

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林孟漢
黃家恩
劉逸青
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Abstract

本文揭示的系統及方法係關於記憶體系統。在一態樣中，記憶體系統包括：第一組記憶體單元，其包括第一串記憶體單元及第二串記憶體單元；及第一開關，其包括第一電極及第二電極，第一電極連接至第一串記憶體單元的多個第一電極及第二串記憶體單元的多個第一電極，第二電極連接至第一全域位元線，其中第一串記憶體單元的閘電極連接至第一字線，第二串記憶體單元的閘電極連接至第二字線。

Description

使用分割字線和開關減少記憶體系統上的電容負載
本揭露大體上係關於高密度記憶體元件，且更特定而言，係關於其中安排多個記憶體單元平面來提供三維(3D)陣列(包括分隔字線及/或開關以降低位元線電容)的記憶體元件。
電腦、可攜式裝置、智慧型手機、物聯網裝置等電子裝置的發展促使對於記憶體元件的需求增加。大體而言，記憶體元件可為揮發性元件及非揮發性元件。揮發性記憶體元件可在提供電力時儲存資料，但一旦切斷電力則可能丟失所儲存的資料。不同於揮發性記憶體元件，非揮發性記憶體元件即使在切斷電力之後亦能保留資料，但速率比揮發性記憶體元件慢。
無
本文揭示的例示性實施例涉及解決與此項技術中的一或多個問題相關的問題，以及提供其他特徵，當結合附圖參考以下詳細描述時，此等特徵將顯而易見。根據各個實施例，本文揭示例示性系統、方法、裝置及電腦程式產品。然而，應理解此等實施例僅為實例且不具限制性，且熟習此項技術者閱讀本揭露後將理解可在本揭露的範疇內對所揭示的實施例作出各種修改。
以下揭示案提供用於實現所提供標的物的不同特徵的許多不同的實施例或實例。為簡化本揭露，下文描述部件和佈置的特定實例。當然，此等僅為實例，不意欲具有限制性。舉例而言，在下文的描述中，在第二特徵上方或其上形成第一特徵可包括第一及第二特徵直接相接觸而形成的實施例，亦可包括第一及第二特徵之間形成額外特徵而使得第一及第二特徵並非直接相接觸的實施例。此外，本揭露可在各個實例中重複元件符號及/或字母。這種重複是出於簡潔和清晰的目的，且本身並未規定所討論的各個實施例及/或設置之間具有關係。
另外，為便於描述，本文可使用諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對性術語，以表述如圖中所示的一元件或特徵與另一或另一些元件或特徵的關係。除圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或運行中裝置的不同定向。設備可按其他方式經定向(旋轉90度或其他定向)，因此可類似地解讀本文中使用的空間相對性描述詞。
根據一些實施例，記憶體系統包括一或多個開關(有時稱為「選擇閘極」)以將局部線與全域線耦接或去耦。局部線可為金屬軌道，其連接至兩個或更多個記憶體單元。舉例而言，局部線可為局部選擇線(例如第3A圖中的LSL[00]或LSL[10])，其連接至記憶體單元的第一電極(例如汲極(或源極)電極)。舉例而言，局部線可為局部位元線(例如第3A圖中的LBL[00]或LBL[10])，其連接至記憶體單元的第二電極(例如源極(或汲極)電極)。全域線可為金屬軌道，其可經由開關電耦接至一或多個所選擇的局部線。舉例而言，全域線可為全域選擇線(例如第3A圖中的GSL[0])，其可經由開關電耦接至兩個或更多個局部選擇線。舉例而言，全域線可為全域位元線(例如第3A圖中的GBL[0])，其可經由開關電耦接至兩個或多個局部位元線。
有利地，利用所揭示開關的記憶體系統可具有若干好處。在一態樣中，全域線與局部線之間的開關可經單獨配置或操作以將各別局部線與全域線電耦接或去耦。藉由將所選擇的局部線耦接至全域線，連接至所選擇局部線的一組記憶體單元的子集可電耦接至全域線，而連接至未選擇局部線的此組記憶體單元的另一子集可與全域線電去耦。由此，全域線可具有與此組記憶體單元的所選擇子集對應的電容負載，而非與整組記憶體單元對應的電容負載。因此，具有許多記憶體單元的記憶體單元組可經由全域線經配置或操作有對應於記憶體單元組的子集的低電容負載。
在另一態樣中，可將記憶體陣列中的每一字線分割為兩個字線(例如第一字線及第二字線)，以在讀取及/或寫入操作期間進一步降低控制器上的電容負載。藉由分割字線，記憶體單元的子集(例如第3A圖中的子集310)中的一半記憶體單元耦接至第一字線，而另一半耦接至第二字線。
藉由降低電容負載，可提高記憶體系統的操作速率，同時這又降低記憶體系統的電力消耗。此外，本揭露的技術及/或特徵亦可改進路由及屏蔽。 1.1. 記憶體架構
第1圖為根據本揭露之實施例的記憶體系統100的圖。在一些實施例中，將記憶體系統100實施為積體電路。在一些實施例中，記憶體系統100包括記憶體控制器105及記憶體陣列120。記憶體陣列120可包括以二維或三維陣列佈置的複數個儲存電路或記憶體單元125。每一記憶體單元125可連接至對應的閘極線GL及對應的位元線BL。每一閘極線GL可包括任何導電材料。記憶體控制器105可根據經由閘極線GL及位元線BL的電訊號將資料寫入至記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體系統100包括比第1圖中所示的元件多或少或數量相同的組件。
記憶體陣列120為儲存資料的硬體組件。在一態樣中，將記憶體陣列120實施為半導體記憶體元件。記憶體陣列120包括複數個儲存電路或記憶體單元125。在一些實施例中，記憶體陣列120包括閘極線GL0、GL1…GLJ及位元線BL0、BL1…BLK，每一閘極線沿第一方向延伸，每一位元線沿第二方向延伸。閘極線GL及位元線BL可為導電金屬或導電軌道。每一閘極線GL可包括字線及控制線。在一態樣中，每一記憶體單元125連接至對應的閘極線GL及對應的位元線BL，且可根據穿過對應閘極線GL及對應位元線BL的電壓或電流來操作。在一態樣中，每一記憶體單元125可為非揮發性記憶體單元。在一些實施例中，記憶體陣列120包括其他線(例如感測線、參考線、參考控制線、電力軌道等)。
記憶體控制器105為控制記憶體陣列120的操作的硬體元件。在一些實施例中，記憶體控制器105包括位元線控制器112、閘極線控制器114及時序控制器110。在一配置中，閘極線控制器114為電路，其經由記憶體陣列120的一或多個閘極線GL提供電壓或電流。在一態樣中，位元線控制器112為電路，其經由記憶體陣列120的一或多個位元線BL提供電壓或電流，且經由一或多個感測線自記憶體陣列120感測電壓或電流。在一配置中，時序控制器110為電路，其向閘極線控制器114及位元線控制器112提供控制訊號或時鐘訊號，以同步位元線控制器112及閘極線控制器114的操作。位元線控制器112可連接至記憶體陣列120的位元線BL及感測線，閘極線控制器114可連接至記憶體陣列120的閘極線GL。在一實例中，為將資料寫入至記憶體單元125，閘極線控制器114經由連接至記憶體單元125的閘極線GL對記憶體單元125施加電壓或電流，且位元線控制器112經由連接至記憶體單元125的位元線BL對記憶體單元125施加對應於待寫入資料的電壓或電流。在一實例中，為自記憶體單元125讀取資料，閘極線控制器114藉由連接至記憶體單元125的閘極線GL對記憶體單元125施加電壓或電流，且位元線控制器112藉由連接至記憶體單元125的感測線或位元線感測對應於由記憶體單元125儲存的資料的電壓或電流。在一些實施例中，記憶體控制器105包括比第1圖中所示的組件多或少或數量相同的元件。
第2圖為展示根據一實施例的三維記憶體陣列210A…210N的圖。在一些實施例中，記憶體陣列120包括記憶體陣列210A…210N。每一記憶體陣列210可包括以三維陣列佈置的複數個記憶體單元125。在一些實施例中，每一記憶體陣列210可包括相同數量的記憶體單元125。在一些實施例中，兩個或更多個記憶體陣列210可包括不同數量的記憶體單元125。在一配置中，沿Z方向堆疊記憶體陣列210A…210N。每一記憶體陣列210可在記憶體陣列210的一側上具有位元線BL，在記憶體陣列210的對側上具有選擇線SL。在一些實施例中，兩個相鄰的記憶體陣列210可共享選擇線SL。在一些實施例中，兩個相鄰的記憶體陣列210可共享位元線BL。舉例而言，記憶體陣列210N-1、210N共享一組選擇線SL或電耦接至此組選擇線SL。舉例而言，記憶體陣列210N-2、210N-1共享一組位元線BL或電耦接至此組位元線BL。藉由共享選擇線SL及/或位元線BL，可減少經由選擇線SL及/或位元線BL施加訊號的記憶體控制器105的驅動器的數量，以實現面積效率。在一些實施例中，記憶體陣列120包括其他記憶體陣列，其具有與第2圖中所示之選擇線SL及/或位元線BL不同的選擇線SL及/或位元線BL。 2.具有開關及/或分割字線的記憶體系統
第3A圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於底側上的開關SS、SB及用於降低電容負載的分割字線。在第3A圖中，記憶體陣列210包括第一組記憶體單元及第二組記憶體單元。在一配置中，第一組記憶體單元包括記憶體單元的子集310[00]…310[03]，其可電耦接至沿Y方向延伸的全域位元線GBL[0]及全域選擇線GSL[0]。在一配置中，第二組記憶體單元包括記憶體單元的子集310[10]…310[13]，其可電耦接至沿Y方向延伸的全域位元線GBL[1]及全域選擇線GSL[1]。記憶體單元的每一子集310可包括沿Z方向安置的F個記憶體單元M(記憶體單元125)，其中F亦對應於記憶體陣列210中平層或層的總數。每一組記憶體單元可包括沿Y方向比第3A圖中所示的記憶體單元數量多的記憶體單元子集310。記憶體陣列210可包括比第3A圖中所示的沿X方向堆疊的記憶體單元組數量更多的記憶體單元組。藉由如第3A圖所示佈置記憶體單元，可增加記憶體陣列210的儲存密度。
在一配置中，子集310的一或多個記憶體單元可位於子集310的左側，子集310的其他記憶體單元可位於子集310的右側。在一配置中，子集310可包括沿Z方向安置的第一垂直串記憶體單元及沿Z方向安置的第二垂直串記憶體單元，其中第一垂直串與第二垂直串相互平行。可根據在子集310中的位置及在記憶體陣列210中的X-Y-Z位置來識別(例如索引、參考、標記等)每一記憶體單元。舉例而言，如第3A圖所示，子集310[00]包括M [0][0][0]_L、M [0][0][0]_R、M [0][0][1]_L、M [0][0][1]_R、M [0][0][F-2]_L、M [0][0][F-2]_R、M [0][0][F]_L及M [0][0][F]_R，子集310[10]包括M [1][0][0]_L、M [1][0][0]_R、M [1][0][1]_L、M [1][0][1]_R、M [1][0][F-2]_L、M [1][0][F-2]_R、M [1][0][F]_L及M [1][0][F]_R。
每一記憶體單元M可為揮發性記憶體單元、非揮發性記憶體單元或可儲存資料的任何記憶體單元。每一記憶體單元M可實施為電晶體，諸如金屬氧化物半導體場效電晶體(MOSFET)、環繞式閘極FET(GAAFET)或鰭式場效電晶體(FinFET)。每一記憶體單元M可包括耦接至局部選擇線LSL[X][Y]的第一電極(例如汲電極)、耦接至局部位元線LBL[X][Y]的第二電極(例如源電極)及耦接至對應字線(例如WL[X][Z]_L或字線WL[X][Z]_R)的第三電極(例如閘電極)。每一記憶體單元M可根據施加至記憶體單元M的閘電極的電壓儲存資料或傳導電流。
在一配置中，在局部選擇線LSL與局部位元線LBL之間平行連接記憶體單元M的子集310。局部選擇線LSL可為金屬軌道，記憶體單元子集310的第一電極(例如汲電極)可在此金屬軌道處連接。局部位元線LBL可為金屬軌道，記憶體單元子集310的第二電極(例如源電極)可在此金屬軌道處連接。局部選擇線LSL可沿Z方向延伸，且連接至對應的開關SS。類似地，局部位元線LBL可沿與局部位元線LBL平行的Z方向延伸且連接至對應的開關SB。
可將字線WL[X][Y]分割(例如分離、劃分、分隔等)為WL[X][Y]_L(左)及WL[X][Y]_R(右)，且使其沿X方向延伸，以將不同組中對應的記憶體單元M的閘電極連接至記憶體控制器(例如閘極線控制器114)。在一配置中，WL[X][Y]_L連接至位於子集310左側上的記憶體單元M的閘電極，WL[X][Y]_R連接至位於子集310右側上的記憶體單元M的閘電極。在一配置中，WL[X][Y]_L連接至位於複數個子集(例如子集310[00]、310[10])左側上的記憶體單元M的閘電極，WL[X][Y]_R連接至位於複數個子集(例如子集310[00]、310[10])右側上的記憶體單元M的閘電極。在一配置中，將字線WL[X][Y]分割為兩個字線(例如WL[X][Y]_L及WL[X][Y]_R)，此兩個字線分別為沿記憶體陣列210之X方向的每一子集310的記憶體單元M(左或右)專用的。
舉例而言，如第3A圖所示，WL[0][0]_L連接至M[0][0][0]_L(例如位於子集310[00]的左側上的記憶體單元M)的閘電極及M[1][0][0]_L(例如位於子集310[10]的左側上的記憶體單元M)的閘電極，WL[0][0]_R連接至M[0][0][0]_R(例如位於子集310[00]的右側上的記憶體單元M)的閘電極及M[1][0][0]_R(例如位於子集310[10]的右側上的記憶體單元M)的閘電極，WL[0][1]_L連接至M[0][0][1]_L的閘電極及M[1][0][1]_L的閘電極，WL[0][1]_R連接至M[0][0][1]_R的閘電極及M[1][0][1]_R的閘電極，WL[0][F-2]_L連接至M[0][0][F-2]_L的閘電極及M[1][0][F-2]_L的閘電極，WL[0][F-2]_R連接至M[0][0][F-2]_R的閘電極及M[1][0][F-2]_R的閘電極，WL[0][F-1]_L連接至M[0][0][F-1]_L的閘電極及M[1][0][F-1]_L的閘電極，WL[0][F-1]_R連接至M[0][0][F-1]_R的閘電極及M[1][0][F-1]_R的閘電極。
在一配置中，雖然第3A圖未展示，但可調換WL[X][Y]_L及WL[X][Y]_R的連接，WL[X][Y]_L連接至位於複數個子集(例如子集310[00]、310[10])右側上的記憶體單元M的閘電極，WL[X][Y]_R連接至位於複數個子集(例如子集310[00]、310[10])左側上的記憶體單元M的閘電極。舉例而言，WL[0][0]_L連接至M[0][0][0]_R(例如位於子集310[00]右側上的記憶體單元M)的閘電極及M[1][0][0]_R(例如位於子集310[10]右側上的記憶體單元M)的閘電極，WL[0][0]_R連接至M[0][0][0]_L(例如位於子集310[00]左側上的記憶體單元M)的閘電極及M[1][0][0]_L(例如位於子集310[10]左側上的記憶體單元M)的閘電極，諸如此類。
將字線WL[X][Y]分割為兩個字線(例如WL[X][Y]_L及WL[X][Y]_R)可降低位元線(例如LBL[X][Y]或GBL[X][Y])上的電容負載，由此允許記憶體陣列210維持各種記憶體應用(例如儲存)需要的大單元位元數，且沒有額外的處理成本。
每一開關SB可實施為電晶體(例如MOSFET、GAAFET、FinFET等)。每一開關SB可包括連接至局部位元線LBL的第一電極(例如汲電極)、連接至對應的全域位元線GBL的第二電極(例如源電極)及連接至對應的開關控制線SBL(有時稱為「左選擇閘」或「SG[X]_L」)的第三電極(例如閘電極)。開關控制線SBL可為金屬軌道，其沿X方向延伸以將記憶體控制器105(例如閘極線控制器114)連接至開關SB的閘電極。根據經由開關控制線SBL施加的電壓或訊號，可切換(例如啟用或禁用)連接至開關控制線SBL的一或多個開關SB。舉例而言，回應於經由開關控制線SBL提供的對應於邏輯狀態‘1’的電壓，可啟用開關SB，以將記憶體單元的子集310的第二電極(例如源電極)電耦接(例如連接、接合等)至全域位元線GBL。舉例而言，回應於經由開關控制線SBL提供的對應於邏輯狀態‘0’的電壓，可禁用開關SB，以將記憶體單元的子集310的第二電極(例如源電極)與全域位元線GBL電去耦(例如斷接、切斷等)。
每一開關SS可實施為電晶體(例如MOSFET、GAAFET、FinFET等)。開關SS可包括連接至局部選擇線LSL的第一電極(例如源電極)、連接至對應的全域選擇線GSL的第二電極(例如汲電極)及連接至對應的開關控制線SSL(有時稱為「右選擇閘」或「SG[X]_R」)的第三電極(例如閘電極)。開關控制線SSL可為金屬軌道，其沿X方向延伸以將記憶體控制器105(例如閘極線控制器114)連接至開關SS的閘電極。根據藉由開關控制線SSL施加的電壓或訊號，可啟用或禁用連接至開關控制線SSL的一或多個開關SS。舉例而言，回應於經由開關控制線SSL提供的對應於邏輯狀態‘1’的電壓，可啟用開關SS，以將記憶體單元的子集310的第一電極(例如汲電極)電耦接至全域選擇線GSL。舉例而言，回應於經由開關控制線SSL提供的對應於邏輯狀態‘0’的電壓，可禁用開關SS，以將記憶體單元的子集310的第一電極(例如汲電極)自全域選擇線GSL電去耦。
在一配置中，全域選擇線GSL為金屬軌道，對應的開關SS在此處連接。全域選擇線GSL可沿Y方向延伸。在一實施中，全域選擇線GSL可連接至記憶體控制器105(例如位元線控制器112)。全域位元線GBL可為金屬軌道，對應的開關SB在此處連接。全域位元線GBL可沿平行於全域選擇線GSL的Y方向延伸。在一實施中，全域位元線GBL可連接至記憶體控制器105(例如位元線控制器112)。
開關SB、SS位於記憶體陣列210的同一側上，以降低處理成本及/或處理複雜度。舉例而言，如第3A圖所示，開關SB、SS位於及/或佈置於記憶體陣列210的底側上。在一配置中，開關SB、SS可位於記憶體陣列210的頂側上。舉例而言，第3B圖為展示根據一實施例的三維記憶體陣列210之部分的圖，三維記憶體陣列210包括佈置於頂側上的開關SS、SB及用於降低電容負載的分割字線。
重新參考第3A圖，在一配置中，可根據記憶體控制器105(例如閘極線控制器114)的電壓或訊號操作或配置開關SB、SS，以將記憶體單元的子集310選擇性電耦接(有時稱為「耦接方法」)至對應的全域線BL、SL。舉例而言，自連接至局部選擇線LSL[X0]…LSL[X3]及局部位元線LBL[X0]…LBL[X3]的一組記憶體單元310[X0]…310[X3]，連接至局部選擇線LSL[XY]及局部位元線LBL[XY]的記憶體單元的子集310[XY]可經由所選擇的開關SB、SS電耦接至全域位元線GBL[X]及全域選擇線GSL[X]。同時，連接至其他局部選擇線LSL及局部位元線LBL的記憶體單元的其他子集310可自全域位元線GBL[X]及全域選擇線GSL[X]電去耦(有時稱為「去耦方法」)。藉由將記憶體單元的所選擇子集310[XY]經由開關SB、SS電耦接至全域位元線GBL[X]及全域選擇線GSL[X]，全域位元線GBL[X]及全域選擇線GSL[X]可具有對應於記憶體單元的所選擇子集310[XY]而非記憶體單元的子集310[X1]…310[X3](例如複數個或所有)的電容負載。因此，可實施全域位元線GBL[X]及全域選擇線GSL[X]，以在不增加電容負載的情況下提供電壓或電流。
分割字線允許記憶體控制器105存取(例如讀取、寫入、程式化)子集310中的單個垂直串記憶體單元，而不許存取子集310中的所有垂直串記憶體單元。舉例而言，子集310[00]可包括：沿Z方向安置的第一垂直串記憶體單元(例如M[0][0][0]_L、M[0][1][0]_L、M[0][F-2][0]_L、M[0][F-1][0]_L)，其中第一垂直串中的每一記憶體單元M的閘電極耦接至對應的字線WL[X][Z]_L(左)；及沿Z方向安置的第二垂直串記憶體單元(例如M[0][0][0]_R、M[0][1][0]_R、M[0][F-2][0]_R、M[0][F-1][0]_R)，其中第二垂直串中的每一記憶體單元M的閘電極耦接至對應的字線WL[X][Z]_R(右)。在此配置中，記憶體控制器105可(1)使用本文所討論的「耦接」方法經由開關SB、SS選擇記憶體單元的子集310[00]，且(2)使用本文所討論的「去耦方法」經由開關SB、SS取消選擇記憶體單元的其他子集310。回應於選擇/取消選擇記憶體單元的子集310，控制器105可經由字線WL[X][Y]_L(左)存取第一垂直串記憶體單元，而不許亦存取子集310中的第二垂直串記憶體單元。因此，將字線WL[X][Y]分割為兩個字線(例如WL[X][Y]_L及WL[X][Y]_R)可進一步有助於降低字線WL[X][Y]上的電容負載，由此允許以更快的速度及/或更低的電力消耗操作或配置控制器105及/或記憶體單元M。
在一些實施例中，記憶體陣列210包括開關SB、SS中的任一者，但可能缺少開關SB、SS中的另一者。舉例而言，記憶體陣列210包括如第3A圖所示的開關SB，其中省去開關SS，局部選擇線LSL [X0]、[X1]、[X2]、[X3]連接至對應的全域選擇線SL[X]。舉例而言，記憶體陣列210包括如第3A圖所示的開關SS，其中省去開關SB，局部位元線LBL [X0]、[X1]、[X2]、[X3]連接至對應的全域位元線GBL[X]。可配置或操作開關SS或SB以將記憶體單元的子集310選擇性電耦接至對應的全域線或與對應的全域線電去耦。在一些實施例中，記憶體陣列210可包括分割字線WL及開關SB、SS中的任一者，但可能缺少開關SB、SS中的另一者。
在一配置中，可將記憶體單元的子集310的開關SB的閘電極電耦接至對應的開關SS的閘電極。換言之，開關SB及/或其各別的功能可與開關SS及/或其各別的功能合併。舉例而言，第4A圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於底側上的開關SS、SB，分割字線及用於降低電容負載的合併開關SB、SS。作為另一實例，第4B圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於頂側上的開關SS、SB，分割字線及用於降低電容負載的合併開關SB、SS。如第4A圖及第4B圖所示，當將開關SB、SS的閘電極電耦接在一起(合併)時，可將對應的開關控制線SSL[Y]、SBL[Y]合併為連接至單一驅動器的單一控制線(在第4B圖中示為開關合併控制線或SML[0])。因此，可根據來自驅動器的電壓、電流或脈衝同時(或幾乎同時)啟用或禁用連接至SML[0]的開關SB、SS。藉由實施同一(單一)驅動器以配置或操作開關SB、SS，可減少若干驅動器以實現面積效率。
在一些實施例中，可將第3A圖、第3B圖、第4A圖、第4B圖中之任一者中描繪的記憶體陣列210中的記憶體單元M及開關SB、SS實施為P型金屬氧化物半導體場效電晶體(PMOS)。在一些實施例中，可將第3A圖、第3B圖、第4A圖、第4B圖中之任一者中描繪的記憶體陣列210中的記憶體單元M及開關SB、SS實施為N型金屬氧化物半導體場效電晶體(NMOS)。
第5圖為展示根據本揭露之實施例的驅動器的圖，驅動器驅動一或多個記憶體。圖500包括驅動器DS[0]、DB[0]、DS[1]、DB[1]、DW[0]_L …DW[F-1]_L及DW[0]_R…DW[F-1]_R。驅動器DS[0]、DB[0]、DS[1]、DB[1]、DW[0]_L …DW[F-1]_L及DW[0]_R…DW[F-1]_R可為閘極線控制器114的一部分。在一態樣中，將驅動器DS[0]、DB[0]、DS[1]、DB[1]、DW[0]_L …DW[F-1]_L及/或DW[0]_R…DW[F-1]_R連接至兩個或更多個開關或兩個或更多個記憶體單元，以實現面積效率。
在一配置中，可經由開關控制線SSL[1]將連接至記憶體單元的子集310[01]的開關SS的閘電極連接至驅動器DS[1]的輸出。在一配置中，可經由開關控制線SSL[0]將連接至記憶體單元的子集310[00]的開關SS的閘電極連接至驅動器DS[0]的輸出。在一配置中，可經由開關控制線SBL[1]將連接至記憶體單元的子集310[01]的開關SB的閘電極連接至驅動器DB[1]的輸出。在一配置中，可經由開關控制線SBL[0]將連接至記憶體單元的子集310[00]的開關SB的閘電極連接至驅動器DB[0]的輸出。
在一配置中，經由字線WL將記憶體單元的子集310[00]的每一記憶體單元的閘電極及記憶體單元的子集310[01]的對應記憶體單元的閘電極連接至驅動器DW[X]_L或DW[X]_R的輸出。舉例而言，經由字線WL[0][0]_L、WL[1][0]_L將位於記憶體單元的子集310[00]左側上的第一記憶體單元的閘電極及位於記憶體單元的子集310[01]左側上的第一記憶體單元的閘電極連接至驅動器DW[0]_L的輸出。作為另一實例，經由字線WL[0][0]_R、WL[1][0]_R將位於記憶體單元的子集310[00]右側上的第一記憶體單元的閘電極及位於記憶體單元的子集310[01]右側上的第一記憶體單元的閘電極連接至驅動器DW[0]_R的輸出。作為另一實例，經由字線WL[0][F-1]_L、WL[1][F-1]_L將位於記憶體單元的子集310[00]左側上的第F記憶體單元的閘電極及位於記憶體單元的子集310[01]左側上的第F記憶體單元的閘電極連接至驅動器DW[F-1]_L的輸出。作為另一實例，經由字線WL[0][F-1]_R、WL[1][F-1]_R將位於記憶體單元的子集310[00]右側上的第F記憶體單元的閘電極及位於記憶體單元的子集310[01]右側上的第F記憶體單元的閘電極連接至驅動器DW[F-1]_R的輸出。雖然第5圖展示記憶體單元的兩個子集310[01]、310[00]，但可經由字線將每一驅動器(例如DW_L及/或DW_R)的輸出連接至其他子集(例如310[02]、310[03])中的其他記憶體單元。
在不實施所揭示開關SS、SB且共享驅動器(例如DS、DB、DW_L及/或DW_R)的情況下，驅動器的數量可對應於一組記憶體單元中的總記憶體單元的數量。藉由共享驅動器(例如DS、DB、DW_L及/或DW_R)以驅動記憶體單元的不同子集310中的多個記憶體單元，可減少若干驅動器以實現面積效率。因此，可藉由共享驅動器實現面積減小68%。
第6圖為根據一實施例的時序圖600，其展示用於操作記憶體陣列120的脈衝P1、P2、P3、P4。在一些實施例中，記憶體控制器105(例如閘極線控制器114)產生脈衝P1、P2、P3、P4。
在一方法中，將脈衝P1施加至開關SS、SB(連接至記憶體單元的所選擇子集310)的閘電極，將脈衝P3施加至開關SS、SB(連接至記憶體單元的未選擇子集310)的閘電極。藉由施加具有高電壓610的脈衝P1，可啟用連接至記憶體單元的所選擇子集310的開關SS、SB，以將記憶體單元的所選擇子集310電耦接至全域選擇線GSL及全域位元線GBL。同時，藉由施加具有低電壓630的脈衝P3，可禁用連接至記憶體單元的未選擇子集310的開關SS、SB，以將記憶體單元的未選擇子集310與全域選擇線GSL及全域位元線GBL電去耦。因此，全域選擇線GSL及全域位元線GBL可具有電容負載，此電容負載對應於記憶體單元的所選擇子集而非整組記憶體單元。
在一方法中，將脈衝P2施加至所選擇記憶體單元的閘電極或字線WL，將脈衝P4施加至未選擇記憶體單元的閘電極或字線WL。舉例而言，當選擇子集310的第一垂直串(例如最左的)時，將脈衝P2施加至WL[X][Z]_L，當取消選擇子集310的第二垂直串(例如最右的)時，將脈衝P4施加至WL[X][Z]_R。作為另一實例，當選擇子集310的第二垂直串(例如最右的)時，將脈衝P2施加至WL[X][Z]_R，當取消選擇子集310的第一垂直串(例如最左的)時，將脈衝P4施加至WL[X][Z]_L。
在一些實施例中，脈衝P1可具有比脈衝P2的脈寬(脈衝的上升邊緣與下降邊緣之間的經過時間)寬的脈寬。在一些實施例中，脈衝P1可具有比脈衝P2的脈寬窄的脈寬(脈衝P1的上升邊緣與下降邊緣之間的經過時間)。在一實施例中，脈衝P1可具有與脈衝P2的脈寬相同的脈寬(脈衝P1的上升邊緣與下降邊緣之間的經過時間)。
在一些實施例中，脈衝P1的上升邊緣及/或下降邊緣可與脈衝P2的上升邊緣及/或下降邊緣重合。在一些實施例中，相對於脈衝P2的對應上升邊緣及/或對應下降邊緣，脈衝P1的上升邊緣及/或下降邊緣可延遲。在一些實施例中，相對於脈衝P2的對應上升邊緣及/或對應下降邊緣，脈衝P1的上升邊緣及/或下降邊緣可提前。
藉由施加具有高電壓620的脈衝P2，所選擇的記憶體單元可經程式化或傳導對應於程式化資料的電流。同時，藉由施加具有低電壓640的脈衝P4，可禁止未選擇的記憶體單元經格式化或傳導電流。因此，可個別地程式化或操作記憶體單元的子集310中的所選擇記憶體單元。
第7圖為根據一實施例的圖700，其展示由開關SS、SB導致電容負載降低的效應。F可表示記憶體單元子集中沿Z方向的若干記憶體單元。S可表示沿X方向的若干組記憶體單元(或一些全域選擇線GSL)。在一態樣中，如情況710所示，在不實施所揭示的開關SS、SB及/或分割字線的情況下，全域線的電容負載可根據記憶體單元子集的數量增加。舉例而言，在沒有所揭示的開關SS、SB及/或分割字線的情況下，如記憶體陣列210包括記憶體單元的64個子集，則全域線可具有高電容負載715。藉由實施開關SW(例如SS、SB)及/或分割字線，如情況720所示，雖然記憶體單元子集的數量增加，但全域線的電容負載可不增加。舉例而言，藉由啟用連接至記憶體單元的所選擇子集310的開關SS、SB及禁用連接至記憶體單元的未選擇子集310的開關SS、SB，全域線可具有電容負載，此電容負載對應於記憶體單元的所選擇子集310。因此，記憶體單元子集的數量增加不影響全域線的電容負載。
第8A圖為根據一實施例的圖，其展示記憶體陣列的例示性實施，此記憶體陣列具有GSL/GBL連接及單側開關SS、SB。如第8A圖所示，記憶體陣列800A包括為全域位元線GBL連接而實施的結構802A(例如S/BL連接)。記憶體陣列800A包括為全域選擇線GSL連接而實施的結構804A(例如S/BL連接)。記憶體陣列800A亦可包括為開關(SS、SB)而實施的結構806A(例如SL/BL)，例如電晶體通道。如所示，開關位於記憶體陣列800A的底側上。記憶體陣列800A亦可包括為非分割字線而實施的結構808A(例如互連)。記憶體陣列800A亦可包括為位元單元而實施的結構810A(例如WL)，例如電晶體。記憶體陣列800A亦可包括對應於鐵電(FE)膜的結構820A。記憶體陣列800A亦可包括對應於氧化物(例如SiO 2)的結構822A。記憶體陣列800A亦可包括為通道而實施的結構824A。在此配置中，記憶體陣列800A可具有對應於以下方程式的單元數： (1)單元數 = 列數  * 1/2 * 行數 * 層數 ；其中列數對應於記憶體陣列中列(y方向)的數量，行數對應於記憶體陣列中行(x方向)的數量，層數對應於記憶體陣列中層(z方向)的數量。
在一些實施例中，將WL定義為Vg的字線。在一些實施例中，z方向上WL的尺寸可為20奈米至120奈米。在一些實施例中，將S/BL定義為第一電力軌道(例如VDD)及第二電力軌道(例如接地)的源極線/位元線。在一些實施例中，將OX定義為用於隔離的氧化物。在一些實施例中，將FE定義為記憶體的鐵電膜。在一些實施例中，FE具有5奈米至30奈米的厚度。在一些實施例中，通道對應於記憶體的通道膜。在一些實施例中，通道具有5奈米至30奈米的厚度。在一些實施例中，S/BL對應於互連。
第8B圖為展示根據一實施例的記憶體陣列之例示性實施的圖，此記憶體陣列具有GSL/GBL連接及單側開關SS、SB。如第8B圖所示，記憶體陣列800B包括為全域位元線GBL連接而實施的結構802B。記憶體陣列800B包括為全域選擇線GSL連接而實施的結構804B。記憶體陣列800B亦可包括為開關(SS、SB)而實施的結構806B，例如電晶體通道。如圖所示，開關位於記憶體陣列800B的底側上。記憶體陣列800B亦可包括為分割字線(例如分割為第一字線及第二字線的字線)而實施的結構808B(例如互連)。記憶體陣列800B亦可包括為位元單元而實施的結構810B(例如WL)，例如電晶體。記憶體單元800B亦可包括對應於鐵(FE)的結構820B。記憶體單元800B亦可包括對應於氧化物(例如SiO 2)的結構822B。記憶體單元800B亦可包括為通道而實施的結構824B。在此配置中，記憶體陣列800B可具有對應於以下方程式的單元數： (2)  單元數 = 列數  *  行數 * 層數
第8C圖至第8D圖為展示根據一些實施例的記憶體陣列之例示性實施的圖。記憶體陣列800C及800D包括結構811，其可包括鐵(FE)。記憶體陣列800C及800D包括結構813，其可對應於通道。記憶體陣列800C及800D包括結構815，其可對應於選擇線SL(或全域選擇線GSL)及/或位元線BL(或全域位元線GBL)。記憶體陣列800C及800D包括結構817，其可包括氧化物。記憶體陣列800C及800D包括結構819，其可對應於字線WL。
在一實施例中，用於製造具有GSL/GBL連接及單側開關SS、SB的記憶體陣列的製程流程可包括以下操作：堆疊、單元面積乾蝕刻、置換氮化矽(SiN)、字線WL金屬填充、鐵(FE)/通道/氧化物沉積、形成全域選擇線GSL及全域位元線GNL及觸點/通孔。在一實施例中，製程流程可包括以下操作：堆疊、單元面積乾蝕刻、置換SiN、氧化物填充(用於分割字線WL)、字線WL金屬填充、FE/通道/氧化物沉積、形成全域選擇線GSL及全域位元線GBL及觸點/通孔。在一實施例中，製程流程可包括以下操作：堆疊、單元面積乾蝕刻、短長度的置換SiN、字線WL金屬填充、FE/通道/氧化物沉積、形成全域選擇線GSL及全域位元線GBL及觸點/通孔。在一實施例中，可修改及/或調整製程流程，在字線WL之前包括額外的氧化物填充，以分割字線WL。在一實施例中，可修改及/或調整製程流程，以包括短長度的置換SiN移除。
第8E圖為展示根據一實施例的記憶體陣列之例示性實施的圖，此記憶體陣列具有GSL/GBL連接及位於記憶體陣列的頂側上的單側開關SS、SB。記憶體陣列800E包括為全域位元線GBL連接而實施的結構802E(例如S/BL連接)。記憶體陣列800E包括為全域選擇線GSL連接而實施的結構804E(例如S/BL連接)。記憶體陣列800E亦可包括為開關(SS、SB)而實施的結構806E(例如SL/BL)，例如電晶體通道。如圖所示，開關位於記憶體陣列800E的頂側上。記憶體陣列800E亦可包括為分割字線(例如分割為兩個字線的字線)而實施的結構808E。記憶體陣列800E亦可包括為位元單元而實施的結構810E，例如電晶體。記憶體單元800E亦可包括對應於鐵(FE)的結構820E。記憶體單元800E亦可包括對應於氧化物(例如SiO 2)的結構822E。記憶體單元800E亦可包括為通道而實施的結構824E。記憶體陣列800E包括選擇區域830E及記憶體單元區域832E。
第8F圖至第8G圖為展示根據一些實施例的記憶體陣列之例示性實施的圖，對於不同應用，此記憶體陣列具有與位元單元大小相關的不同大小的開關SB、SS。記憶體陣列800F及800G分別包括為選擇閘(例如開關SS、SB)而實施的結構806F (例如SG WL)及806G。記憶體陣列800F及800G亦可包括為位元單元而實施的結構810F及810G (例如Cell WL)。
如第8F圖所示，根據一實施例，選擇閘(例如開關SB、SS)的結構806F在垂直維度(例如z維)上的尺寸大於位元單元的結構810F在垂直維度上的尺寸。舉例而言，選擇閘(例如開關SB、SS)的結構806F在垂直維度(例如z維)上的尺寸可為位元單元的結構810F在垂直維度上的尺寸的1.5至3倍。在此配置中，對於HP應用，選擇閘可具有較薄的氧化物(例如SiO 2)及/或變為LK氧化物。在一些實施例中，將HP應用界定為HPC產品，例如AI計算裝置，其對於資料儲存需要高頻寬、高容量。
如第8G圖所示，根據一實施例，選擇閘(例如開關SB、SS)的結構806G在垂直維度(例如z維)上的尺寸小於位元單元的結構810G在垂直維度上的尺寸。舉例而言，選擇閘的結構806G在垂直維度上的尺寸可為位元單元的結構810G在垂直維度上的尺寸的0.5X至0.2X。在此配置中，對於HV應用，選擇閘可具有較厚的氧化物(例如SiO 2)及/或選擇閘的材料可變為任何其他材料。在一些實施例中，將HV應用界定為電源供應器、馬達控制器。在一些實施例中，選擇閘(例如開關SB、SS)可與位元單元具有相同的尺寸。在一些實施例中，HP及/或HV元件的氧化物可為閘極氧化物。在一些實施例中，HP元件將使用較薄的閘極氧化物，HV元件將使用較厚的閘極氧化物。在一些實施例中，HP元件可將氧化物變為LK氧化物，並且亦可改進效能。
第8H圖為展示HP應用、LP應用及HV應用的例示性實施例的表。在一實施例中，HP產品可為HPC或人工智慧(AI)計算裝置。在一實施例中，選擇閘(例如開關SB、SS)的結構806F(例如SG WL)在垂直維度(例如z維)上的尺寸可大於位元單元的結構810F(例如Cell WL)在垂直維度上的尺寸。在一實施例中，SG元件可具有較薄的閘極氧化物。在一實施例中，SG元件可將LK用作隔離OX。
在一實施例中，LP產品可為一或多個智慧型電話晶片。在一實施例中，選擇閘(例如開關SB、SS)的結構806F(例如SG WL)在垂直維度(例如z維)上的尺寸可小於位元單元的結構810F(例如Cell WL)在垂直維度上的尺寸。
在一實施例中，HV產品可為HPC或人工智慧(AI)計算裝置。在一實施例中，SG元件可具有較厚的閘極氧化物。
第8I圖為展示根據一實施例的記憶體陣列之例示性實施的圖，此記憶體陣列具有GSL/GBL連接及位於記憶體陣列的頂側上的單側開關SS、SB。記憶體陣列800I包括為全域位元線GBL連接而實施的結構802I(例如S/BL連接)。記憶體陣列800I包括為全域選擇線GSL連接而實施的結構804I(例如S/BL連接)。記憶體陣列800I亦可包括為開關(SS、SB)而實施的結構806I，例如電晶體通道。記憶體陣列800I亦可包括為非分割字線而實施的結構808I。記憶體陣列800I亦可包括為位元單元而實施的結構810I(例如WL)，例如電晶體。在一些實施例中，可根據字線WL的厚度分割或不分割字線WL(例如結構810I)。在一些實施例中，記憶體陣列800I的不同層(例如z方向上的層)可為不同的有效字線WL(例如結構810I)。在一些實施例中，強離子位元(Ion bit)單元可使用大的有效寬度。在一些實施例中，低離子位元(Ion bit)單元可使用小的有效寬度。在一些實施例中，特殊的位元單元或具有強離子的選擇閘SG(例如開關SS、SB)可使用非分割WL(例如結構810I)。
第8J圖至第8K圖為展示根據一實施例的記憶體陣列之例示性實施的圖，此記憶體陣列具有GSL/GBL連接及合併選擇閘。記憶體陣列800J包括為記憶體陣列800J的底側上的合併選擇閘(例如開關SS、SB)而實施的結構806J。記憶體陣列800K包括為記憶體陣列800K的頂側上的合併選擇閘(例如開關SS、SB)而實施的結構806K。對於強離子單元可配置合併選擇SG以執行位元單元選擇。
第8L圖為從四個不同的視角展示根據一實施例的記憶體陣列之例示性實施的圖。如第8L圖所示，記憶體陣列800L包括為全域位元線GBL連接而實施的結構802L(例如S/BL連接)。記憶體陣列800L亦可包括為開關(SS、SB)而實施的結構806L(例如SL/BL)，例如電晶體通道。記憶體陣列800L亦可包括為位元單元而實施的結構810L(例如WL)，例如電晶體。記憶體陣列800L亦可包括為通道而實施的結構824L。記憶體陣列800L亦可包括為通孔(有時稱為「梯狀通孔」)而實施的結構830L。
記憶體陣列800L可包括兩側字線WL(例如結構810L)觸點以鬆弛(例如放鬆)路由節距。記憶體陣列800L可包括第一類型的一或多個結構及/或層，其中包括多晶矽、TiN、W、Cu或任何導電材料。在一實例中，記憶體陣列800L可包括第二類型的一或多個結構及/或層，其中包括多晶矽、LTPS、a-Si TFT、IGZO或任何半導體特性材料。在一實例中，記憶體陣列800L可包括第三類型的一或多個結構及/或層，其中包括鈣鈦礦、SBT、PZT、HfZrO、HfO或任何鐵電特性材料。在結構及/或層之間，記憶體陣列800L可包括用於隔離的結構。舉例而言，一結構可與其他結構電性隔離或耦接。 3.3.實施說明性實施例的方法
第9圖為展示根據一些實施例的存取及/或操作記憶體單元(例如記憶體單元125)及/或記憶體陣列(例如記憶體陣列210)的方法900的流程圖。可藉由第1圖中的記憶體控制器105執行方法900。在一些實施例中，藉由其他實體執行方法900。在一些實施例中，相比於第9圖中所示的操作，方法900包括更多或更少或不同的操作。
在操作902中，記憶體控制器105在第一時間週期內啟用(例如選擇)連接至一組(例如310[00]…310[03])記憶體單元的第一子集(例如310[00])的第一開關(例如SB、SS)，其中第一子集包括第一串記憶體單元及第二串記憶體單元。藉由啟用第一開關，記憶體單元(包括其各別的第一串及第二串記憶體單元)的第一子集可電耦接至一或多個全域線。舉例而言，可啟用連接至記憶體單元的子集310[00]的開關SB、SS，使得在第一時間週期內，記憶體單元的子集310[00]可電耦接至全域位元線GBL[0]及全域選擇線GSL[0]。
在操作904中，記憶體控制器105在第一時間週期內禁用(例如取消選擇)連接至一組(例如310[00]…310[03])記憶體單元的第二子集(例如310[01])的第二開關(例如SB、SS)，其中第二子集包括第三串記憶體單元及第四串記憶體單元。藉由禁用第二開關，記憶體單元(包括其各別的第三串及第四串記憶體單元)的第二子集可與一或多個全域線電去耦。舉例而言，可禁用連接至記憶體單元的子集310[01]的開關SB、SS，使得在第一時間週期內，記憶體單元的子集310[01]可與全域位元線GBL[0]及全域選擇線GSL[0]電去耦。在一方法中，記憶體控制器105可禁用連接至此組(例如310[00]…310[03])記憶體單元的其他子集(例如310[02]、310[03])的開關(例如SB、SS)，使得全域線(例如GBL[0]、GSL[0])具有電容負載，此電容負載對應於記憶體單元的第一子集(例如310[00])而非整組記憶體單元(例如310[00]…310[03])。
在操作906中，記憶體控制器105在第一時間週期內存取(例如配置、程式化、讀取、寫入)記憶體單元的第一子集(例如310[00])的一或多個記憶體單元。舉例而言，記憶體控制器105可經由其各別的分割字線(例如WL[X][Y]_L 或WL[X][Y]_R)對一串記憶體單元施加電壓、電流或脈衝，程式化此串記憶體單元，或使此串記憶體單元根據程式化資料傳導電流。舉例而言，位於所選擇子集310[00]左側上的第一串記憶體單元可耦接至WL[0][0]_L，位於所選擇子集310[00]右側上的第二串記憶體單元可耦接至WL[0][0]_R。記憶體控制器可藉由對WL[0][0]_L施加電壓、電流或脈衝來存取第一串記憶體單元。由於第二串記憶體單元不耦接至WL[0][0]_L而耦接至WL[0][0]_R，因此記憶體控制器105可在不由第二串記憶體單元產生電容負載的情況下存取第一串記憶體單元。
在一方法中，記憶體控制器105可對記憶體單元的未選擇子集(例如310[01]…310[03])的其他串記憶體單元施加電壓、電流或脈衝。然而，由於連接至記憶體單元的未選擇子集的開關SB、SS與全域線GBL、GSL電去耦，故雖然施加了電壓、電流或脈衝，但未選擇子集中的記憶體單元可不經格式化或不傳導電流。因此，記憶體控制器105可在不由未選擇子集中的其他串記憶體單元產生電容負載的情況下存取記憶體單元的所選擇子集(例如310[00]))中的一串記憶體單元。
在一方法中，記憶體控制器105可在第一時間週期內啟用連接至一組(例如310[10]…310[13])記憶體單元的第三子集(例如310[10])的第三開關(例如SB、SS)，其中第三子集包括第五串記憶體單元及第六串記憶體單元。記憶體控制器105可在第一時間週期內禁用連接至此組(例如310[10]…[13])記憶體單元的第四子集(例如310[11])的第四開關(例如SB、SS)，其中第四子集包括第七串記憶體單元及第八串記憶體單元。在第一時間週期內，記憶體控制器105可禁用連接至此組記憶體單元的其他子集(例如310[12]、310[13])的其他開關(例如SB、SS)。藉由啟用連接至記憶體單元(包括其各別的第五串及第六串記憶體單元)的第三子集(例如310[10])的第三開關及禁用連接至一組記憶體單元(例如310[10]…310[13])的其他子集(例如310[11]…310[13])的其他開關，全域線(例如GBL[1]、GSL[1])可具有電容負載，此電容負載對應於記憶體單元的第三子集(例如310[10])而非整組(例如310[10]…310[13])記憶體單元。此外，可經由各別的分割字線(例如WL[X][Y]_L)存取記憶體單元的第三子集(例如310[10])的一串記憶體單元，而在第一時間週期內可經由同一(共享的)字線存取記憶體單元的第一子集(例如310[00])的一串記憶體單元。舉例而言，可經由WL[0][0]_L存取位於子集310[10]左側上的第五串記憶體單元及位於子集310[00]左側上的第一串記憶體單元。作為另一實例，可經由WL[0][0]_R存取位於子集310[10]右側上的第六串記憶體單元及位於子集310[00]右側上的第二串記憶體單元。
在操作908中，記憶體控制器105可在第二時間週期內啟用連接至一組(例如310[00]…310[03])記憶體單元的第二子集(例如310[01])的第二開關(例如SB、SS)。藉由啟用第二開關，記憶體單元(包括其各別的第三串及第四串記憶體單元)的第二子集(例如310[01])可電耦接至全域線。舉例而言，可啟用連接至記憶體單元的子集310[01]的開關SB、SS，使得在第二時間週期內，記憶體單元的子集310[01]可電耦接至全域位元線GBL[0]及全域選擇線GSL[0]。
在操作910中，記憶體控制器105可在第二時間週期內禁用連接至一組(例如310[00]…310[03])記憶體單元的第一子集(例如310[00])的第一開關(例如SB、SS)。藉由禁用第一開關，記憶體單元的第一子集(例如310[00])可與全域線電去耦。舉例而言，可禁用連接至記憶體單元的子集310[00]的開關SB、SS，使得記憶體單元(包括其各別的第一串及第二串記憶體單元)的子集310[00]可與全域位元線GBL[0]及全域選擇線GSL[0]電去耦。在一方法中，記憶體控制器105可禁用連接至此組(例如310[00]…310[03])記憶體單元的其他子集(例如310[02]、310[03])的開關(例如SB、SS)，使得全域線(例如GBL[0]、GSL[0])具有電容負載，此電容負載對應於記憶體單元的第二子集(例如310[01])而非整組記憶體單元(例如310[00]…310[03])。
在操作912中，記憶體控制器105在第二時間週期內存取(例如配置、程式化、讀取、寫入)記憶體單元的第二子集(例如310[01])的一或多個記憶體單元。舉例而言，記憶體控制器105可經由其各別的分割字線(例如WL[X][Y]_L 或WL[X][Y]_R)對一串記憶體單元施加電壓、電流或脈衝，程式化此串記憶體單元，或使此串記憶體單元根據程式化資料傳導電流。
在一方法中，記憶體控制器105可對記憶體單元的未選擇子集(例如310[00]、310[02]…310[03])的其他串記憶體單元施加電壓、電流或脈衝。然而，由於連接至記憶體單元的未選擇子集的開關SB、SS與全域線GBL、GSL電去耦，故雖然經由字線施加了電壓、電流或脈衝，但未選擇子集中的記憶體單元可不經格式化或不傳導電流。因此，記憶體控制器105可在不由未選擇子集中的其他串記憶體單元產生電容負載的情況下存取記憶體單元的所選擇子集(例如310[01]))中的一串記憶體單元。
在一方法中，記憶體控制器105可在第二時間週期內啟用連接至一組(例如310[10]…310[13])記憶體單元的第四子集(例如310[11])的第四開關(例如SB、SS)，其中第三子集包括第五串記憶體單元及第六串記憶體單元。記憶體控制器105可在第二時間週期內禁用連接至一組(例如310[10]…[13])記憶體單元的第三子集(例如310[10])的第三開關(例如SB、SS)，其中第三子集包括第三串記憶體單元及第四串記憶體單元。在第二時間週期內，記憶體控制器105可禁用連接至此組記憶體單元的其他子集(例如310[12]、310[13])的其他開關(例如SB、SS)。藉由啟用連接至記憶體單元(包括其各別的第七串及第八串記憶體單元)的第四子集(例如310[11])的第四開關及禁用連接至一組記憶體單元(例如310[10]…310[13])的其他子集(例如310[10]、310[12]…310[13])的其他開關，全域線(例如GBL[1]、GSL[1])可具有電容負載，此電容負載對應於記憶體單元的第四子集(例如310[11])而非整組(例如310[10]…310[13])記憶體單元。此外，可存取記憶體單元的第四子集(例如310[11])的一串記憶體單元，而在第二時間週期內經由同一(例如共享的、共用的、耦接的)字線存取記憶體單元的第二子集(例如310[01])的一串記憶體單元。 4.4.實施說明性實施例的計算系統
第10圖為根據本揭露之一些實施例的計算系統1000的例示性方塊圖。電路或佈局設計師可在積體電路設計中使用計算系統1000。本文使用的「電路」為用以實施所要功能的諸如電阻器、電晶體、開關、電池、電感器或其他類型半導體元件的電子元件互連。計算系統1000包括與記憶體元件1010關聯的主裝置1005。主裝置1005可用以自一或多個輸入裝置1015接收輸入，且向一或多個輸出裝置1020提供輸出。主裝置1005可用以經由適當的介面1025A、1025B及1025C各別地與記憶體元件1010、輸入裝置1015及輸出裝置1020通信。可在各種計算裝置(諸如電腦(例如桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持式或可攜式裝置或適於使用主裝置1005進行構想設計及/或佈局設計的任何其他計算單元)中實施計算系統1000。
輸入裝置1015可包括諸如鍵盤、電筆、觸控螢幕、滑鼠、軌球、小鍵盤、麥克風、語音辨識、動作辨識、遙控器、輸入埠、一或多個按鈕、撥盤、搖桿及與主裝置1105關聯的任何其他輸入周邊裝置，且允許諸如使用者(例如電路或佈局設計師)的外源將資訊(例如資料)鍵入至主裝置且向主裝置發送指令的各種輸入技術的任一者。類似地，輸出裝置1020可包括各種輸出技術，諸如外部記憶體、印表機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置及用以從主裝置1005接收資訊(例如資料)的任何其他輸出周邊裝置。輸入至主裝置1005及/或自主裝置輸出的「資料」可包括適於使用計算系統1000處理的各種文本資料、電路資料、訊號資料、半導體元件資料、圖形資料、其組合或其他類型的類比及/或數位資料中的任一者。
主裝置1005包括諸如中央處理單元(「Central Processing Unit, CPU」)核心1030A-1030N的一或多個處理單元/處理器，或與其關聯。CPU核心1030A-1030N可實施為特殊應用積體電路(「Application Specific Integrated Circuit, ASIC」)、現場可程式化閘陣列(「Field Programmable Gate Array, FPGA」)或其他類型的處理單元。CPU核心1030A-1030N中的任一者可用以執行用於運行主裝置1005的一或多個應用的指令。在一些實施例中，運行一或多個應用的指令及資料可儲存於記憶體元件1010內。主裝置1005亦可用以儲存運行記憶體元件1010內一或多個應用的結果。由此，主裝置1005可用以要求記憶體元件1010執行各個操作。舉例而言，主裝置1005可要求記憶體元件1010讀取資料、寫入資料、更新或刪除資料及/或執行管理或其他操作。主裝置1005可用以運行的一個此類應用可為標準單元應用1035。標準單元應用1035可為電腦輔助設計或電子設計自動化軟體套件的一部分，其可由主裝置1005的使用者使用以建立或修改電路的標準單元。在一些實施例中，執行或運行標準單元應用1035的指令可儲存於記憶體元件1010內。CPU核心1030A-1030N中之一或多者可使用與記憶體元件1010的標準單元應用關聯的指令來執行標準單元應用1035。在一實例中，標準單元應用1035允許使用者使用記憶體系統100或記憶體系統100之一部分的預生成的示意性及/或佈局設計來輔助積體電路設計。在完成積體電路的佈局設計之後，可藉由製造設施根據佈局設計製造(例如)包括記憶體系統100或記憶體系統100之一部分的多個積體電路。
仍參考第10圖，記憶體元件1010包括記憶體控制器1040，記憶體控制器1040用以自記憶體陣列1045讀取資料或將資料寫入至記憶體陣列1045。記憶體陣列1045可包括各種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列1045可包括NAND快閃記憶體核心。在其他實施例中，記憶體陣列1045可包括NOR快閃記憶體核心、靜態隨機存取記憶體(SRAM)核心、動態隨機存取記憶體(DRAM)核心、磁阻性隨機存取記憶體(MRAM)核心、相變化記憶體(PCM)核心、電阻式隨機存取記憶體(ReRAM)核心、3D XPoint記憶體核心、鐵電式隨機存取記憶體(FeRAM)核心及適合在記憶體陣列中使用的其他類型的記憶體核心。記憶體陣列1045內的記憶體可由記憶體控制器1040單獨且獨立地控制。換言之，記憶體控制器1040可用以與記憶體陣列1045內的每一記憶體單獨且獨立地通信。藉由與記憶體陣列1045通信，記憶體控制器1040可用以回應於自主裝置1005接收的指令自記憶體陣列讀取資料或將資料寫入至記憶體陣列。雖然展示為記憶體元件1010的一部分，但在一些實施例中，記憶體控制器1040可為主裝置1005的一部分或計算系統1000中與記憶體元件關聯的另一組件的一部分。記憶體控制器1040可實現為軟體、硬體、韌體或其組合中的邏輯電路以執行本文描述的功能。舉例而言，在一些實施例中，記憶體控制器1040可用以在一從主裝置1005接收到要求時即擷取與儲存於記憶體元件1010的記憶體陣列1045中的標準單元應用1035關聯的指令。
應理解第10圖僅展示並描述計算系統1000的一些組件。然而，計算系統1000可包括諸如各種電池及電源、網路介面、路由器、開關、外部記憶體系統、控制器等的其他組件。總體而言，計算系統1000可包括執行本文描述的功能時所需要或理想的各種硬體、軟體及/或韌體組件中的任一者。類似地，主裝置1005、輸入裝置1015、輸出裝置1020及包括記憶體控制器1040及記憶體陣列1045的記憶體元件1010可包括執行本文描述的功能時所需要或理想的其他硬體、軟體及/或韌體組件。
本說明的一態樣係關於記憶體陣列。在一些實施例中，記憶體陣列包括第一組記憶體單元，其包括記憶體單元的第一子集及記憶體單元的第二子集。在一些實施例中，記憶體陣列包括第一開關，每一開關包括：連接至記憶體單元之第一子集之第一電極的第一電極；及連接至第一全域線的第二電極。在一些實施例中，記憶體陣列包括第二開關，每一開關包括：連接至記憶體單元之第二子集之第一電極的多個第一電極；及連接至第一全域線的第二電極。
本說明的一態樣係關於記憶體系統。在一些實施例中，記憶體系統包括記憶體陣列及控制器。在一些實施例中，記憶體陣列包括第一組記憶體單元、第二組記憶體單元、連接至第一組記憶體單元的第一開關及連接至第二組記憶體單元的第二開關。在一些實施例中，控制器連接至記憶體單元。在一些實施例中，控制器在第一時間週期內啟用第一開關，同時禁用第二開關，以將第一組記憶體單元電耦接至第一全域選擇線，將第二組記憶體單元與第一全域選擇線電去耦。在一些實施例中，控制器在第二時間週期內啟用第二開關，同時禁用第一開關，以將第二組記憶體單元電耦接至第一全域選擇線，將第一組記憶體單元與第一全域選擇線電去耦。
本說明的一態樣係關於操作記憶體系統的方法。在一些實施例中，方法包括在第一時間週期內啟用連接至第一組記憶體單元之第一電極的第一開關，將第一組記憶體單元的第一電極電耦接至第一全域選擇線。在一些實施例中，方法包括在第一時間週期內禁用連接至第二組記憶體單元之第一電極的第二開關，將第二組記憶體單元的第一電極與第一全域選擇線電去耦。在一些實施例中，方法包括在第一時間週期內啟用連接至第一組記憶體單元之第二電極的第三開關，將第一組記憶體單元的第二電極電耦接至第一全域位元線。在一些實施例中，方法包括在第一時間週期內禁用連接至第二組記憶體單元之第二電極的第四開關，將第二組記憶體單元的第二電極與第一全域位元線電去耦。在一些實施例中，方法包括在第一時間週期內配置第一組記憶體單元的一或多個記憶體單元。
上文概述若干實施例的特徵，使得熟習此項技術者可較佳地理解本揭露的態樣。熟習此項技術者應理解他們可容易地以本揭露為基礎來設計或修改其他製程或結構，以達到相同的目的及/或獲得本文所介紹的實施例的相同優點。熟習此項技術者亦應認識到此等等效構造不脫離本揭露的精神及範疇，並且他們可在不脫離本揭露之精神及範疇的情況下作出各種改變、替換及更改。
100:記憶體系統 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:閘極線控制器 120:記憶體陣列 125:記憶體單元 210:記憶體陣列 210A:記憶體陣列 210N:記憶體陣列 210N-1:記憶體陣列 310:子集 310[00]:子集 310[01]:子集 310[02]:子集 310[03]:子集 310[10]:子集 310[13]:子集 500:圖 600:時序圖 610:高電壓 620:高電壓 630:低電壓 640:低電壓 700:圖 710:情況 720:情況 800A:記憶體陣列 800B:記憶體陣列 800C:記憶體陣列 800D:記憶體陣列 800E:記憶體陣列 800F:記憶體陣列 800G:記憶體陣列 800I:記憶體陣列 800J:記憶體陣列 800K:記憶體陣列 800L:記憶體陣列 802A:結構 802B:結構 802E:結構 802L:結構 804A:結構 804B:結構 804E:結構 806A:結構 806B:結構 806E:結構 806F:結構 806I:結構 806J:結構 806K:結構 806L:結構 808A:結構 808B:結構 808E:結構 808I:結構 810A:結構 810B:結構 810E:結構 810F:結構 810I:結構 810L:結構 811:結構 813:結構 815:結構 817:結構 819:結構 820A:結構 820B:結構 820E:結構 822A:結構 822B:結構 822E:結構 824A:結構 824B:結構 824E:結構 824L:結構 830E:選擇區域 832E:記憶體單元區域 900:方法 902:操作 904:操作 906:操作 908:操作 910:操作 912:操作 1000:計算系統 1005:主裝置 1010:記憶體元件 1015:輸入裝置 1020:輸出裝置 1025A:介面 1025B:介面 1025C:介面 1030A:CPU核心 1030N:CPU核心 1035:標準單元應用 1040:記憶體控制器 1045:記憶體陣列 BL:位元線 BL0:位元線 BL1:位元線 BLK:位元線 DB[0]:驅動器 DB[1]:驅動器 DS[0]:驅動器 DS[1]:驅動器 DW[0]_L:驅動器 DW[0]_R:驅動器 DW[F-1]_L:驅動器 DW[F-1]_R:驅動器 GBL:全域位元線 GBL[0]:全域位元線 GBL[1]:全域位元線 GL:閘極線 GL0:閘極線 GL1:閘極線 GLJ:閘極線 GSL:全域選擇線 GSL[0]:全域選擇線 GSL[1]:全域選擇線 LBL:局部位元線 LBL[00]:局部位元線 LBL[10]:局部位元線 LSL:局部選擇線 LSL[00]:局部選擇線 LSL[10]:局部選擇線 M:記憶體單元 P1:脈衝 P2:脈衝 P3:脈衝 P4:脈衝 SB:開關 SBL:開關控制線 SBL[0]:開關控制線 SBL[1]:開關控制線 SL:選擇線 SML[0]:開關合併控制線 SS:開關 SSL:開關控制線 SSL[0]:開關控制線 SSL[1]:開關控制線 WL[0][0]_L:字線 WL[0][0]_R:字線 WL[0][1]_L:字線 WL[0][1]_R:字線 WL[0][F-1]_L:字線 WL[0][F-1]_R:字線 WL[0][F-2]_L:字線 WL[0][F-2]_R:字線 WL[1][0]_L:字線 WL[1][0]_R:字線 WL[1][F-1]_L:字線 WL[1][F-1]_R:字線 X:方向 Y:方向 Z:方向
下文參考以下圖形或圖示詳細地描述本解決方案的各個例示性實施例。僅出於圖示的目的提供圖示，且圖示僅描繪本解決方案的例示性實施例，以便於讀者理解本解決方案。因此，圖示不應限制本解決方案的廣度、範疇或適用性。應指出，出於清晰及易於圖示的目的，此等圖示未按比例繪製。 第1圖為根據本揭露之實施例的記憶體系統的圖。 第2圖為展示根據本揭露之實施例的三維記憶體陣列的圖。 第3A圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於底側上的開關SS、SB及用於降低電容負載的分割字線。 第3B圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於頂側上的開關SS、SB及用於降低電容負載的分割字線。 第4A圖為展示根據一實施例的三維記憶體陣列210之一部分的圖，三維記憶體陣列210包括佈置於底側上的開關SS、SB，分割字線及用於降低電容負載的合併開關SB、SS。 第4B圖為展示根據一實施例的三維記憶體陣列210之部分的圖，三維記憶體陣列210包括佈置於頂側上的開關SS、SB，分割字線及用於降低電容負載的合併開關SB、SS。 第5圖為展示根據本揭露之實施例的驅動器的圖，驅動器驅動一或多個記憶體。 第6圖為展示根據本揭露之實施例的脈衝的圖，脈衝施加至記憶體陣列的開關。 第7圖為展示根據本揭露之實施例的由開關導致電容負載降低的效應的圖。 第8A圖為展示根據一實施例的記憶體陣列之例示性實施的圖，記憶體陣列包括GSL/GBL連接及單側開關SS、SB。 第8B圖為展示根據一實施例的記憶體陣列之例示性實施的圖，記憶體陣列具有GSL/GBL連接及單側開關SS、SB。 第8C圖至第8D圖為展示根據一些實施例的記憶體陣列之例示性實施的圖。 第8E圖為展示根據一實施例的記憶體陣列之例示性實施的圖，記憶體陣列具有GSL/GBL連接及位於記憶體陣列的頂側上的單側開關SS、SB。 第8F圖至第8G圖為展示根據一些實施例的記憶體陣列之例示性實施的圖，對於不同應用，記憶體陣列具有與位元單元大小相關的不同大小的開關SB、SS。 第8H圖為展示HP應用、LP應用及HV應用的例示性實施例的表。 第8I圖為展示根據一實施例的記憶體陣列之例示性實施的圖，記憶體陣列具有GSL/GBL連接及位於記憶體陣列的頂側上的單側開關SS、SB。 第8J圖至第8K圖為展示根據一實施例的記憶體陣列之例示性實施的圖，記憶體陣列具有GSL/GBL連接及合併選擇閘。 第8L圖為從四個不同的視角展示根據一實施例的記憶體陣列之例示性實施的圖。 第9圖為展示根據一些實施例的用於存取及/或操作記憶體單元及/或記憶體陣列的方法的流程圖。 第10圖為根據本揭露之一些實施例的計算系統1000的例示性方塊圖。
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210:記憶體陣列
310:子集
310[00]:子集
310[01]:子集
310[02]:子集
310[03]:子集
310[10]:子集
310[13]:子集
GBL:全域位元線
GBL[0]:全域位元線
GBL[1]:全域位元線
GSL:全域選擇線
GSL[0]:全域選擇線
GSL[1]:全域選擇線
LBL:局部位元線
LBL[00]:局部位元線
LBL[10]:局部位元線
LSL:局部選擇線
LSL[00]:局部選擇線
LSL[10]:局部選擇線
M:記憶體單元
SB:開關
SS:開關
SBL[0]:開關控制線
SSL[0]:開關控制線
WL[0][0]_L:字線
WL[0][0]_R:字線
WL[0][1]_L:字線
WL[0][1]_R:字線
WL[0][F-1]_L:字線
WL[0][F-1]_R:字線
WL[0][F-2]_L:字線
WL[0][F-2]_R:字線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種記憶體陣列，其包含： 一第一組記憶體單元，其包括： 一第一串記憶體單元及一第二串記憶體單元，其各自在該記憶體陣列的複數個層上延伸，每一層包括：該第一串記憶體單元的一記憶體單元，其具有耦接至與該層關聯的一第一字線的一閘電極；該第二組記憶體單元的一記憶體單元，其具有耦接至與該層關聯的一第二字線的一閘電極；及 一第一開關，其包括： 一第一電極，其連接至該第一串記憶體單元的多個第一電極及該第二串記憶體單元的多個第一電極，及 一第二電極，其連接至一第一全域位元線。
  2. 如請求項1所述之記憶體陣列，其進一步包含： 一第二開關，其包括： 一第一電極，其連接至該第一串記憶體單元的多個第二電極及該第二串記憶體單元的多個第二電極，及 一第二電極，其連接至一第一全域選擇線。
  3. 如請求項2所述之記憶體陣列，其進一步包含： 一第二組記憶體單元，其包括一第三串記憶體單元及一第四串記憶體單元；及 一第三開關，其包括： 一第一電極，其連接至該第三串記憶體單元的多個第一電極及該第四串記憶體單元的多個第一電極，及 一第二電極，其連接至一第二全域位元線， 其中該第三串記憶體單元的閘電極連接至該第一字線，該第四串記憶體單元的閘電極連接至該第二字線。
  4. 如請求項3所述之記憶體陣列，其進一步包含： 一第四開關，其包括： 一第一電極，其連接至該第三串記憶體單元的多個第二電極及該第四串記憶體單元的多個第二電極，及 一第二電極，其連接至一第二全域選擇線。
  5. 如請求項4所述之記憶體陣列， 其中該第一開關的一閘電極及該第三開關的一閘電極連接至一第一開關控制線，且 其中該第二開關的一閘電極及該第四開關的一閘電極連接至一第二開關控制線。
  6. 如請求項2所述之記憶體陣列，其進一步包含： 一第二組記憶體單元，其包括一第三串記憶體單元及一第四串記憶體單元；及 一第三開關，其包括： 一第一電極，其連接至該第三串記憶體單元的多個第一電極及該第四串記憶體單元的多個第一電極，及 一第二電極，其連接至該第一全域位元線， 其中該第三串記憶體單元的多個閘電極連接至一第三字線，該第四串記憶體單元的多個閘電極連接至一第四字線。
  7. 如請求項6所述之記憶體陣列，其進一步包含： 一第四開關，其包括： 一第一電極，其連接至該第三串記憶體單元的多個第二電極及該第四串記憶體單元的多個第二電極，及 一第二電極，其連接至該第二全域選擇線。
  8. 如請求項7所述之記憶體陣列， 其中該第一開關、該第二開關、該第三開關及該第四開關的閘電極連接至不同的開關控制線。
  9. 如請求項2所述之記憶體陣列，其中該第一開關的一閘電極及該第二開關的一閘電極連接至一相同的開關控制線。
  10. 如請求項1所述之記憶體陣列，其中該第一組記憶體單元及該第一開關對應於匹配類型的電晶體，其中該些類型的電晶體包括N型金屬氧化物半導體場效電晶體或P型金屬氧化物半導體場效電晶體。
  11. 一種記憶體系統，其包含： 一記憶體陣列，其包括： 一第一組記憶體單元，其包括：一第一串記憶體單元，具有耦接至一第一字線的多個閘電極；及一第二串記憶體單元，具有耦接至一第二字線的多個閘電極；及 一第一開關；及 一控制器連接至該記憶體陣列，該控制器將： 切換該第一開關，將一第一全域位元線電耦接至該第一串記憶體單元的多個第一電極及該第二串記憶體單元的多個第一電極；及 回應於切換該第一開關而使用該第一字線配置該第一串記憶體單元。
  12. 如請求項11所述之記憶體系統，其進一步包含： 一第二開關， 其中該控制器將進一步： 切換該第二開關，將一第一全域選擇線電耦接至該第一串記憶體單元的多個第二電極及該第二串記憶體單元的多個第二電極，及 回應於切換該第一開關及該第二開關而使用該第一字線配置該第一串記憶體單元。
  13. 如請求項12所述之記憶體系統，其中該記憶體陣列進一步包含： 一第二組記憶體單元，其包括：一第三串記憶體單元，具有耦接至該第一字線的多個閘電極；及一第四串記憶體單元，具有耦接至該第二字線的多個閘電極；及 一第三開關，其中該控制器將進一步： 回應於切換該第一開關及該第二開關，切換該第三開關，將一第二全域位元線耦接至該第三串記憶體單元的多個第一電極及該第四串記憶體單元的多個第一電極；及 一第四開關，其中該控制器將進一步： 回應於切換該第一及第二開關，切換該第四開關，將一第二全域選擇線耦接至該第三串記憶體單元的多個第二電極及該第四串記憶體單元的多個第二電極。
  14. 如請求項12所述之記憶體系統，其中該控制器將進一步： 回應於切換該第一開關及該第二開關而使用該第二字線配置該第二串記憶體單元。
  15. 如請求項12所述之記憶體系統，其中該記憶體陣列進一步包含： 一第二組記憶體單元，其包括：一第三串記憶體單元，具有耦接至一第三字線的多個閘電極；及一第四串記憶體單元，具有耦接至一第四字線的多個閘電極；及 一第三開關，其中該控制器將進一步： 在切換該第一開關及該第二開關之前，切換該第三開關，將該第一全域位元線與該第三串記憶體單元的多個第一電極及該第四串記憶體單元的多個第一電極去耦。
  16. 如請求項15所述之記憶體系統，其中該記憶體陣列進一步包含： 一第四開關，其中該控制器將進一步： 在切換該第一開關及該第二開關之前，切換該第三開關，將該第一全域選擇線與該第三串記憶體單元的多個第二電極及該第四串記憶體單元的多個第二電極去耦。
  17. 如請求項12所述之記憶體系統，其中該第一開關的一閘電極及該第二開關的一閘電極連接至一相同的開關控制線。
  18. 如請求項11所述之記憶體系統，其中該第一組記憶體單元及該第一開關對應於匹配類型的電晶體，其中該些類型的電晶體包括N型金屬氧化物半導體場效電晶體或P型金屬氧化物半導體場效電晶體。
  19. 一種方法，其包含： 在一第一時間週期內將一第一組記憶體單元的多個第一電極耦接至一第一全域位元線； 在該第一時間週期內將該第一組記憶體單元的多個第二電極耦接至一第一全域選擇線，其中該第一組記憶體單元包括一第一串記憶體單元及一第二串記憶體單元； 在該第一時間週期內將一第二組記憶體單元的多個第一電極與該第一全域選擇線去耦； 在該第一時間週期內將該第二組記憶體單元的多個第二電極與該第一全域位元線去耦；及 在該第一時間週期內，在不存取記憶體單元的該第一子集的該第二串記憶體單元的一閘電極的情況下，存取記憶體單元的該第一子集的該第一串記憶體單元的一閘電極。
  20. 如請求項19所述之方法，其進一步包含： 在該第二時間週期內，在不存取記憶體單元的該第一組記憶體單元的該第一串記憶體單元的該閘電極的情況下，存取記憶體單元的該第一組記憶體單元的該第二串記憶體單元的該閘電極。
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