JP2021048324A - メモリデバイス - Google Patents

メモリデバイス Download PDF

Info

Publication number
JP2021048324A
JP2021048324A JP2019170794A JP2019170794A JP2021048324A JP 2021048324 A JP2021048324 A JP 2021048324A JP 2019170794 A JP2019170794 A JP 2019170794A JP 2019170794 A JP2019170794 A JP 2019170794A JP 2021048324 A JP2021048324 A JP 2021048324A
Authority
JP
Japan
Prior art keywords
layer
memory
select gate
semiconductor layer
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019170794A
Other languages
English (en)
Inventor
清実 成毛
Kiyomi Naruge
清実 成毛
白武　慎一郎
Shinichiro Shiratake
慎一郎 白武
睦 岡嶋
Mutsumi Okajima
睦 岡嶋
栄俊 斉藤
Sakatoshi Saito
栄俊 斉藤
裕文 井上
Hirofumi Inoue
裕文 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019170794A priority Critical patent/JP2021048324A/ja
Priority to US16/817,187 priority patent/US11569256B2/en
Publication of JP2021048324A publication Critical patent/JP2021048324A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

【課題】メモリデバイスの記憶密度を向上する。【解決手段】実施形態のメモリデバイスは、基板６００の上方に設けられ、第１の導電層５０１と第２の導電層５０１とを含む第１の積層体５００と、前記第１の方向に延在し、前記基板の表面に対して平行な第２の方向において前記積層体５００に並ぶ半導体層５５１と、積層体５００と半導体層５５１との間のメモリ層５１０と、導電層５０１と半導体層５５１との間にそれぞれ設けられたメモリセルＭＣと、半導体層５５１の上方に設けられ、半導体層５５１の一端と第１の配線ＧＢＬとの間に接続された第１のトランジスタＳＴ１と、半導体層５５１の上方に設けられ、半導体層５５１の他端と第２の配線ＧＳＬとの間に接続された第２のトランジスタＳＴ２と、を含む。【選択図】 図３

Description

実施形態は、メモリデバイスに関する。
メモリデバイスの記憶密度の向上のために、メモリセルアレイ内における複数のメモリセルの配列の３次元化が推進されている。
特開２０１０−２５１５７２号公報
メモリデバイスの記憶密度を向上する。
実施形態のメモリデバイスは、基板と、前記基板の表面に対して垂直な第１の方向において前記基板の上方に設けられ、第１の導電層と前記基板と前記第１の導電層との間に設けられた第２の導電層とを含む、第１の積層体と、前記第１の方向に延在し、前記基板の表面に対して平行な第２の方向において前記第１の積層体に隣り合う第１の半導体層と、前記第１の積層体と前記第１の半導体層との間に設けられた第１のメモリ層と、前記第１の導電層と前記第１の半導体層との間に設けられた第１のメモリセルと、前記第２の導電層と前記第１の半導体層との間に設けられた第２のメモリセルと、前記第１の方向において前記第１の半導体層の上方に設けられ、前記基板の表面に対して平行で前記第２の方向に交差する第３の方向における前記第１の半導体層の一端に接続された第１の端子と、第１の配線に接続された第２の端子とを有する第１のトランジスタと、前記第１の方向において前記第１の半導体層の上方に設けられ、前記第３の方向における前記第１の半導体層の他端に接続された第３の端子と、第２の配線に接続された第４の端子とを有する第２のトランジスタと、を含む。
第１の実施形態のメモリデバイスを含むシステムの概略図。 第１の実施形態のメモリデバイスの構成例を示すブロック図。 第１の実施形態のメモリデバイスのメモリセルアレイの等価回路図。 第１の実施形態のメモリデバイスの構造例を示す鳥瞰図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す上面図。 第１の実施形態のメモリデバイスの構造例を示す断面図。 第１の実施形態のメモリデバイスの構造例を示す上面図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの構造例を示す断面図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す上面図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第３の実施形態のメモリデバイスの構造例を示す図。 第４の実施形態のメモリデバイスの構造例を示す断面図。 第４の実施形態のメモリデバイスの構造例を示す断面図。
図１乃至図５８を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図４９を参照して、第１の実施形態のメモリデバイス及びその製造方法について、説明する。
（ａ） 構成例
図１乃至図１０を参照して、本実施形態のメモリデバイスの構成例について、説明する。
図１は、本実施形態のメモリデバイスの構成例を示すブロック図である。
図１に示されるように、本実施形態のメモリデバイス１は、コントローラ（以下では、メモリコントローラともよばれる）９に電気的に接続される。
コントローラ９は、メモリデバイス１に、データの書き込み（書き込み動作）、データの読み出し（読み出し動作）、及び、データの消去（消去動作）などを、命令する。コントローラ９は、これらの動作の実行時に、各動作に対応するコマンドＣＭＤを発行する。コントローラ９は、発行したコマンドＣＭＤ及び動作の対象のアドレス（以下では、選択アドレスともよばれる）ＡＤＤを、メモリデバイス１に送る。コントローラ９は、書き込み動作時において、コマンドＣＭＤ及びアドレスＡＤＤとともに、書き込むべきデータ（以下では、書き込みデータともよばれる）ＤＴを、メモリデバイス１に送る。
コントローラ９は、制御信号ＣＮＴをメモリデバイス１に送る。コントローラ９は、メモリデバイス１からの制御信号ＣＮＴを、受け取る。
メモリデバイス１は、コントローラ９からのコマンドＣＭＤ、アドレスＡＤＤ（及びデータＤＴ）を受け取る。メモリデバイス１は、メモリセルアレイ１０内のアドレスＡＤＤに対応する領域に対して、コマンドＣＭＤに応じた動作を実行する。
例えば、メモリデバイス１及びコントローラ９は、メモリシステムＳＹＳを構成する。メモリシステムＳＹＳは、プロセッサなどの他のデバイス（図示せず）に接続される、又は、他のデバイス内に設けられる。メモリデバイス１は、コントローラ９を介さずに、他のデバイスに接続されてもよいし、他のデバイス内に設けられてもよい。
尚、メモリデバイス１は、コントローラ９内に設けられてもよい。
メモリデバイス１は、メモリセルアレイ１０、入出力回路１１、ロウ制御回路１２、カラム制御回路１３、センスアンプ回路１４、電圧生成回路１５、及び、シーケンサ１９を含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。メモリセルアレイ１０は、複数のワード線、複数のビット線及び複数のソース線が、設けられている。各メモリセルＭＣは、対応する１つのワード線、対応する１つのビット線、及び、対応する１つのソース線に、接続される。メモリセルアレイ１０の内部構成の一例は、後述される。
入出力回路１１は、コントローラ９からのコマンドＣＭＤ、アドレスＡＤＤ、及び書き込みデータＤＴを受け取る。入出力回路１１は、受け取ったコマンドＣＭＤを、シーケンサ１９に送る。入出力回路１１は、受け取ったアドレスを、ロウ制御回路１２及びカラム制御回路１３に送る。入出力回路１１は、受け取った書き込みデータをセンスアンプ回路１４に送る。
入出力回路１１は、読み出し動作によってメモリセルアレイ１０から読み出されたデータ（以下では、読み出しデータともよばれる）を、コントローラ９に送る。
入出力回路１１は、制御信号ＣＮＴを、コントローラ９とシーケンサ１９との間で転送する。
ロウ制御回路１２は、アドレスのデコード結果に基づいて、メモリセルアレイ１０のロウを制御する。ロウ制御回路１２は、ワード線ＷＬの活性化／非活性化、及び、ワード線ＷＬの電位を制御する。ロウ制御回路１２は、ロウデコーダ１２１、及びワード線ドライバ１２２などを含む。
カラム制御回路１３は、アドレスのデコード結果に基づいて、メモリセルアレイ１０のカラムを制御する。カラム制御回路１３は、ビット線ＢＬの活性化／非活性化、及び、ソース線ＳＬの活性化／非活性化を制御する。カラム制御回路１３は、ビット線ＢＬの電位、及び、ソース線ＳＬの電位を制御する。カラム制御回路１３、カラムデコーダ１３１、ビット線ドライバ１３２、及び、ソース線ドライバ１３３などを含む。
センスアンプ回路１４は、読み出し動作時において、メモリセルＭＣから出力された信号をセンスし、センスされた信号を増幅する。センス結果に基づいて、メモリセルＭＣ内のデータが、判定される。例えば、センスアンプ回路１４は、書き込み動作時、及び、消去動作時において、各ビット線ＢＬ及び各ソース線ＳＬに所定の電圧（選択電圧又は非選択電圧）を供給できる。
電圧生成回路１５は、実行すべき動作に応じた各種の電圧を生成する。電圧生成回路１５は、生成した電圧を、ロウ制御回路１２、カラム制御回路１３及びセンスアンプ回路１４に供給する。
シーケンサ１９は、コマンドＣＭＤのデコード結果に基づいて、コマンドＣＭＤに応じた動作を実行するように、各回路１１〜１５を制御する。シーケンサ１９は、制御信号ＣＮＴに基づいて、各回路１１〜１５の動作のタイミング、及び、メモリデバイス１及びコントローラ９との間の信号／データの転送のタイミングを、制御する。例えば、シーケンサ１９は、読み出しデータを、センスアンプ回路１４から受け取る。シーケンサ１９は、書き込みデータを、センスアンプ回路１４に送る。例えば、シーケンサ１９は、レジスタ回路１９１、及び、コマンドデコーダ１９２などを含む。
以下において、メモリデバイス１において、メモリセルアレイ１０以外の複数の回路１２〜１９の群は、以下では、ＣＭＯＳ回路（又は周辺回路）とよばれる
例えば、本実施形態のメモリデバイス１は、フラッシュメモリである。
本実施形態のメモリデバイスとしてのフラッシュメモリ１において、メモリセルアレイ１０は、以下の構成を有する。
＜メモリセルアレイ＞
（回路例）
図２は、本実施形態のフラッシュメモリのメモリセルアレイの構成例を示す等価回路図である。
図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１０内に３次元に配列される。
各メモリセル（以下では、メモリセルトランジスタともよばれる）ＭＣは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。
メモリセルアレイ１０内に、複数のワード線ＷＬ、複数のビット線ＢＬ及び複数のソース線ＳＬが、設けられている。
メモリセルＭＣのゲートは、複数のワード線ＷＬのうち対応する１つに接続される。
Ｘ方向に配列された複数のメモリセルＭＣは、対応するワード線ＷＬに共通に接続される。Ｚ方向に配列された複数のメモリセルＭＣは、互いに異なるワード線に接続されている。
メモリセルＭＣの一方の端子（例えば、ソース／ドレインの一方）は、複数のビット線ＢＬのうち対応する１つに接続される。メモリセルＭＣの他方の端子（例えば、ソース／ドレインの他方）は、複数のソース線ＳＬのうち対応する１つに接続される。１つのメモリセルＭＣが、ビット線ＢＬとソース線ＳＬとの間に、接続されている。
Ｚ方向に配列された複数のメモリセルＭＣは、対応するビット線ＢＬに共通に接続される。Ｚ方向に配列された複数のメモリセルＭＣは、対応するソース線ＳＬに共通に接続される。Ｘ方向及びＹ方向に配列された複数のメモリセルＭＣは、互いに異なるビット線ＢＬ及び互いに異なるソース線ＳＬに接続されている。
本実施形態において、同じビット線ＢＬ及び同じソース線ＳＬに接続された複数のメモリセルＭＣのグループは、ストリング（又はセルストリング）ＮＳとよばれる。
各ストリングＮＳにおいて、複数のメモリセルＭＣが、ビット線ＢＬとソース線ＳＬとの間に並列に接続されている。
例えば、本実施形態のフラッシュメモリは、ＮＯＲ型フラッシュメモリである。
本実施形態のＮＯＲ型フラッシュメモリ１において、複数のセレクトゲートトランジスタＳＴ（ＳＴ１，ＳＴ２）が、メモリセルアレイ１０内に設けられている。
各セレクトゲートトランジスタＳＴ１が、複数のビット線ＢＬのうち対応する１つに接続されている。各セレクトゲートトランジスタＳＴ２が、複数のソース線ＳＬのうち対応する１つに接続されている。
本実施形態において、複数のグローバルビット線ＧＢＬ（ＧＢＬ０，ＧＢＬ１，・・・，ＧＢＬｎ−１）、複数のグローバルソース線ＧＳＬ（ＧＳＬ０，ＧＳＬ１，・・・，ＧＳＬｎ−１）、及び、複数のセレクトゲート線ＳＧＬ（ＳＧＬ０，ＳＧＬ１，・・・，ＳＧＬｎ−１）が、メモリセルアレイ１０内に設けられている。
例えば、カラム制御回路１３及びセンスアンプ回路１４が、グローバルビット線ＧＢＬの活性化／非活性化、及び、グローバルビット線ＧＢＬの電位を制御する。カラム制御回路１３及びセンスアンプ回路１４が、グローバルソース線ＧＳＬの活性化／非活性化、及び、グローバルビット線ＧＳＬの電位を制御する。
例えば、ロウ制御回路１２が、セレクトゲート線ＳＧＬの活性化／非活性化、及び、セレクトゲート線ＳＧＬの電位を制御する。
各ストリングＮＳにおいて、セレクトゲートトランジスタＳＴ１の一方の端子が、複数のビット線（以下では、ローカルビット線ともよばれる）ＢＬのうち対応する１つのビット線に接続され、セレクトゲートトランジスタＳＴ１の他方の端子が、複数のグローバルビット線ＧＢＬのうち対応する１つのグローバルビット線に接続される。
各ストリングＮＳにおいて、セレクトゲートトランジスタＳＴ２の一方の端子が、複数のソース線（以下では、ローカルソース線ともよばれる）のうち対応する１つに接続され、セレクトゲートトランジスタＳＴ２の他方の端子が、複数のグローバルソース線ＧＳＬのうち対応する１つに接続される。
Ｘ方向に配列された複数のセレクトゲートトランジスタＳＴ１のゲート、及び、Ｘ方向に配列された複数のセレクトゲートトランジスタＳＴ２のゲートは、複数のセレクトゲート線ＳＧＬのうち対応する１つに、共通に接続される。尚、複数のセレクトゲートトランジスタＳＴ１のゲートに接続されるセレクトゲート線（ドレイン側セレクトゲート線）及び複数のセレクトゲートトランジスタＳＴ２のゲートに接続されるセレクトゲート線（ソース側セレクトゲート線）が、互いに独立に設けられてもよい。
Ｘ方向に配列された複数のストリングＮＳは、共通のセレクトゲート線ＳＧＬに接続される。Ｘ方向に配列された複数のストリングＮＳ（同じセレクトゲート線ＳＧＬに接続された複数のストリングＮＳ）は、互いに異なるグローバルビット線ＧＢＬ及び互いに異なるグローバルソース線ＧＳＬに接続される。Ｙ方向に配列された複数のストリングＮＳは、共通のグローバルビット線ＧＢＬ及び共通のグローバルソース線に接続される。Ｙ方向に配列された複数のストリングＮＳは、互いに異なるセレクトゲート線ＳＧＬに接続される。
ストリングＮＳとグローバルビット線ＧＢＬとの間の接続、及び、ストリングＮＳとグローバルソース線ＧＳＬとの間の接続は、セレクトゲートトランジスタＳＴ１，ＳＴ２のオン／オフによって制御される。
これによって、本実施形態のＮＯＲ型フラッシュメモリにおいて、１つのセレクトゲート線ＳＧＬを共有する複数のストリングＮＳは、セレクトゲート線ＳＧＬの単位で、一括に選択可能である。セレクトゲート線ＳＧＬの活性化によって選択された複数のストリングＮＳは、互いに異なるグローバルビット線ＧＢＬ及び互いに異なるグローバルソース線ＧＳＬに、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２をそれぞれ介して、電気的に接続される。
このように、本実施形態のＮＯＲ型フラッシュメモリは、セレクトゲート線ＳＧＬに対応した単位（ストリングＮＳ）において、１つ以上のメモリセルＭＣにアクセスできる。
本実施形態のＮＯＲ型フラッシュメモリにおいて、１つのメモリセルＭＣは、１ビット以上のデータを記憶できる。
（構造例）
図３乃至図１０を参照して、本実施形態のフラッシュメモリにおける、メモリセルアレイの構造例を説明する。
図３は、本実施形態のフラッシュメモリ（例えば、ＮＯＲ型フラッシュメモリ）における、３次元構造のメモリセルアレイの構造例を模式的に示す鳥瞰図である。
図４は、本実施形態のフラッシュメモリにおける、メモリセルアレイの平面レイアウトを示す上面図である。図５は、図４のＡ−Ａ線に沿う模式的断面図である。図６は、図４のＢ―Ｂ線に沿う模式的断面図である。
図３乃至図６において、図示及び説明の明確化のために、メモリセルアレイ内のある領域及び構成要素が、抽出して示されている。
図３乃至図６に示されるように、複数の積層体５００及び複数の半導体ピラー５５０が、基板６００上に設けられている。メモリ層５１０が、半導体ピラー５５０と積層体５００との間に設けられている。
例えば、積層体５００は、Ｚ方向に関して、櫛状の平面形状を有する。以下において、後述する積層体５００（又は導電層５０１）のＸ方向に延びる部分ＦＮＧは、フィンガー部ＦＮＧとよばれ、積層体５００（又は導電層５０１）のＹ方向に延びる部分ＡＸは、軸部ＡＸとよばれる。複数のフィンガー部ＦＮＧは、１つの軸部ＡＸに接続されている。
積層体５００は、複数の導電層５０１と複数の絶縁層５０２とを含む。複数の導電層５０１は、Ｚ方向に配列されている。１つの絶縁層５０２は、Ｚ方向に並ぶ２つの導電層５０１間に設けられている。積層体５００内において、複数の絶縁層５０２と複数の導電層５０１とは、Ｚ方向に沿って交互に設けられている。
導電層５０１は、ワード線ＷＬ、すなわちメモリセルＭＣのゲート電極として機能する。絶縁層５０２は、Ｚ方向に隣り合う導電層５０１を電気的に分離する。
尚、本例において、積層体５００が４つの導電層５０１を含む例が示されているが、積層体５００内の導電層５０１の数（積層数）は、ワード線ＷＬの積層数及びメモリセルアレイ１１内に形成されるメモリセルの個数（ＮＯＲ型フラッシュメモリの記憶容量）に応じて、適宜変更され得る。それゆえ、積層体５００内の導電層５０１の数は、５つ以上でもよいし、３つ以下でもよい。以下において、説明の簡略化及び明確化のため、積層体５００の導電層の積層数が、４つの場合について述べる。
＜ワード線の構造＞
ワード線ＷＬは、Ｚ方向における各階層（レイヤ）内に設けられている。本実施形態において、階層は、基板６００の上面を基準としたＺ方向におけるある高さに位置する領域を示す。
本実施形態のＮＯＲ型フラッシュメモリにおいて、ワード線ＷＬ（導電層５０１）は、Ｚ方向から見て櫛形状の平面構造を有する。同じ階層内において、２つのワード線ＷＬが、設けられている。同じ階層内の２つのワード線ＷＬは、互いに独立な導電層（分離された導電層）である。
ワード線ＷＬの軸部ＡＸは、メモリセルアレイ１０のＸ方向の端部の領域（以下では、フックアップ領域ともよばれる）ＨＡ内に設けられる。ワード線ＷＬの軸部ＡＸは、Ｙ方向に沿って延びる。各ワード線ＷＬにおいて、複数のフィンガー部（以下では、ワード線フィンガーともよばれる）ＦＮＧが、１つの軸部ＡＸに接続されている。軸部ＡＸは、ワード線フィンガーＦＮＧと連続した１つの層である。
例えば、軸部ＡＸは、ワード線ＷＬのフックアップ領域ＨＡ（ＨＡ１，ＨＡ２内）に設けられている。フックアップ領域ＨＡは、ワード線ＷＬと回路（例えば、ロウ制御回路）とを接続するために、コンタクトプラグ及び引き出し配線が設けられる領域である。
例えば、２つの積層体５００が、メモリセルアレイ内の１つの領域（例えば、ブロックＢＬＫ）内に設けられている。この場合において、メモリセルアレイ１０において、フックアップ領域ＨＡ１，ＨＡ２が、ブロックＢＬＫのＸ方向の一端側及び他端側にそれぞれ設けられている。複数のメモリセルＭＣは、２つのフックアップ領域ＨＡ１，ＨＡ２間の領域（以下では、アレイ領域とよばれる）ＭＡ内に設けられている。
フックアップ領域ＨＡ１は、２つの積層体５００のうち一方に対して設けられ、フックアップ領域ＨＡ２は、２つの積層体５００のうち一方に対して設けられる。
例えば、Ｙ方向に隣り合うフィンガー部ＦＮＧは、互いに異なるワード線（導電層）である。ここで、基板６００の上面から見てもっとも離れた位置にある導電層、言い換えるともっとも上にある導電層５０１を“ＷＬａ１”及び“ＷＬｂ１”とする。“ＷＬａ１”はフックアップ領域ＨＡ１側にある積層体５００の導電層５０１であり、“ＷＬｂ１”はフックアップ領域ＨＡ２側にある積層体５００の導電層５０１である。以下において、同様に、基板６００側に向かうにしたがって残り３層の導電層５０１を“ＷＬａ２”及び“ＷＬｂ２”、“ＷＬａ３”及び“ＷＬｂ３”、“ＷＬａ４”及び“ＷＬｂ”４とする。
図７は、本実施形態における、メモリセルアレイのフックアップ領域内の構成の一例を説明するための模式的断面図である。
図７に示されるように、フックアップ領域ＨＡ（ＨＡ１，ＨＡ２）内の積層体５００の端部は、階段状の構造（以下では、階段構造とよばれる）ＳＳを有する。
これによって、フックアップ領域ＨＡにおいて、下層の導電層５０１の軸部ＡＸは、上層の導電層５０１に覆われない領域を有する。
例えば、下層のワード線ＷＬの軸部ＡＸの面積（Ｘ−Ｙ平面における広さ）は、上層のワード線ＷＬの軸部ＡＸの面積より大きい。
コンタクトプラグＣＰＡが、導電層５０１の軸部ＡＸ上に設けられる。コンタクトプラグＣＰＡは、軸部ＡＸに直接接触する。例えば、各階段構造ＳＳにおいて、複数のコンタクトプラグＣＰＡは、Ｘ−Ｙ平面において斜め方向に配列される。
導電層５０１のそれぞれは、コンタクトプラグＣＰＡを介して、対応する配線（メタル層）ＣＧに、電気的に接続される。配線ＣＧは、積層体５００の上方に設けられている。例えば、配線ＣＧは、Ｙ方向に延在する。
図３乃至図６に戻って、複数の半導体ピラー５５０は、基板６００のＺ方向に交差する面（Ｘ−Ｙ平面）内にマトリクス状に配置されている。半導体ピラー５５０は、Ｚ方向に延在する。例えば、半導体ピラー５５０は、四角柱状の構造を有する。半導体ピラー５５０の平面形状は、四角形状である。
半導体ピラー５５０は、２つのフィンガー部ＦＮＧ間に設けられている。
１つの絶縁層５９０が、Ｘ方向に隣り合う２つの半導体ピラー５５０間に設けられている。Ｘ方向に隣り合う２つの半導体ピラー５５０は、絶縁層５９０によって、電気的に分離される。例えば、絶縁層５９０のＹ方向の寸法Ｄ２は、半導体ピラー５５０のＹ方向の寸法Ｄ１より大きい。
各半導体ピラー５５０は、半導体層５５１と、絶縁層（以下では、コア層ともよばれる）５５９と、を含む。半導体層５５１は、コア層５５９と積層体５００との間に設けられている。Ｘ方向に隣り合う半導体層５５１は、絶縁層５９０によって、電気的に分離されている。２つのフィンガー部ＦＮＧ間でＹ方向に隣り合う半導体層５５１は、コア層５５９によって電気的に分離されている。半導体ピラー５５０の底部において、コア層５５９が、コア層５５９を挟んでＹ方向に隣り合う半導体層５５１間に設けられている。
メモリセルＭＣは、ワード線である導電層５０１と半導体ピラー５５０との間に、設けられる。メモリセルＭＣは、導電層５０１、半導体ピラー５５０及びメモリ層５１０を含むとしてもよい。
メモリ層５１０は、基板６００の表面（Ｘ−Ｙ平面）に対して平行方向において積層体５００のＹ方向に交差する面（以下では、側面ともよばれる）上に設けられている。メモリ層５１０は、積層体５００の側面上で連続している。メモリ層５１０は、導電層５０１と半導体層５５１との間、及び、絶縁層５０２と半導体層５５１との間に設けられている。
例えば、図５に示されるように、積層体５００内において、バリア層５０３が、導電層５０１とメモリ層５１０との間、及び、導電層５０１と積層体との間に、設けられている。絶縁層（例えば、酸化アルミニウム層）が、バリア層５０３とメモリ層５１０との間、バリア層５０３と絶縁層５０２との間に設けられてもよい。尚、バリア層５０３は、積層体５００内に設けられなくともよい。
＜メモリセル＞
図６に示されるように、半導体層５５１は、Ｚ方向に延在する。半導体層５５１は、３つの部分５１，５２，５３を含む。３つの部分５１，５２，５３は、Ｘ方向に並んでいる。部分５２は、部分５１のＸ方向の一方の端部に設けられ、部分５３は、部分５１のＸ方向の他方の端部に設けられている。
部分５１は、メモリセルＭＣのチャネル領域として機能する。２つの部分５２，５３は、メモリセルＭＣの２つのソース／ドレイン領域として、機能する。チャネル領域（チャネル部）５１は、２つのソース／ドレイン領域（ソース／ドレイン部）５２，５３間に設けられている。
チャネル領域５１は、例えば、シリコン層（一例としては、ポリシリコン層）である。ソース／ドレイン領域５２，５３は、ｎ型ドーパント（不純物）を含むシリコン層（例えば、ｎ型ポリシリコン層）である。ソース／ドレイン領域５２，５３のｎ型ドーパント濃度は、チャネル領域５１のｎ型ドーパント濃度より高い。
半導体層５５１の部分５２は、メモリセルＭＣの一方のソース／ドレイン領域であるとともに、ストリングＮＳのローカルビット線ＢＬとして機能する。
半導体層５５１の部分５３は、メモリセルＭＣの他方のソース／ドレイン領域であるとともに、ストリングＮＳのローカルソース線ＳＬとして機能する。
メモリセルＭＣのゲート電極（ワード線ＷＬ）にメモリセルＭＣのしきい値電圧以上の電圧が印加された場合に、チャネルが、チャネル領域５１内に形成される。これによって、オン状態のメモリセルＭＣにおいて、電流が、形成されたチャネルを経由して、２つのソース／ドレイン領域５２，５３間（ビット線ＢＬとソース線ＳＬとの間）を流れる。
図８及び図９は、本実施形態のＮＯＲ型フラッシュメモリにおける、メモリセルの構造の具体例の１つを模式的に示す図である。
図８は、メモリセルの平面構造を示す上面図である。図９は、図８のＩＸ−ＩＸ線におけるメモリセルの断面構造を示す模式的断面図である。
図７乃至図９に示されるように、メモリセルＭＣにおいて、メモリ層５１０は、複数の層５１１，５１２，５１３を含む積層膜である。メモリ層５１０は、絶縁層５１１、電荷蓄積層５１２、及び絶縁層５１３を含む。電荷蓄積層５１２は、２つの絶縁層５１１，５１３間に設けられている。絶縁層（以下では、ゲート絶縁膜又はトンネル絶縁膜ともよばれる）５１１は、半導体層５５１と電荷蓄積層５１２との間に設けられている。絶縁層（以下では、ブロック絶縁膜ともよばれる）５１３は、電荷蓄積層５１２と積層体５００との間に設けられている。各層５１１，５１２，５１３は、Ｚ方向における積層体５００の上部から底部の間で連続している。
電荷蓄積層５１２内に、記憶すべきデータに応じた量の電荷が、格納される。例えば、電荷蓄積層５１２は、トラップ準位を含む電荷トラップ層（例えば、窒化シリコン膜）が用いられる。電荷は、電荷蓄積層５１２の内のトラップ準位に捕獲される。電荷蓄積層５１２内の電荷の量に応じて、メモリセルＭＣのしきい値電圧の大きさは、変化する。
ゲート絶縁膜５１１は、メモリセルトランジスタＭＣのゲート絶縁膜として、機能する。ゲート絶縁膜５１１は、電荷蓄積層５１２と半導体層５５１との間のトンネル障壁として機能する。例えば、ゲート絶縁膜５１１は、絶縁性酸化物膜（例えば、酸化シリコン膜）が用いられる。
ブロック絶縁膜５１３は、ポテンシャル障壁として、電荷蓄積層５１２と導電層５０１との間における電子の移動を抑制する。例えば、ブロック絶縁膜５１３は、絶縁性酸化物膜（例えば、酸化アルミニウム膜）が用いられる。
同じ階層内において共通の半導体ピラー５５０上に設けられたメモリセルＭＣは、半導体ピラー５５０を挟んでＹ方向に隣り合う。本実施形態において、半導体ピラー５５０を挟んでＹ方向に隣り合うメモリセルＭＣは、互いに異なる導電層５０１であるワード線Ｗｌａ及びワード線Ｗｌｂをゲート電極とする。これによって、半導体ピラー５５０を挟んでＹ方向にコア層５５９を介して隣り合うメモリセルＭＣは、互いに独立に制御され得る。
図４、図５及び図６に戻って、コンタクトプラグＣＰ１ａが、ソース／ドレイン領域５２上に設けられている。導電層（例えば、メタル層）５６０が、コンタクトプラグＣＰ１ａ上に設けられている。導電層５６０は、コア層５５９を挟む２つの部分５２間にまたがる。導電層５６０及びコンタクトプラグＣＰ１ａは、２つのソース／ドレイン領域５２を電気的に接続する。
コンタクトプラグＣＰ１ｂが、ソース／ドレイン領域５３上に設けられている。導電層（例えば、メタル層）５６０が、コンタクトプラグＣＰ１ｂ上に設けられている。導電層５６０は、コア層５５９を挟む２つの半導体層５５１の部分５３間にまたがる。導電層５６０及びコンタクトプラグＣＰ１ｂは、２つのソース／ドレイン領域５３を電気的に接続する。
本実施形態のＮＯＲ型フラッシュメモリにおいて、セレクトゲートトランジスタＳＴ及びセレクトゲート線ＳＧＬが、メモリセルアレイ１０内に設けられている。
セレクトゲートトランジスタＳＴ（ＳＴ１，ＳＴ２）は、Ｚ方向における積層体５００の上方に配置されている。セレクトゲートトランジスタＳＴは、Ｚ方向において半導体ピラー５５０と導電層７５０との間の階層内に設けられている。セレクトゲートトランジスタＳＴは、導電層５６０を介して、セルストリングＮＳ内の複数のメモリセルＭＣに接続される。
＜セレクトゲートトランジスタ＞
２つのセレクトゲートトランジスタＳＴ１，ＳＴ２が、１つの半導体ピラー５５０に対して設けられている。
ドレイン側セレクトゲートトランジスタＳＴ１は、半導体ピラー５５０のＸ方向の一端の上方に設けられている。１つのドレイン側セレクトゲートトランジスタＳＴ１は、Ｙ方向にコア層５５９を介して並ぶ互いに独立な２つの半導体層５５１に、導電層５６０及びコンタクトプラグＣＰ１ａを介して、共通に接続されている。１つのドレイン側セレクトゲートトランジスタＳＴ１が、２つのストリングＮＳに共有される。
ソース側セレクトゲートトランジスタＳＴ２は、半導体ピラー５５０のＸ方向の他端の上方に設けられている。１つのソース側セレクトゲートトランジスタＳＴ２は、Ｙ方向にコア層５５９を介して並ぶ互いに独立な２つの半導体層５５１に、導電層５６０及びコンタクトプラグＣＰ１ｂを介して、共通に接続されている。１つのソース側セレクトゲートトランジスタＳＴ２が、２つのストリングＮＳに共有される。
セレクトゲートトランジスタＳＴは、縦型トランジスタである。縦型トランジスタのセレクトゲートトランジスタＳＴは、チャネル領域を含むボディ部（半導体ピラー）７００を含む。
ボディ部７００は、Ｚ方向に延びる柱状の構造を有する。
ボディ部７００は、例えば、半導体層７０１と絶縁層（コア層）７０９とを含む。半導体層７０１は、コア層７０９の側面（Ｚ方向に平行な面）上に設けられている。
例えば、ボディ部７００は、円柱状の構造を有する。Ｚ方向から見たボディ部７００の平面形状は、円形状（又は楕円形状）である。この場合において、半導体層７０１は円筒状の構造を有し、コア層７０９は円柱状の構造を有する。尚、ボディ部７００は、四角柱状でもよい。
縦型トランジスタのセレクトゲートトランジスタＳＴにおいて、ソース／ドレインとしての２つの端子が、Ｚ方向に並ぶ。セレクトゲートトランジスタＳＴは、Ｚ方向に電流を流す。
絶縁層７１０が、ボディ部７００の側面（半導体ピラー７００のＺ方向に平行な面）上に設けられている。絶縁層７１０は、セレクトゲートトランジスタＳＴのゲート絶縁膜として機能する。
導電層７２０は、絶縁層７１０を介して、ボディ部７００の側面に対向する。導電層７２０は、セレクトゲートトランジスタＳＴのゲート電極として機能する。
コンタクトプラグＣＰ３（ＣＰ３ａ，ＣＰ３ｂ）が、Ｚ方向における半導体ピラー７００の上面上に設けられている。
導電層７５０が、Ｚ方向においてコンタクトプラグＣＰ３の上方に設けられる。導電層７５０は、Ｙ方向に延在する。導電層７５０は、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬとして、機能する。グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、Ｘ方向に交互に並ぶ。
ある１つのメモリセルＭＣに接続されたグローバルビット線とグローバルソース線ＧＳＬとの間に、２つの導電層７５０が、配置されている。この２つの導電層７５０は、あるメモリセルに接続されずに、あるメモリセルＭＣの半導体層５５１の上方を通過する。この２つの導電層７５０のうち一方の層は、他のメモリセルのグローバルビット線ＧＢＬ（又はグローバルソース線ＧＳＬ）として用いられ、他方の層は、別のメモリセルのグローバルソース線ＧＳＬ（又はグローバルビット線ＧＢＬ）として用いられる。
ドレイン側セレクトゲートトランジスタＳＴ１は、ボディ部７００、ゲート絶縁膜７１０及び導電層７２０を含む部分（領域）内に、設けられる。セレクトゲートトランジスタＳＴ１は、導電層５６０及びコンタクトプラグＣＰ１ａ，ＣＰ２ａを介して、ソース／ドレイン領域５２（ビット線ＢＬ）の上方に設けられる。
セレクトゲートトランジスタＳＴ１において、ボディ部７００のＺ方向における一方の端部は、導電層５６０及びコンタクトプラグＣＰ１ａ，ＣＰ２ａを介して、半導体層５５１のソース／ドレイン領域５２（ローカルビット線ＢＬ）に接続される。ボディ部７００のＺ方向における他方の端部は、コンタクトプラグＣＰ３ａを介して、グローバルビット線ＧＢＬとしての導電層７５０ａに接続される。
ローカルビット線ＢＬは、セレクトゲートトランジスタＳＴ１の一方の端子に接続される。グローバルビット線ＧＢＬは、セレクトゲートトランジスタＳＴ１の他方の端子に接続される。
ソース側セレクトゲートトランジスタＳＴ２は、ボディ部７００、ゲート絶縁膜７１０及び導電層７２０を含む部分（領域）内に、設けられる。セレクトゲートトランジスタＳＴ２は、導電層５６０及びコンタクトプラグＣＰ１ｂ，ＣＰ２ｂを介して、ソース／ドレイン領域５３（ソース線ＳＬ）の上方に設けられる。
ボディ部７００は、コンタクトプラグＣＰ２（ＣＰ２ａ，ＣＰ２ｂ）を介して、導電層５６０上方に設けられている。
セレクトゲートトランジスタＳＴ２において、ボディ部７００のＺ方向における一方の端部は、導電層５６０及びコンタクトプラグＣＰ１ｂ，ＣＰ２ｂを介して、半導体層５５１のソース／ドレイン領域５３（ローカルソース線ＳＬ）に接続される。半導体ピラー７００のＺ方向における他方の端部は、コンタクトプラグＣＰ３ｂを介して、グローバルソース線ＧＳＬとしての導電層７５０ｂに接続される。
ローカルソース線ＳＬは、セレクトゲートトランジスタＳＴ２の一方の端子に接続される。グローバルソース線ＧＳＬは、セレクトゲートトランジスタＳＴ２の他方の端子に接続される。
グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、Ｘ方向に沿って交互に配列される。１つのグローバルビット線ＧＢＬは、Ｘ方向に並ぶ２つのグローバルソース線ＧＳＬの間に、配置される。１つのグローバルソース線ＧＳＬは、Ｘ方向に並ぶ２つのグローバルビット線ＧＢＬの間に、配置される。
セレクトゲート線（ゲート電極）ＳＧＬとしての導電層７２０は、Ｘ方向に延在する。導電層７２０は、絶縁層７１０を介して、半導体ピラー７００の側面に対向する。１つの導電層７２０が、Ｘ方向に配列された複数の半導体ピラー７００と交差する。
＜セレクトゲート線の構成例＞
図１０は、本実施形態のＮＯＲ型フラッシュメモリにおける、複数のセレクトゲート線のレイアウトの一例を示す上面図である。図１０において、セレクトゲート線のレイアウトを説明するための主要部が、抽出されて示されている。図１０において、明確化のために、２つのワード線ＷＬａ，ＷＬｂにそれぞれ異なるハッチングが付されている。
図１０に示されるように、Ｘ方向に並ぶ複数のストリングＮＳにおいて、ドレイン側セレクトゲートトランジスタＳＴ１はＸ方向に並び、ソース側セレクトゲートトランジスタＳＴ２はＸ方向に並ぶ。Ｙ方向に並ぶ複数のストリングＮＳにおいて、ドレイン側セレクトゲートトランジスタＳＴ１はＹ方向に並び、ソース側セレクトゲートトランジスタＳＴ２はＹ方向に並ぶ。
ドレイン側セレクトゲートトランジスタＳＴ１は、Ｘ−Ｙ平面においてＸ方向及びＹ方向に対して斜め方向に、ソース側セレクトゲートトランジスタＳＴ２に並ぶ。
導電層７２０は、セレクトゲート線ＳＧＬの一部分である。例えば、各セレクトゲート線ＳＧＬは、櫛形状の平面形状を有する。各セレクトゲート線ＳＧＬは、アレイ領域ＭＡ内において、Ｘ方向に延在する部分（フィンガー部）を有する。
複数のセレクトゲート線ＳＧＬは、例えば、フックアップ領域ＨＡ内に設けられた部分を介して、互いに接続されてもよい。これによって、複数のセレクトゲート線ＳＧＬは、束化される。
例えば、図１０の例において、メモリセルＭＣａ，ＭＣｂ，ＭＣｃ，ＭＣｄ，ＭＣｅ，ＭＣｆのうち、メモリセルＭＣａが動作の対象として選択された場合について、考える。
この場合において、セレクトゲート線ＳＧＬ１が選択状態に設定され、ワード線ＷＬａが選択状態に設定される。
セレクトゲート線ＳＧＬ１が選択状態に設定された場合、セレクトゲート線ＳＧＬ２及びセレクトゲート線ＳＧＬ３は、非選択状態に設定される。非選択状態のセレクトゲート線ＳＧＬ２，ＳＧＬ３のそれぞれに接続されたセレクトゲートトランジスタＳＴ１ｂ，ＳＴ１ｃ，ＳＴ１ｃ，ＳＴ２ｃは、オフ状態に設定される。
それゆえ、非選択状態のセレクトゲート線ＳＧＬ２，ＳＧＬ３に接続されるストリングＮＳ内のメモリセルＭＣは、選択ワード線ＷＬａに接続されたメモリセルＭＣｄ，ＭＣｅが存在していたとしても、オフ状態のセレクトゲートトランジスタＳＴによって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
セレクトゲートトランジスタＳＴ１ａ，ＳＴ２ａは、セレクトゲート線ＳＧＬ１に接続されている。メモリセルＭＣａ，ＭＣｂは、セレクトゲートトランジスタＳＴ１ａ，ＳＴ２ａに接続されている。メモリセルＭＣａは、ワード線ＷＬａに接続され、メモリセルＭＣｂは、ワード線ＷＬｂに接続されている。
セレクトゲート線ＳＧＬ１が選択状態に設定された場合、セレクトゲートトランジスタＳＴ１ａ，ＳＴ２ａは、オン状態になる。
ワード線ＷＬａが選択状態に設定され、ワード線ＷＬｂが非選択状態に設定された場合、メモリセルＭＣａは選択状態になり、メモリセルＭＣｂは非選択状態になる。それゆえ、メモリセルＭＣｂがオン状態のセレクトゲートトランジスタＳＴ１ａ，ＳＴ２ａに接続されていたとしても、メモリセルＭＣｂは、動作の対象にならない。
例えば、セレクトゲート線（フィンガー部）の束化により、セレクトゲート線ＳＧＬ１がセレクトゲート線ＳＧＬ２に接続されている場合、セレクトゲート線ＳＧＬ２に接続されたセレクトゲートトランジスタＳＴ１ｂ，ＳＴ２ｂは、オン状態になる。それゆえ、メモリセルＭＣｃ，ＭＣｄは、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬに接続される。
非選択ワード線ＷＬｂに接続されたメモリセルＭＣｄは、動作対象にならない。
メモリセルＭＣｃは、選択ワード線ＷＬａに接続される。
しかし、メモリセルＭＣｃが接続されるグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、メモリセルＭＣａが接続されるグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬとは異なる。
それゆえ、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬの電位の制御によって、メモリセルＭＣａを動作の対象として選択でき、メモリセルＭＣｃは動作の対象から除外できる。
以上のように、本実施形態において、複数のメモリセル（複数のセルストリング）がセレクトゲートトランジスタＳＴ及びセレクトゲート線ＳＧＬを共有していても、選択セレクトゲート線ＳＧＬに接続されたストリングＮＳに属し且つ選択ワード線に接続されたメモリセルが、動作の対象として、活性化できる。
以上のように、本実施形態のＮＯＲ型フラッシュメモリにおいて、複数のメモリセル及び複数のセレクトゲートトランジスタを含む３次元構造のメモリセルアレイが、構成される。
本実施形態において、セレクトゲートトランジスタの構造及びセレクトゲート線の構造は、上述の例に限定されない。
本実施形態において、例えば、メモリセルアレイ１０以外のＮＯＲ型フラッシュメモリ１の複数の回路は、Ｚ方向においてメモリセルアレイ１０の下方の半導体基板上に設けられている。例えば、ロウ制御回路は、メモリセルアレイ１０とＺ方向において上下に重なる位置に設けられてもよい。
但し、メモリセルアレイ１０及びＣＭＯＳ回路は、Ｚ方向において上下に重ならないように、メモリセルアレイ１０が基板６００上設けられ、ＣＭＯＳ回路が基板６００の下方の半導体基板上にそれぞれレイアウトされてもよい。ＣＭＯＳ回路及びメモリセルアレイ１０は、同じ基板上に設けられていてもよい。
（ｂ） 動作
図１１乃至図１４を参照して、本実施形態のフラッシュメモリの動作（制御方法）について、説明する。
図１２乃至図１４において、３×３×３に配列された２７個のメモリセルが抽出されて、図示されている。
＜メモリセルのしきい値電圧とデータとの関係＞
図１１を参照して、本実施形態のＮＯＲ型フラッシュメモリにおける、メモリセルのしきい値電圧とメモリセルに記憶されるデータとの関係について、説明する。
図１１は、ＮＯＲ型フラッシュメモリにおけるメモリセルのしきい値電圧の分布とデータとの関係を説明するための図である。
図１１の（ａ）は、メモリセルが１ビットのデータを記憶する場合における、メモリセルのしきい値電圧の分布とデータとの関係を説明するための図である。
図１１の（ａ）に示されるように、ＮＯＲ型フラッシュメモリにおいて、１ビットのデータ（“０”又は“１”データ）を記憶するメモリセルのしきい値電圧は、“Ｅｒ”レベル、又は、“Ａ”レベルに設定される。
“Ａ”レベルのメモリセルのしきい値電圧は、“Ｅｒ”レベルのメモリセルのしきい値電圧より高い。
“Ｅｒ”レベルのメモリセルは、消去状態のメモリセルである。
ＮＯＲ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧は、正の電圧である。ＮＯＲ型フラッシュメモリにおいて、消去状態のメモリセルのしきい値電圧は、０Ｖより高い。
ある電圧値の読み出しレベル（判定レベル）ＶＡＲが、“Ｅｒ”レベルのしきい値電圧の理想的な分布における上限値と“Ａ”レベルのしきい値電圧の理想的な分布の下限値との間に設定されている。“Ｅｒ”レベルのメモリセルのしきい値電圧は、読み出しレベルＶＡＲより低い。“Ａ”レベルのメモリセルのしきい値電圧は、電圧値ＶＡＲより高い。
読み出しレベルＶＡＲを有する電圧がワード線ＷＬ（メモリセルのゲート）に印加された場合、“Ｅｒ”レベルのメモリセルは、オン状態に設定される。オン状態のメモリセルにおいて、電流が、形成されたチャネルを経由して、２つのソース／ドレイン（ビット線ＢＬとソース線ＳＬとの間）を流れる。
読み出しレベルＶＡＲを有する電圧がワード線ＷＬに印加された場合、“Ａ”レベルのメモリセルは、オフ状態に設定される。オフ状態のメモリセルにおいて、チャネルが形成されず、電流は、ソース／ドレイン間に流れない。
センスアンプ回路１４は、ビット線ＢＬとソース線ＳＬとの間における電流の発生の有無（又は、電位の変動）をセンスし、センス結果に対応する信号を増幅する。
このように、メモリセルＭＣに対する読み出しレベルＶＡＲの印加時にメモリセルがオンするかオフするかの結果に基づいて、メモリセルＭＣ内のデータが、判別され得る。
これによって、“Ｅｒ”又は“Ａ”レベルに割り付けられたデータ（“１”データ又は“０”データ）が、読み出される。
図１１の（ｂ）は、メモリセルが２ビットのデータを記憶する場合における、メモリセルのしきい値電圧の分布とデータとの関係を説明するための図である。
図１１の（ｂ）に示されるように、ＮＯＲ型フラッシュメモリにおいて、メモリセルのしきい値電圧が低い順に、メモリセルのしきい値電圧は、記憶する２ビットのデータ（“００”、“０１”、“１０”又は“１１”データ）に応じて、“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのいずれかに対応する値に、設定され得る。
ある電圧値の読み出しレベルＶＡＲが、“Ｅｒ”レベルのしきい値電圧の理想的な分布における上限値と“Ａ”レベルのしきい値電圧の理想的な分布の下限値との間に設定されている。ある電圧値の読み出しレベルＶＢＲが、“Ａ”レベルのしきい値電圧の理想的な分布における上限値と“Ｂ”レベルのしきい値電圧の理想的な分布の下限値との間に設定されている。ある電圧値の読み出しレベルＶＣＲが、“Ｂ”レベルのしきい値電圧の理想的な分布における上限値と“Ｃ”レベルのしきい値電圧の理想的な分布の下限値との間に設定されている。読み出しレベルＶＢＲは、読み出しレベルＶＡＲより高く、読み出しレベルＶＣＲより低い。読み出しレベルＶＣＲは、読み出しレベルＶＡＲ，ＶＢＲより低い。
“Ｅｒ”レベルのメモリセルのしきい値電圧は、読み出しレベルＶＡＲより低い。“Ａ”レベルのメモリセルのしきい値電圧は、読み出しレベルＶＡＲより高く、読み出しレベルＶＢＲより低い。“Ｂ”レベルのメモリセルのしきい値電圧は、読み出しレベルＶＢＲより高く、読み出しレベルＶＣＲより低い。“Ｃ”レベルのメモリセルのしきい値電圧は、読み出しレベルＶＣＲより高い。
読み出しレベルＶＡＲを有する電圧がワード線に印加された場合、“Ｅｒ”レベルのメモリセルは、オン状態に設定され、“Ａ”、“Ｂ”及び“Ｃ”レベルのメモリセルは、オフ状態に設定される。
読み出しレベルＶＢＲを有する電圧がワード線に印加された場合、“Ｅｒ”及び“Ａ”レベルのメモリセルは、オン状態に設定され、“Ｂ”及び“Ｃ”レベルのメモリセルは、オフ状態に設定される。
読み出しレベルＶＣＲを有する電圧がワード線に印加された場合、“Ｅｒ”、“Ａ”及び“Ｂ”レベルのメモリセルは、オン状態に設定され、“Ｃ”レベルのメモリセルは、オフ状態に設定される。
メモリセルＭＣに対する１つ以上の読み出しレベルの印加時にメモリセルがオンするかオフするかの結果及びその結果に対する計算処理に基づいて、メモリセルＭＣ内のデータが、判別され得る。
これによって、“Ｅｒ”、“Ａ”、“Ｂ”及び“Ｃ”レベルに割り付けられた２ビットのデータを記憶するメモリセルのデータが、２ビットのデータのうち下位ビット単位又は上位ビット単位で読み出される。
尚、ここでは、１つのメモリセルが“１”ビット又は“２”ビットのデータを記憶する例が、示されている。しかし、ＮＯＲ型フラッシュメモリにおいて、１つのメモリセルは、３ビット以上のデータを記憶することもできる。
＜書き込み動作＞
図１２を参照して、本実施形態のＮＯＲ型フラッシュメモリの書き込み動作について、説明する。ここでは、１ビットのデータがメモリセルに書き込まれる例が、示される。
書き込み動作時において、本実施形態のＮＯＲ型フラッシュメモリは、コントローラ９からのコマンドＣＭＤ、選択アドレスＡＤＤ、及び、書き込みデータＤＴを、受ける。
シーケンサ１９は、コマンドＣＭＤ及びアドレスＡＤＤをデコードする。コマンドＣＭＤが書き込みコマンドである場合、本実施形態のフラッシュメモリは、選択アドレスＡＤＤに示される１以上のメモリセルＭＣに対して、書き込み動作を実行する。例えば、データの書き込み時において、メモリセルのしきい値電圧の初期状態は、消去状態に設定されている。
シーケンサ１９は、カラム制御回路１３及びセンスアンプ回路１４に、グローバルビット線ＧＢＬの電位及びグローバルソース線ＳＬの電位を制御させる。
カラム制御回路１３及びセンスアンプ回路１４は、アドレスＡＤＤのデコード結果及び書き込みデータＤＴに基づいて、選択セルＭＣ−ｓが接続されたグローバルビット線（以下では、選択グローバルビット線とよばれる）ＧＢＬ−ｓ及びグローバルソース線（以下では、選択グローバルソース線とよばれる）ＧＳＬ−ｓの電位Ｖ１を、制御する。
書き込みデータに応じて、選択セルＭＣ−ｓのしきい値電圧が上昇される場合、カラム制御回路１３及びセンスアンプ回路１４は、電位Ｖ１を、所定の電圧（例えば、０Ｖ）に設定する。
書き込みデータに応じて、選択セルＭＣ−ｓのしきい値電圧が上昇されない場合（例えば、選択セルＭＣ−ｓのしきい値電圧が、消去状態に対応する値に維持される場合）、カラム制御回路１３及びセンスアンプ回路１４は、選択グローバルビット線ＧＢＬ−ｓ及び選択グローバルソース線ＧＳＬ−ｓに、書き込み禁止電圧（＞０Ｖ）を印加する。
カラム制御回路１３及びセンスアンプ回路１４は、選択グローバルビット線ＧＢＬ−ｓ以外のグローバルビット線（以下では、非選択グローバルビット線とよばれる）ＧＢＬ−ｕの電位、及び、選択グローバルソース線ＧＳＬ−ｓ以外のグローバルソース線（以下では、非選択グローバルソース線とよばれる）ＧＳＬ−ｕの電位を、所定の電圧（以下では、非選択電圧とよばれる）Ｖ２に設定する。非選択電圧Ｖ２は、例えば、７Ｖである。
シーケンサ１９は、ロウ制御回路１２に、セレクトゲート線ＳＧＬの電位及びワード線ＷＬの電位を制御させる。
ロウ制御回路１２は、アドレスＡＤＤのデコード結果に基づいて、選択セルＭＣ−ｓに対応するセレクトゲート線（以下では、選択セレクトゲート線とよばれる）ＳＧＬ−ｓの電位を、所定の電圧（以下では、選択セレクトゲート線電圧とよばれる）ＶＳＧａに設定する。選択セレクトゲート線電圧ＶＳＧａの電圧値は、セレクトゲートトランジスタＳＴ１，ＳＴ２のしきい値電圧Ｖｔｈｓｇ以上である。
ロウ制御回路１２は、アドレスＡＤＤのデコード結果に基づいて、選択セレクトゲート線ＳＧＬ−ｓ以外のセレクトゲート線（以下では、非選択セレクトゲート線とよばれる）ＳＧＬ−ｕの電位を、所定の電圧（非選択セレクトゲート線電圧）ＶＳＧｂに設定する。非選択電圧ＶＳＧｂの電圧値は、セレクトゲートトランジスタＳＴ１，ＳＴ２のしきい値電圧Ｖｔｈｓｇより小さい。非選択電圧ＶＳＧｂの電圧値は、例えば、０Ｖである。
ロウ制御回路１２は、アドレスＡＤＤのデコード結果に基づいて、選択セルＭＣ−ｓが接続されたワード線（以下では、選択ワード線とよばれる）ＷＬ−ｓの電位を、所定の電圧値を有する書き込み電圧ＶＰＧＭに設定する。書き込み電圧ＶＰＧＭの電圧値は、例えば、２０Ｖ程度の電圧値を有する。
ロウ制御回路１２は、アドレスＡＤＤのデコード結果に基づいて、選択ワード線ＷＬ−ｓ以外のワード線（以下では、非選択ワード線とよばれる）ＷＬ−ｕの電位を、非選択電圧（以下では、書き込みパス電圧又は非プログラム電圧とよばれる）Ｖａに設定する。書き込みパス電圧Ｖａの電圧値は、例えば、０Ｖ程度である。
選択セレクトゲート線電圧ＶＳＧａ（＞Ｖｔｈｓｇ）が印加されたセレクトゲートトランジスタＳＴ１，ＳＴ２は、オン状態に設定される。
グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬが、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して、対応するローカルビット線ＢＬ及びローカルソース線ＳＬにそれぞれ電気的に接続される。
これによって、ローカルビット線ＢＬの電位及びローカルソース線ＳＬの電位は、グローバルビット線ＧＢＬの電位及びグローバルソース線ＧＳＬの電位に応じた値に、それぞれ設定される。
選択電圧Ｖ１がグローバルビット線ＧＢＬ−ｓ及びグローバルソース線ＧＳＬ−ｓに印加されている場合、０Ｖ程度の電圧Ｖ１が、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して、ローカルビット線ＢＬ−ｓ及びローカスソース線ＳＬ−ｓにそれぞれ供給される。
非選択電圧（書き込み禁止電圧）Ｖ２がグローバルビット線ＧＢＬ−ｕ及びグローバルソース線ＧＳＬ−ｕに印加されている場合、７Ｖ程度の電圧Ｖ２が、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して、ローカルビット線ＢＬ−ｕ及びローカスソース線ＳＬ−ｕにそれぞれ供給される。
オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して選択グローバルワード線及び選択グローバルビット線に接続されるストリング（以下では、選択ストリングとよばれる）ＮＳ−ｓにおいて、プログラム電圧ＶＰＧＭが、選択セルＭＣ−ｓのゲートに印加され、書き込みパス電圧（非プログラム電圧）Ｖａが、非選択セルＭＣ−ｘのゲートに印加される。
選択ストリングＮＳ−ｓにおいて、選択セルＭＣ−ｓのゲート−チャネル間の電位差は、プログラム電圧ＶＰＧＭの電圧値程度の大きさになる。この電位差に起因するトンネル効果によって、電荷が、選択セルＭＣ−ｓの電荷蓄積層５１２に注入される。この結果として、選択セルＭＣ−ｓのしきい値電圧は、上昇する。
選択ストリングＮＳ−ｓにおいて、非選択セルＭＣ−ｕのゲート−チャネル間の電位差は、０Ｖである。それゆえ、選択ストリングＮＳ−ｓ内の非選択セルＭＣ−ｘにおいて、トンネル効果に起因する電荷蓄積層に対する電荷の注入は、生じない。この結果として、非選択セルＭＣ−ｘのしきい値電圧は、変化しない。例えば、非選択セルＭＣ−ｘのしきい値電圧は、初期状態に対応する値に維持される。
選択セレクトゲート線ＳＧＬに接続された非選択ストリングＮＳ−ｚにおいて、非選択電圧Ｖ２（例えば、７Ｖ）が、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して、非選択グローバルビット線ＧＢＬ−ｕからビット線ＢＬ−ｕ、及び、非選択グローバルソース線ＧＳＬ−ｕからソース線ＳＬ−ｕに、それぞれ印加される。
非選択ストリングＮＳ−ｚの複数の非選択セルのうち、非選択ワード線ＷＬ−ｕに接続された非選択セルＭＣ−ｕにおいて、そのソース／ドレイン領域５２，５３の電位が、そのゲートの電位より高くなる。それゆえ、非選択セルＭＣ−ｘと同様に、非選択セルＭＣ−ｕのしきい値電圧は、変化しない。
非選択ストリングＮＳ−ｚの複数の非選択セルのうち選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕにおいて、７Ｖ程度の電圧Ｖ２が、非選択セルＭＣ−ｕのソース／ドレイン領域５２，５３に印加されている。選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕは、オン状態に設定される。オン状態の非選択セルＭＣ−ｕのチャネル領域５１の電位は、７Ｖ程度に上昇する。これによって、選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕにおいて、ゲート−チャネル間の電位差は、プログラム電圧ＶＰＧＭより小さい電圧値（トンネル効果が生じない電圧値）になる。この結果として、選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕのしきい値電圧は、変化しない。
非選択セレクトゲート線ＳＧＬ−ｕに接続されたセレクトゲートトランジスタＳＴ１，ＳＴ２は、オフ状態に設定される。
非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕにおいて、ビット線ＢＬ及びソース線ＳＬは、オフ状態のセレクトゲートトランジスタＳＴ１，ＳＴ２によって、選択グローバルビット線ＧＢＬ及び選択グローバルソース線ＧＳＬからそれぞれ電気的に分離される。非選択ストリングＮＳ−ｕは、オフ状態のセレクトゲートトランジスタＳＴ１，ＳＴ２によって、非選択グローバルビット線／非選択グローバルソース線ＧＢＬ，ＧＳＬから電気的に分離される。
非選択ワード線ＷＬ−ｕの電位は、０Ｖである。
それゆえ、非選択ストリングＮＳ−ｕにおいて、複数の非選択セルＭＣ−ｕのしきい値電圧は、プログラム電圧ＶＰＧＭの印加の前後で変化することなしに、維持される。
上述のように、ワード線ＷＬが櫛形状の構造を有する場合、互いに異なるセレクトゲート線ＳＧＬに接続されたストリングＮＳの複数のメモリセルＭＣが、選択ワード線ＷＬ−ｓ，ＷＬ−ｘに、接続される。この場合において、非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕの非選択セルＭＣ−ｘが、選択ワード線ＷＬ−ｘに接続され得る。
非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕ内の非選択セルＭＣ−ｕにおいて、その非選択セルＭＣ−ｘのローカルビット線ＢＬ及びローカルソース線ＳＬは、オフ状態のセレクトゲートトランジスタＳＴ１，ＳＴ２によって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬからそれぞれ電気的に分離される。
この場合において、プログラム電圧ＶＰＧＭの印加時において、非選択セルＭＣ−ｘのチャネル領域５１及びソース／ドレイン領域（ローカルビット線及びローカルソース線）５２，５３は、電気的にフローティングな状態である。
それゆえ、プログラム電圧ＶＰＧＭの印加に伴って、選択ワード線ＷＬ−ｘに接続された非選択セルＭＣ−ｘにおけるフローティング状態のチャネル領域５１の電位は、上昇する。この結果として、非選択セルＭＣ−ｘのゲート−チャネル間の電位差は、電荷蓄積層に対する電荷の注入が生じない大きさになる。
したがって、非選択セレクトゲート線ＳＧＬに接続された非選択ストリングに属する非選択セルＭＣ−ｕが選択ワード線ＷＬ−ｓ，ＷＬ−ｘに接続されていたとしても、その非選択セルＭＣ−ｘのしきい値電圧は、実質的に変化しない。
このように、本実施形態のフラッシュメモリは、ＮＯＲ型フラッシュメモリの３次元構造のメモリセルアレイにおいて、セレクトゲートトランジスタのオン／オフの制御によって、非選択セルのしきい値電圧の変化を抑制しつつ、選択セルのしきい値電圧を、選択的に変えることができる。
プログラム電圧ＶＰＧＭの印加の後、シーケンサ１９は、各配線ＷＬ，ＧＢＬ，ＧＳＬ，ＳＧＬの電位を、０Ｖに設定する。
選択セルＭＣ−ｓに対するプログラム電圧の印加（プログラム動作）の後に、ベリファイ動作（以下では、プログラムベリファイとよばれる）によって、選択セルＭＣ−ｓのしきい値電圧が、書き込みデータのしきい値状態に対応する電圧値に設定されているか、検証されてもよい。プログラムベリファイにおける、メモリセルのしきい値電圧の検証は、後述の読み出し動作と類似の手法によって、実行される。この場合において、書き込み動作（書き込みシーケンス）は、プログラム動作とプログラムベリファイとが交互に実行されるシーケンスで、実行される。ある選択セルに対するプログラムベリファイの結果がパスである場合、所定の書き込みデータが、その選択セルに書き込まれたと判定される。ベリファイパスの選択セルは、プログラムベリファイの後のプログラム動作時に、書き込み禁止状態に設定される。
以上の動作によって、本実施形態のＮＯＲ型フラッシュメモリの書き込み動作が、完了する。
尚、図１２の例において、１つのストリングＮＳのみが選択状態に設定されているが、選択セレクトゲート線ＳＧＬ−ｓに接続された複数のストリングＮＳが、選択状態に設定されてもよい。この場合において、複数の選択ストリングにおいて、プログラム動作が、選択ワード線ＷＬに接続された複数のメモリセルＭＣに対して、同時に実行される。複数の選択セルに対するデータの書き込み／非書き込みは、対応するグローバルビット線ＧＢＬの電位及び対応するグローバルソース線ＧＳＬの電位の制御によって、制御される。
以上のように、本実施形態の３次元構造のＮＯＲ型フラッシュメモリは、書き込み動作を実行できる。
＜消去動作＞
図１３を参照して、本実施形態のＮＯＲ型フラッシュメモリの消去動作について、説明する。
上述のように、本実施形態のＮＯＲ型フラッシュメモリ１は、コントローラ９からのコマンドＣＭＤ及びアドレスＡＤＤを、受け取る。受け取ったコマンドＣＭＤが消去コマンドである場合、本実施形態のＮＯＲ型フラッシュメモリ１は、アドレスＡＤＤに示される１以上のメモリセルＭＣに対して、消去動作を実行する。
図１３に示されるように、本実施形態のＮＯＲ型フラッシュメモリにおいて、書き込み動作と実質的に同様に、各グローバルソース線ＧＢＬ、各グローバルソース線ＧＳＬ、各ワード線ＷＬ、及び各セレクトゲート線ＳＧＬが、選択アドレスＡＤＤに基づいて、選択状態又は非選択状態に設定される。
消去動作時において、カラム制御回路１３及びセンスアンプ回路１４は、消去電圧ＶＥＲＡを、選択グローバルビット線ＧＢＬ及び選択グローバルソース線ＧＳＬに印加する。消去電圧ＶＥＲＡの電圧値は、例えば、２０Ｖ程度である。尚、非選択電圧（例えば、０Ｖ以上且つ２０Ｖより小さい電圧）が、非選択のグローバルビット線ＧＢＬ−ｕ及び非選択のグローバルソース線ＧＳＬ−ｕに印加されてもよい。
ロウ制御回路１２は、選択電圧ＶＳＧａを選択セレクトゲート線ＳＧＬ−ｓに印加し、非選択電圧ＶＳＧｂを非選択セレクトゲート線ＳＧＬ−ｕに印加する。
選択セレクトゲート線ＳＧＬ−ｓに接続されたセレクトゲートトランジスタＳＴ（ＳＴ１，ＳＴ２）は、オン状態に設定される。選択グローバルビット線ＧＢＬは、ローカルビット線ＢＬに接続される。選択グローバルソース線ＧＳＬは、ローカルソース線ＳＬに接続される。
これによって、消去電圧ＶＥＲＡが、オン状態のセレクトゲートトランジスタＳＴを介して、ローカルビット線ＢＬ及びローカルソース線ＳＬにそれぞれ供給される。
非選択セレクトゲート線ＳＧＬ−ｕに接続されたセレクトゲートトランジスタＳＴは、オフ状態に設定される。非選択セレクトゲート線ＳＧＬに接続された非選択ストリングＮＳ−ｕは、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
これによって、非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕにおいて、グローバルビット線ＧＢＬの電圧及びグローバルソース線ＧＳＬの電圧は、ローカルビット線ＢＬ−ｕ及びローカルソース線ＳＬ−ｕに供給されない。
ロウ制御回路１２は、選択電圧Ｖｂを選択ワード線ＷＬ−ｓに印加し、非選択電圧Ｖｃを非選択ワード線ＷＬ−ｕに印加する。消去動作において、選択電圧Ｖｂの電圧値は、０Ｖ程度であり、非選択電圧Ｖｃの電圧値は、１４Ｖ程度である。
選択セルＭＣ−ｓにおいて、ゲートとソース／ドレインとの間の電位差は、消去電圧ＶＥＲＡ程度に設定される。消去動作時において、選択セルＭＣ−ｓのソース／ドレイン領域５２，５３の電位は、選択セルＭＣ−ｓのゲート（ワード線ＷＬ）の電位より高い。
これによって、正孔が、選択セルＭＣ−ｓの電荷蓄積層５１２内に注入される（又は、電子が、電荷蓄積層５１２から半導体層５５１へ放出される）。この結果として、選択セルＭＣ−ｓのしきい値電圧の値は、消去状態に対応する範囲側にシフトされる。このように、本実施形態のＮＯＲ型フラッシュメモリにおいて、選択セルＭＣ−ｓのデータは、消去される。
選択ストリングＮＳ−ｕ内の非選択セルＭＣ−ｓにおいて、ソース／ドレイン領域５２，５３とゲートとの間の電位差は、消去電圧ＶＥＲＡより十分小さい。例えば、消去動作時において、非選択セルＭＣ−ｕのソース／ドレイン領域５２，５３とゲートとの間の電位差は、６Ｖ程度である。
それゆえ、選択ストリングＮＳ−ｕ内の非選択セルＭＣ−ｕは、選択グローバルビット線ＧＢＬ及び選択グローバルソース線ＧＳＬに接続されていても、正孔が、電荷蓄積層５１２内に注入されない（又は、電子が電荷蓄積層５１２から半導体層５５１に放出されない）。それゆえ、選択ストリングＮＳ−ｕ内の非選択セルＭＣ−ｕのしきい値電圧は、変化しない。
選択セレクトゲート線ＳＧＬ−ｓに接続された非選択ストリングＮＳ−ｕにおいて、非選択ストリングＮＳ−ｕは、オン状態のセレクトゲートトランジスタＳＴを介して、非選択グローバルビット線ＧＢＬ−ｕ及び非選択グローバルソース線ＧＢＬ−ｕに接続される。非選択セレクトゲート線ＧＢＬ−ｕの電位及び非選択ソース線ＧＢＬ−ｕの電位が、非選択ストリングＮＳ−ｕ内の非選択メモリセルＭＣ−ｕのソース／ドレイン領域５２，５３に供給される。非選択セルＭＣ−ｕのゲートとソース／ドレイン領域５２，５３との間の電位差は、消去電圧ＶＥＲＡより十分小さい。
それゆえ、選択セレクトゲート線ＳＧＬ−ｓに接続された非選択ストリングＮＳ−ｕにおいて、選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕのしきい値電圧は、変化しない。
非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕにおいて、非選択セルＭＣ−ｕは、オフ状態のセレクトゲートトランジスタＳＴによって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離されている。非選択セルＭＣ−ｕのソース／ドレインは、フローティング状態になる。
非選択ワード線ＷＬ−ｕに印加された非選択電圧Ｖｃによって、非選択セルＭＣ−ｕのチャネル領域の電位は上昇する。また、選択ワード線ＷＬ−ｓに接続された非選択セルＭＣ−ｕにおいて、選択ワード線ＷＬ−ｓに印加されている電圧Ｖｂは、０Ｖである。それゆえ、非選択セルＭＣ−ｕにおけるゲートとソース／ドレインとの電位差は、消去電圧ＶＥＲＡより小さくなる。
これによって、非選択セレクトゲート線ＳＧＬ−ｕに接続された非選択ストリングＮＳ−ｕにおいて、非選択セルＭＣ−ｕのしきい値電圧は、変化しない。
非選択セレクトゲート線ＳＧＬ−ｕの非選択ストリングＮＳ−ｕのうち、選択ワード線ＷＬ−ｘに接続されたメモリセルＭＣ−ｘは、オフ状態のセレクトゲートトランジスタＳＴによって、消去電圧ＶＥＲＡが印加されたグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
それゆえ、非選択セルＭＣ−ｘに対して、データの消去は、生じない。
消去電圧の印加の後、シーケンサ１９は、各配線ＷＬ，ＧＢＬ，ＧＳＬ，ＳＧＬの電位を、０Ｖに設定する。
選択セルに対する消去電圧の印加の後に、ベリファイ動作（消去ベリファイ）によって、選択セルのしきい値電圧が、消去状態に対応する電圧値に設定されているか、検証されてもよい。ベリファイ動作における、メモリセルのしきい値電圧の検証は、後述の読み出し動作と類似の手法によって、実行される。
例えば、メモリセルアレイ内の複数のメモリセルに、特性のばらつきが生じている場合がある。特性のばらつきに起因して、消去電圧の印加によってメモリセルのしきい値電圧が０Ｖ以下の電圧に達してしまい、メモリセルのしきい値状態が、過消去状態になる可能性がある。
この過消去状態のメモリセルのしきい値電圧を消去状態に対応する値に設定にするために、書き込み動作（ソフトプログラム）が、実行されてもよい。
以上の動作によって、本実施形態の３次元構造のＮＯＲ型フラッシュメモリの消去動作が、完了する。
尚、ＮＯＲ型フラッシュメモリにおいて、データの消去が、選択セレクトゲート線ＳＧＬ−ｓに接続された複数のストリングＮＳの複数のメモリセルに対して、並列（実質的に同時）に実行されてもよい。
例えば、ＮＯＲ型フラッシュメモリの消去動作において、１つ以上の選択ワード線ＷＬ−ｓに接続された複数の選択セルＭＣ−ｓのデータが、消去できる。尚、消去動作時において、複数のセレクトゲート線ＳＧＬが、同時に選択されてもよい。これによって、異なるセレクトゲート線に接続された複数のストリングＮＳに対して、データの消去が、実行できる。
以上のように、本実施形態の３次元構造のＮＯＲ型フラッシュメモリにおいて、消去動作が、実行される。
＜読み出し動作＞
図１４を参照して、本実施形態のフラッシュメモリの読み出し動作について、説明する。
上述のように、本実施形態のＮＯＲ型フラッシュメモリ１は、コントローラ９からのコマンドＣＭＤ及びアドレスＡＤＤを、受ける。コマンドＣＭＤが読み出しコマンドである場合、本実施形態のＮＯＲ型フラッシュメモリ１は、アドレスＡＤＤに示される１以上のメモリセルに対して、読み出し動作を実行する。
図１４に示されるように、アドレスＡＤＤのデコード結果に基づいて、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬ、ワード線ＷＬ、及びセレクトゲート線ＳＧＬが、選択状態又は非選択状態に設定される。
読み出し動作時において、カラム制御回路１３及びセンスアンプ回路１４は、選択ビット線電圧Ｖ１を選択グローバルビット線ＧＢＬに印加し、選択ソース線電圧Ｖ３を選択グローバルソース線ＧＳＬに印加する。例えば、選択ビット線電圧Ｖ１は０．５Ｖから１Ｖ程度の範囲の値であり、選択ソース線電圧Ｖ３は０Ｖ程度である。
所定の電圧Ｖ４（例えば、０Ｖ）が、非選択グローバルビット線ＧＢＬ−ｕ及び非選択グローバルソース線ＧＳＬに印加されてもよい。
ロウ制御回路１２は、選択電圧ＶＳＧａを選択セレクトゲート線ＳＧＬ−ｓに印加し、非選択電圧ＶＳＧｂを非選択セレクトゲート線ＳＧＬ−ｕに印加する。
選択セレクトゲート線ＳＧＬ−ｓに接続されたセレクトゲートトランジスタＳＴ１，ＳＴ２は、オン状態に設定される。選択グローバルビット線ＧＢＬ−ｓ、オン状態のセレクトゲートトランジスタＳＴ１を介して、ローカルビット線ＢＬに接続される。選択グローバルソース線ＧＳＬ−ｓは、オン状態のセレクトゲートトランジスタＳＴ２を介して、ローカルソース線ＳＬに接続される。これによって、選択ビット線電圧Ｖ１及び選択ソース線電圧Ｖ３が、オン状態のセレクトゲートトランジスタＳＴ１，ＳＴ２を介して、ローカルビット線ＢＬ及びローカルソース線ＳＬにそれぞれ供給される。
非選択セレクトゲート線ＳＧＬ−ｕに接続されたセレクトゲートトランジスタＳＴ１，ＳＴ２は、オフ状態に設定される。これによって、非選択セレクトゲート線ＳＧＬ−ｕに対応する非選択ストリングＮＳ−ｕは、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。選択グローバルビット線ＧＢＬ−ｓの電圧Ｖ１及び選択グローバルソース線ＧＳＬ−ｓの電圧Ｖ３は、オフ状態のセレクトゲートトランジスタＳＴ１，ＳＴ２によって、ローカルビット線ＢＬ及びローカルソース線ＳＬに供給されない。
ロウ制御回路１２は、読み出し電圧Ｖｃｇｒを選択ワード線ＷＬ−ｓに印加し、非選択電圧Ｖｄを非選択ワード線ＷＬ−ｕに印加する。
読み出し動作において、読み出し電圧Ｖｃｇｒは、メモリセルＭＣのしきい値電圧を判定するための１つ以上の電圧値（読み出しレベル）を有する。例えば、１つのメモリセルが1ビットのデータを記憶する場合（図１１の（ａ）参照）、読み出し電圧Ｖｃｇｒの電圧値は、読み出しレベルＶＡＲに設定される。
選択セルＭＣ−ｓのしきい値電圧が読み出し電圧Ｖｃｇｒの電圧値以下である場合、選択セルＭＣ−ｓは、オン状態に設定される。読み出し電圧Ｖｃｇｒの印加時に選択セルＭＣ−ｓがオン状態である場合、ローカルビット線ＢＬが、オン状態の選択セルＭＣ−ｓのチャネルを経由して、ローカルソース線ＳＬに電気的に接続される。
これによって、オン状態の選択セルＭＣ−ｓにおいて、セル電流Ｉｃｅｌｌが、ローカルビット線ＢＬとローカルソース線ＳＬとの間で流れる。この結果として、読み出し電圧Ｖｃｇｒの印加時において、選択セルＭＣ−ｓがオン状態である場合、セル電流Ｉｃｅｌｌが、選択グローバルビット線ＧＢＬ−ｓに流れる。
選択セルＭＣ−ｓのしきい値電圧が、読み出し電圧Ｖｃｇｒの電圧値より高い場合、選択セルＭＣ−ｓは、オフ状態に設定される。読み出し電圧Ｖｃｇｒの印加時に選択セルＭＣ−ｓがオフ状態である場合、ローカルビット線ＢＬが、オフ状態の選択セルによって、ローカルソース線ＳＬから電気的に分離される。
これによって、オフ状態の選択セルＭＣ−ｓにおいて、セル電流Ｉｃｅｌｌは、ローカルビット線ＢＬとローカルソース線ＳＬとの間で流れない。この結果として、読み出し電圧Ｖｃｇｒの印加時において、選択セルＭＣ−ｓがオフ状態である場合、セル電流Ｉｃｅｌｌは、選択グローバルビット線ＧＢＬ−ｓに流れない。
読み出し動作時、非選択ストリングＮＳ−ｕの複数の非選択セルＭＣ−ｕにおいて、選択ワード線ＷＬ−ｘに接続された非選択セルＭＣ−ｘが、存在し得る。選択ワード線ＷＬ−ｘに接続された非選択セルＭＣ−ｘが、オフ状態のセレクトゲートトランジスタＳＴによって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
それゆえ、読み出し電圧Ｖｃｇｒが印加された非選択セルＭＣ−ｕが、選択セルＭＣ−ｓからのデータの読み出しに大きな悪影響を及ぼすことは、抑制される。
本実施形態において、非選択電圧Ｖｄの電圧値は、０Ｖ程度である。上述のように、メモリセルＭＣのしきい値電圧は、０Ｖより高い。非選択電圧Ｖｄが印加されている非選択セルＭＣ−ｕは、オン状態に設定されない。それゆえ、非選択セルＭＣ−ｕにおいて、ローカルビット線ＢＬは、ローカルソース線ＳＬから電気的に分離されている。
尚、選択セレクトゲート線ＳＧＬ−ｓに接続された非選択ストリングＮＳ−ｕにおいて、非選択電圧Ｖ４がグローバルビット線ＧＢＬ及びグローバルソース線に印加されているならば、データの読み出しは、その非選択ストリングＮＳ−ｕ内のメモリセルに対して、実行されない。
例えば、選択電圧Ｖ１、Ｖ３が、複数のグローバルビット線ＧＢＬ及び複数のグローバルソース線ＧＳＬのそれぞれに印加された場合、選択セレクトゲート線ＳＧＬ−ｓに接続された複数の選択ストリングにおいて、データの読み出しが、選択ワード線ＷＬ−ｓに接続された複数のメモリセルに対して並列に実行できる。
センスアンプ回路１４は、セル電流Ｉｃｅｌｌの有無を、センスする。センスアンプ回路１４は、センス結果に対応する信号の大きさを、増幅する。
センスアンプ回路１４のセンス結果に基づいて、選択セルＭＣ−ｓから読み出されたデータが、決定される。
例えば、１つのメモリセルＭＣが２ビット以上のデータを記憶できる場合、複数の読み出しレベルのそれぞれに対する選択セルＭＣ−ｓのオン／オフの結果に基づいて、選択セルＭＣ−ｓから読み出されたデータが、決定される。
この後、シーケンサ１９は、各配線ＷＬ，ＧＢＬ，ＧＳＬ，ＳＧＬの電位を、０Ｖに設定する。
以上の動作によって、本実施形態の３次元構造のＮＯＲ型フラッシュメモリの読み出し動作が、完了する。
以上のように、本実施形態の３次元構造のＮＯＲ型フラッシュメモリにおいて、読み出し動作が、実行される。
（ｃ） 製造方法
図１５乃至図４９を参照して、本実施形態のフラッシュメモリの製造方法について、説明する。
図１５及び図１６は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す模式的断面図である。図１５は、フラッシュメモリのメモリセルアレイのＸ方向に沿う断面に対応する。図１６は、フラッシュメモリのメモリセルアレイのＹ方向に沿う断面に対応する。
図１５及び図１６に示されるように、複数の絶縁層５０２及び複数の絶縁層（以下では、犠牲層とよばれる）５０９が、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、Ｚ方向において交互に基板６００上に形成される。これによって、積層体５００Ｘが、基板６００上に形成される。尚、本例において、積層体５００Ｘが４つの犠牲層５０９を含む例が示されているが、積層体５００Ｘ内の犠牲層５０９の数は、メモリセルアレイ内に形成されるメモリセルの個数（ＮＯＲ型フラッシュメモリの記憶容量）に応じて、適宜変更され得る。積層体５００Ｘ内の犠牲層５０９の数は、５つ以上でもよいし、３つ以下でもよい。
犠牲層５０９の材料及び絶縁層５０２の材料は、２つの層５０２，５０９間で大きなエッチング選択比が確保されるように、選択される。例えば、絶縁層５０２の材料が酸化シリコンである場合、窒化シリコンが犠牲層５０９の材料として、用いられる。
さらに周知のフォトリソグラフィー技術及びエッチング技術を用いて、所定のパターンを有するようにマスク層９００が、積層体５００Ｘの上面上に形成される。
図１７及び図１８は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図１７は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図１８は、図１７のＡ−Ａ線に沿う模式的断面図である。
図１７及び図１８に示されるように、マスク層９００は、Ｘ方向に延在する部分（フィンガー部）９０１（９０１ａ，９００ｂ）とＹ方向に延在する部分（軸部）９０２（９０２ａ，９０２ｂ）とを有する。マスク層９００は、櫛形状のパターンを有する。
マスク層９００の軸部９０２ａは、メモリセルアレイ１０の一方のフックアップ領域ＨＡ１内に形成される。マスク層９００の軸部９０２ｂは、メモリセルアレイ１０の他方のフックアップ領域ＨＡ２内に形成される。
マスク層９００のフィンガー部９０１ａの一端は、軸部９０２ａに接続されている。フィンガー部９０１ａの他端は、軸部９０２ｂから離れている。マスク層９００のフィンガー部９０１ｂの一端は、軸部９０２ｂに接続されている。フィンガー部９０１ａの他端は、軸部９０２ａから離れている。各フィンガー部９０１は、フックアップ領域ＨＡからアレイ領域ＭＡへ延びる。
フィンガー部９００ａとフィンガー部９００ｂとは、Ｙ方向に交互に配列される。Ｙ方向におけるフィンガー部９００ａとフィンガー部９００ｂとの間の寸法は、“ＤＡ”に設定される。
寸法ＤＡは、後述の工程で形成される半導体ピラーの寸法及びメモリ層の寸法に応じて設定される。例えば、寸法ＤＡは、半導体ピラーのＹ方向の寸法ｔ１と、メモリ層のＹ方向の寸法（メモリ層の膜厚）ｔ２の２倍との合計（ｔ１＋２×ｔ２）程度に設定される。
マスク層９００のパターンに基づくエッチングの実行によって、櫛形状の平面形状を有する積層体５００Ａが、形成される。トレンチ（溝）９７１が、積層体５００Ａのフィンガー部ＦＮＧ間に形成される。Ｙ方向における溝９７１の寸法ＤＡは、マスク層９００の２つのフィンガー部９０１間の寸法に応じる。トレンチ９７１の底部は、基板６００に達する。トレンチ９７１を介して、基板６００の上面が露出する。
図１９、図２０及び図２１は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図１９は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図２０及び図２１は、図１９のＡ−Ａ線に沿う模式的な断面図である。
図１９及び図２０に示されるように、マスク層９００が除去された後、トレンチ９７１内において、メモリ層５１０が、例えばＣＶＤ法によって、積層体５００Ａの側面（Ｘ−Ｙ平面に交差する面）上に形成される。メモリ層５１０は、Ｘ方向に延在する部分を含む。上述（図９参照）のように、メモリ層５１０は、３つの層５１１，５１２，５１３を含む積層膜である。メモリ層５１０は、絶縁層５１１と、電荷蓄積層５１２と、絶縁層５１３とを含む。絶縁層５１３は、絶縁層５０２，５０９上に形成される。電荷蓄積層５１２は、絶縁層５１３上に形成される。絶縁層５１１は、電荷蓄積層５１２上に形成される。
このように、メモリ層５１０において、絶縁層５１３が、積層体５００Ａに接触する。電荷蓄積層５１２は、２つの絶縁層５１１，５１３間に挟まれる。
半導体層（例えば、ポリシリコン層又はアモルファスシリコン層）５５１が、メモリ層５１０上に形成される。半導体層５５１は、Ｘ方向に延在する部分を有する。
本実施形態において、トレンチ９７１のＹ方向の寸法ＤＡは、メモリ層５１０の膜厚の２倍の寸法と半導体層５５１の膜厚の２倍の寸法との合計より大きい。これによって、トレンチ９７１内において、フィンガー部ＦＮＧ間のスペース９７２が、メモリ層５１０と半導体層５５１とによって閉塞されない。トレンチ９７１内でＹ方向に隣り合う半導体層５５１間に、スペース９７２が確保される。
例えば、Ｙ方向に隣り合う半導体層５５１にスペースが形成されている状態で、例えば、ＲＩＥ（Reactive Ion Etching）のような異方性エッチング９５０によるエッチバックが、半導体層５５１及びメモリ層５１０に対して、実行される。これによって、積層体５００Ａの上面上の半導体層５５１及びメモリ層５１０が除去される。これとともに、半導体層５５１及びメモリ層５１０が、トレンチ９７１内の底部において、基板６００上から除去される。トレンチ９７１内で、半導体層５５１は、スペース９７２を介してＹ方向に隣り合う。
この結果として、メモリ層５１０及び半導体層５５１が、トレンチ９７１の底部において分断される。トレンチ９７１内において、基板６００の上面は、露出する。
この後、図２１に示されるように、絶縁層５５９が、例えばＣＶＤ法によって、半導体層５５１Ａ間のスペース９７２内に形成される。絶縁層５５９が、トレンチ９７１内に埋め込まれる。アレイ領域ＭＡ内において、絶縁層５５９は、Ｙ方向に延在する。
図２２及び図２３は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図２２は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図２３は、図１９のＡ−Ａ線に沿う模式的な断面図である。
図２２及び図２３に示されるように、所定のパターンを有するマスク層９１０が、周知のリソグラフィ技術及びエッチング技術を用いて、積層体５００Ａ、メモリ層５１０、半導体層５５１、及び、絶縁層５５９上に、形成される。
マスク層９１０は、複数の開口部（開口パターン）９１１を有する。開口部９１１は、トレンチ９７１（メモリ層５１０、半導体層５５１及び絶縁層５５９）の上方に形成される。複数の開口部９１１は、所定の間隔（ピッチ）で、アレイ領域ＭＡ内に配置される。
例えば、開口部９１１のＹ方向における寸法ＤＢは、トレンチ９７１のＹ方向における寸法ＤＡより大きい。
Ｙ方向に隣り合う２つのトレンチ９７１において、一方のトレンチ９７１上方の開口部９１１は、他方のトレンチ９７１上方の開口部９１１とＹ方向に隣り合わない。Ｙ方向に隣り合う２つのトレンチ９７１の上方の複数の開口部９１１において、開口部９１１は、Ｘ−Ｙ平面に沿って斜め方向に隣り合う。
Ｙ方向に隣り合う２つの開口部９１１間において、トレンチ９７１の上方は、マスク層９１０で覆われている。Ｘ方向に隣り合う２つの開口部９１１間において、トレンチ９７１の上方は、マスク層９１０で覆われている。
メモリ層５１０、半導体層５５１、絶縁層５５９及び積層体５００Ａが、マスク層９１０のパターン９１１に基づいて、例えば、異方性エッチングによって、エッチングされる。
図２４及び図２５は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図２４は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図２５は、図２４のＡ−Ａ線に沿う模式的な断面図である。
図２４及び図２５に示されるように、開口部ＩＨが、異方性エッチングによって、積層体５００Ａ及びトレンチ９７１内に形成される。開口部ＩＨのＹ方向の寸法（Ｙ方向における最大寸法）ＤＢは、トレンチ９７１のＹ方向の寸法ＤＡより大きい。トレンチ９７１内の各層は、開口部ＩＨの形成によって、Ｘ方向において互いに分断される。
これによって、複数の半導体ピラー５５０及び複数のメモリ層５１０が、トレンチ９７１内に形成される。メモリ層５１０は、半導体ピラー５５０と積層体５００との間に形成される。
図２６及び図２７は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図２６は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図２７は、図２６のＢ−Ｂ線に沿う模式的断面図である。
マスク層９１０の除去の後、エッチングが、開口部ＩＨを介して、半導体層５５１に対して選択的に実行される。
これによって、図２６及び図２７に示されるように、半導体層５１の開口部ＩＨに露出している部分は、Ｘ方向に後退する。例えば、半導体層５１のＸ方向の寸法Ｌ１は、メモリ層５１０のＸ方向の寸法Ｌ２より小さくなる。
半導体層５１のＸ方向の端部において、リセス９２０が、メモリ層５１０とコア層５５９との間に形成される。
図２８、図２９及び図３０は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図２８は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図２９は、図２８のＢ−Ｂ線に沿う模式的な断面図である。図３０は、図２８のＣ−Ｃ線に沿う模式的な断面図である。
図２８、図２９及び図３０に示されるように、半導体層（例えば、ポリシリコン層又はアモルファスシリコン層）が、例えばＣＶＤ法によって、積層体５００Ａ、半導体ピラー５５０、メモリ層５１０及び基板６００上に形成される。形成された半導体層に対する選択的エッチングが、実行される。
これによって、半導体層５２，５３が、メモリ層５１０とコア層５５９との間のリセス９２０内に自己整合的に残存する。半導体層５２，５３が、半導体層５１のＸ方向の端部上に、形成される。
半導体層５２，５３のｎ型ドーパント濃度（不純物濃度）が半導体層５１のｎ型ドーパント濃度より高くなるように、半導体層５２，５３は形成される。
図３１及び図３２は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図３１は、フラッシュメモリの製造方法の一工程における、Ｙ方向に沿う断面に対応する。図３２は、フラッシュメモリの製造方法の一工程における、Ｘ方向に沿う模式的な断面に対応する。
図３１及び図３２に示されるように、積層体５００Ａ内の犠牲層（窒化シリコン膜）が、開口部ＩＨを介したエッチング（例えば、Ｈ３ＰＯ４を用いたウェットエッチング）によって、選択的に除去される。スペース９３０が、積層体５００Ａの絶縁層５０２間に形成される。
絶縁層５０２間にスペース９３０を有する積層体５００Ａは、半導体ピラー５５０及び犠牲層の除去前に形成された支持部材（図示せず）によって、支持される。
図３３及び図３４は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図３３は、フラッシュメモリの製造方法の一工程における、Ｙ方向に沿う断面に対応する。図３４は、フラッシュメモリの製造方法の一工程における、Ｘ方向に沿う断面に対応する。
図３３及び図３４に示されるように、バリア層（例えば、Ｔｉ／ＴｉＮ層）５０３が、スペース９３０内において、絶縁層５０２及びメモリ層５１０上に形成される。
導電層（例えば、タングステン層）５０１が、バリア層５０３上に形成される。
開口部ＩＨ内のバリア層５０３及び導電層５０１は、除去される。
これによって、導電層（ワード線）５０１が、積層体５００Ａ内の絶縁層５０２間に、形成され、図３における積層体５００が形成される。
尚、絶縁層（例えば、酸化アルミニウム層）が、バリア層５０３の形成前に、絶縁層５０２及びメモリ層５１０上に形成されてもよい。この場合において、絶縁層が、メモリ層５１０とバリア層５０３との間に設けられる。
図３５、図３６及び図３７は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図３５は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図３６は、図３５のＡ−Ａ線に沿う模式的断面図である。図３７は、図３５のＢ−Ｂ線に沿う模式的断面図である。
図３５、図３６及び図３７に示されるように、絶縁層５９０が、開口部ＩＨ内に埋め込まれる。これによって、Ｘ方向に並ぶ複数のメモリセルＭＣが、互いに分離される。
図３８、図３９及び図４０は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図３８は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図３９は、図３８のＡ−Ａ線に沿う模式的断面図である。図４０は、図３８のＢ−Ｂ線に沿う模式的断面図である。
図３８、図３９及び図４０に示されるように、絶縁層６１０が、Ｚ方向において、積層体５００上、半導体ピラー５５０上、メモリ層５１０上、及び、絶縁層５９０上に形成される。
フォトリソグラフィー技術及びエッチング技術を用いて、コンタクトホールが、絶縁層６１０内に形成される。半導体層５２，５３の上部が、コンタクトホールを介して、露出する。
コンタクトプラグ（導電体）ＣＰ１が、スパッタ法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、コンタクトホール内に自己整合的に形成される。コンタクトプラグＣＰ１は、半導体層５２，５３に電気的に接続される。コンタクトプラグＣＰ１は、周知のフォトリソグラフィー及びエッチングによって形成されてもよい。
図４１、図４２及び図４３は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図４１は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図４２は、図４１のＡ−Ａ線に沿う模式的断面図である。図４２は、図４１のＢ−Ｂ線に沿う模式的断面図である。
図４１、図４２及び図４３に示されるように、導電層が絶縁層６１０上に形成された後、マスク層９４０が、フォトリソグラフィー技術及びエッチング技術を用いて、その導電層上に形成される。マスク層９４０のパターンに基づく導電層のエッチングによって、パッド層（導電層）６２０が、絶縁層６１０上及びコンタクトプラグＣＰ１上に形成される。パッド層６２０は、Ｚ方向から見て半導体ピラー５５０を挟んで向かい合う２つのコンタクトプラグＣＰ１にまたがる。パッド層６２０は、Ｙ方向に向かい合う２つのコンタクトプラグＣＰ１を、電気的に接続する。
これによって、絶縁層５５９を挟む２つの半導体層５５１は、電気的に接続される。
図４４、図４５及び図４６は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図４４は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図４５は、図４４のＡ−Ａ線に沿う模式的断面図である。図４６は、図４４のＢ−Ｂ線に沿う模式的断面図である。
図４４、図４５及び図４６に示されるように、絶縁層６３０が、パッド層６２０上及び絶縁層６１０上に形成される。コンタクトホールが、フォトリソグラフィー技術及びエッチング技術によって、絶縁層６３０内に形成される。コンタクトプラグＣＰ２が、パッド層６２０に接続されるように、絶縁層６３０のコンタクトホール内に自己整合的に形成される。
導電層（例えば、タングステンシリサイド層）７２０Ｚが、絶縁層６３０上に形成される。開口部９７０が、フォトリソグラフィー及びエッチングによって、セレクトゲートトランジスタの形成予定領域に対応する位置のそれぞれに、導電層７２０Ｚ内に形成される。例えば、開口部９７０は、コンタクトプラグＣＰ２の上方に形成される。
絶縁層７１０が、例えばＣＶＤ法によって、開口部９７０内における導電層７２０Ｚの側面上に形成される。絶縁層７１０は、セレクトゲートトランジスタのゲート絶縁膜である。
コンタクトプラグＣＰ２の上面が露出するように、絶縁層７１０が、コンタクトプラグＣＰ２の上面上から除去される。絶縁層７１０は、開口部９７０内において導電層７２０Ｚの側面上に自己整合的に残存する。
半導体層（例えば、ポリシリコン層）７０１が、コンタクトプラグＣＰ２に達するように、開口部９７０内に形成される。半導体層７０１は、開口部９７０内において、Ｚ方向に延在する円筒状の構造を有する。
半導体層７０１が形成された後、絶縁層７０９が、開口部９７０内に形成される。絶縁層７０９は、開口部９７０内における円筒状の半導体層７０１に囲まれたスペース内に、埋め込まれる。絶縁層７０９は、Ｚ方向に延在する円柱状の構造を有する。
これによって、セレクトゲートトランジスタＳＴのボディ部７００が、形成される。半導体層７０１は、セレクトゲートトランジスタＳＴのチャネル領域となる。例えば、Ｘ方向に隣り合うパッド層６２０上のボディ部７００において、それらのボディ部７００は、Ｘ−Ｙ平面に対して斜め方向に並ぶ。
図４７及び図４８は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図４７は、フラッシュメモリの製造方法の一工程における、フラッシュメモリのメモリセルアレイの上面図である。図４８は、図４７のＡ−Ａ線に沿う断面図である。
図４７及び図４８に示されるように、フォトリソグラフィー及びエッチングによって、所定のパターンのマスク層９８０が、導電層７２０Ｚ上に形成される。
マスク層９８０は、Ｚ方向において半導体ピラー５５０と上下に重なるラインパターンを有する。マスク層９８０は、Ｙ方向に隣り合うラインパターン間において、Ｙ方向に延在するスリット９８１を有する。スリット９８１は、積層体５００のフィンガー部（導電層５０１のフィンガー部）の上方に形成される。
その後、導電層７２０Ｚは、マスク層９８０のパターン（スリット９８１のパターン）に基づいて、エッチングされる。
これによって、導電層７２０Ｚを用いたセレクトゲート線７２０（ＳＧＬ）が、積層体５００の上方に形成される。
図４９は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図４９は、フラッシュメモリの製造方法の一工程における、Ｘ方向に沿う模式的な断面に対応する。
マスク層が除去された後、図４９に示されるように、絶縁層７６０が、セレクトゲート線７２０上に形成される。
絶縁層７６０において、開口部９９１が、フォトリソグラフィー及びエッチングによって、絶縁層７６０内に形成される。半導体層７０１の上部が、絶縁層７６０の開口部を介して露出する。
マスク層が除去された後、コンタクトプラグＣＰ３が、絶縁層７６０の開口部内に形成される。コンタクトプラグＣＰ３は、半導体層７０１に接続される。
この後、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬが、周知のフォトリソグラフィー技術及びエッチング技術を用いて、絶縁層上及びコンタクトプラグＣＰ２上に形成される。
尚、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、ダマシン法を用いて形成されてもよい。
以上の製造工程によって、本実施形態の３次元構造のＮＯＲ型フラッシュメモリが、完成する。
尚、メモリセルアレイ内において、積層体の階段構造の加工は、犠牲層を導電層に置換する処理（以下では、リプレイス処理ともよばれる）の前に行われてもよいし、リプレイス処理の後でもよい。
（ｄ） まとめ
本実施形態のメモリデバイスは、３次元構造のＮＯＲ型フラッシュメモリである。
本実施形態のＮＯＲ型フラッシュメモリにおいて、メモリセル（メモリセルトランジスタ）の一方の端子（ローカルビット線）は、第１のセレクトゲートトランジスタの一方の端子に接続され、メモリセルの他方の端子（ローカルソース線）は、第２のセレクトゲートトランジスタの一方の端子に接続される。
第１のセレクトゲートトランジスタＳＴ１の他方の端子は、第１の配線（グローバルビット線）に接続される。第２のセレクトゲートトランジスタＳＴ２の他方の端子は、第２の配線（グローバルソース線）に接続される。
３次元構造のフラッシュメモリにおいて、Ｚ方向におけるメモリセルの積層数の増加に応じて、ワード線の積層数も増加する。このため、メモリセルアレイの階段構造の面積及びフックアップ領域の面積が、増加する。また、フックアップ領域内における、ワード線に接続されるコンタクトプラグのレイアウト及び配線のレイアウトが、複雑化する傾向がある。
本実施形態のＮＯＲ型フラッシュメモリは、セレクトゲートトランジスタ及びセレクトゲート線の配置によって、ある階層内における複数の導電層を１つの制御単位（ワード線）として纏めることができる。
この結果として、本実施形態のメモリデバイスは、階段構造におけるワード線のコンタクト領域（軸部）の面積及びフックアップ領域（積層体の階段部）の面積を、削減できる。
本実施形態のＮＯＲ型フラッシュメモリは、コンタクトプラグのレイアウト及び配線のレイアウトを、簡素化できる。
これに伴って、本実施形態のメモリデバイスは、メモリセルが配置される領域の面積を拡大、及び、ある領域内におけるワード線（メモリセル）の積層数の増大を、図ることができる。また、本実施形態のメモリデバイスは、ビットコストを向上できる。
以上のように、本実施形態のメモリデバイスは、記憶密度を向上できる。
（２） 第２の実施形態
図５０乃至図５５を参照して、第２の実施形態のメモリデバイスについて、説明する。
（ａ）構造例
図５０は、本実施形態のメモリデバイス（ＮＯＲ型フラッシュメモリ）の構造例を示す断面図である。
図５０に示されるように、ワード線ＷＬとしての導電層は、半導体層５０１Ａでもよい。
半導体層５０１Ａは、例えば、ｎ型ポリシリコン層である。ワード線ＷＬとしてのｎ型ポリシリコン層５０１Ａのｎ型ドーパント濃度は、例えば、ソース／ドレイン領域のｎ型ドーパント濃度以上である。
例えば、ワード線ＷＬが半導体層である場合、バリア層は、絶縁層５０２と半導体層５０１Ａとの間、及び、メモリ層５１０（ブロック絶縁層）と半導体層５０１Ａとの間に、設けられなくてもよい。
（ｂ）製造方法
図５１乃至図５５を参照して、本実施形態のメモリデバイス（例えば、ＮＯＲ型フラッシュメモリ）の製造方法について示す断面工程図である。
図５１及び図５２は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図５１は、本実施形態のＮＯＲ型フラッシュメモリの製造方法におけるＹ方向に沿う模式的な断面工程図を示している。図５２は、本実施形態のＮＯＲ型フラッシュメモリの製造方法におけるＸ方向に沿う模式的な断面工程図を示している。
図５１及び図５２に示されるように、複数の絶縁層５０２と複数の半導体層（例えば、ｎ型ポリシリコン層）５０１Ａとが、Ｚ方向において交互に形成される。これによって、絶縁層５０２と半導体層５０１Ａとを含む積層体５００Ｂが、基板６００上に、形成される。
図５３は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図５３は、本実施形態のＮＯＲ型フラッシュメモリの製造方法におけるＹ方向に沿う断面工程図を示している。
図５３に示されるように、図１７及び図１８に示される工程と実質的に同じ工程によって、トレンチ９７１が、積層体５００Ｂ内に形成される。例えば、トレンチの形成のためのエッチングによって、積層体６００の平面形状は、櫛形状にパターニングされる。
図１９乃至図２１に示される工程と実質的に同じ工程によって、メモリ層５１０、半導体層５５１及び絶縁層（コア層）５５９が、トレンチ９７１内に形成される。
図２２乃至図２５に示される工程と実質的に同じ工程によって、開口部ＩＨの形成によって、複数のメモリ層５１０及び複数の半導体ピラー５５１が、形成される。
図５４及び図５５は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程を示す図である。図５４は、本実施形態のＮＯＲ型フラッシュメモリの製造方法における一工程の上面図である。図５５は、本実施形態のＮＯＲ型フラッシュメモリの製造方法におけるＸ方向に沿う断面工程図を示している。
図５４及び図５５に示されるように、本実施形態において、半導体ピラー５５０に対するリセスの形成（図２６及び図２７参照）無しに、ガスフェイズドーピング（ＧＰＤ）によるイオン注入９９９が、開口部ＩＨを介して半導体層５５１に対して実行される。
ガスフェイズドーピングによって、ｎ型ドーパントが、半導体層５１のＸ方向の端部に注入される。これによって、ソース／ドレイン領域５２，５３が、半導体層５１のＸ方向の端部に形成される。
この後、図２８乃至図４９に示される工程と実質的に同じ工程によって、セレクトゲートトランジスタＳＴ、セレクトゲート線ＳＧＬ、グローバルビット線ＧＢＬ、及び、グローバルソース線ＧＳＬが、それぞれ形成される。
尚、本実施形態において、ポリシリコン層がワード線ＷＬに用いられる。それゆえ、本実施形態において、積層体内の導電層の置換処理は、生じない。
以上の製造工程によって、本実施形態のフラッシュメモリ（例えば、ＮＯＲ型フラッシュメモリ）が、形成される。
本実施形態のように、半導体層を用いて積層体５００が形成された場合であっても、セレクトゲートトランジスタを含むメモリセルアレイを、形成できる。
以上のように、第２の実施形態のメモリデバイスは、第１の実施形態のメモリデバイスと実質的に同じ効果を得ることができる。
（３） 第３の実施形態
図５６を参照して、第３の実施形態のメモリデバイスについて、説明する。
図５６は、本実施形態のメモリデバイス（例えば、ＮＯＲ型フラッシュメモリ）の構造例を示す上面図である。図５６において、セレクトゲート線のレイアウトを説明するための主要部が、抽出されて示されている。図５６において、明確化のために、１つの階層内の２つのワード線ＷＬａ，ＷＬｂにそれぞれ異なるハッチングが付されている。
図５６に示されるように、各階層において、Ｙ方向に隣り合う２つのワード線フィンガー（導電層のフィンガー部）ＦＮＧが、互いに接続されてもよい。この場合において、Ｙ方向に隣り合う２つのワード線フィンガーＦＮＧのペアは、同じワード線ＷＬに属する。
メモリセルＭＣａ，ＭＣｂ，ＭＣｃは、ワード線ＷＬａに接続される。メモリセルＭＣｄ、ＭＣｅ，ＭＣｆは、ワード線ＷＬｂに接続される。
本実施形態において、ドレイン側及びソース側セレクトゲートトランジスタＳＴ１，ＳＴ２は、ストリングＮＳごとに設けられている。本実施形態におけるセレクトゲートトランジスタＳＴ１，ＳＴ２は、第１の実施形態と異なって、２つのストリングＮＳで共有されない。
図５６の例において、導電層７２０が、ワード線フィンガー部ＦＮＧのＺ方向の上方に、設けられている。例えば、導電層７２０は、セレクトゲート線ＳＧＬの一部分である。
本実施形態において、Ｙ方向に隣り合う２つの導電層７２０は、互いに異なるセレクトゲート線ＳＧＬとして機能する。
セレクトゲート線ＳＧＬは、櫛形状の平面形状を有していてもよい。例えば、ある階層内の複数の櫛形状のセレクトゲート線ＳＧＬにおいて、複数のセレクトゲート線ＳＧＬのうち１つのグループはフックアップ領域ＨＡ１に軸部を有し、複数のセレクトゲート線ＳＧＬのうち他の１つのグループはフックアップ領域ＨＡ２内に軸部を有している。
図１０乃至図１４の例と同様に、書き込み動作、消去動作及び読み出し動作のそれぞれにおいて、選択セレクトゲート線ＳＧＬに接続された複数のストリングＮＳのうち、選択ワード線ＷＬ−ｓに接続されたメモリセルは、選択状態に設定される。選択セレクトゲート線ＳＧＬに接続された複数のストリングＮＳのうち、非選択ワード線ＷＬ−ｕに接続されたメモリセルは、非選択ワード線ＷＬ−ｕの電位の制御によって、非選択状態に設定される。
また、非選択セレクトゲート線ＳＧＬに接続された複数のストリングＮＳは、オフ状態のセレクトゲートトランジスタＳＴによって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
例えば、図５６の例において、メモリセルＭＣａ，ＭＣｂ，ＭＣｄ，ＭＣｅ，ＭＣｆのうち、メモリセルＭＣｂが動作の対象として選択された場合について、考える。
この場合において、セレクトゲート線ＳＧＬ２が選択状態に設定され、ワード線ＷＬａが選択状態に設定される。
セレクトゲート線ＳＧＬ２が選択状態に設定された場合、セレクトゲート線ＳＧＬ１，ＳＧＬ３は、非選択状態に設定される。非選択状態のセレクトゲート線ＳＧＬ１，ＳＧＬ３のそれぞれに接続されたセレクトゲートトランジスタＳＴ１ａ，ＳＴ１ｄ，ＳＴ１ｅ，ＳＴ２ａ，ＳＴ２ｄ，ＳＴ２ｅは、オフ状態に設定される。
それゆえ、非選択状態のセレクトゲート線ＳＧＬ１，ＳＧＬ３に接続されるストリングＮＳ内の複数のメモリセルＭＣにおいて、選択ワード線ＷＬａに接続されたメモリセルＭＣａが存在していたとしても、そのメモリセルＭＣａは、オフ状態のセレクトゲートトランジスタＳＴによって、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬから電気的に分離される。
セレクトゲート線ＳＧＬ４が、選択セレクトゲート線ＳＧＬ２に接続されている場合、セレクトゲート線ＳＧＬ４に接続されたセレクトゲートトランジスタＳＴ１ｆ，ＳＴ２ｆは、オン状態に設定される。セレクトゲートトランジスタＳＴ１ｆ，ＳＴ２ｆに接続されたメモリセルＭＣｆは、非選択ワード線ＷＬｂに接続されている。
それゆえ、セレクトゲート線ＳＧＬ４が選択セレクトゲート線ＳＧＬ２と同じ配線であっても、非選択ワード線ＷＬ２に接続されたメモリセルＭＣｆは、動作の対象にならない。
選択セレクトゲート線ＳＧＬ２に接続されたセレクトゲートトランジスタＳＴ１ｂ，ＳＴ１ｃ，ＳＴ２ｂ，ＳＴ２ｃは、オン状態になる。
図５６において、ワード線ＷＬａが選択状態に設定され、ワード線ＷＬｂが非選択状態に設定された場合、メモリセルＭＣｂ，ＭＣｃは選択状態（オン状態になる）になる。メモリセルＭＣｂは、オン状態のセレクトゲートトランジスタＳＴ１ｂ，ＳＴ２ｂを介して、グローバルビット線ＧＢＬ，ＧＳＬに接続される。
メモリセルＭＣｃは、オン状態のセレクトゲートトランジスタＳＴ１ｃ，ＳＴ２ｃを介して、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬに接続される。
しかし、メモリセルＭＣｃが接続されるグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、メモリセルＭＣｂが接続されるグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬとは異なる。
それゆえ、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬの電位の制御によって、メモリセルＭＣｂが動作の対象として選択状態に設定でき、メモリセルＭＣｃは、非選択状態に設定できる。
以上のように、本実施形態のＮＯＲ型フラッシュメモリは、本実施形態のようにワード線ＷＬ及びセレクトゲート線ＳＧＬが図５６の構成を有する場合において、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬ及びセレクトゲート線ＳＧＬを用いたストリングＮＳの制御によって、動作の対象のメモリセルを活性化できる。
また、本実施形態において、複数のセレクトゲート線ＳＧＬの束化が、メモリセル及びセレクトゲートトランジスタの配列に応じた所定の周期で、行うことができる。
本実施形態のＮＯＲ型フラッシュメモリは、上述の実施形態と実質的に同じ効果を得ることができる。
（４） 第４の実施形態
図５７及び図５８を参照して、第４の実施形態のメモリデバイスについて、説明する。
図５７及び図５８は、本実施形態のメモリデバイス（例えば、ＮＯＲ型フラッシュメモリ）の構造例を示す断面図である。
図５７は、本実施形態のＮＯＲ型フラッシュメモリのＹ方向に沿う断面を示している。図５８は、本実施形態のＮＯＲ型フラッシュメモリのＸ方向に沿う断面を示している。
図５７及び図５８に示されるように、セレクトゲートトランジスタＳＴは、メモリセルＭＣと基板６００との間の領域内に設けられてもよい。
セレクトゲートトランジスタＳＴ及びセレクトゲート線ＳＧＬは、Ｚ方向においてメモリセルＭＣより下方且つ基板６００より上方に設けられている。
グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは、セレクトゲートトランジスタＳＴと基板６００との間の領域内に設けられている。
尚、１つのセルストリングＮＳに接続される２つのセレクトゲートトランジスタＳＴのうち、一方のセレクトゲートトランジスタＳＴがセルストリングＮＳの下方（基板側）に設けられ、他方のセレクトゲートトランジスタＳＴがセルストリングＮＳの上方に設けられてもよい。
本実施形態のＮＯＲ型フラッシュメモリは、上述の実施形態のメモリデバイスの効果と実質的に同じ効果を得ることができる。
（５） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０：メモリセルアレイ、ＭＣ：メモリセル、ＳＴ、ＳＴＤ，ＳＴＳ：セレクトゲートトランジスタ、ＳＧＬ：セレクトゲート線、ＢＬ：ビット線、ＧＢＬ：グローバルビット線、ＳＬ：ソース線、ＧＳＬ：グローバルソース線。

Claims (9)

  1. 基板と、
    前記基板の表面に対して垂直な第１の方向において前記基板の上方に設けられ、第１の導電層と前記基板と前記第１の導電層との間に設けられた第２の導電層とを含む、第１の積層体と、
    前記第１の方向に延在し、前記基板の表面に対して平行な第２の方向において前記第１の積層体に隣り合う第１の半導体層と、
    前記第１の積層体と前記第１の半導体層との間に設けられた第１のメモリ層と、
    前記第１の導電層と前記第１の半導体層との間に設けられた第１のメモリセルと、
    前記第２の導電層と前記第１の半導体層との間に設けられた第２のメモリセルと、
    前記第１の方向において前記第１の半導体層の上方に設けられ、前記基板の表面に対して平行で前記第２の方向に交差する第３の方向における前記第１の半導体層の一端に接続された第１の端子と、第１の配線に接続された第２の端子とを有する第１のトランジスタと、
    前記第１の方向において前記第１の半導体層の上方に設けられ、前記第３の方向における前記第１の半導体層の他端に接続された第３の端子と、第２の配線に接続された第４の端子とを有する第２のトランジスタと、
    を具備するメモリデバイス。
  2. 前記第１の半導体層は、
    前記第１の半導体層の一端に設けられ、前記第１のトランジスタを介して前記第１の配線に接続された第１の部分と、
    前記第１の半導体層の一端に設けられ、前記第２のトランジスタを介して前記第２の配線に接続された第２の部分と、
    前記第１の部分と前記第２の部分との間の第３の部分と、
    を含み、
    前記第１の部分の不純物濃度及び前記第２の部分の不純物濃度は、前記第３の部分の不純物濃度より高い、
    請求項１に記載のメモリデバイス。
  3. 前記第１のメモリ層は、
    電荷蓄積層と、
    前記電荷蓄積層と前記第１の半導体層との間の第１の絶縁層と、
    前記電荷蓄積層と前記第１の積層体との間の第２の絶縁層と、
    を含む、
    請求項１又は２に記載のメモリデバイス。
  4. 前記基板の上方に設けられ、前記第３の方向において前記第１の半導体層に並ぶ第２の半導体層と、
    前記第２の半導体層と前記第３の方向に延在する前記第１の積層体との間に設けられた第２のメモリ層と、
    前記第１の導電層と前記第２の半導体層との間に設けられた第３のメモリセルと、
    前記第２の導電層と前記第２の半導体層との間に設けられた第４のメモリセルと、
    前記第１の方向において前記第２の半導体層の上方に設けられ、前記第３の方向における前記第２の半導体層の一端に接続された第５の端子と、第３の配線に接続された第６の端子とを有する第３のトランジスタと、
    前記第１の方向において前記第２の半導体層の上方に設けられ、前記第３の方向における前記第２の半導体層の他端に接続された第７の端子と、第４の配線に接続された第８の端子とを有する第４のトランジスタと、
    をさらに具備する、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  5. 前記第１の半導体層と前記第２の半導体層との間、及び、前記第１のメモリ層と前記第２のメモリ層との間に設けられた第３の絶縁層を、
    さらに具備する
    請求項４に記載のメモリデバイス。
  6. 前記第１の方向において前記基板上方に設けられ、前記第２の方向において前記第１の半導体層に並び、第３の導電層と前記基板と前記第３の導電層との間に設けられた第４の導電層とを含む、第２の積層体と、
    前記第２の積層体と前記第１の半導体層との間に設けられた第３の半導体層と、
    前記第３の半導体層と前記第２の積層体との間に設けられた第３のメモリ層と、
    前記第３の導電層と前記第３の半導体層との間に設けられた第５のメモリセルと、
    前記第４の導電層と前記第３の半導体層との間に設けられた第６のメモリセルと、
    を具備し、
    前記第３の方向における前記第３の半導体層の一端は、前記第１のトランジスタの前記第１の端子に接続され、
    前記第３の方向における前記第３の半導体層の他端は、前記第２のトランジスタの前記第３の端子に接続される、
    請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
  7. 前記第１の導電層は、第１のワード線内に設けられ、
    前記第２の導電層は、第２のワード線内に設けられ、
    前記第３の導電層は、第３のワード線内に設けられ、
    前記第４の導電層は、第４のワード線内に設けられている、
    請求項６に記載のメモリデバイス。
  8. 前記第１及び第３の導電層は、第１のワード線内に設けられ、
    前記第２及び第４の導電層は、第２のワード線内に設けられている、
    請求項６に記載のメモリデバイス。
  9. 前記第１の半導体層と前記第３の半導体層との間に設けられた第４の絶縁層を、
    さらに具備する請求項６に記載のメモリデバイス。
JP2019170794A 2019-09-19 2019-09-19 メモリデバイス Pending JP2021048324A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019170794A JP2021048324A (ja) 2019-09-19 2019-09-19 メモリデバイス
US16/817,187 US11569256B2 (en) 2019-09-19 2020-03-12 Memory device with transistors above memory stacks and manufacturing method of the memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019170794A JP2021048324A (ja) 2019-09-19 2019-09-19 メモリデバイス

Publications (1)

Publication Number Publication Date
JP2021048324A true JP2021048324A (ja) 2021-03-25

Family

ID=74878781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019170794A Pending JP2021048324A (ja) 2019-09-19 2019-09-19 メモリデバイス

Country Status (2)

Country Link
US (1) US11569256B2 (ja)
JP (1) JP2021048324A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553132B1 (en) * 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US11903189B2 (en) * 2020-07-09 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory and fabricating method thereof
US11521663B2 (en) 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11423960B2 (en) * 2020-10-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US11404099B1 (en) * 2021-04-27 2022-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Using split word lines and switches for reducing capacitive loading on a memory system
US20220359569A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory
JP2023001826A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
US11756591B2 (en) * 2021-08-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Switches to reduce routing rails of memory system
US11854616B2 (en) * 2021-08-28 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory including metal rails with balanced loading
KR20230051380A (ko) * 2021-10-08 2023-04-18 삼성전자주식회사 반도체 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2010251572A (ja) 2009-04-16 2010-11-04 Toshiba Corp 不揮発性半導体記憶装置
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US9007834B2 (en) * 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10629608B2 (en) * 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US10910393B2 (en) * 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11018154B2 (en) * 2019-08-19 2021-05-25 Macronix International Co., Ltd. Memory device and method for fabricating the same

Also Published As

Publication number Publication date
US11569256B2 (en) 2023-01-31
US20210091108A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
JP2021048324A (ja) メモリデバイス
CN111276482B (zh) 半导体存储装置
US20170213845A1 (en) Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same
JP5378255B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP4004809B2 (ja) 半導体装置及びその動作方法
JP2013004127A (ja) 不揮発性半導体記憶装置
US11348910B2 (en) Non-volatile memory device
US11087844B2 (en) Non-volatile memory device
US11355194B2 (en) Non-volatile memory device
JP2011159364A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP4709867B2 (ja) 半導体記憶装置
CN111668224B (zh) 半导体存储装置
CN112117278B (zh) 半导体存储装置及其制造方法
JP2020047850A (ja) 半導体記憶装置
TW202032770A (zh) 半導體記憶裝置
US11875855B2 (en) Non-volatile memory device including signal lines arranged at the same level as a common source line and a gate arranged at the same level as a ground selection line
US8754463B2 (en) High density NOR flash array architecture
US11011541B2 (en) Semiconductor memory device in which memory cells are three-dimensionally arrange
JP2013030552A (ja) 不揮発性半導体記憶装置
US11139031B1 (en) Neighbor word line compensation full sequence program scheme
JP2023031579A (ja) 半導体記憶装置
JP2022050076A (ja) 半導体記憶装置及びその製造方法
KR20210083545A (ko) 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
US20230145681A1 (en) Method of programming non-volatile memory device
US11475967B1 (en) Modified verify in a memory device