JP2013004127A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に前記第１電圧よりも小さい第２電圧を印加する。
【選択図】図７Ａ

Description

本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待される。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。
この積層型ＮＡＮＤ型フラッシュメモリにおいては、ロウデコーダ等の周辺回路の回路面積の縮小を図るため、マトリクス状に配置された複数のメモリストリングが１本のワード線に共通接続される構造が採用される。ワード線を共有する複数のメモリストリングは、データを消去する際の最小単位であるメモリブロックを構成する。このため、積層型のＮＡＮＤ型フラッシュメモリにおいて、積層数が増加するに従い、１メモリブロックの大きさが大きくなり、このため、データ消去の最小単位が大きくなっている。データ消去の最小単位が小さくなることは、実質的にデータの記憶容量が小さくなることを意味し、好ましくない。したがって、１メモリブロック中の一部のメモリセルのみを選択的に消去することを可能にした積層型のフラッシュメモリの開発が望まれている。
特開２００７−２６６１４３号公報
本明細書の実施形態は、複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリセルアレイ、複数のワード線、ビット線、ソース線、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを含むメモリストリングを有する。複数のワード線は、複数のメモリセルに接続される。ビット線は、メモリストリングの一端に電気的に接続される。ソース線は、メモリストリングの他端に電気的に接続される。制御回路は、メモリストリング、複数のワード線、ビット線、及びソース線に印加する電圧を制御する。メモリセルは、半導体基板に対して上方に向かって延びる半導体層をボディとして、半導体基板上に積層されている。制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に第１電圧よりも小さい第２電圧を印加する。
第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び制御回路ＣＣを示す図である。 第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。 第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。 ワード線導電層４１ａを示す上面図である。 第１の実施の形態に係る制御回路ＣＣを示す回路図である。 センスアンプ回路１７を示す回路図である。 第１の実施の形態による１メモリブロック内の選択的な消去動作の実行時に各種配線に印加される電圧を示す図である。 １メモリブロック内の選択的な消去動作の実行時の各メモリユニットＭＵの状態を示す図である。 第１の実施の形態に係る消去動作におけるメモリユニットＭＵ（１、１）内の電位関係を示す図である。 第１の実施の形態に係る消去動作におけるメモリユニットＭＵ（１、２）内の電位関係を示す図である。 第１の実施の形態に係る消去動作におけるメモリユニットＭＵ（２、１）内の電位関係を示す図である。 第１の実施の形態に係る消去動作におけるメモリユニットＭＵ（２、２）内の電位関係を示す図である。 第１の実施の形態に係る消去動作の第１のタイミングチャートである。 第１の実施の形態に係る消去動作の第２のタイミングチャートである。 第１の実施の形態に係るソフトイレースを示すタイミングチャートである。 第２の実施の形態に係る消去動作の概略を示す図である。
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。なお、周辺回路ＣＣの具体的構成については、図５にて後述する。
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含んでいる。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
各メモリブロックＭＢは、２個のサブブロックＳＢ（１）、ＳＢ（２）を有する。２個はあくまで一例であり、これに限定されるものではない。
サブブロックＳＢ（１）は、ｎ個のメモリユニットＭＵ（１、１）〜ＭＵ（１、ｎ）を有する。サブブロックＳＢ（２）は、ｎ個のメモリユニットＭＵ（２、１）〜ＭＵ（２、ｎ）を有する。ｎ個はあくまで一例であり、これに限定されるものではない。なお、以下において、全てのサブブロックＳＢ（１）、ＳＢ（２）を総称する場合には、サブブロックＳＢと記載する場合もある。また、全てのメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を総称する場合には、メモリユニットＭＵと記載する場合もある。メモリユニットＭＵの一端は、ビット線ＢＬに接続され、メモリユニットＭＵの他端は、ソース線ＳＬに接続される。ビット線ＢＬは、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成される。以下において、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
メモリブロックＭＢ（１）〜ＭＢ（ｍ）のそれぞれにおいて、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。サブブロックＳＢ（１）、ＳＢ（２）においてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、各々、１本のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。サブブロックＳＢ（１）、ＳＢ（２）においてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、各々、ドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、ロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
メモリ層４０は、図２及び図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、配列ピッチの関連で設けられるものであり、メモリトランジスタＭＴｒ１〜ＭＴｒ８の一部を構成するものではない。
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。ダミー半導体層４４Ｄは、前述のようにメモリトランジスタＭＴｒ１〜８の一部を構成するものではないので、その下方には連結半導体層４４Ａ及びバックゲート導電層３１は設けられていない。
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、配列ピッチの関係で設けられるものであり、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとしては機能しない。
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、ロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通するように形成される。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられる。一方のワード線導電層４１ａは、上面からみてＴ字状（凸状）に形成される。他方のワード線導電層４１ａは、Ｔ字状のワード線導電層４１ａに対向するように、コの字状（凹状）に形成される。
［周辺回路ＣＣの構成］
次に、図５を参照して、上記第１の実施の形態の消去動作を実行可能とする周辺回路ＣＣの具体的構成につていて説明する。周辺回路ＣＣは、図５に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｃ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。
アドレスデコーダ回路１１は、バスを介してロウでコーダ１９ａ、１９ｂに接続される。アドレスデコーダ回路１１は、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。
昇圧回路１２ａ〜１２ｃは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、ワード線駆動回路１３ａ、１３ｂに接続される。昇圧回路１２ａは、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、ソース線駆動回路１６に接続される。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６に出力する。昇圧回路１２ｃは、ロウデコーダ回路１９ａ、１９ｂに接続される。昇圧回路１２ｃは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。
ワード線駆動回路１３ａは、ロウデコーダ１９ａに接続される。ワード線駆動回路１３ａは、信号ＶＣＧ５〜ＶＣＧ８をロウデコーダ１９ａに出力する。ワード線駆動回路１３ｂは、ロウデコーダ１９ｂに接続される。ワード線駆動回路１３ｂは、信号ＶＣＧ１〜ＶＣＧ４をロウデコーダ１９ｂに出力する。信号ＶＣＧ１〜ＶＣＧ８は、選択メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８を駆動する際に用いられる。
バックゲート線駆動回路１４は、ロウデコーダ１９ｂに接続される。バックゲート線駆動回路１４は、信号ＶＢＧをロウデコーダ１９ｂに出力する。信号ＶＢＧは、選択メモリブロックＭＢのバックゲート線ＢＧを駆動する際に用いられる。
選択ゲート線駆動回路１５ａは、ロウデコーダ１９ａに接続される。選択ゲート線駆動回路１５ａは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦをロウデコーダ１９ａに出力する。選択ゲート線駆動回路１５ｂは、ロウデコーダ１９ｂに接続される。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦをロウデコーダ１９ｂに出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックＭＢ内のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）を駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックＭＢ内のドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢのソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。
上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して各種配線に入力される。
ソース線駆動回路１６は、ソース線ＳＬに接続される。ソース線駆動回路１６ａは、信号ＶＳＬをソース線ＳＬに出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。
センスアンプ回路１７は、ビット線ＢＬに接続される。センスアンプ回路１７は、信号ＶＢＬを出力することにより、ビット線ＢＬを所定の電圧まで充電し、その後ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ８の保持データを判定する。
シーケンサ１８は、上記回路１１〜１７に接続される。シーケンサ１８は、回路１１〜１７に制御信号を供給し、それら回路を制御する。
ロウデコーダ回路１９ａ、１９ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられる。ロウデコーダ１９ａは、ワード線ＷＬ５〜８、ソース側選択ゲート線ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）に接続される。ロウデコーダ１９ｂは、ワード線ＷＬ１〜４、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（１）に接続される。
ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８に基づき、ワード線ＷＬ５〜８を介してメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（２）を介して選択的にサブブロックＳＢ（２）内のソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（１）を介して選択的にサブブロックＳＢ（１）内のドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。
ロウデコーダ回路１９ａは、電圧変換回路１９ａａ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲート、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。電圧変換回路１９ａａは、信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａａは、信号ＢＡＤ、信号ＲＤＥＣに基づき、信号ＶＵＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ５〜ＷＬ８との間に接続される。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第１転送トランジスタＴｒａ５は、信号ＶＳＧＤ１、及び信号ＶＳＥＬａ＜ｉ＞に基づき、ソース側選択ゲート線ＳＧＳ（２）に信号ＶＳＧＤ１＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＳ（２）との間に接続される。第１転送トランジスタＴｒａ６は、信号ＶＳＧＳ２、及び信号ＶＳＥＬａ＜ｉ＞に基づき、ドレイン側選択ゲート線ＳＧＳ（２）に信号ＶＳＧＳ２＜ｉ＞を出力する。
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。
ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ１〜ＶＣＧ４に基づき、ワード線ＷＬ１〜４を介してメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＢＧに基づき、バックゲート線ＢＧを介してバックゲートトランジスタＢＴｒのゲートに信号ＶＢＧ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（１）を介して選択的にサブブロックＳＢ（１）内のソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（２）を介して選択的にサブブロックＳＢ（２）内のドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。
ロウデコーダ回路１９ｂは、電圧変換回路１９ｂａ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲート、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに接続される。電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＵＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ１〜ＷＬ４との間に接続される。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続される。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳ１、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、ソース側選択ゲート線ＳＧＳ（１）に信号ＶＳＧＳ１＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤ２、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、ドレイン側選択ゲート線ＳＧＤ（２）に信号ＶＳＧＤ２＜ｉ＞を出力する。
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。以上に示した図５に示す周辺回路ＣＣの構成によって、第１の実施の形態の消去動作は実行可能とされる。
次に、図６を参照して、センスアンプ回路１７の具体的構成について説明する。センスアンプ回路１７は、図６に示すように、複数の選択回路１７１、及び電圧変換回路１７２Ａ、１７２Ｂを有する。選択回路１７１は、選択的にソース線ＳＬにビット線ＢＬを接続し、ビット線ＢＬの電位をソース線ＳＬと同電位に設定する。
選択回路１７１は、図６に示すように、ページバッファ１７１ａ、トランジスタ１７１ｂ、１７１ｃを有する。ページバッファ１７１ａは、ビット線ＢＬからの信号を受け付け、その信号に基づく出力を入出力端子Ｉ／Ｏ、及びアドレスデコーダ回路１１に入力する（図５参照）。トランジスタ１７１ｂの一端は、ページバッファ１７１ａに接続される。また、トランジスタ１７１ｂの他端は、ビット線ＢＬに接続され、その制御ゲートは、電圧変換回路１７２Ａからの出力信号ＶＣＵＴを受け付ける。トランジスタ１７１ｃの一端は、ビット線ＢＬに接続される。トランジスタ１７１ｃの他端は、ソース線ＳＬに接続され、その制御ゲートは、電圧変換回路１７２Ｂからの出力信号ＶＲＳＴを受け付ける。
電圧変換回路１７２Ａは、シーケンサ１８からの信号を受け付け、その信号に基づく信号ＶＣＵＴを出力する。電圧変換回路１７２Ｂは、シーケンサ１８からの信号を受け付け、その信号に基づく信号ＶＲＳＴを出力する。
［消去動作］
次に、図７Ａ及び図７Ｂを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。図７Ａは、そのような選択的な消去動作を行う場合において各種配線に印加される電圧を示す図である。図７Ａは、消去対象のメモリトランジスタが含まれるメモリユニットＭＵ（１，１）と、同じブロック内のメモリユニットＭＵ（１，２）、ＭＵ（２，１）、ＭＵ（２，２）を簡略的に示している。図７Ｂは、上述の選択消去動作を実行する時の各メモリユニットＭＵの状態を個別に示す図である。なお、図７Ａにおいては、メモリトランジスタＭＴｒ５〜ＭＴｒ８を省略し、メモリストリングＭＳのボディは積層方向に延びるように示している。
図７Ａに示すように、メモリユニットＭＵ（１、２）は、メモリユニットＭＵ（１、１）とソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）により共通接続される。メモリユニットＭＵ（２、２）は、メモリユニットＭＵ（２、１）とソース側選択ゲート線ＳＧＳ（２）及びドレイン側選択ゲート線ＳＧＤ（２）により共通接続される。
また、図７Ａに示すように、メモリユニットＭＵ（２、１）は、メモリユニットＭＵ（１、１）とビット線ＢＬ（１）により共通接続される。また、メモリユニットＭＵ（２、２）は、メモリユニットＭＵ（１、２）とビット線ＢＬ（２）により共通接続される。
図７Ａにおいて、周辺回路ＣＣは、メモリブロックＭＢ（１）（選択メモリブロック）内のメモリユニットＭＵ（１、１）に含まれるメモリストリングＭＳ（選択メモリストリング）に対して選択的に消去動作を実行する。さらに具体的には、周辺回路ＣＣは、メモリストリングＭＳの例えばメモリトランジスタＭＴｒ３（選択メモリトランジスタ）に対して選択的に消去動作を実行する。
一方、周辺回路ＣＣは、選択されたメモリユニットＭＵ（１，１）内のその他のメモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８（非選択メモリトランジスタ）に対して消去動作を禁止する。
また、周辺回路ＣＣは、メモリブロックＭＢ（１）内の、選択メモリユニットＭＵ（１，１）以外のメモリセルユニットＭＵ（メモリユニットＭＵ（１、２）、ＭＵ（２、１）、ＭＵ（２、２））における（非選択メモリストリング）に対して消去動作を禁止する。
図７Ａに示すように、消去動作時、メモリユニットＭＵ（１，１）に接続されるビット線ＢＬ（１）は電圧Ｖｍｉｄ（５〜１５Ｖ程度）を印加される。ソース線ＳＬは、電圧Ｖｍｉｄを印加される。ここで電圧Ｖｔは、選択トランジスタＳＳＴｒ、ＳＤＴｒの閾値電圧、またはそれに近似する電圧値であり、例えば１．５Ｖ程度である。
選択メモリトランジスタＭＴｒ３のゲートに接続されるワード線ＷＬ３（選択ワード線）は接地電位（ＧＮＤ）を与えられる。一方、ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８（非選択ワード線）、及びバックゲート線ＢＧは、消去動作開始直後は接地電位を与えられ、その後、後述するタイミングで電圧Ｖｅｒａ（Ｖｅｒａ＞Ｖｍｉｄ）を印加される。
また、選択メモリユニット（１、１）に接続されるドレイン側選択ゲート線ＳＧＤ（１）、及びソース側選択ゲート線ＳＧＳ（１）は、電圧Ｖｍｉｄを印加される。
上記図７Ａに示した電圧制御により、図７Ｂに示すように、メモリユニットＭＵ（１、１）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは非導通状態となり、メモリユニットＭＵ（１，１）の柱状半導体層４４Ａ（ボディ）はフローティング状態となる。その後、メモリユニット（１，１）内の非選択メモリトランジスタ（ＭＴｒ１〜２、ＭＴｒ４〜８）のゲートに接続される非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４に電圧Ｖｅｒａを印加し、一方、選択メモリトランジスタＭＴｒ３のゲートに接続される選択ワード線ＷＬ３には、接地電圧ＧＮＤを印加する。これにより、非選択メモリトランジスタＭＴｒ１〜２、ＭＴｒ４〜８のボディの電位は、容量カップリングにより電圧Ｖｅｒａ近くまで上昇する。一方、選択メモリトランジスタＭＴｒ３のボディの電位は、接地電位ＧＮＤ近くのまま維持される。このようなメモリトランジスタＭＴｒ３のボディの電位差と、メモリトランジスタＭＴｒ２、ＭＴｒ４のボディの電位差により、メモリトランジスタＭＴｒ３においてトンネル電流が生じる。このトンネル電流で生じたホールは、メモリトランジスタＭＴｒ３のボディに注入され、そのメモリトランジスタＭＴｒ３のボディの電圧は上がる。これにより、メモリトランジスタＭＴｒ３（選択メモリトランジスタ）のゲートとボディの間に高電圧が印加され、そのメモリトランジスタＭＴｒ３のみに対して選択的に消去動作が実行される。なお、メモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８のボディにはホールは注入されず、それらメモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８に対して消去動作は禁止される。
次に、消去動作を禁止される非選択メモリユニットＭＵ（１、２）に印加される電圧を説明する。図７Ａに示すように、非選択メモリユニットＭＵ（１、２）は、選択メモリユニットＭＵ（１、１）とワード線ＷＬ１〜８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（１）、ソース側選択ゲート線ＳＧＳ（１）、及びソース線ＳＬを共有している。一方、非選択メモリユニットＭＵ（１、２）は、選択メモリユニットＭＵ（１、１）に接続されたビット線ＢＬ（１）とは別のビット線ＢＬ（２）に接続される。このビット線ＢＬ（２）には電圧Ｖｍｉｄ−Ｖｔが印加される。
以上のような電圧関係から、図７Ｂに示すように、非選択メモリユニットＭＵ（１、２）において、ソース線ＳＬ、ソース側選択ゲート線ＳＧＳ（１）にいずれも電圧Ｖｍｉｄが印加されるので、ソース側選択トランジスタＳＳＴｒは、非導通状態に維持される。一方、ビット線ＢＬ（２）には電圧Ｖｍｉｄ−Ｖｔが印加され、ドレイン側選択ゲート線ＳＧＤ（１）には電圧Ｖｍｉｄが印加されるので、非選択メモリユニットＭＵ（１，２）のボディが電圧Ｖｍｉｄ以上に上昇すると、ドレイン側選択トランジスタＳＤＴｒは導通する。これにより、非選択メモリユニット（１，２）のボディの電位は電圧Ｖｍｉｄ以上には上昇しない。すなわち、非選択メモリユニットＭＵ（１，２）のボディの電位は、選択メモリユニットＭＵ（１，１）と同様、非選択ワード線ＷＬ１，ＷＬ２、ＷＬ４の電位がＶｅｒａに上昇することにより、カップリングで上昇しようとする。しかし、ボディの電位が電圧Ｖｍｉｄ以上になると、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは導通する。このため、非選択メモリユニット（１，２）のボディの電位は電圧Ｖｍｉｄ以上には上昇しない。従って、非選択メモリユニット（１，２）では、メモリトランジスタＭＴｒ１〜２、４〜８では、そのボディの電圧が電圧Ｖｍｉｄ付近に維持される。電圧Ｖｍｉｄと電圧Ｖｅｒａとの電位差では、十分な消去動作は実行されない値に設定されている。したがって、メモリトランジスタＭＴｒ１〜２、４〜８に保持されるデータは変動しない。また、電圧Ｖｍｉｄと接地電圧ＧＮＤとの電位差も、電圧Ｖｍｉｄと電圧Ｖｅｒａとの電位差と同様に、十分な消去動作は実行されない値に設定されている。したがって、メモリトランジスタＭＴｒ３に保持されたデータは変動しない。
次に、同じく消去動作を禁止される非選択メモリユニットＭＵ（２、１）に印加される電圧を説明する。図７Ａに示すように、非選択メモリユニットＭＵ（２、１）は、選択メモリユニットＭＵ（１、１）とワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ビット線ＢＬ（１）、及びソース線ＳＬを共有している。一方、非選択メモリユニットＭＵ（２、１）は、選択メモリユニットＭＵ（１、１）に接続されたドレイン側選択ゲート線ＳＧＤ（１）、ソース側選択ゲート線ＳＧＳ（１）とは別のドレイン側選択ゲート線ＳＧＤ（２）、ソース側選択ゲート線ＳＧＳ（２）に接続される。これらドレイン側選択ゲート線ＳＧＤ（２）、ソース側選択ゲート線ＳＧＳ（２）には電圧Ｖｍｉｄ＋Ｖｔが印加される。
以上のような配線の接続及びその電圧から、図７Ｂに示すように、非選択メモリユニットＭＵ（２、１）において、ソース線ＳＬには電圧Ｖｍｉｄが印加され、ソース側選択ゲート線ＳＧＳ（２）には電圧Ｖｍｉｄ＋Ｖｔが印加されるので、ソース側選択トランジスタＳＳＴｒは、導通状態にされる。また、ビット線ＢＬ（１）には電圧Ｖｍｉｄが印加され、ドレイン側選択ゲート線ＳＧＤ（２）には電圧Ｖｍｉｄ＋Ｖｔが印加されるので、ドレイン側選択トランジスタＳＤＴｒは導通状態にされる。これにより、非選択メモリユニット（１，２）のボディの電位は電圧Ｖｍｉｄ以上には上昇しない。よって、メモリトランジスタＭＴｒ１〜８対して十分な消去動作は実行されずに、メモリトランジスタＭＴｒ１〜８に保持されたデータは変動しない。
次に、同じく消去動作を禁止される非選択メモリユニットＭＵ（２、２）に印加される電圧を説明する。図７Ａに示すように、非選択メモリユニットＭＵ（２、２）は、選択メモリユニットＭＵ（１、１）とワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、及びソース線ＳＬを共有している。一方、非選択メモリユニットＭＵ（２、２）は、非選択メモリユニットＭＵ（１、２）とビット線ＢＬ（２）を共有している。また、非選択メモリユニットＭＵ（２、２）は、非選択メモリユニットＭＵ（２、１）とドレイン側選択ゲート線ＳＧＤ（２）、ソース側選択ゲート線ＳＧＳ（２）を共有している。
以上のような配線の接続及びその電圧から、図７Ｂに示すように、非選択メモリユニットＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒは導通状態にされる。これにより、非選択メモリユニット（１，２）のボディの電位は電圧Ｖｍｉｄ以上には上昇しない。よって、メモリトランジスタＭＴｒ１〜８対して十分な消去動作は実行されずに、メモリトランジスタＭＴｒ１〜８に保持されたデータは変動しない。
次に、図７Ａに示すように電圧を制御した場合におけるメモリユニットＭＵ（１、１）、ＭＵ（１、２）、ＭＵ（２、１）、及びＭＵ（２、２）の電位関係について図８〜図１１を参照してより詳しく説明する。
先ず、図８を参照して、選択メモリユニットＭＵ（１、１）の電位関係について説明する。図８に示すように、初期状態（図８の“ａ”）から上記図７Ａのように電圧を印加すると、選択メモリユニットＭＵ（１、１）において、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは非導通状態（ＯＦＦ）となる（図８の“ｂ”）。これにより、選択メモリユニットＭＵ（１、１）内のメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディはフローティング状態となる。
上記のようにメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディがフローティング状態で、メモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８のゲートには電圧Ｖｅｒａが印加され、メモリトランジスタＭＴｒ３のゲートには電圧ＧＮＤが印加される。したがって、メモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８のボディの電圧は、それらのゲートとカップリングして電圧Ｖｅｒａまで上がる一方、メモリトランジスタＭＴｒ３のボディの電圧は上がらず、略接地電圧ＧＮＤとなる。これにより、メモリトランジスタＭＴｒ３とメモリトランジスタＭＴｒ２、ＭＴｒ４との間にポテンシャルの括れが生じる。そして、このポテンシャルの括れた部分において、ポテンシャル障壁を越えてトンネル電流が発生する（図８の“ｂ”）。
そして、図８の“ｂ”の状態から所定時間経過後、トンネル電流により生じたホールがメモリトランジスタＭＴｒ３のボディへと蓄積され、メモリトランジスタＭＴｒ３のボディの電圧は上昇する（図８の“ｃ”）。結果、上昇したメモリトランジスタＭＴｒ３のボディの電圧と、メモリトランジスタＭＴｒ３のゲートの接地電圧ＧＮＤとの間の電位差により、メモリトランジスタＭＴｒ３のデータは消去される。
次に、図９を参照して、非選択メモリユニットＭＵ（１、２）の電位関係について説明する。図９に示すように、初期状態（図９の“ａ”）から上記図７Ａのように電圧を印加し、メモリトランジスタＭＴｒ４〜８のボディが電圧Ｖｍｉｄ以上に上昇すると、ドレイン側選択トランジスタＳＤＴｒは導通状態（ＯＮ）となる一方、ソース側選択トランジスタＳＳＴｒは非導通状態（ＯＦＦ）に保持される（図９の“ｂ”）。これにより、ドレイン側選択トランジスタＳＤＴｒを介してビット線ＢＬから電子が流れ込む一方、メモリトランジスタＭＴｒ１、ＭＴｒ２はフローティング状態となる（図９の“ｂ”）。したがって、メモリトランジスタＭＴｒ１、ＭＴｒ２のボディは電圧Ｖｅｒａを印加されたそれらのゲートとカップリングして電圧Ｖｅｒａまで充電される。一方、メモリトランジスタＭＴｒ３のゲートは接地ＧＮＤされる。これにより、メモリトランジスタＭＴｒ２とメモリトランジスタＭＴｒ３との間にポテンシャルの括れが生じる。そして、このポテンシャルの括れた部分において、ポテンシャル障壁を越えてトンネル電流が発生する（図９の“ｂ”）。
しかしながら、ポテンシャルの関係により、ホールはメモリトランジスタＭＴｒ３のボディからメモリトランジスタＭＴｒ４のボディへと流れ、メモリトランジスタＭＴｒ３のボディの電圧は、電圧Ｖｍｉｄ以上とはならない（図９の“ｃ”）。これにより、非選択メモリユニットＭＵ（１、２）において、メモリトランジスタＭＴｒ３のゲートとボディとの間には高電圧が印加されず、メモリトランジスタＭＴｒ３のデータは変更しない。なお、メモリユニット（１、３）〜ＭＵ（１、ｎ）も、非選択メモリユニットＭＵ（１、２）と同様の電位関係となり、それらに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ８のデータも変更しない。
次に、図１０を参照して、非選択メモリユニットＭＵ（２、１）の電位関係について説明する。図１０に示すように、初期状態（図１０の“ａ”）から上記図７Ａのように電圧を印加すると、非選択メモリユニットＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは導通状態（ＯＮ）となる（図１０の“ｂ”）。これにより、メモリトランジスタＭＴｒ１、２、４〜８のボディは電圧Ｖｍｉｄまで充電される。よって、トンネル電流は生じず、メモリトランジスタＭＴｒ３のボディの電圧は、電圧Ｖｍｉｄ近傍までしか上がらない。したがって、非選択メモリユニットＭＵ（２、１）において、メモリトランジスタＭＴｒ３のゲートとボディとの間には高電圧が印加されず、メモリトランジスタＭＴｒ３のデータは変動しない。
次に、図１１を参照して、非選択メモリユニットＭＵ（２、２）の電位関係について説明する。図１１に示すように、初期状態（図１１の“ａ”）から上記図７Ａのように電圧を印加すると、メモリユニットＭＵ（２、２）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは導通状態（ＯＮ）となる（図１１の“ｂ”）。これにより、非選択メモリユニットＭＵ（２、１）と同様の理由から、非選択メモリユニットＭＵ（２、２）においてメモリトランジスタＭＴｒ３のゲートとボディとの間には高電圧が印加されず、メモリトランジスタＭＴｒ３のデータは変動しない。
なお、図８〜図１１で示したバンド図はあくまで一例であり、実際には以下に示す（理由１）〜（理由３）のような事情により、バンド図は図８〜図１１と異なることがある。
（理由１：電荷蓄積層に電荷がトラップされているメモリトランジスタが存在する場合）
上記の場合、電荷蓄積層にトラップされた電荷は、ゲートがボディへ及ぼす電界を遮蔽する効果を有する。そのため、メモリトランジスタの書込状態によって、ボディ内部のポテンシャルは図８〜図１１と異なり得る。
（理由２：ポテンシャル境界における電荷の振る舞いが異なる場合）
図８〜図１１では説明の単純化のため、トンネル効果が、あるポテンシャル差を越えると生じ、それを下回ると生じないとした。また、電荷の流れについても、順バイアスのみで発生し、逆バイアスでは（トンネル効果が発生するまでは）停止するとした。しかし、実際には中間状態が存在するため、電荷の振る舞いは必ずしも図８〜図１１のように単純ではなく、ボディ内部のポテンシャルは図８〜図１１と異なり得る。
（理由３：ボディ内部のキャリア濃度が均一でない場合）
図８〜図１１では説明の単純化のため、ボディの内部の不純物濃度は一定とした。しかし、ソース側選択トランジスタＳＳＴｒのボディ、ドレイン側選択トランジスタＳＤＴｒのボディ、及びメモリトランジスタＭＴｒのボディにおいて、その内部の不純物濃度は製造時に調整される。したがって、製造時の条件によりボディ内部のキャリア濃度が均一とならない場合、ボディ内部のポテンシャルは図８〜図１１と異なり得る。
次に、図５、図１２を参照して、消去動作時における各種配線の制御タイミングについて詳しく説明する。図１２に示す例においては、ｉ番目のメモリブロックＭＢ＜ｉ＞が選択され、その他のメモリブロックＭＢ＜ｘ＞は非選択とされる。また、ｊ番目のビット線ＢＬ＜ｊ＞が選択され、ビット線ＢＬ＜ｋ＞（ｋはｊでない自然数）は非選択とされる。
図１２に示すように、先ず、時刻ｔ１１にて、メモリブロックＭＢ＜ｉ＞の信号ＶＳＥＬａ＜ｉ＞と信号ＶＳＥＬｂ＜ｉ＞は電圧Ｖｐｐまで上げられる。その他の信号ＶＳＥＬａ＜ｘ＞と信号ＶＳＥＬｂ＜ｘ＞は電圧ＶＮＮままとする。その結果、選択メモリブロックＭＢ＜ｉ＞のみが選択され、その他のメモリブロックＭＢ＜ｘ＞は非選択となる。
続いて、時刻ｔ１２にて、選択メモリブロックＭＢ＜ｉ＞内において、信号ＶＳＧＤ１＜ｉ＞、ＶＳＧＳ１＜ｉ＞は、電圧Ｖｍｉｄまで上げられる。これにより、ソース側選択ゲート線ＳＧＳ（１）、ドレイン側選択ゲート線ＳＧＤ（１）の電圧は、電圧Ｖｍｉｄまで上げられる。また、時刻ｔ１２にて、信号ＶＳＧＤ２＜ｉ＞、ＶＳＧＳ２＜ｉ＞は、電圧Ｖｍｉｄ＋Ｖｔまで上げられる。これにより、ソース側選択ゲート線ＳＧＳ（２）、ドレイン側選択ゲート線ＳＧＤ（２）の電圧は、電圧Ｖｍｉｄ＋Ｖｔまで上げられる。さらに、時刻ｔ１２にて、信号ＶＢＬ＜ｊ＞、ＶＢＬ＜ｋ＞は、各々、電圧Ｖｍｉｄ、Ｖｍｉｄ−Ｖｔまで上げられる。これにより、選択ビット線ＢＬ＜ｊ＞、非選択ビット線ＢＬ＜ｋ＞の電圧は、各々、電圧Ｖｍｉｄ、Ｖｍｉｄ−Ｖｔまで上げられる。
次に、時刻ｔ１３〜ｔ１４にかけて、信号ＶＣＧ１＜ｉ＞〜２＜ｉ＞、４＜ｉ＞〜８＜ｉ＞は、電圧Ｖｅｒａまで上げられる。これにより、選択メモリブロックＭＢ＜ｉ＞内の非選択ワード線ＷＬ１、２、４〜８、及びバックゲート線ＢＧの電圧は、時刻ｔ１３〜ｔ１４の所定時間をかけて、電圧Ｖｅｒａまで上げられる。以上のタイミング制御により、選択メモリブロックＭＢ＜ｉ＞内の、１つのメモリトランジスタＭＴｒ３のみに対して選択的に保持されたデータを消去できる。
上記図１２に示すタイミング制御では、選択メモリユニットＭＵ（１、１）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒが非導通状態になった後、ワード線ＷＬ１、２、４〜８の昇圧が始まる。よって、メモリストリングＭＳのボディの電位を確実に上げることができる。
本実施形態の消去動作時における各種配線の制御タイミングは、図１２に示すタイミング制御に限られず、図１３に示すタイミング制御であってもよい。図１３に示すタイミング制御において、時刻ｔ１２にて、信号ＶＣＧ１＜ｉ＞〜２＜ｉ＞、４＜ｉ＞〜８＜ｉ＞は、電圧Ｖｅｒａまで一度上げられた後、時刻ｔ１２〜ｔ１３ａまで電圧Ｖｍｉｄに保持される。そして、それら信号ＶＣＧ１＜ｉ＞〜２＜ｉ＞、４＜ｉ＞〜８＜ｉ＞は、時刻ｔ１３ａ〜ｔ１４の所定時間をかけて電圧Ｖｅｒａまで上げられる。これにより、選択メモリブロックＭＢ＜ｉ＞内の非選択ワード線ＷＬ１、２、４〜８、及びバックゲート線ＢＧの電圧は、一度、電圧Ｖｍｉｄまで上げられた後、時刻ｔ１２〜ｔ１３ａまで電圧Ｖｍｉｄに保持される。そして、それら非選択ワード線ＷＬ１、２、４〜８、及びバックゲート線ＢＧの電圧は、時刻ｔ１３ａ〜ｔ１４の所定時間をかけて電圧Ｖｅｒａまで上げられる。このようなタイミング制御によっても、選択メモリブロックＭＢ＜ｉ＞内の１つのメモリトランジスタＭＴｒに対して選択的に保持されたデータを消去できる。
上記図１３に示すタイミング制御では、選択メモリユニットＭＵ（１、１）、非選択メモリユニットＭＵのどちらにおいても、ワード線ＷＬ１〜８、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤなどの間にかかる電位差が小さくなる。よって、消費電流を抑えることができる。
［ソフトイレース］
上述した消去動作は、オーバープログラムされたメモリトランジスタＭＴｒの閾値分布を適正な閾値分布にするために行うソフトイレースにも適用できる。ここで、オーバープログラム状態は、過度な書き込み動作が行なわれて、メモリトランジスタＭＴｒの閾値分布が許容範囲を超えている状態を示す。例えば多値（４値を示すＥ，Ａ，Ｂ，Ｃ）のデータを保持する場合に、メモリトランジスタＭＴｒにＡレベルの書き込み動作を行ったが、メモリトランジスタＭＴｒの閾値分布が許容範囲を超えて、例えばＢレベルの閾値電圧を有するまで過度な書き込み動作がされると、データを誤読み出しする可能性がある。
しかし、オーバープログラムされたメモリトランジスタＭＴｒに本実施形態のソフトイレースを行うことで、データの誤読み出しを低減できる。
より具体的には、オーバープログラム状態は、メモリトランジスタの閾値電圧分布の上限の電圧Ｖｔｈが所定の許容電圧Ｖｍａｘ以上となった状態を意味する。ソフトイレースは、メモリトランジスタの閾値電圧分布の上限が許容電圧Ｖｍａｘ未満となるようにその閾値電圧分布をシフトさせる動作を意味する。
例えば、ソフトイレースは、図１４に示すフローチャートのように実行される。図１４に示す例では、選択メモリユニットＭＵ（１、１）内の選択メモリトランジスタＭＴｒ３を対象にソフトイレースが実行されるものとする。先ず、メモリトランジスタＭＴｒ３に対してベリファイ読み出しが実行される（ステップＳ１０１）。
ステップＳ１０１において、選択メモリトランジスタＭＴｒ３に対するベリファイ読み出しは、例えば、以下のように実行される。すなわち、まず、ビット線ＢＬ１が所定電圧に充電され、ソース線ＳＬは接地（ＧＮＤ）される。ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及び非選択メモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４〜ＭＴｒ８は導通状態とされる。そして、選択メモリトランジスタＭＴｒ３のゲートは、許容電圧Ｖｍａｘを印加される。このような状態で、ビット線ＢＬからソース線ＳＬに所定値以上の電流が流れた場合（Ｐａｓｓ）、選択メモリトランジスタＭＴｒ３の閾値電圧分布の上限の電圧Ｖｔｈは許容電圧Ｖｍａｘ未満であり、選択メモリトランジスタＭＴｒ３は適性な書込み状態であると判定される。一方、ビット線ＢＬからソース線ＳＬに所定値以上の電流が流れない場合、電圧Ｖｔｈは、許容電圧Ｖｍａｘ以上であり、選択メモリトランジスタＭＴｒ３はオーバープログラム状態であると判定される。
次に、ステップＳ１０１のベリファイ動作によりメモリトランジスタＭＴｒ３はオーバープログラム状態であると判定されると（ステップＳ１０２、Ｎ）、そのメモリトランジスタＭＴｒ３に対して選択的にソフトイレースが実行され（ステップＳ１０３）、その後ステップＳ１０１が実行される。一方、ステップＳ１０１のベリファイ動作によりメモリトランジスタＭＴｒ３はオーバープログラム状態でないと判定されると（ステップＳ１０２、Ｙ）、処理は終了する。
本実施の形態によれば、ステップＳ１０３のソフトイレースは、選択メモリブロックＭＢ（１）内の選択メモリユニットＭＵ（１、１）に含まれるメモリトランジスタＭＴｒ３に対して選択的に実行され、その他のメモリトランジスタＭＴｒに対しては実行されない。
ここで、従来の消去動作は、メモリブロックＭＢ（１）に含まれる全てのメモリトランジスタＭＴｒに対して一度に消去する方式をもつ。しかしながら、このような消去動作をソフトイレースに採用すると、選択メモリブロックＭＢ（１）に含まれる全てのメモリトランジスタＭＴｒのデータを一度に消去した後、再度選択的にメモリトランジスタＭＴｒに対して書込み動作をする。すなわち、非選択のメモリブロックＭＢに含まれる全てのメモリトランジスタＭＴｒのデータを消去する必要がない。その結果、本実施形態の不揮発性半導体記憶装置は、従来と比較して、非選択のメモリブロックＭＢに含まれる全てのメモリトランジスタＭＴｒのデータを消去時間分、動作時間を短縮できる。
［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明は省略する。第２の実施の形態は、以下で説明する消去動作が第１の実施の形態と異なる。
［消去動作］
図１５を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第２の実施の形態においては、消去動作における各種配線に印加する電圧が、第１の実施の形態と異なる。なお、第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。
図１５に示すように、第２の実施の形態において、ドレイン側選択ゲート線ＳＧＤ（１）及びソース側選択ゲート線ＳＧＳ（１）は接地（ＧＮＤ）される。ドレイン側選択ゲート線ＳＧＤ（２）及びソース側選択ゲート線ＳＧＳ（２）は電圧Ｖｔを印加される。選択ワード線ＷＬ３は電圧−Ｖｍｉｄを印加される。非選択ワード線ＷＬ１、２、４〜８は電圧Ｖｍｉｄを印加される。ビット線ＢＬ（１）、ソース線ＳＬは接地（ＧＮＤ）され、ビット線ＢＬ（２）は電圧−Ｖｔを印加される。
以上、図１５に示す電圧関係により、第２の実施の形態は、第１の実施の形態と同様に、選択メモリユニットＭＵ（１、１）内の１つの選択メモリトランジスタＭＴｒ３に対して選択的に消去動作を実行することができる。
［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (6)

  1. 半導体基板と、
    複数のメモリセルを含むメモリストリングを有するメモリセルアレイと、
    前記複数のメモリセルに接続される複数のワード線と、
    前記メモリストリングの一端に電気的に接続されるビット線と、
    前記メモリストリングの他端に電気的に接続されるソース線と、
    前記メモリストリング、前記複数のワード線、前記ビット線、及び前記ソース線に印加する電圧を制御する制御回路と
    を備え、
    前記メモリセルは、前記半導体基板に対して上方に向かって延びる半導体層をボディとして、前記半導体基板上に積層されており、
    前記制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、前記選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する前記消去動作を禁止するように、前記選択メモリストリングの前記半導体層をフローティング状態としたのち、前記選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、前記選択メモリストリング内の前記選択メモリトランジスタのゲートに接続される選択ワード線に前記第１電圧よりも小さい第２電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリストリングの一端と前記ビット線との間に設けられるドレイン側選択トランジスタと、
    前記メモリストリングの他端と前記ソース線との間に設けられるソース側選択トランジスタと、
    前記ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線と、
    前記ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線とを更に備え、
    前記制御回路は、前記選択メモリストリングにおいては、
    前記ビット線及び前記ソース線には第３電圧を与える一方前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線には第４電圧を与え、これにより前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタを非導通状態として前記選択メモリストリングの前記半導体層をフローティング状態とし、
    前記制御回路は、前記選択メモリストリングと前記ビット線、及び前記ソース線を共有する第１の非選択メモリストリングにおいては、
    前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線に前記第４電圧よりも所定値だけ大きい第５電圧を与え、これにより前記第１の非選択メモリストリングの前記半導体層の電圧が所定の電圧以上に上昇した場合に前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタを導通状態にし、
    前記制御回路は、前記選択メモリストリングと前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ソース線を共有する第２の非選択メモリストリングにおいては、
    前記ビット線に前記第３電圧よりも所定値だけ小さい第６電圧を与え、これにより前記第２の非選択メモリストリングの前記半導体層の電圧が所定の電圧以上に上昇した場合に前記ドレイン側選択トランジスタを導通状態にする
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第３電圧は、前記第３電圧が前記半導体層に印加され前記第１電圧が前記非選択ワード線に印加されることで前記メモリトランジスタに保持されたデータが変動しないような値に設定される請求項２記載の不揮発性半導体記憶装置。
  4. 前記第３電圧は、前記第３電圧が前記半導体層に印加され前記第２電圧が前記選択ワード線に印加されることで前記メモリトランジスタに保持されたデータが変動しないような値に設定される請求項２又は請求項３記載の不揮発性半導体記憶装置。
  5. 前記消去動作は、前記メモリトランジスタの閾値電圧分布が許容電圧以上となった場合に、前記閾値電圧分布が前記許容電圧未満となるように前記閾値電圧分布をシフトさせるソフトイレース動作を含む
    ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
  6. 前記制御回路は、前記非選択ワード線の電圧を複数回に分けて前記第１電圧まで上げる
    ことを特徴とする請求項１乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
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