JP2012195036A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、制御回路とを備える。制御回路は、選択ワード線に所定の読み出し電圧を印加し、且つ、非選択ワード線に読み出しパス電圧を印加して、選択メモリセルのデータを読み出す読み出し動作を実行するよう構成されている。制御回路は、読み出し動作に際し、選択メモリセルに隣接し選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルのデータを参照し、選択ワード線に隣接する非選択ワード線へ読み出しパス電圧として第１の読み出しパス電圧、又は第１の読み出しパス電圧よりも低い第２の読み出しパス電圧を印加する。
【選択図】図１３

Description

本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
セルの微細化が進んだ高集積化フラッシュメモリでは、データ書き込みが終了したメモリセルに隣接するメモリセルの書き込み時に、隣接セル間の干渉により、書き込み済みのメモリセルのデータを表すしきい値電圧分布が影響を受ける。この影響は、しきい値分布の幅の拡大という形で現れる。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてしきい値電圧分布の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。そのため、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる読み出し動作を実行することが必要とされる。
特開２００４−３２６８６６号公報
本発明が解決しようとする課題は、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供することである。
一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続され、第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に所定の読み出し電圧を印加し、且つ、非選択メモリセルに接続された非選択ワード線にしきい値電圧にかかわらず非選択メモリセルを導通させる読み出しパス電圧を印加して、選択メモリセルのしきい値電圧に応じたデータを読み出す読み出し動作を実行するよう構成されている。制御回路は、読み出し動作に際し、選択メモリセルに隣接し選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルのデータを参照する。制御回路は、参照メモリセルのデータが、選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合、選択ワード線に隣接する非選択ワード線へ読み出しパス電圧として第１の読み出しパス電圧を印加し、参照メモリセルのデータが、選択メモリセルの書き込みの後にしきい値電圧のシフトを伴わないデータである場合、選択ワード線に隣接する非選択ワード線へ読み出しパス電圧として第１の読み出しパス電圧よりも低い第２の読み出しパス電圧を印加する。
実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 図１に示すメモリセルアレイ１の構成を示す回路図である。 ４値記憶のフラッシュメモリにおける書き込みデータの例を示す図である。 ４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。 ４値記憶のフラッシュメモリにおける書き込み動作を示す概念図である。 ４値記憶のフラッシュメモリにおける読み出し動作時の電圧を説明する図である。 データ書き込み手順を示すフローチャートである。 データ書き込み動作における隣接セル干渉による影響を説明する図である。 比較例に係るデータ読み出し手順を示すフローチャートである。 比較例に係る読み出し動作時の電圧を説明する図である。 比較例に係るデータ読み出し動作の効果を説明する図である。 第１の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第１の実施の形態に係る読み出し動作時の電圧を説明する図である。 第１の実施の形態に係るデータ読み出し動作の効果を説明する図である。 第２の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第３の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第３の実施の形態に係る読み出し動作時の電圧を説明する図である。 ２値記憶のフラッシュメモリにおける書き込みデータの例を示す図である。 第４の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第４の実施の形態に係る読み出し動作時の電圧を説明する図である。
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲートと、ワード線ＷＬと接続される制御ゲートとを有するスタックゲート構造を有し、浮遊ゲートの充電又は放電により電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。
ビット線制御回路２には、カラムデコーダ３及びデータ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含むように構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択ゲートトランジスタＳ１の制御ゲートは選択ゲート線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択ゲートトランジスタＳ２の制御ゲートは選択ゲート線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されている。図３は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣのしきい値電圧分布との関係を示している。
図３において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される読み出し電圧である。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各しきい値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択のメモリセルＭＣに対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる読み出しパス電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正のしきい値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”のしきい値電圧分布Ａが最も電圧値が低く、データ“００”のしきい値電圧分布Ｃが最も電圧値が高く、データ“１０”のしきい値電圧分布Ｂは、しきい値電圧分布ＡとＣの中間の電圧値を有する。図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
［書き込み方式］
以下、書き込み方式の一例として、下位ページデータと上位ページデータを別々のデータ書き込み処理、つまり、２回のデータ書き込み処理により、メモリセルＭＣに書き込む方式を説明する。
まず、下位ページデータの書き込みを、図４を参照して説明する。下位ページデータの書き込みは、チップの外部から入力される書き込みデータ（下位ページデータ）に基づいて行われる。図４において、全てのメモリセルＭＣは、消去状態のしきい値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図４に示すように、下位ページデータの書き込みを行うと、メモリセルＭＣのしきい値電圧分布Ｅは、下位ページデータの値（“１”又は“０”）に応じて、２つのしきい値電圧分布（Ｅ、Ｂ’）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態のしきい値電圧分布Ｅを維持する。
一方、下位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧を所定量だけ上昇させる。具体的には、ベリファイ電圧ＶＢＶ’を設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＢＶ’以上となるまで電子の注入が繰り返される。その結果、メモリセルＭＣは、書き込み状態（データ“１０”）に変化する。
次に、上位ページデータの書き込みを、図５を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルＭＣに既に書き込まれている下位ページデータとに基づいて行われる。
即ち、図５に示すように、上位ページデータの値が“１”の場合には、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣのしきい値電圧の上昇を防止する。その結果、データ“１１”（消去状態のしきい値電圧分布Ｅ）のメモリセルＭＣは、データ“１１”をそのまま維持し、データ“１０”（しきい値電圧分布Ｂ’）のメモリセルＭＣは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ’よりも大きい正規のベリファイ電圧ＶＢＶを参照してしきい値電圧分布Ｂ’の下限値を調整し、これによりしきい値電圧分布Ｂ’の幅を狭めて、しきい値電圧分布Ｂを形成する。
一方、上位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧を所定量だけ上昇させる。具体的には、ベリファイ電圧ＶＡＶ、ＶＣＶを設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＡＶ、ＶＣＶ以上となるまで電子の注入が繰り返される。その結果、データ“１１”（消去状態のしきい値電圧分布Ｅ）のメモリセルＭＣは、しきい値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルＭＣは、しきい値電圧分布Ｃのデータ“００”に変化する。
以上が不揮発性半導体記憶装置におけるデータ書き込み方式の一例である。メモリセルＭＣは、消去状態を示すしきい値電圧分布Ｅ、及び３通りのしきい値電圧分布Ａ、Ｂ、Ｃのいずれかを与えられ、１メモリセルあたり２ビットのデータを記憶する。３ビット以上の多値記憶方式においては、上記の動作に加えて、しきい値電圧分布を更に分割する動作が加わるのみであり、基本的な動作は同様である。
［読み出し方式］
次に、データが書き込まれたメモリセルＭＣからデータを読み出す方式について説明する。図６は、メモリセルアレイ１をビット線ＢＬに沿う方向に切断した断面を模式的に表す図である。図６は、選択ワード線ＷＬｎに接続されるメモリセルＭＣの読み出しを行う際の電圧印加状態を示しているメモリセルＭＣの読み出し動作は、選択ワード線ＷＬｎに読み出し電圧Ｖｔｈ（Ｖｔｈ＝ＶＡ、ＶＢ、又はＶＣ）を、非選択ワード線ＷＬｎ−２、ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２に読み出しパス電圧Ｖｒｅａｄを印加する。このときチャネルに電流が流れるか否かにより、選択メモリセルＭＣのしきい値電圧、すなわち書き込みデータを判定する。
［書き込み時の隣接セルの干渉について］
次に、近接効果による書き込み時の隣接セルの干渉について説明する。上記のメモリセルＭＣへの書き込みは、図２に示した集合Ｐ単位で行われる。この場合、１本のワード線ＷＬに接続される全てのメモリセルＭＣに一括してデータが書き込まれてもよいし、集合Ｐ単位のうち、奇数ビット線に接続されたメモリセルＭＣと、偶数ビット線に接続されたメモリセルＭＣとに交互にデータが書き込まれてもよい。以下、図７及び図８を参照して、集合Ｐ単位の書き込み方法について説明する。ここでは、上位ページ書き込み動作を例にとって説明する。
上述したようにメモリセルＭＣへの書き込みは集合Ｐ単位で行われる。また、書き込み動作の行われる順番は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、ＷＬｎ、ＷＬｎ＋１に接続されるメモリセルＭＣの集合Ｐの順である。ここで、図７に示すように、ワード線ＷＬｎに接続されるメモリセルＭＣに対して上位ページ書き込み動作が実行される（ステップＳ１１）。次に、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣに対して上位ページ書き込み動作が実行される（ステップＳ１２）。このように集合Ｐ単位で行われる上位ページ書き込みでは、隣接する集合ＰのメモリセルＭＣへの書き込み動作により、メモリセルＭＣのしきい値電圧が変動する。すなわち、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣに電圧を印加する書き込み動作により、ワード線ＷＬｎに接続され既に書き込み済みのメモリセルＭＣのしきい値電圧が変動する。この現象を「隣接セルの干渉」と称する。この現象は、メモリセルＭＣ間の距離が短くなるほど顕著になる。
図５に示したようなしきい値電圧分布は、隣接セルへのデータ書き込みにより、選択メモリセルＭＣへの書き込み動作の終了後においても変動することがある。例えば、図８（ａ）に示すように、メモリセルＭＣａにデータ“０１”（しきい値電圧分布Ａ）が書き込まれた後、隣接するメモリセルＭＣｂにデータ“００”（しきい値電圧分布Ｃ）が書き込まれる場合を考える。この場合、メモリセルＭＣａは、隣接するメモリセルＭＣｂへの書き込み時に隣接セルの干渉を大きく受ける。よって、このようなメモリセルＭＣａのしきい値電圧は、正方向に大きくシフトする。
一方、例えば、図８（ｂ）に示すように、メモリセルＭＣａにデータ“０１”（しきい値電圧分布Ａ）が書き込まれた後、隣接するメモリセルＭＣｂにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれる場合を考える。この場合、メモリセルＭＣｂへの書き込みは無く、メモリセルＭＣｂはしきい値電圧分布Ｅに保持される。その結果、メモリセルＭＣｂには高電圧が印加されないので、メモリセルＭＣａは隣接セルの干渉をほとんど受けない。よって、このようなメモリセルＭＣａのしきい値電圧は、図８（ａ）に示した例と異なり、ほとんどシフトしない。
このように、メモリセルＭＣａのしきい値電圧は、隣接するメモリセルＭＣｂにデータ“０１”、“１０”、“００”（書き込み状態）が書き込まれるときは、大きく変動する。一方、メモリセルＭＣａのしきい値電圧は、隣接するメモリセルＭＣｂがデータ“１１”（消去状態）に保持されるときは、ほとんど変動しない。ここで、メモリセルアレイ１には多くのメモリセルＭＣが存在する。すなわち、メモリセルアレイ１内には、図８（ａ）及び図８（ｂ）のようなデータ保持パターンが混在している。その結果、しきい値電圧のシフト量が大きなメモリセルＭＣとシフト量が小さなメモリセルＭＣが混在することになる。
従って、図８（ｃ）に示すように、メモリセルＭＣａのしきい値電圧分布Ａは、隣接メモリセルＭＣｂの干渉に基づきより大きな分布幅を持つしきい値電圧分布Ａｘとなる。ここで、しきい値電圧分布Ａｘの下限値は、元のしきい値電圧分布Ａの下限値と殆ど変わらない（図８（ｃ）中の矢印）。同様の理由から、しきい値電圧分布Ｂ、Ｃは、各々、より大きな分布幅を持つしきい値電圧分布Ｂｘ、Ｃｘとなる。なお、しきい値電圧分布Ｂ、Ｃの下限値は、元のしきい値電圧分布Ｂ、Ｃの下限値と殆ど変わらない。また、しきい値電圧分布Ｅも、より大きな分布幅を持つしきい値電圧分布Ｅｘとなる。以上のようにして分布幅が広がったしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘ、Ｅｘは、誤読み出し等の原因となる。
［比較例の読み出し方式］
このような書き込み方式の問題に鑑み、メモリセルＭＣからデータを読み出す際に工夫が施されることがある。第１の実施の形態を説明する前に、まず、比較例の不揮発性半導体記憶装置の読み出し方式について説明する。図９は、比較例の読み出し動作を説明するフローチャートである。制御信号入力端子８から読み出しを指示する信号が入力されると、制御回路７はワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を開始する（ステップＳ２１）。
読み出し動作では、まず、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣ（参照メモリセル）に書き込まれたデータが読み出される（ステップＳ２２）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ２３）。上述したように、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）である場合、このメモリセルＭＣに対するデータ書き込み動作が、ワード線ＷＬｎに接続されたメモリセルＭＣに及ぼす隣接セル干渉の影響は小さい。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“００”、“１０”（しきい値電圧分布Ｃ、Ａ）である場合、このメモリセルＭＣに対するデータ書き込み動作が、ワード線ＷＬｎに接続されたメモリセルＭＣに及ぼす隣接セル干渉の影響は大きい（図８参照）。また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“０１”（しきい値電圧分布Ｂ）である場合も若干の影響はある。
そこで、ステップＳ２３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄに設定する（ステップＳ２４）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ＋（＞電圧Ｖｒｅａｄ）に設定する（ステップＳ２５）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対するデータ読み出し動作を実行する（ステップＳ２６）。このデータ読み出し動作は、ワード線ＷＬｎに接続された複数のメモリセルＭＣ、すなわち図２に示す集合Ｐ内のメモリセルＭＣからデータを読み出す動作である。このとき、各メモリセルＭＣの隣接セルのデータに基づき、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ＋又は電圧Ｖｒｅａｄに設定する。そのため、このデータ読み出し動作は、２種類の読み出しパス電圧を印加する２回の読み出し動作として実行される。そして、ワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を終了する（ステップＳ２７）。
図１０は、選択ワード線ＷＬｎに接続されるメモリセルＭＣの読み出しを行う際の電圧印加状態を示している。読み出し動作は、選択ワード線ＷＬｎに読み出し電圧Ｖｔｈ（＝ＶＡ、ＶＢ、又はＶＣ）を印加して導通するか否かを判定する動作である。ここで、比較例の読み出し動作では、非選択ワード線ＷＬｎ−１、または、ＷＬｎ＋１に印加する読み出しパス電圧をＶｒｅａｄ＋（＞Ｖｒｅａｄ）としている。非選択ワード線ＷＬｎ−２、ＷＬｎ＋２や、その他の非選択ワード線ＷＬには読み出しパス電圧Ｖｒｅａｄが印加される。なお、非選択ワード線ＷＬｎ−１、または、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ＋が印加されない場合は、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄが印加される。
この比較例の読み出し動作時のしきい値電圧分布を、図１１を参照して説明する。図１１は、比較例の読み出し動作時のしきい値電圧分布を示す図である。上述したように、上位ページ書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘとなる（図８（ｃ）参照）。これに対し、比較例の読み出し動作では、隣接メモリセルＭＣにデータ“１１”以外のデータ（しきい値電圧分布Ａ、Ｂ、Ｃ）が書き込まれ、隣接セル干渉による影響を受けたメモリセルＭＣを読み出す際、隣接ワード線ＷＬｎ−１、または、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ＋を印加している。すなわち、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘの上裾の方に存在するメモリセルＭＣの読み出し動作では、隣接ワード線ＷＬｎ−１、または、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ＋を印加する。このとき、隣接するワード線ＷＬｎ−１、または、ＷＬｎ＋１に印加された電圧Ｖｒｅａｄ＋の影響により、選択メモリセルＭＣが導通するしきい値電圧は若干低下する。その結果、図１１に示すように読み出し時のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布幅が狭くなっている。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃにより、誤読み出しの可能性を低減することができる。
しかし、この比較例の読み出し動作では、隣接メモリセルＭＣには電圧値の高い読み出しパス電圧Ｖｒｅａｄ＋が印加される。そのため、読み出し動作時に誤って隣接メモリセルＭＣの浮遊ゲート電極に電子が注入されて誤書き込み（リードディスターブ）が発生するおそれがある。
［第１の実施の形態の読み出し方式］
上記比較例に係る読み出し方式の問題に鑑み、第１の実施の形態は、図１２乃至図１４に示す読み出し方式を採用している。以下に示す処理は、制御回路７によって実行される。
第１の実施の形態では、読み出し動作時に選択ワード線ＷＬｎに印加する読み出し電圧、及び隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加する読み出しパス電圧の値を調整する。なお、読み出し動作時の各電圧の値は、読み出し動作を行う選択メモリセルＭＣに隣接するメモリセルＭＣに書き込まれたデータに基づき設定される。
この読み出し動作について、図１２を参照して説明する。図１２は、読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線ＷＬｎ＋１に接続されたメモリセルＭＣ（参照メモリセル）のデータが判定されるまでの動作（ステップＳ３１〜Ｓ３３）は、比較例の対応する動作（図９のステップＳ２１〜Ｓ２３）と同様である。
ステップＳ３３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定する（ステップＳ３４）。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋（＞Ｖｔｈ）に設定する。なお、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１のいずれか一方の読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定しても良い。
一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄに設定する（ステップＳ３５）。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。
この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対するデータ読み出し動作を実行する（ステップＳ３６）。このデータ読み出し動作は、ワード線ＷＬｎに接続された複数のメモリセルＭＣ、すなわち図２に示す集合Ｐ内のメモリセルＭＣからデータを読み出す動作である。このとき、各メモリセルＭＣの隣接セルのデータに基づき、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−又は電圧Ｖｒｅａｄに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。このデータ読み出し動作は、２種類の読み出しパス電圧を用いる２回の読み出し動作として実行される。すなわち、まず非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧を電圧Ｖｒｅａｄ−、読み出し電圧を電圧Ｖｔｈ＋に設定して、非選択ワード線ＷＬｎ＋１に接続されたメモリセルＭＣの読み出しデータが“１１”であったビット線ＢＬのみからデータを読み出す。次に非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧を電圧Ｖｒｅａｄに変えて、非選択ワード線ＷＬｎ＋１に接続されたメモリセルＭＣの読み出しデータが“１１”以外であったビット線ＢＬのみからデータを読み出す。この読み出し順序は逆にしても良い。そして、ワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を終了する（ステップＳ３７）。
図１３は、選択ワード線ＷＬｎに接続されるメモリセルＭＣの読み出しを行う際の電圧印加状態を示している。第１の実施の形態の読み出し動作では、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”である場合、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に印加する読み出しパス電圧をＶｒｅａｄ−（＜Ｖｒｅａｄ）に設定する。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。選択ワード線ＷＬｎに印加する読み出し電圧Ｖｔｈ＋の値は、ＶＡ＋、ＶＢ＋、又はＶＣ＋のいずれかである。なお、電圧ＶＡ＋、ＶＢ＋、又はＶＣ＋は、それぞれ電圧ＶＡ、ＶＢ、又はＶＣよりも大きな値である（ＶＡ＋＞ＶＡ、ＶＢ＋＞ＶＢ、及びＶＣ＋＞ＶＣ）。
また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１や、その他の非選択ワード線ＷＬには読み出しパス電圧Ｖｒｅａｄが印加される。また、この場合も、選択ワード線ＷＬｎには読み出し電圧Ｖｔｈ＋（＝ＶＡ＋、ＶＢ＋、又はＶＣ＋）が印加される。
［効果］
本実施の形態の読み出し動作時のしきい値電圧分布を、図１４を参照して説明する。図１４は、本実施の形態の読み出し動作時のしきい値電圧分布を示す図である。上述したように、上位ページ書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘとなる（図８（ｃ）参照）。これに対し、本実施の形態の読み出し動作では、隣接メモリセルＭＣにデータ“１１”が書き込まれ、隣接セル干渉による影響を受けていないメモリセルＭＣを読み出す際、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ−を印加している。すなわち、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘの下裾の方に存在するメモリセルＭＣの読み出し動作では、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ−を印加する。このとき、隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に印加された電圧Ｖｒｅａｄ−の影響により、選択メモリセルＭＣが導通するしきい値電圧は若干上昇する。その結果、図１４に示すように読み出し時のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布の下裾が上に移動するように分布幅が狭くなっている。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃを電圧Ｖｔｈ＋を用いて読み出すことにより、誤読み出しの可能性を低減することができる。
本実施の形態の読み出し動作によれば、隣接メモリセルＭＣには電圧値の高い読み出しパス電圧Ｖｒｅａｄ＋が印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルＭＣの浮遊ゲート電極に電子が注入されず、誤書き込み（リードディスターブ）を防ぐことができる。
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１５を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
第１の実施の形態において、読み出し動作時の電圧の調整は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”（しきい値電圧分布Ｅ）である場合に実行されていた。これに対し、本実施の形態の補正書き込み動作は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）のときに読み出し動作時の電圧の調整が行われる点において第１の実施の形態と異なる。以下、図１５を参照して説明する。
図１５は、本実施の形態の読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線ＷＬｎ＋１に接続されたメモリセルＭＣ（参照メモリセル）のデータが読み出されるまでの動作（ステップＳ４１〜Ｓ４２）は、第１の実施の形態の対応する動作（図１２のステップＳ３１〜Ｓ３２）と同様である。
次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”（しきい値電圧分布Ｅ、Ｂ）であるか、又はそれ以外のデータ（“０１”、“００”（しきい値電圧分布Ａ、Ｃ））であるかが判定される（ステップＳ４３）。ステップＳ４３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定する（ステップＳ４４）。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋（＞Ｖｔｈ）に設定する。なお、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１のいずれか一方の読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定しても良い。
一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”でないと判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄに設定する（ステップＳ４５）。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。
この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対するデータ読み出し動作を実行する（ステップＳ４６）。このデータ読み出し動作は、ワード線ＷＬｎに接続された複数のメモリセルＭＣ、すなわち図２に示す集合Ｐ内のメモリセルＭＣからデータを読み出す動作である。このとき、各メモリセルＭＣの隣接セルのデータに基づき、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−又は電圧Ｖｒｅａｄに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。このデータ読み出し動作は、２種類の読み出しパス電圧を用いる２回の読み出し動作として実行される。そして、ワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を終了する（ステップＳ４７）。
［効果］
上述したように、上位ページ書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘとなる（図８（ｃ）参照）。ここで、隣接メモリセルＭＣの干渉による影響は、隣接メモリセルＭＣにデータが書き込まれる際に印加される電圧の大きさにより、その影響の大きさが変動する。ここで、隣接メモリセルＭＣの上位ページ書き込み時にデータ“０１”、“００”が書き込まれる際には、しきい値電圧分布Ｅ又はＢ’からしきい値電圧を移動させるために大きな書き込み電圧が必要とされる（図５参照）。また、隣接メモリセルＭＣの上位ページ書き込み時にデータ“１０”が書き込まれる際には、しきい値電圧分布Ｂ’からしきい値電圧を移動させる必要があるが、隣接メモリセルＭＣにデータ“０１”、“００”が書き込まれる際の書き込み電圧よりは小さくてよい（図５参照）。そして、隣接メモリセルＭＣの上位ページ書き込み時にデータ“１１”を保持する際には、しきい値電圧分布Ｅからしきい値電圧を移動させる必要がないため、書き込み電圧は必要ない（図５参照）。つまり、隣接メモリセルＭＣにデータ“１１”、“１０”（しきい値電圧分布Ｅ、Ｂ）が書き込まれる場合の干渉による影響は、データ“０１”、“００”（しきい値電圧分布Ａ、Ｃ）が書き込まれる場合よりも小さい。
ここで、本実施の形態では、隣接メモリセルＭＣにデータ“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったか、または受けた影響が小さいメモリセルＭＣに対し読み出し動作時の電圧調整を実行している。すなわち、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘの下裾の方に存在するメモリセルＭＣの読み出し動作では、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄ−を印加する。このとき、隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に印加された電圧Ｖｒｅａｄ−の影響により、選択メモリセルＭＣが導通するしきい値電圧は若干上昇する。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布Ａ、Ｂ、Ｃは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布Ａ、Ｂ、Ｃを電圧Ｖｔｈを用いて読み出すことにより、誤読み出しの可能性を低減することができる。
本実施の形態の読み出し動作によっても、隣接メモリセルＭＣには電圧値の高い読み出しパス電圧Ｖｒｅａｄ＋が印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルＭＣの浮遊ゲート電極に電子が注入されず、誤書き込み（リードディスターブ）を防ぐことができる。
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１６及び図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態において、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）のときに読み出し動作時の電圧の調整が行われる点は、第２の実施の形態と同様である。本実施の形態では、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”又は“１０”のとき、それぞれ異なる電圧値の調整がされる点において、第２の実施の形態と異なる。以下、図１６を参照して説明する。
図１６は、本実施の形態の読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線ＷＬｎ＋１に接続されたメモリセルＭＣ（参照メモリセル）のデータが読み出されるまでの動作（ステップＳ５１〜Ｓ５２）は、第１の実施の形態の対応する動作（図１２のステップＳ３１〜Ｓ３２）と同様である。
次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ５３）。さらに、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”（しきい値電圧分布Ｂ）であるか、又はそれ以外のデータ（“０１”、“００”（しきい値電圧分布Ａ、Ｃ））であるかが判定される（ステップＳ５４）。
ステップＳ５３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−−に設定する（ステップＳ５５）。また、ステップＳ５４の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−に設定する（ステップＳ５６）。ここで、読み出しパス電圧の値は、Ｖｒｅａｄ−−＜Ｖｒｅａｄ−＜Ｖｒｅａｄに設定される。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋（＞Ｖｔｈ）に設定する。なお、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１のいずれか一方の読み出しパス電圧の値を電圧Ｖｒｅａｄ−−（＜Ｖｒｅａｄ−）に設定しても良い。また、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１のいずれか一方の読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定しても良い。
一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”でないと判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄに設定する（ステップＳ５７）。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。
この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対するデータ読み出し動作を実行する（ステップＳ５８）。このデータ読み出し動作は、ワード線ＷＬｎに接続された複数のメモリセルＭＣ、すなわち図２に示す集合Ｐ内のメモリセルＭＣからデータを読み出す動作である。このとき、各メモリセルＭＣの隣接セルのデータに基づき、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−−、電圧Ｖｒｅａｄ−又は電圧Ｖｒｅａｄに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。このデータ読み出し動作は、３種類の読み出しパス電圧を用いる３回の読み出し動作として実行される。そして、ワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を終了する（ステップＳ５９）。
図１７は、選択ワード線ＷＬｎに接続されるメモリセルＭＣに補正書き込みを行う際の電圧印加状態を示している。本実施の形態の読み出し動作では、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する電圧をＶｒｅａｄ、Ｖｒｅａｄ−又はＶｒｅａｄ−−（Ｖｒｅａｄ−−＜Ｖｒｅａｄ−＜Ｖｒｅａｄ）としている点において、上述の読み出し動作と異なる。ここで、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄ−−とする。また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄ−とする。
また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”、“１０”でないと判定された場合、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１や、その他の非選択ワード線ＷＬには読み出しパス電圧Ｖｒｅａｄが印加される。また、この場合も、選択ワード線ＷＬｎには読み出し電圧Ｖｔｈ＋が印加される。
［効果］
本実施の形態では、隣接メモリセルＭＣにデータ“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったか、または受けた影響が小さいメモリセルＭＣに対し読み出し動作時の電圧調整を実行している。さらに、この読み出し動作時に、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄ−−又はＶｒｅａｄ−としている。ここで、隣接するワード線ＷＬに印加された電圧Ｖｒｅａｄ−−又はＶｒｅａｄ−の影響により、選択メモリセルＭＣが導通するしきい値電圧が上昇する。隣接メモリセルＭＣにデータ“１１”が書き込まれた場合、選択メモリセルＭＣが導通するしきい値電圧が大きく上昇し、データ“１０”が書き込まれた場合、選択メモリセルＭＣが導通するしきい値電圧はデータ“１１”の場合よりも小さく上昇する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布Ａ、Ｂ、Ｃは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布Ａ、Ｂ、Ｃを電圧Ｖｔｈ＋を用いて読み出すことにより、誤読み出しの可能性を低減することができる。また、隣接メモリセルＭＣに書き込まれたデータに基づき、選択メモリセルＭＣが導通するしきい値電圧の変動値を細かく調整することができる。
本実施の形態の読み出し動作によっても、隣接メモリセルＭＣには電圧値の高い読み出しパス電圧Ｖｒｅａｄ＋が印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルＭＣの浮遊ゲート電極に電子が注入されず、誤書き込み（リードディスターブ）を防ぐことができる。
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１８乃至図２０を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
［第４の実施の形態の書き込み方式］
第１乃至第３の実施の形態では、不揮発性半導体記憶装置のメモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されているとして説明した。これに対し、本実施の形態の不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、２通りの分布を持ち得るように構成されている点において上述の実施の形態と異なる。
図１８は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される１ビットの２値データ（データ“１”、“０”）とメモリセルＭＣのしきい値電圧分布との関係を示している。図１８において、電圧ＶＡはデータを読み出す場合に選択したワード線ＷＬに印加される電圧である。電圧ＶＡＶは、しきい値電圧分布Ａへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅは、その上限値も負の値であり、データ“１”が割り当てられる。また、書き込み動作後のメモリセルＭＣの正のしきい値電圧分布Ａは、データ“０”が割り当てられる。
第４の実施の形態でも、読み出し動作時に選択ワード線ＷＬｎに印加する読み出し電圧、及び隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加する読み出しパス電圧の値を調整することができる。なお、読み出し動作時の各電圧の値は、読み出し動作を行う選択メモリセルＭＣに隣接するメモリセルＭＣに書き込まれたデータに基づき設定される。
この読み出し動作について、図１９を参照して説明する。図１９は、読み出し動作を詳細に説明するフローチャートである。ここで、読み出し動作が開始されてからワード線ＷＬｎ＋１に接続されたメモリセルＭＣ（参照メモリセル）のデータが読み出されるまでの動作（ステップＳ６１〜Ｓ６２）は、第１の実施の形態の対応する動作（図１２のステップＳ３１〜Ｓ３２）と同様である。
次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１”（しきい値電圧分布Ｅ）であるか、“０”（しきい値電圧分布Ａ）であるかが判定される（ステップＳ６３）。ステップＳ６３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定する（ステップＳ６４）。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋（＞Ｖｔｈ）に設定する。なお、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１のいずれか一方の読み出しパス電圧の値を電圧Ｖｒｅａｄ−（＜Ｖｒｅａｄ）に設定しても良い。
一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“０”であると判定された場合、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄに設定する（ステップＳ６５）。また、この場合も、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。
この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対するデータ読み出し動作を実行する（ステップＳ６６）。このデータ読み出し動作は、ワード線ＷＬｎに接続された複数のメモリセルＭＣ、すなわち図２に示す集合Ｐ内のメモリセルＭＣからデータを読み出す動作である。このとき、各メモリセルＭＣの隣接セルのデータに基づき、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する読み出しパス電圧の値を電圧Ｖｒｅａｄ−又は電圧Ｖｒｅａｄに設定するとともに、選択ワード線に印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。このデータ読み出し動作は、２種類の読み出しパス電圧及び読み出し電圧の組み合わせを用いる２回の読み出し動作として実行される。そして、ワード線ＷＬｎに接続されたメモリセルＭＣに対する読み出し動作を終了する（ステップＳ６７）。
図２０は、選択ワード線ＷＬｎに接続されるメモリセルＭＣの読み出しを行う際の電圧印加状態を示している。本実施の形態の読み出し動作では、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１”である場合、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に印加する読み出しパス電圧をＶｒｅａｄ−（＜Ｖｒｅａｄ）に設定する。また、この場合、選択ワード線ＷＬに印加する読み出し電圧の値を電圧Ｖｔｈ＋に設定する。選択ワード線ＷＬｎに印加する読み出し電圧Ｖｔｈ＋の値は、ＶＡ＋である。なお、電圧ＶＡ＋は、電圧ＶＡよりも大きな値である（ＶＡ＋＞ＶＡ）。
また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１”でないと判定された場合、非選択ワード線ＷＬｎ−２、ＷＬｎ＋２や、その他の非選択ワード線ＷＬには読み出しパス電圧Ｖｒｅａｄが印加される。また、この場合も、選択ワード線ＷＬｎには読み出し電圧Ｖｔｈ＋（＝ＶＡ＋）が印加される。
［効果］
本実施の形態でも、隣接メモリセルＭＣにデータ“１”（しきい値電圧分布Ｅ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルＭＣに対し読み出し動作時の電圧調整を実行している。このとき、隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に印加された電圧Ｖｒｅａｄ−の影響により、選択メモリセルＭＣが導通するしきい値電圧は若干上昇する。本実施の形態の読み出し動作でも、読み出し時のしきい値電圧分布Ａは、分布の下裾が上に移動するように分布幅が狭くなり、このしきい値電圧分布Ａを電圧Ｖｔｈを用いて読み出すことにより、誤読み出しの可能性を低減することができる。
本実施の形態の読み出し動作によっても、隣接メモリセルＭＣには電圧値の高い読み出しパス電圧Ｖｒｅａｄ＋が印加されることがない。そのため、読み出し動作時に誤って隣接メモリセルＭＣの浮遊ゲート電極に電子が注入されず、誤書き込み（リードディスターブ）を防ぐことができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）、及び２値記憶方式（１ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
また、上述の実施の形態では、書き込み方式として、上位ページデータ／下位ページデータを段階的に書き込み処理を行う方式を例にとって説明した。しかし、書き込み方式として、上位ページデータ／下位ページデータの粗い書き込みであるフォギー書き込み処理と、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み処理との２段階の書き込み処理を実行する書き込み方式を採用してもよい。また、上位ページデータ／下位ページデータの段階的な書き込み処理を実行せず、１度の書き込み処理により上位ページデータ／下位ページデータの正確な書き込みを行う書き込み方式を採用してもよい。いずれにせよ、メモリセルＭＣのしきい値電圧分布が、隣接メモリセルＭＣの干渉により影響を受ける場合には、本発明の読み出し方法を適用することができる。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるＭＯＮＯＳ型のメモリセルにも対応することが可能である。
１・・・メモリセルアレイ、 ２・・・ビット線制御回路、 ３・・・カラムデコーダ、 ４・・・データ入出力バッファ、 ５・・・データ入出力端子、 ６・・・ワード線制御回路、 ７・・・制御回路、 ８・・・制御信号入力端子。

Claims (5)

  1. 制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数の前記メモリセルの前記制御ゲートがそれぞれワード線に接続され、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、
    選択メモリセルに接続された選択ワード線に所定の読み出し電圧を印加し、且つ、非選択メモリセルに接続された非選択ワード線にしきい値電圧にかかわらず前記非選択メモリセルを導通させる読み出しパス電圧を印加して、前記選択メモリセルのしきい値電圧に応じたデータを読み出す読み出し動作を実行するよう構成された制御回路と
    を備え、
    前記制御回路は、前記読み出し動作に際し、前記選択メモリセルに隣接し前記選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルのデータを参照し、
    前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合、前記選択ワード線に隣接する前記非選択ワード線へ前記読み出しパス電圧として第１の読み出しパス電圧を印加し、
    前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴わないデータである場合、前記選択ワード線に隣接する前記非選択ワード線へ前記読み出しパス電圧として前記第１の読み出しパス電圧よりも低い第２の読み出しパス電圧を印加する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが、前記選択メモリセルの書き込みの後にしきい値電圧のシフトを伴うデータである場合の前記選択メモリセルのしきい値分布を基準とした読み出し電圧を前記選択ワード線へ印加する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが、前記選択メモリセルの書き込み後にしきい値電圧のシフトを伴うデータであるビット線から前記第１の読み出しパス電圧を用いてデータを読み出す第１の読み出し制御と、前記参照メモリセルのデータが、前記選択メモリセルの書き込み後にしきい値電圧のシフトを伴わないデータであるビット線から前記第２の読み出しパス電圧を用いてデータを読み出す第２の読み出し制御とを行う
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータが示すしきい値電圧のシフト量が小さい程、前記第２の読み出しパス電圧を低くする
    ことを特徴とする請求項１乃至３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記メモリセルは、前記電荷蓄積層の蓄積電荷量の制御により４種類のしきい値電圧Ｅ、Ａ、Ｂ、Ｃに対応した２ビットのデータが記憶可能に構成され、
    前記制御回路は、前記読み出し動作に際し、前記参照メモリセルのデータがしきい値電圧Ａ、Ｃに対応したデータである場合、前記第１の読み出しパス電圧を用いた読み出し制御を行い、前記参照メモリセルのデータがしきい値電圧Ｅ、Ｂに対応したデータである場合、前記第２の読み出しパス電圧を用いた読み出し制御を行う
    ことを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004714A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
TWI601152B (zh) * 2013-08-19 2017-10-01 Toshiba Memory Corp Semiconductor memory device
KR102320955B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
US9536616B1 (en) 2015-06-16 2017-01-03 Kabushiki Kaisha Toshiba Non-volatile memory device and method for reading out data
US9875811B2 (en) * 2016-01-13 2018-01-23 Macronix International Co., Ltd. Method and device for reading a memory
TWI621125B (zh) * 2016-01-26 2018-04-11 旺宏電子股份有限公司 記憶體之讀取方法與裝置
CN106293539A (zh) 2016-08-18 2017-01-04 华为技术有限公司 一种闪存设备的访问方法、装置和系统
US9858995B1 (en) * 2016-12-22 2018-01-02 Macronix International Co., Ltd. Method for operating a memory device
JP2018160297A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
KR102499061B1 (ko) 2018-08-22 2023-02-13 삼성전자주식회사 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3913704B2 (ja) 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
KR100764053B1 (ko) * 2006-08-10 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004714A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置

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