KR102499061B1 - 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법 - Google Patents

상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 뱅크들을 포함하고, 각 뱅크는 워드 라인들에 연결된 상 변화 메모리 셀들을 포함하는 상 변화 메모리 장치, 그리고 뱅크들 중 선택된 뱅크에서 워드 라인들 중 선택된 워드 라인에 연결된 제1 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하도록 구성되는 제어기를 포함한다. 셋 동작 또는 리셋 동작을 수행함에 따라 제1 조건이 만족되면, 제어기는 선택된 뱅크에서 선택된 워드 라인에 이웃한 적어도 하나의 제1 이웃 워드 라인에 연결된 제2 상 변화 메모리 셀들에 대해 제1 검사 읽기를 수행하도록 더 구성된다. 제1 검사 읽기를 수행함에 따라 제2 조건이 만족되면, 제어기는 선택된 뱅크에서 적어도 하나의 제1 이웃 워드 라인에 이웃한 제2 이웃 워드 라인에 연결된 제3 상 변화 메모리 셀들에 대해 제2 검사 읽기를 수행하도록 더 구성된다.

Description

상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING PHASE CHANGE MEMORY DEVICE AND METHOD OF ACCESSING PHASE CHANGE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 임의 간격 이웃 검사를 수행하는 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법에 관한 것이다.
반도체 메모리는 상 변화 메모리, 강유전체 메모리, 자기 메모리, 저항성 메모리, 플래시 메모리와 같은 불휘발성 메모리들을 포함한다. 불휘발성 메모리들 중에서 특히 상 변화 메모리는 온도를 통해 메모리 셀들의 저항값들을 변환하도록 구성된다. 즉, 상 변화 메모리에 대해 셋 동작 또는 리셋 동작을 수행할 때에, 상 변화 메모리 셀들에서 발열이 발생할 수 있다.
상 변화 메모리 셀들에서 발생하는 발열은 인접한 다른 상 변화 메모리 셀들에 영향을 줄 수 있다. 예를 들어, 인접한 다른 상 변화 메모리 셀들에 전달되는 온도가 셋 동작 또는 리셋 동작을 유발하는 온도에 도달하면, 인접한 다른 상 변화 메모리 셀들의 저항값들이 변할 수 있다. 즉, 인접한 다른 상 변화 메모리 셀들이 교란될 수 있다.
본 발명의 목적은 인접한 또는 이웃 메모리 셀들의 교란을 검사하여 신뢰성을 향상하는 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 뱅크들을 포함하고, 각 뱅크는 워드 라인들에 연결된 상 변화 메모리 셀들을 포함하는 상 변화 메모리 장치, 그리고 뱅크들 중 선택된 뱅크에서 워드 라인들 중 선택된 워드 라인에 연결된 제1 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하도록 구성되는 제어기를 포함한다. 셋 동작 또는 리셋 동작을 수행함에 따라 제1 조건이 만족되면, 제어기는 선택된 뱅크에서 선택된 워드 라인에 이웃한 적어도 하나의 제1 이웃 워드 라인에 연결된 제2 상 변화 메모리 셀들에 대해 제1 검사 읽기를 수행하도록 더 구성된다. 제1 검사 읽기를 수행함에 따라 제2 조건이 만족되면, 제어기는 선택된 뱅크에서 적어도 하나의 제1 이웃 워드 라인에 이웃한 제2 이웃 워드 라인에 연결된 제3 상 변화 메모리 셀들에 대해 제2 검사 읽기를 수행하도록 더 구성된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 워드 라인들에 연결된 제1 상 변화 메모리 셀들을 포함하는 제1 상 변화 메모리 장치들, 제2 워드 라인들에 연결된 제2 상 변화 메모리 셀들을 포함하는 제2 상 변화 메모리 장치들, 데이터 버퍼들, 그리고 제1 데이터 라인들을 통해 데이터 버퍼들과 제1 데이터 신호들을 통신하고, 제2 데이터 라인들을 통해 제1 불휘발성 메모리 장치들 및 제2 불휘발성 메모리 장치들과 제2 데이터 신호들을 통신하도록 구성되는 제어기를 포함한다. 제어기는 외부 장치로부터 제1 주소, 제1 명령 및 제1 제어 신호를 수신하고, 제1 주소, 제1 명령 및 제1 제어 신호에 따라 제1 제어 라인들을 통해 제1 불휘발성 메모리 장치들 및 제2 불휘발성 메모리 장치들을 제어하고, 그리고 제2 제어 라인들을 통해 데이터 버퍼들을 제어하도록 더 구성된다. 제어기는 제1 상 변화 메모리 장치들 및 제2 상 변화 메모리 장치들 중에서 선택된 상 변화 메모리 장치들에서 선택된 워드 라인들에 연결된 제3 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하도록 더 구성된다. 제어기는 선택된 상 변화 메모리 장치들에서 선택된 워드 라인들의 제1 이웃 워드 라인들에 연결된 제4 상 변화 메모리 셀들에 대해 제1 검사 읽기를 수행하고, 그리고 제1 이웃 워드 라인들의 제2 이웃 워드 라인들에 연결된 제5 상 변화 메모리 셀들에 대해 제2 검사 읽기를 수행하도록 더 구성된다.
워드 라인들에 연결된 상 변화 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 상 변화 메모리 장치를 액세스하는 방법은, 워드 라인들 중 선택된 워드 라인에 연결된 제1 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하는 단계, 그리고 선택된 워드 라인의 제1 이웃 워드 라인에 연결된 제2 상 변화 메모리 셀들에 대해 검사 읽기를 수행하는 단계를 포함한다. 검사 읽기의 결과에서 쓰기 교란이 검출되면, 제1 이웃 워드 라인의 제2 이웃 워드 라인에 연결된 제3 상 변화 메모리 셀들에 대해 검사 읽기가 수행된다.
본 발명에 따르면, 액세스된 메모리 셀들의 이웃 메모리 셀들에 대해 순차적으로 교란을 검사하는 검사 읽기가 수행된다. 교란이 감지되면 교란을 해소하기 위한 후속 동작이 수행될 수 있다. 따라서, 교란을 검사하고 이를 해소하는 상 변화 메모리 장치를 포함하는 반도체 메모리 장치 및 상 변화 메모리 장치를 액세스하는 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 뱅크를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 셀 어레이를 보여준다.
도 5는 메모리 셀들에서 셋 동작 및 리셋 동작을 유발하는 셋 펄스 및 리셋 펄스의 예를 보여준다.
도 6은 셋 펄스 및 리셋 펄스에 의해 저항 소자의 온도가 변화하는 예를 보여준다.
도 7은 메모리 셀들, 예를 들어 메모리 셀들의 저항 소자들의 예를 보여준다.
도 8은 특정한 행의 메모리 셀들에서 셋 동작 또는 리셋 동작이 수행되는 예를 보여준다.
도 9는 인접한 이웃 메모리 셀들에서 약한 리셋이 유발되는 예를 보여준다.
도 10은 특정한 메모리 셀들에 적용되는 교란이 둘 이상의 행의 메모리 셀들에 의해 유발되는 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 제어기를 보여주는 블록도이다.
도 13은 에러들이 쓰기 교란에 기인하는지를 판단하는 방법의 예를 보여준다.
도 14는 메모리 셀들에서 검사 읽기 동작이 수행되는 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 예시적으로, 반도체 메모리 장치(100)는 주 메모리로 사용될 수 있다. 반도체 메모리 장치(100)는 부착 및 탈착이 용이한 반도체 메모리 모듈의 형태로 제공될 수 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제어기(110), 제1 불휘발성 메모리 장치들(121~129), 제2 불휘발성 메모리 장치들(131~139), 그리고 데이터 버퍼들(141~149)을 포함한다. 제어기(110), 제1 불휘발성 메모리 장치들(121~129), 제2 불휘발성 메모리 장치들(131~139), 그리고 데이터 버퍼들(141~149)은 서로 다른 반도체 패키지들로 구현되며, 인쇄 회로 기판(101)의 위에 각각 배치될 수 있다.
제1 불휘발성 메모리 장치들(121~129) 및 제2 불휘발성 메모리 장치들(131~139)의 각각은 플래시 메모리, 상 변화 메모리, 자기 메모리, 강유전체 메모리, 저항성 메모리 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
제어기(110)는 외부의 메모리 제어기(10)로부터 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호(CTRLe)를 수신할 수 있다. 외부 주소(ADDRe)는 주소 신호들의 집합의 형태로 수신되고, 그리고 외부 명령(CMDe)은 명령 신호들의 집합의 형태로 수신될 수 있다.
제어기(110)는 제1 데이터 라인들(151, 152)을 통해 제1 불휘발성 메모리 장치들(121~129) 및 제2 불휘발성 메모리 장치들(131~139)과 연결될 수 있다. 예를 들어, 제1 불휘발성 메모리 장치들(121~129) 중 하나(예를 들어, 121)와 제2 불휘발성 메모리 장치들(131~139) 중 대응하는 하나(예를 들어, 131)는 제1 데이터 라인들(151, 152) 중 동일한 하나의 라인에 공통으로 연결될 수 있다.
제1 데이터 라인들(151, 152)의 각각은 내부 데이터 신호들(DQi)을 전달하는 둘 이상의 라인들(예를 들어, 8개) 및 내부 데이터 스트로브 신호들(DQSi)을 전달하는 적어도 하나의 라인(예를 들어, 2개)을 포함할 수 있다.
제어기(110)는 제1 제어 라인들(161, 162)을 통해 제1 불휘발성 메모리 장치들(121~129) 및 제2 불휘발성 메모리 장치들(131~139)을 제어할 수 있다. 제1 제어 라인들(161, 162)은 제1 불휘발성 메모리 장치들(121~129) 및 제2 불휘발성 메모리 장치들(131~139)에 공통으로 연결될 수 있다.
제어기(110)는 외부 주소(ADDRe)로부터 내부 주소(ADDRi)를 생성하고, 외부 명령(CMDe)으로부터 내부 명령(CMDi)을 생성하고, 그리고 외부 제어 신호(CTRLe)로부터 내부 제어 신호(CTRLi)를 생성할 수 있다. 제어기(110)는 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호(CTRLi)를 제1 제어 라인들(161, 162)을 통해 전송함으로써 제1 불휘발성 메모리 장치들(121~129) 및 제2 불휘발성 메모리 장치들(131~139)을 제어할 수 있다.
제어기(110)는 제2 데이터 라인들(153, 154)을 통해 데이터 버퍼들(141~149)에 연결될 수 있다. 제어기(110)는 제2 제어 라인들(171, 172)을 통해 데이터 버퍼들(141~149)을 제어할 수 있다. 제어기(110)는 외부 명령(CMDe) 및 외부 제어 신호(CTRLe)에 따라 제2 제어 라인들(171, 172)로 버퍼 명령(BCOM)을 전송함으로써, 데이터 버퍼들(141~149)을 제어할 수 있다.
제어기(110)는 내부 데이터 신호들(DQi) 및 외부 데이터 신호들(DQe)을 서로 변환할 수 있다. 제어기(110)는 메모리 제어기(10)와 통신하는 신호들(ADDRe, CMDe, CTRLe, DQe) 및 제1 불휘발성 메모리 장치(121~129) 및 제2 불휘발성 메모리 장치들(131~139)과 통신하는 신호들(ADDRi, CMDi, CTRLi, DQi) 사이의 버퍼링을 위한 버퍼(111)를 포함할 수 있다.
제어기(110)는 제1 불휘발성 메모리 장치(121~129) 및 제2 불휘발성 메모리 장치들(131~139)에 대해 임의적으로 검사 읽기를 수행하고, 그리고 검사 읽기의 결과에 따라 데이터의 무결성을 보완하도록 구성되는 검사기(112)를 포함할 수 있다.
예를 들어, 검사기(112)는 임의 간격 이웃 검사(RINC)(Random Interval Neighbor Check)를 수행할 수 있다. 임의 간격 이웃 검사(RINC)는 임의적 간격에 따라, 액세스 대상인 메모리 셀들의 이웃 메모리 셀들에 저장된 데이터의 무결성을 검사하는 동작을 포함할 수 있다. 검사기(112)의 임의 간격 이웃 검사(RINC)는 아래에서 더 상세히 설명된다.
메모리 제어기(10)는 제어기(110)에 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호(CTRLe)를 직접 전송할 수 있다. 메모리 제어기(10)는 데이터 버퍼들(141~149)을 통해 제어기(110)에 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)을 전송할 수 있다. 메모리 제어기(10)는 반도체 메모리 장치(100)의 호스트로 동작할 수 있다.
메모리 제어기(10)는 제1 불휘발성 메모리 장치들(121~129)을 하나의 랭크(예를 들어, 제1 랭크)로 식별하고, 제2 불휘발성 메모리 장치들(131~139)을 다른 하나의 랭크(예를 들어, 제2 랭크)로 식별할 수 있다. 메모리 제어기(10)는 하나의 랭크에 속한 불휘발성 메모리 장치들을 동시에 액세스할 것을 제어기(110)에 요청할 수 있다. 제어기(110)는 메모리 제어기(10)의 요청에 따라 랭크 단위의 액세스를 지원할 수 있다.
예를 들어, 메모리 제어기(10)가 제1 랭크에 대한 셋 동작, 리셋 동작 또는 읽기 동작을 요청한 때에, 제어기(110)는 제1 랭크에 대해 셋 동작, 리셋 동작 또는 읽기 동작을 수행할 수 있다. 메모리 제어기(10)가 제2 랭크에 대한 셋 동작, 리셋 동작 또는 읽기 동작을 요청한 때에, 제어기(110)는 제2 랭크에 대해 셋 동작, 리셋 동작 또는 읽기 동작을 수행할 수 있다.
제어기(110)는 메모리 제어기(10)로부터 셋 동작 또는 리셋 동작을 위해 전달되는 외부 데이터 신호들(DQe)을 내부 데이터 신호들(DQi)로서 제1 랭크 또는 제2 랭크에 전달할 수 있다. 제어기(110)는 제1 랭크 또는 제2 랭크로부터 읽기 동작에 의해 읽혀진 내부 데이터 신호들(DQi)을 외부 데이터 신호들(DQe)로서 메모리 제어기(10)에 전송할 수 있다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 예시적으로, 불휘발성 메모리 장치(200)는 상 변화 메모리를 포함할 수 있다. 그러나 불휘발성 메모리 장치(200)는 상 변화 메모리에 한정되지 않는다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 장치(200)는 뱅크 어레이(210), 입력 및 출력 버퍼(220), 주소 버퍼(230), 명령 버퍼(240), 제어 로직 블록(250), 제1 역다중화기(260), 그리고 제2 역다중화기(270)를 포함한다.
뱅크 어레이(210)는 제1 내지 제8 뱅크들(211~218)을 포함할 수 있다. 제1 내지 제8 뱅크들(211~218) 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다(도 2 참조). 제1 내지 제8 뱅크들(211~218)은 서로 독립적으로 셋 동작들, 리셋 동작들 또는 읽기 동작들을 수행할 수 있다. 뱅크 어레이(210)에 8개의 뱅크들이 제공되는 것으로 도시되지만, 뱅크들의 수는 한정되지 않는다.
입력 및 출력 버퍼(220)는 제1 내지 제8 뱅크들(211~218) 중 선택된 하나의 뱅크와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 교환할 수 있다. 또한, 입력 및 출력 버퍼(220)는 외부의 장치(예를 들어, 제어기(110))와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 교환할 수 있다.
입력 및 출력 버퍼(220)는 선택된 뱅크로부터 전달되는 데이터 신호들(DQ)을 데이터 스트로브 신호들(DQS)에 동기되어 외부의 장치로 전달하고, 외부의 장치로부터 데이터 스트로브 신호들(DQS)에 동기되어 전달되는 데이터 신호들(DQ)을 선택된 뱅크로 전달할 수 있다. 입력 및 출력 버퍼(220)는 제어 로직 블록(250)의 제어에 따라 적절한 타이밍에 동작할 수 있다.
불휘발성 메모리 장치(200)는 반도체 메모리 장치(100)의 형태로 제공되거나 또는 메모리 제어기(10)에 의해 직접 액세스되는 형태로 제공될 수 있다. 따라서, 입력 및 출력 버퍼(220)는 내부 데이터 신호들(DQi) 및 내부 데이터 스트로브 신호들(DQSi) 또는 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)을 외부의 장치와 통신할 수 있으며, 이들을 총괄하여 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 외부의 장치와 통신하는 것으로 설명된다.
주소 버퍼(230)는 외부의 장치로부터 주소(ADDR)를 수신할 수 있다. 주소 버퍼(230)는 수신된 주소(ADDR) 중에서 뱅크 정보(BG/BA)를 제어 로직 블록(250)에 전달할 수 있다. 뱅크 정보(BG/BA)는 뱅크 주소, 뱅크 그룹 주소, 또는 뱅크 주소 및 뱅크 그룹 주소를 포함할 수 있다.
주소 버퍼(230)는 수신된 주소(ADDR) 중에서 행 주소(RA)를 제1 역다중화기(260)에 전달할 수 있다. 또한, 주소 버퍼(230)는 수신된 주소(ADDR) 중에서 열 주소(CA)를 제2 역다중화기(270)에 전달할 수 있다. 주소 버퍼(230)는 제어 로직 블록(250)의 제어에 따라 적절한 타이밍에 동작할 수 있다.
명령 버퍼(240)는 외부 장치로부터 명령(CMD)을 수신할 수 있다. 명령 버퍼(240)는 수신된 명령(CMD)을 제어 로직 블록(250)에 전달할 수 있다. 명령 버퍼(240)는 제어 로직 블록(250)의 제어에 따라 적절한 타이밍에 동작할 수 있다.
제어 로직 블록(250)은 주소 버퍼(230)로부터 뱅크 정보(BG/BA)를 수신할 수 있다. 제어 로직 블록(250)은 명령 버퍼(240)로부터 명령(CMD)을 수신할 수 있다. 제어 로직 블록(250)은 외부 장치로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 블록(250)은 뱅크 정보(BG/BA), 명령(CMD) 및 제어 신호(CTRL)에 따라 동작할 수 있다.
예를 들어, 제어 로직 블록(250)은 입력 및 출력 버퍼(220), 주소 버퍼(230) 및 명령 버퍼(240)가 동작하는 타이밍들을 제어할 수 있다. 제어 로직 블록(250)은 제1 역다중화기(260) 및 제2 역다중화기(270)를 제어할 수 있다. 제어 로직 블록(250)은 제1 내지 제8 뱅크들(211~218)의 동작들을 제어할 수 있다.
불휘발성 메모리 장치(200)는 반도체 메모리 장치(100)의 형태로 제공되거나 또는 메모리 제어기(10)에 의해 직접 액세스되는 형태로 제공될 수 있다. 따라서, 주소 버퍼(230), 명령 버퍼(240) 및 제어 로직 블록(250)은 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)을 외부의 장치와 통신하거나 또는 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)을 외부의 장치와 통신할 수 있다. 이들을 총괄하여, 불휘발성 메모리 장치는 주소(ADDR), 명령(CMD) 및 제어 신호들(CTRL)을 외부의 장치와 통신하는 것으로 설명된다.
제1 역다중화기(260)는 주소 버퍼(230)로부터 행 주소(RA)를 수신할 수 있다. 제어 로직 블록(250)의 제어에 따라, 제1 역다중화기(260)는 행 주소(RA)를 제1 내지 제8 뱅크들(211~218) 중 하나의 뱅크로 전달할 수 있다. 예를 들어, 행 주소(RA)는 뱅크 정보(BG/BA)에 의해 선택된 뱅크로 전달될 수 있다.
제2 역다중화기(270)는 주소 버퍼(230)로부터 열 주소(CA)를 수신할 수 있다. 제어 로직 블록(250)의 제어에 따라, 제2 역다중화기(270)는 열 주소(CA)를 제1 내지 제8 뱅크들(211~218) 중 하나의 뱅크로 전달할 수 있다. 예를 들어, 열 주소(CA)는 뱅크 정보(BG/BA)에 의해 선택된 뱅크로 전달될 수 있다.
도 3은 본 발명의 실시 예에 따른 뱅크(300)를 보여주는 블록도이다. 예시적으로, 뱅크(300)는 도 2에 도시된 제1 내지 제8 뱅크들(211~218) 중 하나일 수 있다. 도 2 및 도 3을 참조하면, 뱅크(300)는 메모리 셀 어레이(310), 행 디코더(320), 쓰기 드라이버들 및 감지 증폭기들(330), 게이팅 블록(340), 그리고 열 디코더(350)를 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL), 비트 라인들(BL) 및 소스 라인들(SL)에 연결되는 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀들의 각 행은 하나의 워드 라인에 연결될 수 있다. 메모리 셀들의 각 열은 하나의 비트 라인 및 하나의 소스 라인에 연결될 수 있다. 메모리 셀 어레이(310)는 상 변화 메모리 셀들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL)을 통해 메모리 셀 어레이(310)에 연결된다. 행 디코더(320)는 제1 역다중화기(260)로부터 행 주소(RA)를 수신할 수 있다. 행 디코더(320)는 행 주소(RA)에 따라 워드 라인들(WL) 중 하나의 워드 라인을 선택할 수 있다. 행 디코더(320)는 선택된 워드 라인에 선택 전압 또는 선택 전류를 인가하고, 비선택된 워드 라인들에 비선택 전압 또는 비선택 전류들을 인가할 수 있다.
쓰기 드라이버들 및 감지 증폭기들(330)은 비트 라인들(BL) 및 소스 라인들(SL)을 통해 메모리 셀 어레이(310)에 연결된다. 쓰기 드라이버들 및 감지 증폭기들(330)은 비트 라인들(BL) 또는 소스 라인들(SL)에 전압들 또는 전류들을 인가함으로써 선택된 워드 라인에 연결된 선택된 메모리 셀들에 데이터를 기입할 수 있다.
예를 들어, 쓰기 드라이버들 및 감지 증폭기들(330)은 선택된 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하여 선택된 메모리 셀들의 저항값들을 변경함으로써, 데이터를 기입(또는 소거)할 수 있다.
쓰기 드라이버들 및 감지 증폭기들(330)은 비트 라인들(BL) 또는 소스 라인들(SL)의 전압들 또는 전류들을 감지함으로써 선택된 메모리 셀들로부터 데이터를 읽을 수 있다. 예를 들어, 쓰기 드라이버들 및 및 감지 증폭기들(330)은 선택된 메모리 셀들에 대해 읽기 동작을 수행하여 선택된 메모리 셀들의 저항값들의 범위들을 판단함으로써, 데이터를 읽을 수 있다.
게이팅 블록(340)은 데이터 라인들(DL)을 통해 쓰기 드라이버들 및 감지 증폭기들(330)에 연결될 수 있다. 게이팅 블록(340)은 열 디코더(350)의 제어에 따라 동작할 수 있다. 게이팅 블록(340)은 입력 및 출력 버퍼(220)와 쓰기 드라이버들 및 감지 증폭기들(330) 사이에서 데이터 신호들(DQ)을 전달할 수 있다. 예를 들어, 게이팅 블록(340)은 쓰기 드라이버들 및 감지 증폭기들(330)에 속한 일부 쓰기 드라이버들 및 일부 감지 증폭기들을 입력 및 출력 버퍼(220)와 연결할 수 있다.
열 디코더(350)는 제2 역다중화기(270)로부터 열 주소(CA)를 수신할 수 있다. 열 디코더(350)는 열 주소(CA)에 따라 게이팅 블록(340)을 제어할 수 있다. 예를 들어, 열 주소(CA)에 따라, 게이팅 블록(340)은 일부 쓰기 드라이버들 및 일부 감지 증폭기들을 선택할 수 있다.
예시적으로, 게이팅 블록(340)은 인접한 뱅크들에서 공유될 수 있다. 제1 내지 제4 뱅크들(211~214)은 게이팅 블록(340)을 공유하고, 제5 내지 제8 뱅크들(215~218)은 게이팅 블록(340)을 공유할 수 있다. 공유되는 뱅크들에서, 게이팅 블록(340)은 열 주소(CA)에 따라 일부 쓰기 드라이버들 및 일부 감지 증폭기들을 동일하게 선택할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 셀 어레이(310)를 보여준다. 도 3 및 도 4를 참조하면, 메모리 셀 어레이(310)는 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행들 및 열들로 배열될 수 있다. 메모리 셀들(MC)의 행들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다. 메모리 셀들의 열들은 제1 내지 제m 비트 라인들(BL1~BLm) 및 제1 내지 제m 소스 라인들(SL1~SLm)에 연결될 수 있다.
메모리 셀들(MC)의 각각은 하나의 워드 라인, 하나의 비트 라인 및 하나의 소스 라인에 연결될 수 있다. 메모리 셀들(MC)의 각각은 선택 소자(SE)(Selection Element) 및 저항 소자(RE)(Resistance Element)를 포함할 수 있다. 선택 소자(SE)는 대응하는 워드 라인에 의해 제어되며, 저항 소자(RE)를 대응하는 비트 라인과 소스 라인에 전기적으로 연결할 수 있다. 선택 소자(SE)는 워드 라인의 전압에 의해 제어되는 트랜지스터를 포함할 수 있다.
저항 소자(RE)는 셋 동작 또는 리셋 동작에 의해 변경되는 저항값을 가질 수 있다. 저항 소자(RE)는 선택 소자(SE)화 함께 대응하는 비트 라인과 소스 라인의 사이에 연결될 수 있다. 저항 소자(RE)는 결정 상태에 따라 서로 다른 저항값들을 갖는 상 변화 물질을 포함할 수 있다.
예시적으로, 선택 소자(SE)로서 트랜지스터가 아닌 다이오드가 사용될 수 있다. 이때, 선택 소자(SE) 및 저항 소자(RE)는 대응하는 워드 라인과 비트 라인의 사이에 연결될 수 있다. 소스 라인은 생략될 수 있다. 다른 예로서, 선택 소자(SE)가 생략되고 저항 소자(RE)가 대응하는 워드 라인과 비트 라인의 사이에 연결될 수 있다. 소스 라인은 생략될 수 있다.
도 5는 메모리 셀들(MC)에서 셋 동작 및 리셋 동작을 유발하는 셋 펄스 및 리셋 펄스의 예를 보여준다. 도 5에서, 가로축은 시간(T)을 가리키고, 세로축은 전류(I)의 양을 가리킨다.
도 4 및 도 5를 참조하면, 셋 동작이 수행될 때, 저항 소자(RE)를 통해 셋 펄스(SP)가 흐를 수 있다. 리셋 동작이 수행될 때, 저항 소자(RE)를 통해 리셋 펄스(RSP)가 흐를 수 있다. 셋 펄스(SP)는 리셋 펄스(RSP)보다 짧은 시간 동안 인가될 수 있다. 셋 펄스(SP)의 전류량은 리셋 펄스(RSP)의 전류량보다 클 수 있다.
도 6은 셋 펄스(SP) 및 리셋 펄스(RSP)에 의해 저항 소자(RE)의 온도가 변화하는 예를 보여준다. 도 6에서 가로축은 시간(T)을 가리키고 세로축은 온도를 가리킨다. 도 1, 도 4 내지 도 6을 참조하면, 제1선(L1)은 셋 펄스(SP)에 의한 온도 변화를 가리키고, 제2선(L2)은 리셋 펄스(RSP)에 의한 온도 변화를 가리킨다.
셋 펄스(SP)가 인가될 때, 저항 소자(RE)를 통해 짧은 시간 동안에 큰 전류가 흐른다. 따라서, 저항 소자(RE)의 온도는 짧은 시간 동안 급격히 높아졌다가 급격히 낮아진다. 저항 소자(RE)의 상 변화 물질은 비정질(Amorphous) 상태를 가지며, 높은 저항값을 가질 수 있다.
리셋 펄스(RSP)가 인가될 때, 저항 소자(RE)를 통해 긴 시간 동안에 적은 전류가 흐른다. 따라서, 저항 소자(RE)의 온도는 천천히 상승하고 천천히 낮아진다. 리셋 펄스(RSP)가 인가될 때의 최고 온도는 셋 펄스(SP)가 인가될 때의 최고 온도보다 낮다. 저항 소자(RE)의 상 변화 물질은 결정(Crystalline) 상태를 가지며, 낮은 저항값을 가질 수 있다.
상술된 바와 같이, 메모리 셀들(MC)에 대한 셋 동작 및 리셋 동작은 메모리 셀들(MC)에 짧은 시간 동안 상대적으로 높은 온도를 전달하거나 또는 긴 시간 동안 상대적으로 낮은 온도를 전달함으로써 수행된다. 셋 동작 및 리셋 동작은 모두 상온보다 높은 온도를 유발한다. 특정한 메모리 셀에서 셋 동작 및 리셋 동작이 수행될 때, 특정한 메모리 셀의 발열로 인해 인접한 메모리 셀들의 온도 또한 상승할 수 있다.
인접한 메모리 셀들의 온도가 셋 동작 또는 리셋 동작을 유발할 정도로 증가하면, 인접한 메모리 셀들에 기입된 데이터가 손상되는 교란이 발생할 수 있다. 교란이 발생하면 인접한 메모리 셀들에 기입된 데이터의 무결성이 저하될 수 있다. 본 발명의 실시 예에 따른 검사기(112)는 인접한(또는 이웃) 메모리 셀들에 대해 검사 읽기를 수행하여 무결성을 검사할 수 있다.
인접한(또는 이웃) 메모리 셀들에 저장된 데이터의 무결성이 저하되면, 검사기(112)는 무결성을 향상하기 위한 후속 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치(100) 또는 불휘발성 메모리 장치(200)의 신뢰성이 향상된다.
도 7은 메모리 셀들(MC), 예를 들어 메모리 셀들(MC)의 저항 소자들(RE)의 예를 보여준다. 도 7에서, 가로축은 메모리 셀들(MC)의 저항값들(R)을 나타내고, 세로축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 도 7은 메모리 셀들(MC)의 저항값들(R)의 산포를 보여준다.
도 4 내지 도 7을 참조하면, 메모리 셀들(MC)은 제1 상태(S1) 및 제2 상태(S2)를 가질 수 있다. 메모리 셀들(MC)에 대해 리셋 펄스(RSP)를 이용하여 리셋 동작이 수행되면, 메모리 셀들(MC)의 저항 소자들(RE)은 결정 상태들을 갖는다. 결정 상태는 낮은 저항값을 갖는 제1 상태(S1)에 대응할 수 있다.
메모리 셀들(MC)에 대해 셋 펄스(SP)를 이용하여 셋 동작이 수행되면, 메모리 셀들(MC)의 저항 소자들(RE)은 비정질 상태들을 갖는다. 비정질 상태는 높은 저항값을 갖는 제2 상태(S2)에 대응할 수 있다.
행 디코더(320)는 메모리 셀들(MC)의 행, 예를 들어 하나의 워드 라인을 선택할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(330)은 선택된 행의 메모리 셀들(MC)의 비트 라인들(BL1~BLm) 및 소스 라인들(SL1~SLm)을 통해 대해 셋 펄스들(SP) 또는 리셋 펄스들(RSP)을 인가하여, 선택적으로 셋 동작들 또는 리셋 동작들을 수행할 수 있다.
선택된 행의 메모리 셀들(MC)에 대해 선택적으로 셋 동작들 또는 리셋 동작들을 수행함으로써, 불휘발성 메모리 장치(200)는 선택된 행의 메모리 셀들(MC)의 저항값들(R)을 제1 상태들(S1) 또는 제2 상태들(S2)로 조절하고, 따라서 선택된 행의 메모리 셀들(MC)에 데이터를 저장할 수 있다.
메모리 셀들(MC)에 저장된 데이터를 읽을 때에, 행 디코더(320)는 하나의 행, 예를 들어 하나의 워드 라인을 선택할 수 있다. 쓰기 드라이버들 또는 감지 증폭기들(330)은 선택된 행의 메모리 셀들(MC)의 비트 라인들(BL1~BLm) 및 소스 라인들(SL1~SLm)을 통해, 선택된 행의 메모리 셀들(MC)에 읽기 전압 또는 읽기 전류를 인가할 수 있다.
쓰기 드라이버들 및 감지 증폭기들(330)은 읽기 전압 또는 읽기 전류에 의해 생성되는 셀 전류 또는 셀 전압을 검출함으로써, 메모리 셀들(MC)의 저항값들(R)을 측정할 수 있다. 메모리 셀들(MC)의 저항값들이 기준 저항(RR)보다 낮으면, 쓰기 드라이버들 및 감지 증폭기들(330)은 메모리 셀들(MC)을 제1 상태들(S1)로 판단할 수 있다.
메모리 셀들(MC)의 저항값들이 기준 저항(RR)과 같거나 그보다 높으면, 쓰기 드라이버들 및 감지 증폭기들(330)은 메모리 셀들(MC)을 제2 상태들(S2)로 판단할 수 있다.
도 8은 특정한 행의 메모리 셀들(MC)에서 셋 동작 또는 리셋 동작이 수행되는 예를 보여준다. 도 5 및 도 8을 참조하면, 행 디코더(320)는 제5 워드 라인(WL5)을 선택할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(330)은 제5 워드 라인(WL5)의 메모리 셀들(MC)에 대해 셋 동작들 또는 리셋 동작들을 수행할 수 있다.
도 6을 참조하여 설명된 바와 같이, 제5 워드 라인(WL5)의 메모리 셀들(MC)에 셋 펄스들(SP) 또는 리셋 펄스들(RSP)이 인가될 때, 열이 발생할 수 있다. 제5 워드 라인(WL5)의 메모리 셀들(MC)에서 발생한 열들은 인접한(또는 이웃한) 제4 워드 라인(WL4) 및 제6 워드 라인(WL6)의 메모리 셀들(MC)에 전달될 수 있다.
제4 워드 라인(WL4) 및 제6 워드 라인(WL6)의 메모리 셀들(MC)에 열이 전달되면, 제4 워드 라인(WL4) 및 제6 워드 라인(WL6)의 메모리 셀들(MC)에서 약한 리셋 또는 약한 셋이 유발될 수 있다.
도 9는 인접한 이웃 메모리 셀들에서 약한 리셋이 유발되는 예를 보여준다. 도 9를 참조하면, 약한 리셋이 중첩될수록, 메모리 셀들(MC)의 저항값들(R)은 제2 상태(S2)로부터 제3 상태(S3)를 거쳐 제4 상태(S4)로 감소할 수 있다. 제2 상태(S2)의 메모리 셀들(MC)의 저항값들(R)이 기준 저항(RR)의 저항값보다 낮아지면, 읽기 에러가 발생할 수 있다.
도 9를 참조하여 설명된 것과 유사하게, 인접한 이웃 메모리 셀들에서 약한 셋이 유발될 수 있다. 약한 셋이 중첩되면, 메모리 셀들(MC)의 저항값들(R)이 상승할 수 있다. 제1 상태(S1)의 메모리 셀들(MC)의 저항값들(R)이 기준 저항(RR)의 저항값보다 높아지면, 읽기 에러가 발생할 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(200)(도 2 참조)의 특정한 메모리 셀들(MC)에서 셋 동작 또는 리셋 동작이 수행됨에 따라, 인접한 이웃 메모리 셀들(MC)의 저항값들(R)의 상태들에 교란이 발생할 수 있다. 교란이 누적되면, 메모리 셀들(MC)에 저장된 데이터에서 읽기 에러가 발생하고, 데이터의 무결성이 손상될 수 있다.
예시적으로, 상술된 교란은 인접한 이웃 워드 라인에서 셋 동작 또는 리셋 동작이 수행될 때에 유발된다. 따라서, 상술된 교란은 쓰기 교란이라 불릴 수 있다. 그러나 본 발명의 기술적 사상은 이러한 용어에 의해 한정되지 않는다.
도 10은 특정한 메모리 셀들에 적용되는 교란이 둘 이상의 행의 메모리 셀들에 의해 유발되는 예를 보여준다. 도 10을 참조하면, 제5 워드 라인(WL5)의 메모리 셀들(MC)에 대해 제1 셋 동작 또는 제1 리셋 동작이 수행될 수 있다. 제1 셋 동작 또는 제1 리셋 동작에 의해, 제4 워드 라인(WL4) 및 제6 워드 라인(WL6)의 메모리 셀들(MC)에 쓰기 교란이 유발할 수 있다.
제3 워드 라인(WL3)의 메모리 셀들(MC)에 대해 제2 셋 동작 또는 제2 리셋 동작이 수행될 수 있다. 제2 셋 동작 또는 제2 리셋 동작에 의해, 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)의 메모리 셀들(MC)에 쓰기 교란이 유발할 수 있다.
제7 워드 라인(WL7)의 메모리 셀들(MC)에 대해 제3 셋 동작 또는 제3 리셋 동작이 수행될 수 있다. 제3 셋 동작 또는 제3 리셋 동작에 의해, 제6 워드 라인(WL6) 및 제8 워드 라인(WL8)의 메모리 셀들(MC)에 쓰기 교란이 유발할 수 있다.
상술된 바와 같이, 제4 워드 라인(WL4)의 메모리 셀들(MC)에 적용되는 쓰기 교란은 제3 워드 라인(WL3) 또는 제5 워드 라인(WL5)의 셋 동작들 또는 리셋 동작들에 의해 유발될 수 있다. 제4 워드 라인(WL4)의 메모리 셀들(MC)에 저장된 데이터가 쓰기 교란에 의해 손상될 때, 쓰기 교란은 제3 워드 라인(WL3)으로부터 주로(dominantly) 기인하거나 또는 제5 워드 라인(WL5)으로부터 주로(dominantly) 기인할 수 있다.
예시적으로, 제4 워드 라인(WL4)의 메모리 셀들(MC)에 적용되는 쓰기 교란은 제3 워드 라인(WL3)으로부터 주로 기인하는 것으로 가정된다. 제3 워드 라인(WL3)으로부터 기인한 쓰기 교란에 의해, 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)의 메모리 셀들(MC)에 저장된 데이터가 손상될 수 있다.
예시적으로, 검사기(112)는 셋 동작 또는 리셋 동작이 수행된 워드 라인의 이웃 워드 라인의 메모리 셀들(MC)에 누적된 쓰기 교란을 검사하도록 구성될 수 있다. 제5 워드 라인(WL5)에 대해 셋 동작 또는 리셋 동작이 수행되면, 검사기(112)는 제5 워드 라인(WL5)에 이웃한 제4 워드 라인(WL4) 및 제6 워드 라인(WL6)의 메모리 셀들(MC)에 누적된 쓰기 교란을 검사할 수 있다.
검사가 수행되면, 검사기(112)는 제4 워드 라인(WL4)의 메모리 셀들(MC)에 저장된 데이터가 쓰기 교란에 의해 손상되었음을 감지할 수 있다. 그러나 검사기(112)는 제2 워드 라인(WL2)의 메모리 셀들(MC)에 저장된 데이터 또한 쓰기 교란에 의해 손상되었음을 감지할 수 없다.
제2 워드 라인(WL2)의 메모리 셀들(MC)에 저장된 데이터는 손상된 상태로 방치되고, 에러 정정에 의한 복구가 불가능하도록 손상될 수 있다. 따라서, 불휘발성 메모리 장치(200)에 기입된 데이터의 일부가 영구적으로 손상될 수 있다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 검사기(112)는 셋 동작 또는 리셋 동작이 수행된 워드 라인에 인접한 이웃 워드 라인들(WL)(예를 들어, 1차 이웃 워드 라인들)의 메모리 셀들(MC)뿐 아니라, 검사가 수행된 워드 라인에 인접한 이웃 워드 라인들(WL)(예를 들어, 2차 이웃 워드 라인들)에 대해서도 검사 읽기를 수행하도록 구성될 수 있다.
본 발명의 실시 예에 따른 검사기(112)는 검사 읽기를 수행하기 위한 조건이 만족된 때에, n차(n은 양의 정수) 이웃 워드 라인들까지 검사 읽기를 수행하도록 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 내지 도 4 및 도 11을 참조하면, S111 단계에서, 제어기(110)는 선택된 워드 라인에 연결된 메모리 셀들(MC)에 대해 셋 동작 또는 리셋 동작을 수행할 수 있다.
예를 들어, 제어기(110)는 제1 불휘발성 메모리 장치들(121~129)의 선택된 뱅크들 또는 제2 불휘발성 메모리 장치들(131~139)의 선택된 뱅크들에서 셋 동작 또는 리셋 동작을 동시에 수행할 수 있다.
S112 단계에서, 제어기(110), 예를 들어 검사기(112)는 검사 조건이 만족되는지 판단할 수 있다. 예를 들어, 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 각각의 특정한 뱅크에서 수행된 셋 동작들 또는 리셋 동작들의 수가 특정한 수에 도달하면, 검사기(112)는 특정한 뱅크의 검사 조건이 만족된 것으로 판단할 수 있다.
검사 조건이 만족되지 않으면, 검사기(112)는 검사 읽기를 수행하지 않는다. 셋 동작 또는 리셋 동작은 검사 읽기 없이 종료된다. 검사 조건이 만족되면, S113 단계가 수행된다. S113 단계에서, 검사기(112)는 선택된 워드 라인에 인접한 적어도 하나의 이웃 워드 라인에 연결된 메모리 셀들(MC)에 대해 검사 읽기 동작을 수행하도록 제어기(110)를 조정할 수 있다.
예를 들어, 검사 읽기 동작은 통상적인 읽기 동작과 동일하게 수행될 수 있다. 제어기(110)는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 각각의 특정한 뱅크에서 검사 읽기를 수행할 수 있다. 제어기(110)는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)로부터 읽혀진 데이터를 수신할 수 있다.
S114 단계에서, 제어기(110)는 수신된 데이터의 에러들의 수가 문턱과 같거나 그보다 큰지 판단할 수 있다. 예를 들어, 제어기(110)는 각 불휘발성 메모리 장치로부터 수신된 데이터의 에러들의 수가 문턱 이상인지 판단할 수 있다. 각 불휘발성 메모리 장치로부터 읽혀진 데이터의 에러들의 수가 문턱보다 작으면, 검사 읽기 동작은 종료된다.
예를 들어, 제어기(110)는 검사 읽기의 결과가 데이터의 신뢰성이 높음을 가리키는 것으로 판단할 수 있다. 데이터의 신뢰성이 높으므로, 제어기(110)는 신뢰성을 회복하기 위한 후속 동작을 수행하지 않고 검사 읽기 동작을 종료할 수 있다. 적어도 하나의 불휘발성 메모리 장치로부터 읽혀진 데이터의 에러들의 수가 문턱 이상이면, S115 단계가 수행된다.
예를 들어, 제어기(110)는 검사 읽기의 결과가 데이터의 신뢰성이 높지 않음을 가리키는 것으로 판단할 수 있다. 제어기(110)는 신뢰성을 회복하기 위한 후속 동작을 위해, S115 단계를 수행할 수 있다. S115 단계에서, 제어기(110)는 문턱 이상의 에러들이 발생한 메모리 셀들에서 쓰기 교란을 검사할 수 있다.
예를 들어, 도 9를 참조하여 설명된 바와 같이, 쓰기 교란은 제2 상태(S2)의 메모리 셀들의 저항값들(R)을 줄이거나 또는 제1 상태(S1)의 메모리 셀들의 저항값들(R)을 높일 수 있다. 제어기(110)는 문턱 이상의 에러들이 발생한 메모리 셀들에서 추가적인 읽기들(예를 들어, 검사 읽기들)을 수행함으로써, 에러들이 쓰기 교란에 의해 발생한 것인지 판단할 수 있다.
제어기(110)는 메모리 셀들의 저항값들(R)을 기준 저항(RR), 기준 저항(RR)보다 낮은 제1 저항, 그리고 제1 저항보다 낮은 제2 저항과 순차적으로 비교함으로써, 에러들의 수가 변화하는지 검사할 수 있다. 에러들의 수가 점차 감소하면, 제어기(110)는 에러들이 쓰기 교란에 의해 유발된 것으로 판단할 수 있다.
제어기(110)는 메모리 셀들의 저항값들(R)을 기준 저항(RR), 기준 저항(RR)보다 높은 제3 저항, 그리고 제3 저항보다 높은 제4 저항과 순차적으로 비교함으로써, 에러들의 수가 변화하는지 검사할 수 있다. 에러들의 수가 점차 감소하면, 제어기(110)는 에러들이 쓰기 교란에 의해 유발된 것으로 판단할 수 있다.
에러들이 쓰기 교란에 의해 유발된 것으로 판단되면, 제어기(110)는 쓰기 교란에 의한 에러들을 치유하기 위한 제1 후속 동작(예를 들어, S116 단계) 및 다차(high order)의 쓰기 교란을 검사하기 위한 제2 후속 동작(예를 들어, S117 단계 내지 S119 단계)를 수행할 수 있다.
제1 후속 동작 또는 제2 후속 동작은 검사 읽기 동작에 이어 바로 수행될 수 있다. 다른 예로서, 제어기(110)는 메모리 제어기(10)로부터 할당되는 작업이 존재하지 않는 유휴 시간에 제1 후속 동작 또는 제2 후속 동작을 수행하도록, 제1 후속 동작 또는 제2 후속 동작을 예약할 수 있다.
S116 단계에서, 제어기(110)는 리프레시 동작을 수행할 수 있다. 리프레시 동작은 제어기(110)가 검사 읽기에 의해 읽혀진 데이터를 동일한 메모리 셀들(MC)에 다시 기입하는 것을 포함한다. 예를 들어, 제어기(110)는 검사 읽기에 의해 데이터가 읽혀진 메모리 셀들(MC)을 리셋 동작 또는 셋 동작을 수행하여 소거(또는 초기화)할 수 있다. 제어기(110)는 검사 읽기에 의해 읽혀진 데이터에 따라 해당 메모리 셀들(MC)에 대해 선택적으로 셋 동작 또는 리셋 동작을 수행하여, 데이터를 재기입할 수 있다.
다른 예로서, 제어기(110)는 검사 읽기에 의해 읽혀진 데이터로부터 에러 비트들을 검출할 수 있다. 제어기(110)는 에러 비트들에 해당하는 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 선택적으로 수행하여, 해당 메모리 셀들의 상태들을 반전할 수 있다.
다른 예로서, 제어기(110)는 검사 읽기에 의해 읽혀진 데이터로부터 제1 상태(S1)(도 7 참조) 또는 제2 상태(S2)를 가져야 하는 메모리 셀들을 검출할 수 있다. 제어기(110)는 검출된 메모리 셀들에 대해 리셋 동작 또는 셋 동작을 수행함으로써, 메모리 셀들의 데이터를 복원할 수 있다.
S117 단계에서, 에러들이 쓰기 교란에 의해 유발된 것이 아니면, 검사 읽기 동작은 종료된다. 에러들이 쓰기 교란에 의해 유발된 것이면, S118 단계가 수행된다. S118 단계에서, 제어기(110)는 종료 조건이 만족되는지 판단할 수 있다. 종료 조건은 검사 읽기 동작이 수행되어야 함에도, 제어기(110) 검사 읽기 동작을 종료하게 하는 조건일 수 있다.
예를 들어, 하나의 셋 동작 또는 리셋 동작에 의해 유발된 검사 읽기 동작이 특정 횟수만큼 수행된 때에, 종료 조건이 만족될 수 있다. 셋 동작 또는 리셋 동작이 수행된 주소(또는 물리적 위치) 또는 검사 읽기 동작이 수행된 주소(또는 물리적 위치)가 특정 범위에 속하거나 또는 뱅크의 경계(boundary)에 대응할 때, 종료 조건이 만족될 수 있다.
종료 조건이 만족되면, 검사 읽기 동작이 종료된다. 종료 조건이 만족되지 않으면, S119 단계가 수행된다. S119 단계에서, 검사기(112)는 다음 차수(next order)의 이웃 워드 라인에 연결된 메모리 셀들(MC)에 대해 검사 읽기 동작을 수행하도록 제어기(110)를 조정할 수 있다.
다음 차수의 워드 라인에 연결된 메모리 셀들(MC)에 대해 검사 읽기 동작이 수행된 후에, 제어기(110)는 S114 단계를 다시 수행할 수 있다. 즉, 다음 차수의 검사 읽기 동작의 결과에서 에러들의 수가 검출되고, 에러들이 쓰기 교란에 의한 것인지 검사될 수 있다. 쓰기 교란에 의한 에러들의 수가 문턱 이상이면, 다음 차수의 이웃 워드 라인에 연결된 메모리 셀들(MC)에 대해 검사 읽기 동작이 반복될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 검사 조건이 만족된 때에 검사 읽기 동작을 수행할 수 있다. 검사 읽기 동작의 결과 데이터에서 쓰기 교란으로 인한 에러들이 문턱 이상 검출되면, 다음 차수의 검사 읽기 동작이 수행된다. 따라서, 메모리 셀들(MC)의 데이터의 신뢰성이 향상된다.
도 1 내지 도 11에서, 검사기(112)는 제어기(110)에 포함되는 것으로 설명되었다. 그러나 검사기(112)는 도 2의 불휘발성 메모리 장치(200)의 제어 로직 블록(250)에 포함될 수 있다. 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 각각은 자체적으로 다차의 검사 읽기 동작 및 리프레시 동작을 수행하도록 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 제어기(110)를 보여주는 블록도이다. 도 1 및 도 12를 참조하면, 제어기(110)는 버퍼(111), 검사기(112), 물리 블록(113), 그리고 에러 정정 블록(114)을 포함한다.
버퍼(111)는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)에 기입될 데이터 또는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)로부터 읽힌 데이터를 저장하도록 구성된다.
버퍼(111)로부터 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)로 전송되는 데이터는 에러 정정 블록(114)에 의해 구동되는 에러 정정 코드(ECC)에 의해 인코딩될 수 있다. 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)로부터 버퍼(111)로 전달되는 데이터는 에러 정정 블록(114)에 의해 디코딩될 수 있다.
에러 정정 블록(114)은 에러 정정 인코딩을 수행하여 데이터에 에러 정정 패리티를 부가할 수 있다. 에러 정정 블록(114)은 데이터 및 에러 정정 패리티를 이용하여 에러 정정 디코딩을 수행하고, 에러들을 검출 및 정정할 수 있다.
물리 블록(113)은 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)을 제어할 수 있다. 물리 블록(113)은 제1 데이터 라인들(151, 152)을 통해 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)과 내부 데이터 신호들(DQi) 및 내부 데이터 스트로브 신호들(DQSi)을 교환할 수 있다.
물리 블록(113)은 제1 제어 라인들(161, 162)을 통해 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)에 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)을 전송할 수 있다.
검사기(112)는 로직 블록(115), 랜덤 수 생성기(116), 카운터(117), 그리고 비교기(118)를 포함한다. 로직 블록(115)은 검사기(112)의 동작들을 제어할 수 있다. 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 특정한 뱅크에서 셋 동작 또는 리셋 동작이 수행될 때, 로직 블록(115)은 해당 뱅크에 대응하는 카운트(CNT)를 증가하도록 카운터(117)를 제어할 수 있다.
랜덤 수 생성기(116)는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 뱅크들에 대응하는 랜덤 수들(RN)을 생성할 수 있다. 랜덤 수 생성기(116)는 뱅크들에 대응하는 랜덤 수들(RN)을 비교기(118)에 제공할 수 있다.
카운터(117)는 제1 불휘발성 메모리 장치들(121~129) 또는 제2 불휘발성 메모리 장치들(131~139)의 뱅크들에 대응하는 카운트들(CNT)을 관리할 수 있다. 카운터(117)는 로직 블록(115)의 제어에 따라 셋 동작 또는 리셋 동작이 수행된 뱅크의 카운트를 증가할 수 있다. 카운터(117)는 뱅크들에 각각 대응하는 카운트들(CNT)을 비교기(118)에 제공할 수 있다.
비교기(118)는 카운트들(CNT) 및 랜덤 수들(RN)을 비교할 수 있다. 특정한 카운트가 대응하는 랜덤 수에 도달할 때, 비교기(118)는 특정한 카운트와 연관된 활성 신호(EN)를 활성화할 수 있다. 활성 신호가 활성화되면, 로직 블록(115)은 검사 읽기 모드로 진입할 수 있다.
로직 블록(115)은 특정한 카운트와 연관된 뱅크에 대해 검사 읽기 동작을 수행하도록 물리 블록(113)을 제어할 수 있다. 물리 블록(113)을 통해 검사 읽기 동작의 결과 데이터가 수신되면, 로직 블록(115)은 에러 정정 블록(114)으로부터 에러들의 수를 획득할 수 있다. 에러들의 수가 문턱 이상이면, 로직 블록(115)은 에러들이 쓰기 교란에 기인한 것인지 판단하기 위한 읽기 동작들을 수행하도록 물리 블록(113)을 제어할 수 있다.
로직 블록(115)은 읽기 동작들이 수행됨에 따라 에러들의 수가 변화하는지를 에러 정정 블록(114)으로부터 획득할 수 있다. 로직 블록(115)은 에러들의 수의 변화에 따라, 에러들이 쓰기 교란에 기인하는지 판단할 수 있다. 에러들이 쓰기 교란에 기인하는 것으로 판단되면, 로직 블록(115)은 다음 차수의 검사 읽기 동작을 수행하도록 물리 블록(113)을 제어할 수 있다.
에러들의 수가 문턱 이상이면, 로직 블록(115)은 리프레시 동작을 수행하도록 물리 블록(113)을 제어할 수 있다. 검사 읽기 동작이 종료 또는 완료되면, 로직 블록(115)은 특정한 카운트를 초기화하도록 카운터(117)를 제어할 수 있다. 또한, 로직 블록(115)은 특정한 카운트와 연관된 랜덤 수를 다시 생성하도록 랜덤 수 생성기(116)를 제어할 수 있다.
상술된 바와 같이, 검사기(112)는 특정한 뱅크에서 수행된 셋 동작 또는 리셋 동작의 수가 랜덤 수에 도달하면, 특정 뱅크에서 검사 읽기 동작을 수행할 수 있다. 검사 읽기 동작이 수행되면, 랜덤 수가 갱신된다. 따라서, 검사기(112)는 임의 간격 이웃 검사(RINC)(Random Interval Neighbor Check)를 수행할 수 있다.
도 12에서 생략되었지만, 제어기(110)는 메모리 제어기(10)와 통신하기 위한 별도의 물리 블록을 더 포함할 수 있다. 버퍼(111)는 별도의 물리 블록을 통해 수신되는 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)을 저장하도록 더 구성될 수 있다.
도 12에서 생략되었지만, 제어기(110)는 버퍼(111)에 저장된 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)로부터 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)을 생성하기 위한 제어기 코어를 더 포함할 수 있다.
도 13은 에러들이 쓰기 교란에 기인하는지를 판단하는 방법의 예를 보여준다. 도 1 내지 도 4 및 도 13을 참조하면, 제2 상태(S2)의 메모리 셀들은 쓰기 교란에 의해 제4 상태(S4)를 가질 수 있다(도 9 참조).
검사 읽기 동작이 수행되면, 메모리 셀들(MC)의 저항값들(R)이 기준 저항(RR)과 비교될 수 있다. 검사 읽기 동작에 의해 읽혀진 데이터의 에러들의 수가 문턱 이상이면, 제어기(110)는 에러들이 쓰기 교란에 기인하는지 판단하기 위한 읽기 동작들(예를 들어, 교란 검사 읽기 동작들)을 더 수행할 수 있다.
제어기(110)는 제1 교란 검사 읽기 동작을 수행하고, 메모리 셀들(MC)의 저항값들(R)을 기준 저항(RR)보다 낮은 제1 저항(CR1)과 비교할 수 있다. 제어기(110)는 제2 교란 검사 읽기 동작을 수행하고, 메모리 셀들(MC)의 저항값들(R)을 제1 저항(CR1)보다 낮은 제2 저항(CR2)과 비교할 수 있다.
도 13에 나타나는 바와 같이, 메모리 셀들(MC)의 저항값들이 쓰기 교란에 의해 변형되면, 점차 감소하는 저항값들을 이용하여 읽기 동작들(예를 들어, 검사 읽기 동작 및 교란 검사 읽기 동작)을 수행함에 따라 에러들의 수가 점차 감소한다. 에러들이 감소하는 경향이 확인되면, 제어기(110)는 에러들이 쓰기 교란에 기인함을 판단할 수 있다.
마찬가지로, 점차 증가하는 저항값들을 이용하여 읽기 동작을 수행함에 따라 에러들의 수가 점차 감소하면, 제어기(110)는 제1 상태(S1)의 메모리 셀들에서 쓰기 교란에 의해 에러들이 발생한 것을 판단할 수 있다.
도 14는 메모리 셀들(MC)에서 검사 읽기 동작이 수행되는 예를 보여준다. 도 1 내지 4 및 도 14를 참조하면, S211 단계에서, 제5 워드 라인(WL5)의 메모리 셀들(MC)에 대해 셋 동작 또는 리셋 동작이 수행될 수 있다. 도 12를 참조하여 설명된 바와 같이, S211 단계가 수행됨에 카운트(CNT)가 랜덤 수(RN)와 같아지고, 검사 조건이 만족될 수 있다.
검사 조건이 만족됨에 따라, S212 단계에서, 첫 번째 이웃 워드 라인인 제6 워드 라인(WL6)의 메모리 셀들(MC)에서 검사 읽기 동작이 수행될 수 있다. 제6 워드 라인(WL6)의 메모리 셀들(MC)의 검사 읽기 동작에서, 에러들의 수가 문턱보다 작음이 검출될 수 있다. 따라서, 제6 워드 라인(WL6)의 메모리 셀들(MC)에 대한 검사 읽기 동작은 종료된다.
S213 단계에서, 두 번째 이웃 워드 라인인 제4 워드 라인(WL4)의 메모리 셀들(MC)에서 검사 읽기 동작이 수행될 수 있다. 제4 워드 라인(WL4)의 메모리 셀들(MC)의 검사 읽기 동작에서, 에러들의 수가 문턱에 도달함이 검출될 수 있다. 따라서, 제4 워드 라인(WL4)의 메모리 셀들(MC)에서 에러들의 수가 쓰기 교란에 기인하는지 판단되어야 한다.
도 15는 도 14에 이어 검사 읽기 동작이 수행되는 예를 보여준다. 도 1 내지 도 4 및 도 15를 참조하면, S214 단계에서, 제4 워드 라인(WL4)의 메모리 셀들(MC)에서 쓰기 교란이 검사된다. 예를 들어, 제4 워드 라인(WL4)의 메모리 셀들(MC)의 에러들은 쓰기 교란에 기인하는 것으로 판단될 수 있다. 쓰기 교란이 검사된 후에, S215 단계에서, 제4 워드 라인(WL4)의 메모리 셀들(MC)에서 리프레시 동작이 수행되어, 데이터의 신뢰성이 복원될 수 있다.
S216 단계에서, 2차 이웃 워드 라인인 제2 워드 라인(WL2)의 메모리 셀들(MC)에서 검사 읽기 동작이 수행될 수 있다. 예를 들어, i차(i는 1보다 큰 양의 정수) 이웃 워드 라인은 i-1차 워드 라인과 공통으로 쓰기 교란을 받는 위치의 워드 라인일 수 있다.
예를 들어, 제4 워드 라인(WL4)의 메모리 셀들(MC)은 제5 워드 라인(WL5)의 메모리 셀들(MC)에서 셋 동작 또는 리셋 동작이 수행될 때에 제6 워드 라인(WL6)의 메모리 셀들(MC)과 공통으로 쓰기 교란을 받을 수 있다. 또한, 제4 워드 라인(WL4)의 메모리 셀들(MC)은 제3 워드 라인(WL3)의 메모리 셀들(MC)에서 셋 동작 또는 리셋 동작이 수행될 때에 제2 워드 라인(WL2)의 메모리 셀들(MC)과 공통으로 쓰기 교란을 받을 수 있다.
제2 워드 라인(WL2) 및 제6 워드 라인(WL6) 중에서 제6 워드 라인(WL6)에 대한 검사 읽기 동작은 S212 단계에서 이미 수행되었다. 따라서, 제2 워드 라인(WL2)의 메모리 셀들(MC)에 대해 2차 검사 읽기 동작이 수행될 수 있다.
예시적으로, i차 이웃 워드 라인은 셋 동작 또는 리셋 동작이 수행된 워드 라인으로부터 2i-1번째에 위치할 수 있다. i차 이웃 워드 라인과 i-1차 이웃 워드 라인의 사이에 하나의 워드 라인이 존재할 수 있다. i차 이웃 워드 라인은 i-1차 이웃 워드 라인과 하나의 워드 라인을 사이에 두고 이웃할 수 있다.
도 16은 본 발명이 실시 예에 따른 컴퓨팅 장치(400)를 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 장치(400)는 데스크톱 컴퓨터, 노트북 컴퓨터, 데이터 서버, 응용 서버, 스마트폰, 스마트태블릿 등과 같은 다양한 컴퓨팅 장치들 중 하나로 구현될 수 있다.
프로세서(410)는 다양한 연산들을 수행하는 중앙 처리부(CPU) 또는 응용 프로세서(AP)일 수 있다. 프로세서(410)는 중앙 처리부(CPU) 또는 응용 프로세서(AP)가 그래픽 처리부(GPU) 또는 신경망 처리부(NPU)와 결합된 형태로 구현될 수도 있다.
프로세서(410)는 메모리 제어기(411)를 포함할 수 있다. 프로세서(410)는 메모리 제어기(411)를 이용하여 주 메모리(420)를 액세스할 수 있다. 주 메모리(420)는 메모리 제어기(411)의 제어에 따라 셋 동작, 리셋 동작 또는 읽기 동작을 수행할 수 있다.
주 메모리(420)는 메모리 제어기(411)로부터 주소(ADDR), 명령(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 주 메모리(420)는 메모리 제어기(411)와 데이터 신호들(DQ)을 교환할 수 있다. 주 메모리(420)는 도 1을 참조하여 설명된 반도체 메모리 장치(100) 또는 도 3을 참조하여 설명된 불휘발성 메모리 장치(200)를 포함할 수 있다.
시스템 인터커넥트(430)는 컴퓨팅 장치(400)의 구성 요소들 사이에 채널들을 제공할 수 있다. 시스템 인터커넥트(430)는 PCIe, AMBA 등과 같은 다양한 표준들 중 하나에 따라 구현될 수 있다.
스토리지 장치(440)는 컴퓨팅 장치(400)의 보조 메모리(secondary memory)로 기능할 수 있다. 스토리지 장치(440)는 주 메모리(420)보다 느린 액세스 속도 및 주 메모리(420)보다 큰 저장 용량을 가질 수 있다. 스토리지 장치(440)는 HDD, SSD, 휴대용 메모리 등을 포함할 수 있다.
사용자 인터페이스(450)는 사용자와 정보를 교환할 수 있다. 사용자 인터페이스(450)는 키보드, 마우스, 터치 패널, 마이크 등과 같이 사용자로부터 정보를 수신하는 사용자 입력 인터페이스, 그리고 모니터, 스피커, 모터 등과 같이 사용자에게 정보를 제공하는 사용자 출력 인터페이스를 포함할 수 있다.
모뎀(460)은 외부 장치와 유선 또는 무선 통신을 수행하도록 구성된다. 모뎀(460)은 LTE, 이더넷, 와이파이, 블루투스 등과 같은 다양한 표준들 중 적어도 하나를 구현하도록 구성될 수 있다. 예시적으로, 모뎀(460)은 프로세서(410)의 내부에 포함될 수도 있다.
도 1 내지 도 15를 참조하여 설명된 바와 같이, 주 메모리(420)는 상 변화 메모리 셀들을 포함할 수 있다. 주 메모리(420)는 행 단위로 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행할 수 있다. 주 메모리(420)는 셋 동작 또는 리셋 동작을 수행한 후에 검사 조건이 만족되면, 검사 읽기 동작을 수행할 수 있다.
예를 들어, 주 메모리(420)는 임의 간격 이웃 검사(RINC)(Random Interval Neighbor Check)를 수행할 수 있다. 검사 읽기 동작의 결과에서 쓰기 교란이 검출되면, 주 메모리(420)는 i차 이웃 워드 라인들에 대한 검사 읽기 동작들을 순차적으로 수행할 수 있다. 따라서, 주 메모리(420) 및 컴퓨팅 장치(400)의 신뢰성이 향상된다.
또한, 검사 읽기 동작이 필요함에도 종료 조건이 만족되면, 주 메모리(420)는 검사 읽기 동작을 중지(또는 생략)할 수 있다. 따라서, 검사 읽기 동작에 의해 주 메모리(420)의 레이턴시가 과도하게 증가하는 것이 방지된다. 종료 조건을 동적으로 또는 적응적으로 조절함으로서, 주 메모리(420)는 신뢰성과 레이턴시 사이의 트레이드 오프(trade off)를 제공할 수 있다.
예시적으로, 검사기(112)는 메모리 제어기(411)에 포함될 수 있다. 메모리 제어기(411)는 주 메모리(420)의 행 단위로 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행할 수 있다. 메모리 제어기(411)는 셋 동작 또는 리셋 동작을 수행한 후에 검사 조건이 만족되면, 검사 읽기 동작을 수행할 수 있다.
예를 들어, 메모리 제어기(411)는 임의 간격 이웃 검사(RINC)(Random Interval Neighbor Check)를 수행할 수 있다. 검사 읽기 동작의 결과에서 쓰기 교란이 검출되면, 메모리 제어기(411)는 i차 이웃 워드 라인들에 대한 검사 읽기 동작들을 순차적으로 수행할 수 있다. 검사 읽기 동작이 필요함에도 종료 조건이 만족되면, 메모리 제어기(411)는 검사 읽기 동작을 중지할 수 있다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 반도체 메모리 장치(100) 및 불휘발성 메모리 장치(200)의 구성 요소들 또는 동작들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 제어기
100: 반도체 메모리 장치
110: 제어기
111: 버퍼
112: 검사기
121~129, 131~139: 불휘발성 메모리 장치들
141~149: 데이터 버퍼들
151, 152, 153, 154: 데이터 라인들
161, 162, 171, 172: 제어 라인들
200: 불휘발성 메모리 장치
210: 뱅크 어레이
211~218: 뱅크들
220: 입력 및 출력 버퍼
230: 주소 버퍼
240: 명령 버퍼
250: 제어 로직 블록
260, 270: 역다중화기들

Claims (20)

  1. 뱅크들을 포함하고, 각 뱅크는 워드 라인들에 연결된 상 변화 메모리 셀들을 포함하는 상 변화 메모리 장치; 그리고
    상기 뱅크들 중 선택된 뱅크에서 상기 워드 라인들 중 선택된 워드 라인에 연결된 제1 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하도록 구성되는 제어기를 포함하고,
    상기 셋 동작 또는 상기 리셋 동작을 수행함에 따라 제1 조건이 만족되면, 상기 제어기는 상기 선택된 뱅크에서 상기 선택된 워드 라인에 이웃한 적어도 하나의 제1 이웃 워드 라인에 연결된 제2 상 변화 메모리 셀들에 대해 제1 검사 읽기를 수행하도록 더 구성되고,
    상기 제1 검사 읽기를 수행함에 따라 제2 조건이 만족되면, 상기 제어기는 상기 선택된 뱅크에서 상기 적어도 하나의 제1 이웃 워드 라인에 이웃한 제2 이웃 워드 라인에 연결된 제3 상 변화 메모리 셀들에 대해 제2 검사 읽기를 수행하도록 더 구성되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제어기는 랜덤 수를 생성하고, 그리고 상기 선택된 뱅크에서 상기 셋 동작 또는 상기 리셋 동작이 수행될 때에 상기 선택된 뱅크와 연관된 카운트를 높이도록 더 구성되고,
    상기 카운트가 상기 랜덤 수에 도달할 때, 상기 제어기는 상기 제1 조건이 만족된 것으로 판단하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 조건이 만족되면, 상기 제어기는 상기 카운트를 초기화하도록 더 구성되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제어기는 상기 제1 검사 읽기의 결과에서 검출되는 에러들의 수를 검출하도록 더 구성되고,
    상기 에러들의 상기 수가 문턱보다 낮을 때, 상기 제어기는 상기 제2 조건이 만족되지 않은 것으로 판단하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 에러들의 상기 수가 상기 문턱과 같거나 그보다 클 때, 상기 제어기는 상기 제2 상 변화 메모리 셀들에서 쓰기 교란이 발생했는지 검출하도록 더 구성되는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제2 상 변화 메모리 셀들의 각각은 저저항 상태 및 고저항 상태 중 하나의 상태를 갖고,
    상기 에러들의 상기 수가 상기 문턱과 같거나 그보다 클 때, 상기 제어기는 상기 제2 상 변화 메모리 셀들 중 상기 고저항 상태를 갖는 제4 상 변화 메모리 셀들의 저항값들이 정상 범위보다 낮은지 검출하도록 더 구성되는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 에러들의 상기 수가 상기 문턱과 같거나 그보다 크고 그리고 상기 제4 상 변화 메모리 셀들의 상기 저항값들이 상기 정상 범위보다 낮을 때, 상기 제어기는 상기 제2 조건이 만족된 것으로 판단하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 에러들의 상기 수가 상기 문턱과 같거나 그보다 클 때, 상기 제어기는 상기 제2 상 변화 메모리 셀들로부터 상기 제1 검사 읽기를 통해 읽은 데이터를 상기 제2 상 변화 메모리 셀들에 다시 기입하도록 더 구성되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 적어도 하나의 제1 이웃 워드 라인은 상기 워드 라인들 중에서 상기 선택된 워드 라인에 바로 인접한 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 이웃 워드 라인은 상기 선택된 워드 라인으로부터 상기 적어도 하나의 제1 이웃 워드 라인의 방향을 따라 상기 적어도 하나의 제1 이웃 워드 라인으로부터 두 번째에 위치한 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 제2 이웃 워드 라인에 대한 상기 제2 검사 읽기의 결과가 상기 제2 조건을 만족하면, 상기 제어기는 상기 제2 이웃 워드 라인에 이웃한 다음 이웃 워드 라인을 선택하고 그리고 상기 다음 이웃 워드 라인에 대해 상기 제2 검사 읽기를 수행하도록 더 구성되는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 제2 이웃 워드 라인에 대한 상기 제2 검사 읽기의 결과가 상기 제2 조건을 만족하여도 종료 조건이 만족되면, 상기 제어기는 상기 셋 동작 또는 상기 리셋 동작에 수반되는 추가적인 검사 읽기를 생략하도록 더 구성되는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 종료 조건은 상기 제2 검사 읽기를 수행하는 횟수, 상기 제2 검사 읽기가 수행된 상기 제2 이웃 워드 라인의 주소, 그리고 상기 선택된 뱅크에서 상기 제2 이웃 워드 라인의 위치 중 적어도 하나를 포함하는 반도체 메모리 장치.
  14. 제1 워드 라인들에 연결된 제1 상 변화 메모리 셀들을 포함하는 제1 상 변화 메모리 장치들;
    제2 워드 라인들에 연결된 제2 상 변화 메모리 셀들을 포함하는 제2 상 변화 메모리 장치들;
    데이터 버퍼들; 그리고
    제1 데이터 라인들을 통해 상기 데이터 버퍼들과 제1 데이터 신호들을 통신하고, 제2 데이터 라인들을 통해 상기 제1 상 변화 메모리 장치들 및 상기 제2 상 변화 메모리 장치들과 제2 데이터 신호들을 통신하도록 구성되는 제어기를 포함하고,
    상기 제어기는 외부 장치로부터 제1 주소, 제1 명령 및 제1 제어 신호를 수신하고, 상기 제1 주소, 상기 제1 명령 및 상기 제1 제어 신호에 따라 제1 제어 라인들을 통해 상기 제1 상 변화 메모리 장치들 및 상기 제2 상 변화 메모리 장치들을 제어하고, 그리고 제2 제어 라인들을 통해 상기 데이터 버퍼들을 제어하도록 더 구성되고,
    상기 제어기는 제1 상 변화 메모리 장치들 및 상기 제2 상 변화 메모리 장치들 중에서 선택된 상 변화 메모리 장치들에서 선택된 워드 라인들에 연결된 제3 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하도록 더 구성되고,
    상기 제어기는 상기 선택된 상 변화 메모리 장치들에서 상기 선택된 워드 라인들에 이웃한 제1 이웃 워드 라인들에 연결된 제4 상 변화 메모리 셀들에 대해 제1 검사 읽기를 수행하고, 그리고 상기 제1 이웃 워드 라인들에 이웃한 제2 이웃 워드 라인들에 연결된 제5 상 변화 메모리 셀들에 대해 제2 검사 읽기를 수행하도록 더 구성되는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제4 상 변화 메모리 셀들에서 쓰기 교란이 검출되면, 상기 제어기는 상기 제5 상 변화 메모리 셀들에 대해 상기 제2 검사 읽기를 수행하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제5 상 변화 메모리 셀들에서 쓰기 교란이 검출되면, 상기 제어기는 상기 선택된 상 변화 메모리 장치들에서 상기 제2 이웃 워드 라인들에 이웃한 제3 이웃 워드 라인들에 연결된 제6 상 변화 메모리 셀들에 대해 제3 검사 읽기를 수행하도록 더 구성되는 반도체 메모리 장치
  17. 워드 라인들에 연결된 상 변화 메모리 셀들을 포함하는 상 변화 메모리 장치를 액세스하는 방법에 있어서:
    상기 워드 라인들 중 선택된 워드 라인에 연결된 제1 상 변화 메모리 셀들에 대해 셋 동작 또는 리셋 동작을 수행하는 단계; 그리고
    상기 선택된 워드 라인에 이웃한 제1 이웃 워드 라인에 연결된 제2 상 변화 메모리 셀들에 대해 검사 읽기를 수행하는 단계를 포함하고,
    상기 검사 읽기의 결과에서 쓰기 교란이 검출되면, 상기 제1 이웃 워드 라인에 이웃한 제2 이웃 워드 라인에 연결된 제3 상 변화 메모리 셀들에 대해 상기 검사 읽기가 수행되는 방법.
  18. 제17항에 있어서,
    상기 상 변화 메모리 셀들의 각각은 저저항 상태 및 고저항 상태 중 하나의 상태를 갖고,
    상기 제2 상 변화 메모리 셀들의 고저항 상태들의 저항값들의 범위가 정상 범위보다 낮을 때, 상기 쓰기 교란이 검출되는 방법.
  19. 제17항에 있어서,
    상기 검사 읽기가 특정 횟수만큼 수행되거나, 상기 선택된 워드 라인의 주소가 특정 값이거나, 또는 상기 선택된 워드 라인의 위치가 상기 워드 라인들 중 경계이면, 상기 검사 읽기는 종료되는 방법.
  20. 제17항에 있어서,
    상기 검사 읽기의 결과에서 에러들의 수가 문턱에 도달하면, 상기 검사 읽기를 통해 상기 제2 상 변화 메모리 셀들로부터 읽은 데이터를 상기 제2 상 변화 메모리 셀들에 다시 기입하는 단계를 더 포함하는 방법.
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