CN110858500A - 存储器器件及其操作方法 - Google Patents

Abstract

公开了存储器器件及其操作方法。监测对存储器单元阵列或其一部分执行的连续写入操作的数量。当连续写入操作的数量达到预定数量时，可以执行对应的检查读取操作。如果检查读取操作指示存储器的某些部分已经受写入干扰，则可以刷新这些部分中的数据以对对应存储器单元的电阻状态进行调整，从而提高数据可靠性。

Description

存储器器件及其操作方法

相关申请的交叉引用

本申请要求于2018年8月22日在韩国知识产权局提交的韩国专利申请No.10-2018-0098075以及2019年5月17日在美国专利商标局提交的美国专利申请No.16/415,244的优先权，其公开内容通过引用整体并入本文中。

技术领域

本发明构思涉及半导体器件，更具体地，涉及检查编程数据的干扰的半导体存储器器件(例如，相变存储器器件)、以及访问相变存储器器件的方法。

背景技术

半导体存储器包括非易失性存储器，例如相变存储器、铁电存储器、磁存储器、电阻存储器和闪存(例如，NAND闪存)。一些非易失性存储器(如相变存储器)被配置为通过加热工艺改变其存储器单元的电阻值。当相变存储器对其相变存储器单元执行置位操作或复位操作时，在对应的相变存储器单元处产生热量。

在相变存储器单元处产生的热量会对与被编程的相变存储器单元相邻的其他相变存储器单元有不期望的影响。例如，如果太多的热量被传递到与被选择编程的存储器单元相邻的相变存储器单元，则可能发生不期望的置位操作或复位操作，并且这些相邻的相变存储器单元的电阻值可能被改变(即，被干扰)。一行或多行存储器单元的重复读取操作还可能造成对于相邻行的存储器单元的不期望的干扰。

发明内容

本发明构思的实施例提供了一种通过检查邻近或相邻存储器单元的干扰而具有改善的可靠性的半导体存储器器件(例如，存储器模块、控制器和/或相变存储器器件)、访问相变存储器器件的方法、以及实现其的系统。

在一些示例中，半导体存储器器件包括存储器单元阵列，其包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括可变电阻器，可变电阻器包括具有可变电阻的材料；多个字线，每个字线连接到对应的存储器行；控制逻辑电路，被配置为将数据写入存储器单元阵列并且从存储器单元阵列读取数据；以及检查器电路，被配置为：响应于对第一存储器单元行的写入操作，引起与所述第一存储器单元行紧邻的第二存储器单元行的检查读取操作，以确定所述第二存储器单元行的编程状态是否指示对所述第二存储器单元行的编程状态的写入干扰。

在一些示例中，存储器器件可以是存储器模块并且包括：印刷电路板；多个非易失性存储器半导体芯片，包括连接到印刷电路板的第一非易失性存储器半导体芯片，每个非易失性存储器半导体芯片包括非易失性存储器单元的存储器单元阵列，每个非易失性存储器单元包括可变电阻器，可变电阻器包括具有可变电阻的材料，非易失性存储器单元布置在多个存储器单元行中，以及控制逻辑电路，被配置为通过改变所选择的存储器单元行中的存储器单元的电阻将数据写入存储器单元阵列，被配置为通过将所选择的存储器单元行中的存储器单元的电阻与参考电阻值进行比较来从存储器单元阵列中读取数据；以及控制器，连接到印刷电路板并通过印刷电路板的一个或多个总线连接到多个非易失性存储器半导体芯片，控制器包括检查器电路。

检查器电路可以被配置为执行随机间隔相邻检查(RINC)，其包括响应于对第一非易失性存储器芯片的第一存储器单元行的第一写入操作，对第一非易失性存储器芯片中的与第一存储器单元行紧邻的第二存储器单元行执行检查读取操作，以确定第二存储器单元行的编程状态是否指示对第二存储器单元行的编程状态的写入干扰。

检查器电路可以被配置为响应于确定第二存储器单元行的编程状态指示写入干扰而对第二存储器单元行执行刷新操作。

所公开的实施例包括非易失性半导体芯片。例如，相变存储器(PCM)半导体芯片包括：存储器单元阵列，存储器单元阵列包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括具有可变电阻的相变材料；多个字线，每个字线连接到对应的存储器行；控制逻辑电路，被配置为将数据写入存储器单元阵列并且从存储器单元阵列读取数据；以及检查器电路，被配置为：响应于对第一存储器单元行的写入操作，引起与所述第一存储器单元行紧邻的第二存储器单元行的检查读取操作，以确定所述第二存储器单元行的编程状态是否指示对所述第二存储器单元行的编程状态的写入干扰。

还公开了操作存储器器件的方法。根据一个实施例，一种方法包括：针对对存储器单元阵列或存储器单元阵列的一部分执行的连续写入操作的数量进行计数，存储器单元阵列包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括可变电阻器，可变电阻器包括具有可变电阻的材料；引起对第一存储器单元行的第一写入操作，其中响应于第一写入操作，对连续写入操作的数量的计数提供等于或大于第一寄存器中存储器的第一值的连续写入操作的计数数量；确定连续写入操作的计数数量是否大于或等于第一寄存器中存储的第一值；响应于确定连续写入操作的计数数量大于或等于第一值，引起与第一存储器单元行紧邻的第二存储器单元行的检查读取操作；以及基于第二存储器单元行的检查读取操作，确定第二存储器单元行的编程状态是否指示对第二存储器单元行的编程状态的写入干扰。本文描述的方法和相关联的操作可以由非易失性存储器(例如，形成为在半导体芯片或半导体封装中的集成电路中的非易失性存储器)、控制器、存储器模块、固态存储器和采用其的系统来执行。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述及其他目的和特征将变得更清楚。

图1是示出了根据本发明构思的实施例的存储器模块的框图。

图2是示出了示例性非易失性存储器器件的框图。

图3是示出了示例性存储体的框图。

图4是示出了存储器单元阵列的框图。

图5是示出了引起存储器单元中的置位操作和复位操作的置位脉冲和复位脉冲的示例的图。

图6是示出了电阻元件的温度通过置位脉冲和复位脉冲而改变的示例的图。

图7是示出了存储器单元(例如，存储器单元的电阻元件)的示例的图。

图8是示出了对特定行中的存储器单元执行写入操作的示例的图。

图9是示出了对邻近的相邻存储器单元执行弱复位操作的示例的图。

图10是示出了由两个或更多个存储器单元行引起对特定存储器单元具有影响的干扰的示例的图。

图11是示出了半导体器件的示例性操作方法的流程图。

图12是示出了根据本发明构思的实施例的示例性控制器的框图。

图13是示出了确定错误是否由写入干扰引起的方法的示例的图。

图14是示出了对存储器单元执行检查读取操作的示例的图。

图15是示出了在图14之后执行的检查读取操作的示例的图。

图16是示出了根据本发明构思的实施例的计算设备的框图。

具体实施方式

下面详细描述本发明的示例性实施例。然而，实施例可以以许多不同的形式体现，并且不应解释为限于本文所阐述的示例性实施例的各种细节。这些示例实施例仅是示例，且不需要本文提供的细节的许多不同实施例和变型是可能的。还应该强调的是本公开提供了备选示例的细节，但是这种备选方案的列举不是穷举的。此外，各示例性实施例之间的细节的任何一致性不应被解释为需要这种细节，列出本文所描述的每个特征的每个可能变型是不切实际的。在确定本发明的要求时应参考权利要求的语言。

图1是示出了根据本发明构思的实施例的存储器器件的框图。图1的存储器器件包括存储器模块100，并且在某些实现中，可以用作主存储器，例如，计算机或服务器的主随机存取存储器。在一些示例中，存储器模块100可以是或形成计算机和/或服务器的固态驱动器的一部分(例如，形成云数据存储驱动器)。存储器模块100可以容易地从其被实现的系统中移除，例如，通过插入到系统的对应插槽中(例如，与电连接器配合)的物理连接器。在一些示例中，存储器模块100可以以存储卡的形式提供，该存储卡包括安装在印刷电路板101上并且在树脂封装模制件(未示出)内受保护的诸如本文所述的多个非易失性存储器器件(例如，存储芯片)。

参考图1，存储器模块100包括控制器110、第一非易失性存储器器件121至129、第二非易失性存储器器件131至139、以及数据缓冲器141至149。控制器110、第一非易失性存储器器件121至129、第二非易失性存储器器件131至139以及数据缓冲器141至149可以各自由一个或多个半导体芯片体现，并且可以各自用不同的半导体封装实现，并且这种半导体封装可以安装在印刷电路板101上。印刷电路板101可以(经由印刷电路板101的线)提供在安装在其上的各种半导体芯片之间、以及存储器模块100的半导体芯片和存储器模块100外部的源(例如，存储器控制器10)之间的信号和电力连接。

第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以包括一个或多个非易失性存储器半导体芯片，例如闪存(例如，NAND闪存)存储器芯片、相变存储器(PCM或PRAM)存储器芯片、磁阻随机存取存储器(MRAM)存储器芯片、铁电随机存取存储器(FRAM)存储器芯片、和/或电阻随机存取存储器(ReRAM)存储器芯片。基于电阻的存储器(例如，PCM、MRAM、ReRAM等)可以对其存储器单元进行编程，以改变每个存储器单元的电阻(以表示可以存储在存储器单元中的一个或多个数据比特)，这可以之后被检测以确定存储器单元的电阻状态，从而提取其数据。

控制器110可以从控制器110外部的存储器控制器10接收外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe。可以以地址信号集合的形式接收外部地址ADDRe，并且可以以命令信号集合的形式接收外部命令CMDe。

控制器110可以通过第一数据总线151和152连接到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。第一非易失性存储器器件121至129可以分别与第二非易失性存储器器件131至139对应。例如，第一非易失性存储器器件121至129中的一个(例如，121)和第二非易失性存储器器件131至139中的对应的一个(例如，131)可以共同连接到第一数据总线151和152的一个或多个共享数据总线，即数据总线的相同子集。非易失性存储器器件121至129和131至139的子集的共享公共连接可以是那些非易失性存储器器件专用的，并且不由其他非易失性存储器器件121至129和131至139共享(例如，将第一非易失性存储器器件121和第二非易失性存储器器件131连接到控制器110的共享数据总线可以是第一非易失性存储器器件121和第二非易失性存储器器件131专用的，而不由第一非易失性存储器器件122至129和第二非易失性存储器器件132至139共享)。

第一数据总线151和152中的每一个可以包括传送内部数据信号DQi的两个或更多个数据线(例如，8个)和传送内部数据选通(strobe)信号DQSi的一个或多个数据选通线(例如，2个)。这样的数据线和数据选通线可以连接到非易失性存储器器件121至129和131至139以及它们所连接的控制器110的数据缓冲器，这种包括锁存器在内的数据缓冲器可以被配置为在由所传送的内部数据选通信号DQSi提供的定时处锁存所传送的内部数据信号DQi。

控制器110可以通过第一控制线161和162连接到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。第一控制线161和162可以共同连接到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。

控制器110可以根据外部地址ADDRe产生内部地址ADDRi，可以根据外部命令CMDe产生内部命令CMDi，并且可以根据外部控制信号CTRLe产生内部控制信号CTRLi。控制器110可以通过经由第一控制线161和162传送内部地址ADDRi、内部命令CMDi和内部控制信号CTRLi(例如，作为第一控制线161和162上的对应的电信号)，来控制第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。

控制器110可以通过第二数据总线153和154连接到数据缓冲器141至149。第二数据总线153和154可以包括多个数据线和一个或多个数据选通线，以传送如关于第一数据总线151和152所描述的数据信号。控制器110可以通过第二控制线171和172控制数据缓冲器141至149。控制器110可以通过根据外部命令CMDe和外部控制信号CTRLe经由第二控制线171和172向数据缓冲器141至149传送缓冲器命令BCOM，来控制数据缓冲器141至149。数据缓冲器141至149可以体现为半导体芯片。

控制器110可以执行内部数据信号DQi和外部数据信号DQe之间的相互转换。控制器110可以包括缓冲器111，用于在与存储器控制器10通信的信号ADDRe、CMDe、CTRLe和DQe以及与第一非易失性存储器器件121至129以及第二非易失性存储器器件131至139通信的信号ADDRi、CMDi、CTRLi和DQi之间进行缓冲(例如，临时存储信息)。

控制器110可以包括检查器112(本文中也可以称为检查器电路)，其被配置为对第一非易失性存储器器件121至129和第二非易失性存储器器件131至139执行检查读取操作，并且根据检查读取操作的结果补充数据的完整性。

例如，检查器112可以执行随机间隔相邻检查RINC。随机间隔相邻检查RINC可以包括检查在与被选择访问的存储器单元相邻的存储器单元中存储的数据的完整性的操作。稍后将更全面地描述检查器112的随机间隔相邻检查RINC操作的示例性细节。

在该示例中，存储器控制器10被连接以将外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe直接传送到控制器110，而不使用插入其间的附加缓冲器(尽管这些附加缓冲器可以在备选实现中使用)。在该示例中，存储器控制器10被连接以通过数据缓冲器141至149将外部数据信号DQe和外部数据选通信号DQSe传送到控制器110(尽管在其他实现中不需要提供这样的数据缓冲器141至149)。存储器控制器10可以充当存储器模块100的主机，并且控制存储器模块100的访问操作(例如，读取和写入操作)。

存储器控制器10可以将第一非易失性存储器器件121至129识别为一个队列(rank)(例如，第一队列)，并且可以将第二非易失性存储器器件131至139识别为另一队列(例如，第二队列)。存储器控制器10可以向控制器110提供命令以请求控制器110同时访问属于一个队列的非易失性存储器器件。控制器110可以根据存储器控制器10的请求支持基于队列的访问。

例如，当存储器控制器10(例如，经由单个命令)请求关于第一队列的写入操作或读取操作时，控制器110可以对第一队列的所有非易失性存储器器件(在该示例中，第一非易失性存储器器件121至129)执行写入操作或读取操作。当存储器控制器10(例如，经由单个命令)请求关于第二队列的写入操作或读取操作时，控制器110可以对第二队列的所有非易失性存储器器件(在该示例中，第二非易失性存储器器件131至139)执行写入操作或读取操作。可以同时对对应队列的多个(全部或子集)非易失性存储器器件执行这种基于队列的访问(取决于设计考虑，相同队列的非易失性存储器器件的这种访问操作可以以交错的方式在时间上重叠或者同时启动)。

控制器110可以将被提供用于写入操作的外部数据信号DQe从存储器控制器10传送到第一队列或第二队列作为内部数据信号DQi。控制器110可以将通过读取操作从第一队列或第二队列读取的内部数据信号DQi传送到存储器控制器10作为外部数据信号DQe。

图2是示出了根据本发明构思的实施例的非易失性存储器器件200的框图。第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以被实现为本文所述的一个或若干个非易失性存储器器件200，然而，也可以使用其他非易失性存储器器件。在示例性实施例中，非易失性存储器器件200可以是相变存储器半导体集成电路芯片。然而，非易失性存储器器件200不限于相变存储器，而也可以构成其他类型的非易失性存储器(例如，NAND闪存)。该示例中的非易失性存储器器件200包括存储体阵列210、输入和输出缓冲器220、地址缓冲器230、命令缓冲器240、控制逻辑块250、第一解复用器260和第二解复用器270。

存储体阵列210包括第一存储体至第八存储体211至218。第一存储体至第八存储体211至218各自包括用于存储数据的存储器单元。第一存储体至第八存储体211至218可以彼此独立地进行读取和写入操作，并且这些读取和写入操作可以由一些或所有存储体同时执行。所示的示例示出了由八个存储体形成的存储体阵列210，但存储体的数量不限于8个。

输入和输出缓冲器220可以与第一存储体至第八存储体211至218中的选择的一个存储体交换数据信号DQ。此外，输入和输出缓冲器220可以与外部设备(例如，控制器110)交换数据信号DQ和数据选通信号DQS。

作为读取操作的一部分，输入和输出缓冲器220可以与数据选通信号DQS(这是在向外部设备传送数据信号DQ时产生并且从输入和输出缓冲器220发送的)同步地将从所选择的存储体提供的数据信号DQ传送到外部设备。在写入操作期间，输入和输出缓冲器220可以与从外部设备发送的数据选通信号DQS同步地锁存从外部设备提供的数据信号DQ，并且将锁存的数据信号DQ传送到所选择的存储体。输入和输出缓冲器220的操作和这种操作的定时可以受控制逻辑块250(控制逻辑块250与输入和输出缓冲器220之间的控制信号线(未示出))的控制。

非易失性存储器器件200可以用于本文描述的存储器模块100的第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个。此外，非易失性存储器器件200可以用于其他存储器系统，例如本文所述的其中一个或多个非易失性存储器器件200由存储器控制器10直接访问的存储器系统。因此，应理解，图2中所示的与外部设备(非易失性存储器器件200外部的设备)以及输入和输出缓冲器220交换的数据信号DQ和数据选通信号DQS可以构成关于图1的实施例描述的内部数据信号DQi和内部数据选通信号DQSi(当用图2的对应的非易失性存储器器件22实现第一非易失性存储器器件121至129和第二非易失性存储器器件131至139时)，或者构成关于图1描述的外部数据信号DQe和外部数据选通信号DQSe(当非易失性存储器器件200被实现在提供一个或多个非易失性存储器器件200与存储器控制器10之间的直接访问的存储器系统中时)。图2和对应的描述一般性将这些示例性实现中的这两种实现表示为与外部设备交换数据信号DQ和数据选通信号DQS。

地址缓冲器230可以从外部设备接收地址ADDR。地址ADDR可以包括行地址RA、列地址CA和存储体地址BA和/或存储体组地址BG。地址缓冲器230可以将所接收的地址ADDR的存储体信息BG/BA传送到控制逻辑块250。存储体信息BG/BA可以是存储体地址(唯一地识别存储体211至218中的一个存储体)、存储体组地址(识别存储体211至218的子组)、或存储体地址和存储体组地址。

地址缓冲器230可以将所接收的地址ADDR中的行地址RA传送到第一解复用器260。地址缓冲器230可以将所接收的地址ADDR中的列地址CA传送到第二解复用器270。地址缓冲器230可以在控制逻辑块250的控制下以适当的定时操作。

命令缓冲器240可以从外部设备接收命令CMD。命令缓冲器240可以将所接收的命令CMD传送到控制逻辑块250。命令缓冲器240可以在控制逻辑块250的控制下以适当的定时操作。

控制逻辑块250可以从地址缓冲器230接收存储体信息BG/BA。控制逻辑块250可以从命令缓冲器240接收命令CMD。控制逻辑块250可以从外部设备接收控制信号CTRL。控制逻辑块250可以响应于存储体信息BG/BA、命令CMD和控制信号CTRL来执行操作。

例如，控制逻辑块250可以控制输入和输出缓冲器220、地址缓冲器230和命令缓冲器240进行操作的定时。控制逻辑块250可以控制第一解复用器260和第二解复用器270选择性地将所接收的行地址RA和列地址CA传送到如由存储体信息BA/BG识别的一个或多个存储体。控制逻辑块250可以响应于所接收的命令CMD控制第一存储体至第八存储体211至218的操作，例如写入操作或读取操作。

如上所述，存储器模块100的第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以用一个或多个非易失性存储器器件200实现。在这样的示例性实施例中，地址缓冲器230、命令缓冲器240和控制逻辑块250可以与外部设备(在该实例中构成控制器110)交换图1中所示的内部地址ADDRi、内部命令CMDi和内部控制信号CTRLi。如上所述，其他实施例设想了本文描述的其中非易失性存储器器件200可以由存储器控制器10直接访问的存储器系统。在这样的示例性实施例中，非易失性存储器器件200可以与外部设备(在该示例中构成存储器控制器10)交换外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe。图2和对应的描述一般性将这些示例性实现中的这两个示例性实现表示与外部设备交换地址ADDR、命令CMD和控制信号CTRL。

第一解复用器260可以从地址缓冲器230接收行地址RA。在控制逻辑块250的控制下，第一解复用器260可以将行地址RA传送到第一存储体至第八存储体211至218中的由与命令CMD一起接收的存储体组信息BG/BA选择的一个存储体。

第二解复用器270可以从地址缓冲器230接收列地址CA。在控制逻辑块250的控制下，第二解复用器270可以将列地址CA传送到第一存储体至第八存储体211至218中的由与命令CMD一起接收的存储体组信息BG/BA选择的一个存储体。

图3是示出了根据本发明构思的实施例的存储体300的框图。存储体300可以是图2中所示的第一存储体至第八存储体211至218之一。存储体300可以包括存储器单元阵列310、行解码器320、写入驱动器和读出放大器330、门控(gating)块340和列解码器350。

存储器单元阵列310包括连接到字线WL、位线BL和源极线SL的存储器单元。例如，存储器单元阵列310可以包括以行和列布置的存储器单元，每行存储器单元连接到对应的字线WL。每列中的存储器单元可以连接到对应的位线BL和对应的源极线SL。存储器单元阵列310中的存储器单元可以是相变存储器单元。

行解码器320连接到字线WL，并通过字线WL连接到存储器单元阵列310。在行解码器320(例如，从图2的第一解复用器260)接收到行地址RA时，行解码器320可以解码所接收的行地址RA以选择字线WL中的由所接收的行地址RA识别的一个字线。行解码器320可以例如通过将选择电压或选择电流施加到所选择的字线，来激活所选择的字线。通常在选择和激活所选择的字线时不选择未由所接收的行地址RA识别的字线，并且行解码器320可以对未选择字线中的每一个施加非选择电压或非选择电流。

写入驱动器和读出放大器330连接到位线BL和源极线SL，并且通过位线BL和源极线SL连接到存储器单元阵列310。写入驱动器和读出放大器330可以包括多个写入驱动器和多个读出放大器。位线BL和源极线SL可以成对布置，使得每个位线/源极线对(BL/SL)连接到写入驱动器中对应的一个写入驱动器和读出放大器中对应的一个读出放大器。在一些实施方案中，每个写入驱动器和每个读出放大器可以在两个或更多个位线/源极线对(BL/SL)之间共享(且经由对应的解复用器选择性地连接到这两个或更多个位线/源极线对)。

在写入操作期间，写入驱动器可以通过向位线BL或源极线SL施加电压或电流来将数据写入到与所选择的字线连接的所选择的存储器单元。例如，写入驱动器可以对所选择的存储器单元(连接到所选择的字线WL)执行置位操作或复位操作，以改变这些所选择的存储器单元的电阻值，从而将数据写入到所选择的存储器单元。

在读取操作期间，读出放大器可以通过感测由位线BL和源极线SL对提供的电压或电流，来从所选择的存储器单元(连接到所选择的字线WL)读取数据。例如，读出放大器可以对所选择的存储器单元执行读取操作，以检测所选择的存储器单元的电阻值，从而读取所选择的存储器单元的数据。

门控块340可以通过数据线DL连接到写入驱动器和读出放大器330。门控块340可以由列解码器350控制。门控块340可以包括开关集合(例如，复用器/解复用器的开关集合)，该开关集合在输入和输出缓冲器220与写入驱动器和读出放大器330中的所选择的写入驱动器和读出放大器之间传送数据信号DQ。例如，门控块340可以将写入驱动器和读出放大器330中的所选择的写入驱动器子集和所选择的读出放大器子集与输入和输出缓冲器220连接。响应于对所接收的列地址CA进行解码，列解码器350可以选择这些写入驱动器和读出放大器的子集。

列解码器350可以从第二解复用器270接收列地址CA。列解码器350可以根据列地址CA控制门控块340。例如，根据列地址CA，门控块340可以选择由所接收的列地址CA识别的写入驱动器子集和读出放大器子集，以经由门控块340将该写入驱动器子集和读出放大器子集连接到输入和输出缓冲器220。

在一些实施例中，门控块340可以由邻近的存储体共享。例如，第一存储体至第四存储体211至214可以共享第一门控块340，并且第五存储体至第八存储体215至218可以共享第二门控块340。对于共享相同门控块340的存储体，门控块340可以根据所接收的列地址CA，选择那些存储体中的写入驱动器和读出放大器330的相同子集。

图4是示出了图3的存储器单元阵列310的方面的示例性细节的图。参考图4，存储器单元阵列310包括以行和列布置的多个存储器单元MC。第1至第n行存储器单元MC分别连接到字线WL1至WLn。第1至第m列存储器单元分别连接到第一位线至第m位线BL1至BLm，并且分别连接到第一源极线至第m源极线SL1至SLm。

在该示例中，存储器单元MC连接到一个字线WL、一个位线BL和一个源极线SL。每个存储器单元MC包括选择元件SE和电阻元件RE。选择元件SE可以是开关并且由对应的字线控制，并且可以电连接在对应的位线BL和对应的源极线SL之间的电阻元件RE。在该示例中，选择元件SE是由字线的电压控制的晶体管，以选择性地连接在对应的位线BL和对应的源极线SL之间的对应的电阻元件RE。

电阻元件RE是可变电阻器，并且可以具有通过置位操作或复位操作而改变的电阻值。电阻元件RE可以与选择元件SE一起连接在对应的位线BL和对应的源极线SL之间。电阻元件RE可以包括相变材料(例如，诸如GST之类的硫族化物)，其具有根据相变材料的相态而变化的电阻值。

在其他实施例中，替代晶体管，可以使用二极管来作为选择元件SE。在这种情况下，存储器单元MC的选择元件SE和电阻元件RE可以串联连接在对应的字线和对应的位线之间，并且可以省略源极线SL。作为另一示例，可以省略选择元件SE，并且存储器单元MC的电阻元件RE可以连接在对应的字线和对应的位线之间，并且可以省略源极线。

图5是示出了分别引起存储器单元MC(例如，关于图4描述的那些)中的置位操作和复位操作的置位脉冲和复位脉冲的示例的图。在图5中，横轴表示时间“T”，纵轴表示电流“I”。

参考图4和图5，当对存储器单元MC执行置位操作时，可以对电阻元件RE施加置位脉冲SP。当执行复位操作时，可以对电阻元件RE施加复位脉冲RSP。相比于复位脉冲RSP，可以更短的持续时间施加置位脉冲SP。被施加到经受置位操作的存储器单元MC并流过该MC的电流的量可以大于被施加到经受复位操作的存储器单元MC并且流过该MC的复位脉冲RSP的电流的量。应当理解，尽管图5示出了随时间产生的置位脉冲SP和复位脉冲RSP的序列，但这是出于说明目的。通常，所选择的存储器单元MC行(连接到所选择的字线WL)中的每个存储器单元MC可以在相同的写入操作中经受置位脉冲SP和复位脉冲RSP的施加。例如，所选择的存储器单元MC行中的一些所选择的存储器单元可以具有被施加到其上的对应置位脉冲SP，同时，所选择的存储器单元MC中的其他存储器单元(可以是所选择的存储器单元中的其余全部存储器单元或者其余存储器单元中的一些存储器单元)可以具有被施加到其上的对应的复位脉冲RSP。类似地，还应当理解，图6中所示的存储器单元MC的温度改变的序列是为了便于描述。

图6是示出了存储器单元MC的电阻元件RE的温度通过置位脉冲SP和复位脉冲RSP改变的示例的图。在图6中，横轴表示时间“T”，纵轴表示温度。第一线L1指示由于施加置位脉冲SP而由存储器单元MC的电阻元件RE获得的温度，第二线L2指示由于施加复位脉冲RSP而由存储器单元MC的电阻元件RE达到的温度。

当施加置位脉冲SP时，大电流在相对短的持续时间内流过电阻元件RE。因此，在该相对短的持续时间期间，电阻元件RE的温度急剧增加。在该相对短的持续时间之后，电阻元件RE的温度急剧下降。由于由置位脉冲SP引起的这种温度波动，电阻元件RE的相变材料被置为具有相对高的电阻值(与其晶态相比)的非晶态。

当施加复位脉冲RSP时，小电流在相对长的持续时间内(即，比置位脉冲SP的持续时间长)流过电阻元件RE。因此，电阻元件RE的温度缓慢增加，并且在相对长的持续时间内保持在相对较低的温度(与在施加位置脉冲SP期间达到的峰温度相比)。在施加复位脉冲RSP之后，电阻元件RE的温度可以相对缓慢地降低。由于由复位脉冲RSP引起的这种温度波动，电阻元件RE的相变材料被置为具有相对低的电阻值(与其非晶态相比)的晶态。施加复位脉冲RSP时获得的电阻元件RE的最高温度低于施加置位脉冲SP时获得的电阻元件RE的最高温度。

如上所述，存储器单元MC的置位操作或复位操作通过在相对短的持续时间期间由存储器单元MC产生相对高的温度或者在相对长的持续时间期间由存储器单元MC产生相对低的温度来执行。置位操作和复位操作两者都产生高于室温的温度。当由特定存储器单元执行置位操作或复位操作时，与特定存储器单元邻近的存储器单元的温度也会由于在特定存储器单元处产生的热量而增加。

在一些情况下，邻近存储器单元的温度增加到引起不希望的置位操作或复位操作的这种程度，从而干扰该邻近存储器单元中存储的数据。具体地，邻近存储器单元的电阻元件RE的电阻可能从先前经由对该电阻元件RE的写入操作被编程的电阻改变，这种改变的电阻值可能不再表示经由该写入操作而由该邻近存储器单元存储的数据(例如，一个或多个数据比特)。干扰可以使邻近存储器单元中存储的数据的完整性降低。根据本发明构思的实施例，检查器112(例如，参见图1)可以通过对邻近(或相邻的)存储器单元执行检查读取操作来检查数据的完整性。

如果存储在邻近(或相邻的)存储器单元中的数据的完整性下降，则检查器112可以执行后续操作以改善数据的完整性。因此，提高了存储器模块100或非易失性存储器器件200的可靠性。

图7是示出了存储器单元行中的存储器单元MC的电阻值“R”的分布的示例的图。电阻值“R”可以是例如本文(例如，关于图3和图4)所述的存储器单元MC行中的存储器单元MC的电阻元件RE的电阻值。在图7中，横轴表示存储器单元MC的电阻值“R”，纵轴表示存储器单元MC的数量。

如图7所示，存储器单元MC行中的存储器单元MC可以具有第一状态S1或第二状态S2。当使用复位脉冲RSP对存储器单元MC执行复位操作时，该存储器单元MC的电阻元件RE可以获得其晶态。晶态可以与具有相对低电阻值的第一状态S1相对应。

当使用置位脉冲SP对存储器单元MC执行置位操作时，该存储器单元MC的电阻元件RE可以置于其非晶态。非晶态可以与具有相对高电阻值的第二状态S2相对应。

行解码器320可以选择一行存储器单元MC，例如一个字线。每个写入驱动器可以通过对所选择的存储器单元行(连接到所选择的字线WL)中的(例如，经由位线/源极线BL/SL对)与该写入驱动器连接的存储器单元分别施加置位脉冲SP或者复位脉冲RSP，来选择性地执行置位操作或者复位操作之一(依赖于要存储的数据)。

通过选择性地对所选择的行中的存储器单元MC执行置位操作或复位操作，非易失性存储器器件200可以将所选择的行中的每个存储器单元MC的电阻值“R”调整为第一状态S1或第二状态S2，从而将数据存储到所选择的行中的存储器单元MC。

行解码器320可以选择一行，以读取存储在存储器单元MC中的数据。读出放大器可以各自对所选择的行中的(通过对应的位线/源极线BL/SL对)与读出放大器连接的对应的存储器单元MC施加读取电压或者读取电流。

读出放大器可以通过检测由读取电压或读取电流产生的单元电流或单元电压来测量每个存储器单元MC的电阻值“R”。当存储器单元MC的电阻值“R”低于参考电阻值RR时，读出放大器可以确定这些存储器单元MC具有第一状态S1。参考电阻值RR可以是在存储器单元MC的正常读取操作(例如，响应于来自诸如控制器10之类的主机的请求而向控制器110提供读取数据)期间使用的电阻值RR。可以提供不同的参考电阻值作为不同的电压，并且存储器单元MC的电阻值“R”与参考电阻值的比较可以是响应于存储器单元的电阻的电压与表示参考电阻值的电压的比较。备选地，可以以类似的方式比较电流值。

当存储器单元MC的电阻值“R”等于或大于参考电阻值RR时，读出放大器可以确定这些存储器单元MC具有第二状态S2。关于图7的两个状态表示，具有第一状态的存储器单元MC可以关联并且表示第一二进制值(即，“0”或“1”)，并且具有第二状态的存储器单元MC可以关联并且表示第二二进制值(即，与第一状态无关的其他“0”或“1”)。应当理解，非易失性存储器单元可以被编程为多于两个的状态以表示多于一比特的数据。例如，存储器单元阵列(例如，图3和图4中的310)可以形成有多级单元阵列，其可以被编程为存储两个、三个、四个或更多个比特的数据。应当理解，本发明同样适用于用这种多级存储器单元实现的非易失性存储器器件和系统、以及相关方法。

图8是示出了将数据写入所选择的存储器单元MC行的示例的图，其中对所选择的行中的每个存储器单元MC执行置位操作或复位操作。在该示例中，行解码器320已经选择并激活第五字线WL5。每个写入驱动器可以对第五字线WL5的对应存储器单元MC执行置位操作或复位操作。

如参考图6所述，当对第五字线WL5的存储器单元MC施加置位脉冲SP或者复位脉冲RSP时，可以产生热量。在第五字线WL5的存储器单元MC处产生的热量可以传递到与第五字线WL5邻近(或相邻的)第四字线WL4和第六字线WL6的存储器单元。

当热量传递到第四字线WL4和第六字线WL6的存储器单元MC时，可能对第四字线WL4和第六字线WL6的存储器单元MC执行弱复位操作。

图9是示出了对与经由写入操作编程的存储器单元邻近的存储器单元其在本文中可简称为“邻近存储器单元”，并且可以包括与被编程的存储器单元行紧邻的存储器单元行)执行弱复位操作的示例的图。参考图9，存储器单元MC可以被重复地弱复位，存储器单元MC的电阻值“R”可以从第二状态S2减小到第三状态S3然后减小到第四状态S4。当最初被编程为第二状态S2的存储器单元MC的电阻值“R”变得低于参考电阻值RR时，当从包括这些存储器单元MC在内的行读取数据时可能发生读取错误。

在一些示例中，可以对邻近的相邻存储器单元执行弱置位操作。当存储器单元MC重复经历弱置位操作时，存储器单元MC的电阻值“R”会增加。当最初被编程为第一状态S1的存储器单元MC的电阻值“R”变得高于参考电阻值RR时，当从包括这些存储器单元MC在内的行读取数据时可能发生读取错误。

如上所述，由于对非易失性存储器器件200(参考图2)的特定存储器单元MC执行置位操作或复位操作，因此可能发生关于邻近的相邻存储器单元MC的电阻值“R”的状态的干扰。如果干扰累积到一定水平，则会发生关于存储器单元MC中存储的数据的读取错误，并且数据的完整性会劣化。

已经描述了当在写入操作期间关于邻近字线执行置位操作或复位操作时发生的上述干扰。因此，上述干扰可以称为“写入干扰”。然而，本发明构思不限于仅针对写入干扰，并且适用于受其他机制干扰的存储器单元MC。例如，本发明可以针对“读取干扰”(通过对数据进行读取而引起)。

图10是示出了由两个或更多个行的其它存储器单元引起的对特定存储器单元集合的干扰的示例的图。参考图10，可以对第五字线WL5的存储器单元MC执行包括第一置位操作和/或第一复位操作在内的第一写入操作。第一写入操作会引起对第四字线WL4和第六字线WL6的存储器单元MC有影响的写入干扰。

可以对第三字线WL3的存储器单元MC执行包括第二置位操作和/或第二复位操作在内的第二写入操作。第二写入操作会引起对第二字线WL2的存储器单元MC和第四字线WL4的存储器单元MC有影响的写入干扰。

可以对第七字线WL7的存储器单元MC执行包括第三置位操作和/或第三复位操作在内的第三写入操作。第三写入操作会引起对第六字线WL6的存储器单元MC和第八字线WL8的存储器单元MC有影响的写入干扰。

如上所述，第三字线WL3或者第五字线WL5的写入操作会引起对第四字线WL4的存储器单元MC有影响的写入干扰。当存储在第四字线WL4的存储器单元MC中的数据被写入干扰损坏时，写入干扰可能主要归因于对第三字线WL3的写入操作或者主要归因于对第五字线WL5的写入操作。

在该示例中，假设对第四字线WL4的存储器单元MC有影响的写入干扰可以归因于第三字线WL3的写入操作。在这种情况下，可以预期第二字线WL2和第四字线WL4两者的存储器单元MC中存储的数据被对第三字线WL3的写入操作引起的写入干扰损坏。

检查器112可以被配置为检查与经受写入操作的字线邻近的相邻字线的存储器单元MC的累积写入干扰。例如，当对第五字线WL5执行写入操作时，检查器112可以检查各自与第五字线WL5邻近的第四字线WL4和第六字线WL6的存储器单元MC的累积写入干扰。

在该示例中，我们假设作为检查操作的结果，检查器112可以检测到第四字线WL4的存储器单元MC中存储的数据被写入干扰损坏。然而，如果检查器112仅检查与经受写入操作的字线(在该示例中，WL5经受写入操作)紧邻的字线的存储器单元，则检查器112将无法检测到第二字线WL2的存储器单元MC中存储的数据被写入操作损坏。

第二字线WL2的存储器单元MC中存储的数据可能独自留在损坏状态，并且可以继续被损坏到不再能够进行基于纠错的恢复的这种程度。因此，写入到非易失性存储器器件200的数据的一部分会被永久损坏。

为了解决上述问题，根据本发明构思的实施例，检查器112可以被配置为对与执行检查操作的字线邻近的相邻字线WL(例如，第二顺序的相邻字线)、以及与执行写入操作的字线紧邻的相邻字线WL(例如，第一顺序的相邻字线)的存储器单元MC执行检查读取操作。

根据本发明构思的实施例，检查器112可以被配置为当用于执行检查读取操作的条件满足时对包括第n顺序的相邻字线(n是正整数)在内的相邻字线执行检查读取操作。

图11是示出了根据本发明构思的实施例的操作方法的流程图。该方法可以由存储器系统(例如，本文描述的存储器模块100)实现，或者可以由半导体存储器器件(例如，本文描述的存储器模块100和/或非易失性存储器器件200)实现。关于图1的存储器模块100和非易失性存储器器件200描述了以下内容，但是其同样适用于其他实现。参考图1至图4和图11，在操作S111中，控制器110可以对连接到所选择的字线的存储器单元MC执行包括置位操作和/或复位操作的写入操作。

例如，控制器110可以同时对第一非易失性存储器器件121至129的所选择的存储体处的或者第二非易失性存储器器件131至139的所选择的存储体处的连接到相同字线(例如，由相同行地址识别的字线)的存储器行执行置位操作和复位操作。

在操作S112中，控制器110的检查器112可以确定是否满足检查条件。例如，当对第一非易失性存储器器件121至129或第二非易失性存储器器件131至139中的任何一个的任何特定存储体执行的写入操作的数量达到特定值时，检查器112可以确定检查特定存储体的检查条件满足。

当不满足检查条件时，检查器112不执行检查读取操作。因此，写入操作在不执行检查读取操作的情况下结束。当满足检查条件时，执行操作S113。在操作S113中，检查器112可以使控制器110对连接到与所选择的字线(在步骤S111的写入操作期间选择的)邻近的至少一个相邻字线的存储器单元MC执行检查读取操作。

例如，检查读取操作可以与普通读取操作相同。控制器110可以关于第一非易失性存储器器件121至129或第二非易失性存储器器件131至139中的每一个的特定存储体执行检查读取操作。控制器110可以接收从第一非易失性存储器器件121至129或第二非易失性存储器器件131至139读取的数据。

在操作S114中，控制器110可以确定所接收的数据的比特错误的数量是否等于或大于阈值。当每个非易失性存储器器件提供具有小于阈值的数量个比特错误的数据时，检查读取操作结束。

例如，控制器110可以确定检查读取操作的结果指示数据的可靠性高。由于数据的可靠性高，因此控制器110可以终止检查读取操作而无需执行后续操作来提高可靠性。当数据的比特错误的数量高时(例如，从任何非易失性存储器器件接收的比特错误的数量等于或大于阈值)，执行操作S115。此外，当在步骤S114中将数据的比特错误的数量识别为高时，存储数据的该存储器单元行被识别为需要刷新操作(步骤S116)。注意，在图11的方法中步骤S115和S116的顺序可以切换。此外，如下所述，步骤S116中的对在步骤S114中被识别为需要刷新操作的每一行执行刷新操作可以被延迟，同时执行图11的方法的其余步骤(例如，包括步骤S119、S114、S115、S117和S118在内的操作环可以被重复执行，并且S116中的对于在S114中被识别为需要刷新操作的每行存储器单元的刷新操作可以在稍后时间执行，例如在非易失性存储器器件的空闲时间期间)。

例如，控制器110可以确定检查读取操作的结果指示数据的可靠性低。控制器110可以执行操作S115，以执行后续操作以提高可靠性。在操作S115中，控制器110可以对在S114中已经检测到不可接受的大量比特错误的存储器单元的写入干扰进行检查。

例如，如参考图9所述，写入干扰可以使第二状态S2的存储器单元的电阻值“R”减小或使第一状态S1的存储器单元的电阻值“R”增加。控制器110可以通过对在步骤S114中已经检测到大量比特错误的存储器单元(例如，比特错误的数量等于或大于阈值的存储器位置(例如，存储器单元行))附加地执行读取操作(例如，检查读取操作)，来确定错误是否由写入干扰引起。

当使用不同的参考电阻值对相同存储器单元(例如，邻近的相同存储器单元行)执行检查读取操作时，控制器110可以检查比特错误的数量是否改变。例如，可以(以与使用参考电阻值RR的标准读取操作类似的方式)使存储器单元行经受若干检查读取操作，该若干检查读取操作使用不同电阻值作为参考，通过将存储器单元的电阻值“R”中的每一个与(i)参考电阻值RR、(ii)与小于参考电阻值RR的第一电阻值、以及(iii)与小于第一电阻值的第二电阻值进行比较，来获得三个对应的读取数据集合和每个读取数据集合的比特错误数量。当从这些检查读取操作中的每一个中获得的、从存储器单元读取的读取数据中的比特错误的数量按照(i)使用参考电阻值RR获得的读取数据、(ii)使用第一电阻值获得的读取数据、以及(iii)使用第二电阻值获得的读取数据的顺序减少时，控制器110可以确定错误由写入干扰引起。

在一些示例中，控制器110可以使用相对于参考电阻值RR增加的比较电阻值来检查比特错误的数量是否改变。例如，可以使得存储器单元行经受若干检查读取操作，该若干检查读取操作使用不同的电阻值作为参考，通过将存储器单元的电阻值“R”中的每一个(i)与参考电阻值RR、(ii)与大于参考电阻值RR的第三电阻值、以及(iii)与大于第三电阻值的第四电阻值进行比较，来获得三个对应的读取数据集合和每个读取数据集合的比特错误数量。当从这些检查读取操作中的每一个中获得的、从存储器单元读取的读取数据中的比特错误的数量按照(i)使用参考电阻值RR获得的读取数据、(ii)使用第三电阻值获得的读取数据、以及(iii)使用第四电阻值获得的读取数据的顺序减少时，控制器110可以确定错误由写入干扰引起。

当确定比特错误由写入干扰引起时，控制器110可以执行第一后续操作(例如，操作S116)和第二后续操作(例如，操作S117至操作S119)，第一后续操作用于对由于写入干扰引起的比特错误进行校正，并且第二后续操作用于检查较高顺序(order)的写入干扰(如本文所述，其包括对其他存储器单元行的写入干扰进行检查)。

可以在检查读取操作之后立即执行第一后续操作或第二后续操作。又例如，控制器110可以保留第一后续操作(S116)和/或第二后续操作(S117至S119)，使得在没有通过存储器控制器10向非易失性存储器器件指派任务(例如，没有需要完成的未决访问操作)的空闲时间期间执行第一后续操作或者第二后续操作。作为一个示例，图11的方法可以以图11所示的顺序执行，除了针对在S114中被识别为具有不可接受的大量比特错误的每行存储器单元可以初始地跳过步骤S116之外。可以重复步骤S119、S114到S118的操作环(除了跳过S116之外)，直到图11的方法以其他方式终止为止(例如，恰好在图11的“结束”之前)。在识别了需要刷新操作的多行存储器单元(例如，每次步骤S114确定为“是”时识别的行)之后，可以在空闲时间期间针对这些存储器单元行中的每一行执行步骤S116的刷新操作。在一些示例中，(由于步骤S114的重复执行)被识别为需要刷新操作的多个行可以识别要被刷新的存储器单元行的块(例如，包括多个存储器单元行的连续的存储器分段)。例如，(在特定存储体中的)在步骤S114被识别为要被刷新的所有存储器单元行中的两个最外存储器单元行之间延伸的存储器单元行范围中的每个存储器单元行可以被识别为需要刷新操作。要被刷新的存储器单元行的范围可以与在执行图11的方法期间由步骤S114识别为要被刷新的所有字线的行地址中的最小行地址到最大行地址的范围相对应。

在操作S116中，可以使存储器单元MC经受刷新操作。刷新操作包括将(例如，在S111或S113期间)通过检查读取操作读取的数据写回到相同存储器单元MC，其中数据的比特错误被校正(例如，没有比特错误的数据)。在一些示例中，可以首先通过对先前通过检查读取操作从其读取数据的所有存储器单元MC(例如，整行存储器单元MC)执行复位操作或者置位操作，来对该存储器单元MC进行擦除(或初始化)。然后，可以通过选择性地对先前通过检查读取操作从其读取数据的存储器单元MC执行置位操作或复位操作来写入比特错误校正后的数据。在一些示例中，可以通过选择性地对存储器单元MC中的一些存储器单元执行置位操作并且选择性地对其他存储器单元MC(例如，存储器单元MC中的其余的存储器单元)执行复位操作，来在单个写入操作中写入比特错误校正后的数据以覆盖包含比特错误的数据。

控制器110可以在执行步骤S116的刷新操作时控制非易失性存储器器件的操作。例如，控制器110可以在步骤S111和S114中确定数据的比特错误的数量，并且从通过检查读取操作读取的数据中检测读取数据中的哪些比特是错误比特(例如，在S111或S114中获得的)。控制器110可以反转(invert)数据中的被确定为错误比特的比特的逻辑状态，并且对非易失性存储器器件执行写入操作，以将比特错误校正后的数据存储在存储器单元MC(例如，具有对应的含比特错误的读取数据的那些存储器单元)中。因此，控制器110可以通过选择性地对对应的存储器单元执行置位操作或复位操作，反转存储器单元中存储的数据中的与错误比特相对应的比特的逻辑状态，来校正读取数据的比特错误。

例如，控制器110可以根据通过检查读取操作读取的数据来检测应该具有第一状态S1(参考图7)或第二状态S2的存储器单元。控制器110可以通过对所检测的存储器单元执行置位操作或复位操作来恢复所检测的存储器单元的数据。

当在操作S117中确定错误不是由写入干扰引起时，检查读取操作结束。当在操作S117中确定错误是由写入操作引起时，执行操作S118。在操作S118中，控制器110可以确定是否满足结束条件。结束条件可以是如下条件：允许控制器110终止检查读取操作，否则即便检查读取操作也将会被执行。

例如，当步骤S119、S114至S117的操作环已经执行了预定次数时、当尝试依照操作S116执行的刷新操作不成功时(例如，由于检查步骤S116中多次写入操作而导致的用于检查无比特错误的数据的成功写入的检查读取操作已经执行了预定次数，但没有成功写入无比特错误的数据)，和/或控制器110确定要由非易失性存储器器件执行的其他操作(例如，由于来自主机的请求而对非易失性存储器器件的访问操作)比继续图11的方法以执行依据步骤S119、S114至S117的操作环的进一步检查读取操作和刷新操作更优先时，S118的结束条件可以满足。在一些示例中，当执行写入的地址(或物理位置)或执行检查读取操作的地址(或物理位置)属于特定范围(例如，如由控制器110的一个或多个寄存器识别的范围)或者与非易失性存储器器件的存储体的边界相对应时，可以满足结束条件。

当满足结束条件时，图11的检查读取方法结束。当不满足该结束条件时，执行步骤S119。在操作S119中，检查器112可以指示控制器110对连接到下一顺序的相邻字线的存储器单元MC执行检查读取操作。可以通过将每个存储器单元MC的电阻值与参考电阻值RR进行比较来执行检查读取操作。下一顺序的相邻字线可以是最接近所选择的字线(在S111中)的字线，其位于(i)所选择的字线的与最初经受检查读取操作(在S113中)的紧邻字线相同的一侧上，并且(ii)是远离所选择的字线(S111)的奇数字线。

在对连接到下一顺序的相邻字线(下一顺序的存储器单元行)的存储器单元MC执行检查读取操作之后，控制器110可以再次执行操作S114。也就是说，可以根据下一顺序的检查读取操作的结果检测比特错误的数量，并且可以检查比特错误是否由写入干扰引起。在从下一顺序的相邻字线读取的数据中的比特错误的数量等于或大于阈值(S114)并且确定比特错误是由写入干扰引起的(S117)的情况下，可以针对下一顺序的相邻字线重复执行步骤S119、S114至S117的操作环，以执行对应的检查读取操作和刷新操作。

因此，对于位于所选择的字线(例如，在S111中针对写入操作而选择的)的一侧上的字线，可以针对作为远离所选择的字线(S111)的奇数字线的字线顺序地执行检查读取操作和对应的刷新操作。还应当理解，已经关于位于所选择的字线(在S111中)的一侧的字线描述了步骤S119、S114至S117的操作环的继续进行。然而，当操作S113包括与所选择的字线(在S111中)紧邻的每个字线(例如，位于所选择的字线(在S111中)的两侧上，或者位于所选择的字线的四侧上(例如，在3D存储器单元阵列中))的检查读取操作时，可以针对所选择的字线(在S111中)中的与在步骤S113中执行紧邻字线的初始检查读取操作的那一侧相对应的每个字线集合单独执行步骤S119、S114至S117的操作环。

例如，假设非易失性存储器器件的存储体包括n个字线WL1至WLn，其中n是整数(例如，图10、图14和图15中，n＝8，但是n可以是大于8的整数，例如1024或更大或者2048或更大等)。可以响应于唯一识别字线的对应行地址(例如，由控制器110提供的)来通过存储体的行解码器单独地激活n个字线中的每一个字线，以提供对与所激活(所选择的)字线连接的存储器单元行的访问。假设在操作S111中选择字线WLs用于写入操作，其中s为1至n的整数，并且WLs是WL1至WLn之一。在该示例中，作为与所选择的字线WLs的紧邻字线的字线WL(s+1)经受检查读取操作(S113)，并且将其比特错误与阈值相比(S114)，针对写入干扰而被检查(经由S115的操作)，被刷新(S116)，并且使得其比特错误(例如，在S115中使用不同的读取电阻值从多个检查读取操作获得的)被分析以确定比特错误是否源自写入干扰(S117)。假设比特错误被确定为源自写入干扰(并且在S118中没有满足结束条件)，则可以关于WL(s+p)执行步骤S119，其中p＝(2i-1)，其中i是最初等于一(1)并且每当关于所选择的字线WLs的该特定侧执行S119、S114至S117的操作环时(即，每次确定针对在所选择的字线WLs的该相同侧上的那些字线中的下一顺序的字线(如，与经受S113的初始检查读取操作的所选择的字线WLs紧邻的字线WL(s+1))执行S119中的检查读取操作时)递增的整数。

如所指出的，可以针对写入干扰对所选择字线WLs的多侧上的字线进行检查，并且适当的情况下对其进行刷新。因此，S113还可以包括对在WLs的另一侧(与WL(s+1)相比而言的)上的与所选择的字线WLs紧邻的字线(字线WL(s-1))执行检查读取操作。还可以关于WL(s-1)执行步骤S114、S115、S116和S117。假设比特错误被确定为源自写入干扰(并且在S118中没有满足结束条件)，则可以关于WL(s-p)执行步骤S119，其中p＝(2i-1)，其中i是最初等于一(1)并且每当关于所选择的字线WLs的该特定侧执行S119、S114至S117的操作环时(即，每次确定针对在所选择的字线WLs的该相同侧上的那些字线中的下一顺序的字线(如，与经受S113的初始检查读取操作的所选择的字线WLs紧邻的字线WL(s-1))执行S119中的检查读取操作时)递增的整数。因此，可以针对所选择的字线WLs(在S111中)的每一侧单独地重复执行S119、S114、S115、S116和S117的操作环，因此，可以顺序地执行多个操作环(或者以交错方式执行各个步骤)，并且一个操作环的终止可以不要求另一个操作环的终止。

因此，对于位于所选择的字线(例如，在S111中针对写入操作而选择的)的一侧上的字线，可以针对作为远离所选择字线(S111)的奇数字线的字线顺序地执行检查读取操作和对应的刷新操作，同时针对作为远离所选择的字线(在S111中)的偶数字线的字线来避免关于步骤S119、S114至S117所述的相同的检查读取操作和进一步评估。

然而，应当理解，可能期望针对位于经受了S116中的刷新操作(并且与所选择的字线(在S111中)间隔开奇数个字线)和/或在S117中被认为比特错误是由写入操作引起的(并且与所选择的字线(在S111中)间隔开奇数个字线)的两个字线之间的任何这样的字线，执行针对与所选择字线(在S111中)间隔开偶数个字线的字线的刷新操作。对于与所选择的字线(在S111中)间隔开偶数的这种字线(即，在这些字线和所选择的字线(在S111中)之间插入有奇数个字线)，可以执行单个读取操作、比特错误检测和比特错误校正(以便实现对应的刷新操作)。然而，可以省略步骤S114、S115和/或S117的操作。例如，在对与所选择的字线(在S111中)间隔开偶数的字线执行刷新操作时，可以避免以下操作中的一个或多个或全部：基于比特错误的数量确定执行刷新操作(S114)，检查写入干扰和/或利用多个读取值对字线执行多次读取操作(S115)，以及确定比特错误是否由写入干扰引起(S117)。在上面讨论的示例中，与所选择的字线间隔开偶数的字线是WL(s+p)和WL(s-p)，其中p＝(2i)(并且其中，对于所选择的字线WLs的每一侧，i是等于1至以上所述执行的操作环S119、S114至S117的数量的整数)。

如上所述，根据本发明构思的实施例，存储器模块100可以在满足检查条件时执行检查读取操作。在根据检查读取操作的结果数据检测到由写入干扰引起的比特错误的数量等于或大于阈值的情况下，执行下一顺序的检查读取操作。因此，改善了存储器单元MC中存储的数据的可靠性。

以上所述的关于图1至图11的实施例描述了检查器112作为控制器110的一部分。然而，检查器112可以设置在图2的非易失性存储器器件200的控制逻辑块250中。当本发明体现为存储器模块(例如，图1中的100)时，第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以包括检查器112，检查器112被配置为自动执行本文所述的检查读取操作和刷新操作(例如，无需控制或从外部源(例如，从控制器110)接收指令)。因此，可以提供多个检查器112，每个检查器形成在非易失性存储器半导体芯片中(例如，当第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个形成为半导体芯片时)。在非易失性存储器半导体芯片中实现检查器时，可以在芯片上执行比特错误检测和比特错误校正(在每个非易失性存储器半导体芯片中设置片上ECC电路)。在一些示例中，可以片上提供检查器112，每个检查器112是对应的非易失性存储器半导体芯片的一部分，其中每个检查器不包括随机数产生器116，而是从外部源(例如，控制器110的随机数产生器116)获得随机数RN或获得数字序列(可以是或可以不是随机的)(例如，编程在非易失性存储器半导体芯片的寄存器中的数字)。

图12是示出了根据本发明构思的实施例的控制器110的框图。参考图1和图12，控制器110包括缓冲器111、检查器112、物理块113和纠错块114。

缓冲器111被配置为存储要被写入到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的一个或多个的数据，并且存储从第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的一个或多个读取的数据。

要从缓冲器111传送到第一非易失性存储器器件121至129或第二非易失性存储器器件131至139的数据可以由纠错块114驱动的纠错码ECC来编码。从第一非易失性存储器器件121至129或第二非易失性存储器器件131至139向缓冲器111传送的数据可以由纠错块114解码。

纠错块114(这里也可以称为纠错电路或ECC电路)可以执行纠错编码，以将纠错奇偶校验位(例如，奇偶校验码)添加到数据。纠错块114可以通过使用数据和纠错奇偶校验位以常规方式执行纠错解码，并且可以检测和校正比特错误。从缓冲器111向非易失性存储器器件121至129和131至139传送的和从非易失性存储器器件121至129和131至139接收的数据可以具有码字(最初由纠错块114的编码操作产生)的形式。码字可以采用各种常规形式。码字可以包括(在由纠错块114编码之前)以数据的原始格式提供数据的部分(例如，附加有ECC校验码(例如，奇偶校验码)的码字)，或者码字可以包含修改格式的数据。

物理块113可以与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139通信以控制它们。物理块113可以包括控制器110的接口(例如，输入/输出缓冲器和驱动器)，并且通过第一数据总线151和152与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139交换内部数据信号DQi和内部数据选通信号DQSi。

物理块113可以通过第一控制线161和162向第一非易失性存储器器件121至129或第二非易失性存储器器件131至139传送内部地址ADDRi、内部命令CMDi和内部控制信号CTRLi。

检查器112包括逻辑块115、随机数产生器116、计数器电路117和比较器电路118。逻辑块115可以控制检查器112的操作，并且可以确定读取数据的比特错误的数量是否指示应该刷新存储器单元行。计数器电路117可以包括多个计数器，每个计数器提供与非易失性存储器器件121至129和131至139中的对应一个存储体相关的计数CNT。当关于第一非易失性存储器器件121至129或第二非易失性存储器器件131至139的特定存储体执行写入操作(例如，置位操作和/或复位操作)时，逻辑块115可以使计数器电路117增加与该特定存储体相对应的计数CNT。例如，如果非易失性存储器器件121至129和131至139中的每一个包括8个存储体，则计数器电路117可以包括七十二个(72)计数器，每个计数器提供跟踪对应存储体的写入操作的数量的计数。

随机数产生器116可以包括伪随机数产生器，并且可以产生一组随机数RN。随机数RN的数量可以与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139的存储体的数量相对应(例如，最初产生七十二(72)个随机数RN，每个随机数用于一个存储体)。随机数产生器116可以包括可以存储所产生的随机数RN的多个寄存器。随机数产生器116可以将与存储体对应的随机数RN提供给比较器电路118。本公开中使用的随机包括伪随机。在本公开中，如果一个数字的值响应于随机数(其可以是由伪随机数产生器产生的伪随机数)，则认为该数字是随机数RN。例如，每个随机数RN可以是从预定的整数集合(例如，预定范围内的整数)中随机选择的，对其的选择由所产生的随机数确定。在一些示例中，可以对来自预定整数集合的选择进行加权，以增加选择某些整数而不是其他整数的机会(该选择由随机数的产生来确定)，从而靶向和/或产生针对任何一个特定存储体而顺序产生的随机数RN的平均值。在一些示例中，产生器116的数字输出可以不是随机数，而是存储在产生器116的寄存器中的数字或数字序列。

计数器电路117可以提供等于随机数RN的数量(例如，与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139的存储体的数量相对应)的数量个计数CNT。在逻辑块115的控制下，计数器电路117可以在存储体执行写入操作时增加该存储体的计数。计数器电路117可以将存储体的计数CNT提供给比较器电路118。

比较器电路118可以将计数CNT与对应的随机数RN进行比较。比较器电路118可以包括多个比较器，每个比较器与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的存储体之一相对应，并且每个比较器包括与对应于该比较器的存储体相对应的计数CNT和随机数RN的输入。当特定计数CNT达到对应的随机数RN时，比较器电路118的对应比较器可以激活与特定计数CNT相关联的使能信号EN。当使能信号EN激活时，逻辑块115可以进入检查读取模式，并且发起针对与激活使能信号EN的比较器相关联的存储体的检查读取操作(例如，如本文中例如关于图11所述的)。因此，可以选择与激活使能信号EN的比较器相关联的存储体用于检查读取操作。激活使能信号EN还可以使与存储体相关联的计数器复位，并且使随机数产生器116针对该存储体产生并存储新的随机数RN(从而重新开始监测该存储体的写入操作的数量，以稍后在该存储体执行另一随机数量的写入操作时发起针对该存储体的检查读取操作)。

逻辑块115可以经由物理块113与被选择用于检查读取操作的存储体进行通信，以对该选择的存储体执行检查读取操作(例如，本文中例如根据图11的方法所述的)。例如，当通过物理块113接收到检查读取操作的结果数据时，可以将所接收的数据提供给纠错块114以对所接收的数据执行错误检测，并且逻辑块115可以从纠错块114获得所接收的数据中的比特错误的数量。当比特错误的数量等于或大于阈值时，逻辑块115可以将从中读取数据的存储器单元行识别为需要刷新操作，并且还对所选择的存储体(经由物理块113进行通信)执行进一步读取操作，以确定比特错误是否由写入干扰引起。

逻辑块115可以基于由纠错块114针对每个对应的读取数据提供的比特错误的对应数量，获得与当使用不同电阻参考值执行读取操作时比特错误的数量是否改变有关的信息。逻辑块115可以基于比特错误的数量的改变来确定比特错误是否由写入干扰引起。当确定比特错误是由写入干扰引起的时，逻辑块115可以对所选择的存储体执行下一顺序的检查读取操作。

当比特错误的数量等于或大于阈值时，逻辑块115可以如本文所述地那样对对应的存储器单元执行刷新操作。当检查读取操作结束或完成时，逻辑块115可以使计数器电路117将与所选择的存储体相关联的特定计数复位或者初始化。此外，逻辑块115可以使随机数产生器116产生与所选择的存储体相关联的(并且与所选择的存储体相关联的计数相比较的)随机数。因此，可以终止与所选择的存储体相关联的逻辑块的检查读取模式。应当理解，逻辑块可以同时进入针对若干存储体的检查读取模式。

如上所述，当对特定存储体执行置位操作或复位操作的次数达到随机数时，检查器112可以对特定存储体执行检查读取操作。当执行检查读取操作时，更新随机数。因此，检查器112可以执行随机间隔相邻检查RINC。

尽管未在图12中示出，但是控制器110还可以包括用于与存储器控制器10通信的单独的物理块。缓冲器111还可以被配置为存储通过单独的物理块接收的外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe。

尽管未在图12中示出，但是控制器110还可以包括控制器核，其用于根据缓冲器111中存储的外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe来产生内部地址ADDRi、内部命令CMDi和内部控制信号CTRLi。

图13是示出了确定错误是否由写入干扰引起的方法的示例的图。参考图1至图9和图13，最初被编程为第二状态S2的存储器单元可以由于写入干扰而使其存储器单元特性(例如，电阻值)偏移到第四状态S4(参考图9)。

当执行检查读取操作时，可以将存储器单元MC的电阻值“R”与参考电阻值RR进行比较。当通过检查读取操作读取的数据的比特错误的数量等于或大于阈值时，控制器110还可以执行读取操作(例如，干扰检查读取操作)，以确定比特错误是否由写入干扰引起。

控制器110可以执行第一干扰检查读取操作，并且可以将存储器单元MC的电阻值“R”与低于参考电阻值RR的第一电阻值CR1(例如，第一检查读取电阻值)进行比较。控制器110可以执行第二干扰检查读取操作，并且可以将存储器单元MC的电阻值“R”与低于第一电阻值CR1的第二电阻值CR2(例如，第二检查读取电阻值)进行比较。参考电阻值RR可以用于数据的正常读取操作，而第一电阻值CR1和第二电阻值CR1可以不用于正常读取操作。

如图13所示，在存储器单元MC的电阻值由于写入干扰改变的情况下，通过使用逐渐减小的电阻值来执行读取操作(例如，检查读取操作和干扰检查读取操作)，因此，比特错误的数量逐渐减少。当确定错误的趋势减少时，控制器110可以确定错误是由写入干扰引起的。

同样地，在通过使用逐渐增加的电阻值执行读取操作时比特错误的数量逐渐减少的情况下，控制器110可以确定与第一状态S1的存储器单元相关联的错误是由写入干扰引起的。

在一些示例中，逻辑块115(其可以是控制器110的一部分或片上作为非易失性存储器器件半导体芯片(例如，121至129和131至139)的一部分)可以确定比特错误的数量是不可接受的高，并且将存储器单元行识别为需要刷新操作(例如，操作S114中的“是”结果)，和/或检查写入干扰而不获得从纠错块114(或其他ECC电路)检测到的比特错误的数量。在一些示例中，逻辑块115可以确定比特错误的数量是不可接受的高，并且将存储器单元行识别为需要刷新操作(例如，操作S114中的“是”结果)而不确定数据的比特错误的数量。例如，对要存储在非易失性存储器器件中的数据进行数据编码可以包括：纠错块114对要存储在任一存储器单元行中的数据进行比特均衡，然后将比特均衡后的数据存储在非易失性存储器器件的存储器单元中。尽管存储器单元行中的比特均衡后的数据可以是由纠错块114直接产生的码字，但是存储器单元行中的比特均衡后的数据可以来自其他比特均衡处理(例如，由纠错块114产生的一个或多个码字和/或码字的一部分的比特均衡处理)。对要存储在存储器单元行中的数据进行比特均衡可以导致将某个数据集合(例如，要存储在存储器单元行中的数据)的逻辑高位的数量和逻辑低位的数量调整为大致相同(例如，彼此相差+/-5％或者+/-10％)。数据的比特均衡可以遵循规定的规则，使得知道存储器单元行中的数据的比特的最小数量和最大数量。因此，可以知道存储器单元行中的数据(没有任何比特错误)的逻辑高(“1”)比特的最小数量和最大数量以及逻辑(“0”)低比特的最小数量和最大数量(针对存储在每个存储器单元行中的数据，可以是相同的最小数量和最大数量)。

因此，确定比特错误的数量是不可接受的高并且将存储器单元行识别为需要刷新操作(例如，操作S114中的“是”结果)可以包括：对存储器单元行中的数据的为某一逻辑电平的比特的数量进行计数(例如，对所有逻辑高“1”的比特进行计数和/或对所有逻辑低“0”的比特进行计数)，并且确定所得到的计数是否落在预定范围(例如，与在执行比特均衡之后能够存在于存储器单元行中的无错误数据中的逻辑比特的已知最小值和已知最大值相对应)内。例如，可以将某一逻辑值的逻辑比特的计数与第一阈值进行比较，以确定该计数是否小于第一阈值，并且可以将该计数与第二阈值进行比较以确定该计数是否是大于第二阈值。如果逻辑比特的计数小于第一阈值或者如果逻辑比特的计数大于第二阈值，则逻辑块115可以确定比特错误的数量是不可接受的高并且将存储器单元行(存储有其逻辑比特已被计数的数据)识别为需要刷新操作(操作S114中的“是”)。第一阈值和第二阈值可以分别是在对存储器单元行中存储的数据进行比特均衡之后会存在于无错误数据中的逻辑比特的已知最小数量和已知最大数量(或者可以是这个已知最小值减去偏移量以及这个已知最大值加上偏移量，其中，在将存储器单元行识别为需要刷新操作(例如，操作S11中的“是”结果)之前，偏移量可以允许在数据中存在更大的可接受数量的错误比特)。

逻辑块115的检查写入干扰(S115)可以以与本文描述的相同或相似的方式执行。在一些示例中，不是对从存储器单元行读取的数据的比特错误(例如，如本文所述的由纠错块114确定的)的数量进行计数，而是可以用不同的电阻参考值(例如，如本文所述的，第一电阻值和第二电阻值、和/或第三电阻值和第四电阻值)读取数据，并且所得到的读数据(由使用不同的电阻参考值分别产生的多个读取数据集合)可以具有被计数的数量个的某一逻辑电平的比特。如果对应于用于读取数据的对应电阻参考值相对于读取参考值RR的较大差，读取数据中的具有某一逻辑电平的比特的数量偏离预定范围较少，则可以确定比特错误由写入干扰引起(如所指出的，该预定范围可以与在执行比特均衡之后会存在于无错误数据中的逻辑比特的已知最小值和已知最大值相对应)。

在该示例中，刷新操作(S116)可以由逻辑块115以与本文描述的相同的方式执行，尽管可能需要稍后由纠错块114对数据进行处理(如果尚未执行的话)以识别数据中的哪些比特是要通过刷新操作校正的错误比特。

在该示例中，识别存储器单元行是否需要刷新操作(例如，操作S114中的“是”结果)并确定比特错误是否由写入干扰引起(S115)可以以简单的方式执行，而无需通过纠错块114进行复杂计算以确定比特错误的数量，因此节省功率。此外，确定存储器单元行是否需要刷新操作(例如，操作S114中的“是”结果)并确定错误是否由写入干扰引起(S115)可以用简单电路执行，该电路可以是非易失性存储器器件芯片的一部分。例如，逻辑块115电路中的全部或一些可以是每个非易失性存储器器件芯片的一部分。例如，每个非易失性存储器器件芯片可以包括计数器、比较器和寄存器，计数器对非易失性存储器器件的存储体的存储器单元行读取的数据(例如，存储在非易失性存储器器件的缓冲器(例如，页缓冲器)中的读取数据)中的某一逻辑电平(高或低)的比特的数量进行计数，比较器将该计数器的计数与本文所述的第一阈值和第二阈值进行比较，并且寄存器存储第一阈值和第二阈值。在一些示例中，第一阈值和第二阈值可以是可编程的，例如通过经由外部源(例如，控制器110)编程非易失性存储器器件的模式寄存器集合。当非易失性存储器器件包括用于执行操作S114和S115的这种电路时，作为操作S114和/或S115的一部分而读取的数据不需要从非易失性存储器器件输出到外部源(例如，输出到控制器110)。如果非易失性存储器器件包括片上纠错块114(例如，如本文所述的)，则作为操作S113至S119的一部分而读取的数据不需要输出到外部源，而可以片上检测并校正错误比特。因此，包括执行任何刷新操作(S116)在内的操作S113至S119可以由非易失性存储器器件自动执行(例如，不从控制器110接收相关命令)。

图14是示出了对存储器单元MC执行检查读取操作的示例的图。参考图1至图9和图14，在操作S211中，可以对第五字线WL5的存储器单元MC执行写入操作(例如，置位操作和/或复位操作)。如参考图12所述，当执行操作S211时，计数CNT可以达到随机数RN，因此，可以满足检查条件。

当满足检查条件时，在操作S212中，可以对作为第一顺序的相邻字线中的第一相邻字线的第六字线WL6中的存储器单元MC执行检查读取操作。可以在与第六字线WL6的存储器单元MC相关联的检查读取操作中检测到比特错误的数量小于阈值。因此，与第六字线WL6的存储器单元MC相关联的检查读取操作结束。

在操作S213中，可以对作为第一顺序的相邻字线中的第二相邻字线的第四字线WL4中的存储器单元MC执行检查读取操作。可以在与第四字线WL4的存储器单元MC相关联的检查读取操作中检测到比特错误的数量达到阈值。因此，应该关于第四字线WL4的存储器单元MC确定错误是否由写入干扰引起。

图15是示出了在图14之后执行的检查读取操作的示例的图。参考图1至图9和图15，在操作S214中，关于第四字线WL4的存储器单元MC检查写入干扰。例如，第四字线WL4的存储器单元MC的错误可以被确定为是由写入干扰引起。在检查写入干扰之后，在操作S215中，可以对第四字线WL4的存储器单元MC执行刷新操作，因此，可以恢复数据的可靠性。

在操作S216中，可以对作为第二顺序的相邻字线的第二字线WL2的存储器单元MC执行检查读取操作。例如，第i顺序的相邻字线(i是大于1的正整数)可以

例如，当对第五字线WL5的存储器单元MC执行置位操作或复位操作时，第四字线WL4的存储器单元MC可能与第六字线WL6的存储器单元MC一起经历写入干扰。此外，当对第三字线WL3的存储器单元MC执行置位操作或复位操作时，第四字线WL4的存储器单元MC可能与第二字线WL2的存储器单元MC一起经历写入干扰。

在操作S212中已经执行了。因此，可以对第二字线WL2的存储器单元MC执行第二顺序的检查读取操作。

在实施例中，第i顺序的相邻字线可以位于与执行初始写入操作(例如，置位操作或复位操作)的字线相距第(2i-1)位置处。可以在第i顺序的相邻字线和第(i-1)顺序的相邻字线之间插入一个字线。第i顺序的相邻字线可以与第(i-1)顺序的相邻字线相邻，其间插入有一个字线。

图16是示出了根据本发明构思的实施例的计算设备400的框图。参考图16，计算设备400可以用各种计算设备之一来实现，例如台式计算机、笔记本计算机、数据服务器、应用服务器、智能电话和智能平板电脑。

处理器410可以是执行各种操作的中央处理单元(CPU)或应用处理器(AP)。处理器410可以以中央处理单元(CPU)和应用处理器(AP)与图形处理单元(GPU)或神经处理单元(NPU)组合的方式实现。

处理器410可以包括存储器控制器411。处理器410可以通过使用存储器控制器411访问主存储器420。主存储器420可以在存储器控制器411的控制下执行访问操作，例如读取和写入操作(例如，置位操作、复位操作)。存储器控制器411可以是本文其他地方描述的存储器控制器10。

主存储器420可以从存储器控制器411接收地址ADDR、命令CMD和控制信号CTRL。主存储器420可以与存储器控制器411交换数据信号DQ。主存储器420可以包括参考图1描述的存储器模块100和/或参考图3描述的非易失性存储器器件200。

系统互连430可以在计算设备400的组件之间提供通道。系统互连430可以遵循各种标准(例如，外围组件互连快速(PCIe)和高级微控制器总线架构(AMBA))之一来实现。

存储设备440可以用作计算设备400的辅助存储器。存储设备440可以具有比主存储器420慢的访问速度，并且可以具有大于主存储器420的存储容量。存储设备440可以包括硬盘驱动器(HDD)、固态驱动器(SSD)、便携式存储器等。

用户接口450可以与用户交换信息。用户接口450可以包括从用户接收信息的用户输入接口(例如，键盘、鼠标、触摸板或麦克风)以及向用户提供信息的用户输出接口(例如，监视器、扬声器或电动机)。

调制解调器460被配置为与外部设备执行有线或无线通信。调制解调器460可以被配置为实现各种标准中的至少一种，例如长期演进(LTE)、以太网、无线保真(Wi-Fi)和蓝牙。在实施例中，调制解调器460可以包括在处理器410内。

如参考图1至图15所述，主存储器420可以包括相变存储器单元。主存储器420可以对针对每个存储器单元行(例如，与连接到字线的那些存储器单元相对应)，对相变存储器单元执行置位操作或复位操作。当在执行置位操作或复位操作之后满足检查条件时，主存储器420可以执行如本文所述的检查读取操作。

例如，主存储器420可以执行随机间隔相邻检查RINC。当从检查读取操作的结果检测到写入干扰时，主存储器420可以顺序地对第i顺序的相邻字线执行检查读取操作。因此，主存储器420和计算设备400的可靠性得到改善。

此外，即使要求检查读取操作，但当满足结束条件时，主存储器420可以停止(或跳过)检查读取操作。因此，防止了主存储器420的延时由于检查读取操作而过度增加。主存储器420可以通过动态地或自适应地调整结束条件来提供可靠性和延时之间的折衷。例如，可以调整用于确定步骤S118的结束条件分析的阈值，例如通过分析存储器使用、环境条件(例如，温度和/或湿度)、或通过(由可以响应用户的用户输入的主机)对主存储器420的模式寄存器进行编程。

在实施例中，检查器112可以包括在存储器控制器411中。存储器控制器411可以针对主存储器420的每一行，对相变存储器单元执行置位操作或复位操作。当在执行置位操作或复位操作之后满足检查条件时，存储器控制器411可以执行检查读取操作。

例如，存储器控制器411可以执行随机间隔相邻检查RINC。当从检查读取操作的结果检测到写入干扰时，存储器控制器411可以顺序地对第i顺序的相邻字线执行检查读取操作。即使要求检查读取操作，但当满足结束条件时，存储器控制器411可以停止(或跳过)检查读取操作。

如上所述，以上通过使用诸如“第一”、“第二”、“第三”之类的序数来描述的实施例的组件(例如，存储器模块100和非易失性存储器器件200)或操作。应当理解，这些序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。此外，用特定序数引用的术语(例如，特定权利要求中的“第一”)可以在其他地方以不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。

在上述实施例中，本发明构思的实施例的电路是按照块进行描述的(和/或在图中被表示为块，例如检查器112)。应当理解，这些块可以由各种硬件设备实现，例如集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)、在硬件设备中驱动的固件、和/或由诸如应用之类的软件配置的通用控制器、或者硬件设备和软件的组合。此外，块可以包括利用集成电路中的半导体元件实现的电路或知识产权(IP)。

根据本发明构思，顺序地对所访问的存储器单元的相邻存储器单元执行用于检查干扰的检查读取操作。当检测到干扰时，可以执行用于寻址和校正干扰的后续操作。因此，提供了一种包括检查和解决干扰的相变存储器器件在内的半导体存储器器件、以及访问相变存储器器件的方法。然而，再次强调的是，将实施例中的非易失性存储器描述为相变存储器不应意味着本发明局限于与相变存储器一起使用，并且其他非易失性存储器可以具有根据本发明的新颖方面而检测和校正的写入干扰比特错误。

尽管已经参考本发明的示例性实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，可以在不脱离如在所附权利要求中说明的本发明构思的精神和范围的情况下，对其进行各种改变和修改。

Claims (25)

1.一种存储器器件，包括：

存储器单元阵列，包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括可变电阻器，所述可变电阻器包括具有可变电阻的材料；

多个字线，每个字线连接到对应的存储器单元行；

控制逻辑电路，被配置为将数据写入所述存储器单元阵列并且从所述存储器单元阵列读取数据；以及

检查器电路，被配置为：响应于对第一存储器单元行的写入操作，引起与所述第一存储器单元行紧邻的第二存储器单元行的检查读取操作，以确定所述第二存储器单元行的编程状态是否指示对所述第二存储器单元行的编程状态的写入干扰。

2.根据权利要求1所述的存储器器件，

其中，所述检查器电路被配置为：响应于确定所述第二存储器单元行的编程状态指示写入干扰，执行第四存储器单元行的检查读取操作，以确定所述第四存储器单元行的编程状态是否指示所述第四存储器单元行的编程状态的写入干扰，

其中，第三存储器单元行插入在所述第二存储器单元行和所述第四存储器单元行两者之间并且与二者紧邻。

3.根据权利要求2所述的存储器器件，其中，所述检查器电路被配置为：识别要被刷新的第一存储器单元行块，并且引起所述第一存储器单元行块中的每个存储器单元行的刷新操作。

4.根据权利要求3所述的存储器器件，其中，所述检查器电路被配置为：引起利用所述第一存储器单元行块中的每个存储器单元行的数据中的经比特错误校正的数据进行刷新操作。

5.根据权利要求1所述的存储器器件，

其中，所述检查器电路被配置为：获得所述第二存储器单元行中的逻辑高比特的数量或者逻辑低比特的数量的第一计数，以及

其中，所述检查器电路被配置为：通过将所述第一计数与预定值进行比较，来确定所述第二存储器单元行的编程状态是否指示写入干扰。

6.根据权利要求1所述的存储器器件，其中，所述检查器电路的检查读取操作包括针对由所述第二存储器单元行存储的数据中的相同比特的数据的第一读取操作和第二读取操作，所述第一读取操作和所述第二读取操作分别使用第一电阻值和第二电阻值，所述第一电阻值和所述第二电阻值彼此不同。

7.根据权利要求6所述的存储器器件，其中，所述第一电阻值和所述第二电阻值分别被提供为第一电压和第二电压。

8.根据权利要求1所述的存储器器件，其中，所述存储器器件是相变存储器PCM半导体芯片，并且所述存储器单元阵列、所述多个字线、所述控制逻辑电路和所述检查器电路形成在所述相变存储器PCM半导体芯片上。

9.根据权利要求1所述的存储器器件，其中，所述检查器电路被配置为执行随机间隔相邻检查RINC。

10.根据权利要求9所述的存储器器件，

其中，所述检查器电路被配置为跟踪对所述存储器单元阵列的一部分执行的顺序写入操作的数量，以及

其中，所述检查器电路被配置为：将所述第一存储器单元行识别为与对所述存储器单元阵列的所述一部分执行的所述顺序写入操作中的第n顺序写入操作相关联的存储器单元行，其中n是随机产生的整数。

11.根据权利要求1所述的存储器器件，

其中，所述存储器单元阵列包括n个存储体，其中n是等于或大于2的整数，

其中，所述检查器电路包括：

n个计数器，每个计数器被配置为提供由对应的存储体执行的顺序写入操作的数量的计数，

n个寄存器，每个寄存器被配置为存储随机数，以及

n个比较器，每个比较器被配置为将由所述n个寄存器中的对应一个寄存器存储的随机数与由所述n个计数器中的对应一个计数器提供的计数进行比较，并且当由所述n个寄存器中的所述对应一个寄存器存储的所述随机数等于由所述n个计数器中的所述对应一个计数器提供的所述计数时，输出使能信号。

12.根据权利要求11所述的存储器器件，其中，所述检查器电路响应于来自所述n个比较器之一的使能信号的输出，引起与所述第一存储器单元行紧邻的所述第二存储器单元行的检查读取操作。

13.根据权利要求11所述的存储器器件，还包括：随机数产生器，被配置为对于所述n个寄存器中的每个寄存器，产生并提供对应的随机数。

14.根据权利要求13所述的存储器器件，

其中，所述随机数产生器响应来自所述n个比较器中的第一比较器的第一使能信号的输出，向所述n个寄存器中的第一寄存器提供新的随机数，以及

其中，所述第一比较器连接到所述第一寄存器和所述n个计数器中的第一计数器。

15.根据权利要求1所述的存储器器件，其中，所述检查器电路被配置为进入检查读取模式，处于所述检查读取模式的所述检查器电路被配置为对对应的存储器单元行执行多个检查读取操作，

其中，所述多个检查读取操作中的初始检查读取操作是所述第二存储器单元行的所述检查读取操作，

其中，所述多个检查读取操作中的在所述初始检查读取操作之后的每个其余检查读取操作是响应于所述检查器电路确定所述对应的存储器单元行的紧接在前的检查读取操作指示所述对应的存储器单元行的编程状态经受了写入干扰而执行的。

16.根据权利要求15所述的存储器器件，其中，在所述检查器电路的所述检查读取模式下，所述检查器电路被配置为：顺序地选择所述存储器单元阵列的第一组存储器单元行中的每隔一行的存储器单元行，作为经受所述多个检查读取操作的所述多个存储器单元行中的至少一些存储器单元行，所述第一组存储器单元行位于所述第一存储器单元行的第一侧。

17.根据权利要求16所述的存储器器件，其中，在所述检查器电路的所述检查读取模式下，所述检查器电路被配置为：顺序地选择所述存储器单元阵列的第二组存储器单元行中的每隔一行的存储器单元行，作为经受所述多个检查读取操作的所述多个存储器单元行中的至少一些存储器单元行，所述第二组存储器单元行位于所述第一存储器单元行的与所述第一存储器单元行的所述第一侧相对的第二侧处。

18.根据权利要求15所述的存储器器件，其中，在所述检查读取模式下，所述检查器电路被配置为识别要经受刷新操作的存储器单元行。

19.根据权利要求18所述的存储器器件，其中，对于由所述检查器电路识别为要经受刷新操作的所述存储器单元行中的每一个，所述检查器电路被配置为：通过从所识别的对应的存储器单元行读取数据，使所读取的数据经受错误校正以获得错误校正后的数据，并且将所述错误校正后的数据写入所识别的对应的存储器单元行，来执行刷新操作。

20.根据权利要求18所述的存储器器件，

其中，所述存储器器件是相变存储器PCM半导体芯片，并且所述存储器单元阵列、所述多个字线、所述控制逻辑电路和所述检查器电路形成在所述相变存储器PCM半导体芯片上，

其中，所述检查器电路被配置为在所述PCM半导体芯片的空闲时间期间，对被识别为要经受刷新操作的所述存储器单元行执行刷新操作。

21.根据权利要求1所述的存储器器件，还包括：纠错码电路，被配置为确定从所述存储器单元阵列读取的数据中的比特错误，

其中，所述检查器电路被配置为：通过确定由所述纠错码电路提供的所述第二存储器单元行中的比特错误的数量大于或等于预定值，来确定所述第二存储器单元行的编程状态是否指示写入干扰。

22.根据权利要求1所述的存储器器件，

其中，所述控制逻辑电路被配置为：通过执行置位操作来达到所述第一存储器单元行中的一些存储器单元的第一电阻状态，并且执行复位操作来达到所述第一存储器单元行中的其他存储器单元的与所述第一电阻状态不同的第二电阻状态，将数据写入所述存储器单元阵列。

23.根据权利要求1所述的存储器器件，还包括控制器半导体芯片、第一相变存储器PCM半导体芯片、以及提供所述控制器半导体芯片与所述第一相变存储器PCM半导体芯片之间的通信的总线，

其中，所述存储器单元阵列、所述多个字线和所述控制逻辑电路形成为所述第一相变存储器PCM半导体芯片的集成电路，并且所述检查器电路形成为所述控制器半导体芯片的集成电路。

24.根据权利要求23所述的存储器器件，还包括多个第二相变存储器PCM半导体芯片，每个第二PCM半导体芯片与所述控制器半导体芯片通信，

其中，对于所述第二PCM半导体芯片中的每一个，所述检查器电路被配置为执行检查读取操作，并且确定所述检查读取操作是否指示写入干扰。

25.一种操作存储器器件的方法，所述方法包括：

对存储器单元阵列或存储器单元阵列的一部分执行的连续写入操作的数量进行计数，存储器单元阵列包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括可变电阻器，可变电阻器包括具有可变电阻的材料；

引起对第一存储器单元行的第一写入操作，其中响应于第一写入操作，对连续写入操作的数量的计数提供等于或大于第一寄存器中存储器的第一值的连续写入操作的计数数量；

确定连续写入操作的计数数量是否大于或等于第一寄存器中存储的第一值；

响应于确定连续写入操作的计数数量大于或等于第一值，引起与第一存储器单元行紧邻的第二存储器单元行的检查读取操作；以及

基于第二存储器单元行的检查读取操作，确定第二存储器单元行的编程状态是否指示对第二存储器单元行的编程状态的写入干扰。

Images