JP2015176624A - 半導体記憶装置 - Google Patents

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Takuya Futayama
拓也 二山
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Kenichi Abe
健一 阿部
中村　寛
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寛 中村
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敬祐 米浜
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広 篠原
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Abstract

【課題】動作信頼性を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１メモリセル乃至第４メモリセルに対して一括して消去動作を行う制御部を備え、制御部は、消去動作に行うときに、第１電圧を第１ワード線に印加し、第１電圧よりも高い第２電圧を第２ワード線に印加し、第３電圧を第３ワード線に印加し、第３電圧よりも高い第４電圧を第４ワード線に印加し、前記第３電圧は前記第２電圧よりも高い。
【選択図】 図９

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−６６１１０号公報
動作信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１メモリセルと、前記第１メモリセルの上方に積層された第２メモリセルと、前記第２メモリセルの上方に積層された第３メモリセルと、前記第３メモリセルの上方に積層された第４メモリセルと、前記第１メモリセルのゲートに電気的に接続された第１ワード線と、前記第２メモリセルのゲートに電気的に接続された第２ワード線と、前記第３メモリセルのゲートに電気的に接続された第３ワード線と、前記第４メモリセルのゲートに電気的に接続された第４ワード線と、前記第１メモリセル乃至前記第４メモリセルに対して一括して消去動作を行う制御部とを備え、前記制御部は、消去動作に行うときに、第１電圧を前記第１ワード線に印加し、前記第１電圧よりも高い第２電圧を前記第２ワード線に印加し、第３電圧を前記第３ワード線に印加し、前記第３電圧よりも高い第４電圧を前記第４ワード線に印加し、前記第３電圧は前記第２電圧よりも高い。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係るメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリセルアレイの断面図である。 図５は、第１実施形態に係るメモリセルトランジスタの閾値分布を示すグラフである。 図６は、第１の実施形態に係るメモリシステムのベリファイ動作の際に用いられるゾーンを示す図である。 図７は、第１実施形態に係るメモリシステムの消去動作を示すフローチャートである。 図８（ａ）は、第１実施形態に係るメモリセルアレイの回路図であり、図８（ｂ）は、図８（ａ）に示すメモリセルトランジスタの断面図であり、図８（ｃ）は、図８（ａ）及び図８（ｂ）に係るメモリセルトランジスタの閾値分布を示すグラフである。尚、図８（ｂ）は、図４におけるＡ−Ａ線の断面、Ｂ−Ｂ線の断面、Ｃ−Ｃ線の断面、Ｄ−Ｄ線の断面、Ｅ−Ｅ線の断面、Ｆ−Ｆ線の断面を表わしている。 図９は、第１実施形態に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図１０は、第２の実施形態に係るメモリシステムの消去動作を示すフローチャートである。 図１１は、第２の実施形態に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図１２（ａ）は、第３の実施形態に係るメモリセルアレイの回路図であり、図１２（ｂ）は、図１２（ａ）に示すメモリセルトランジスタの断面図であり、図１２（ｃ）は、図１２（ａ）及び図１２（ｂ）に係るメモリセルトランジスタの閾値分布を示すグラフである。 図１３は、第３の実施形態に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図１４は、第４の実施形態に係るメモリシステムの消去動作の一例を示す図である。 図１５は、第４の実施形態に係るメモリシステムの消去動作の他の例を示す図である。 図１６は、第５の実施形態に係るメモリシステムの消去動作の一例を示す図である。 図１７は、第６の実施形態に係るメモリシステムの消去動作の一例を示す図である。 図１８は、第７の実施形態に係るメモリセルアレイの断面図である。 図１９（ａ）は、第７の実施形態に係るメモリセルアレイの回路図であり、図１９（ｂ）は、図１９（ａ）に示すメモリセルトランジスタの断面図であり、図１９（ｃ）は、図１９（ａ）及び図１９（ｂ）に係るメモリセルトランジスタの閾値分布を示すグラフである。 図２０は、第７の実施形態に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図２１は、第７の実施形態の変形例１に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図２２は、第７の実施形態の変形例２に係るメモリセルトランジスタに印加される消去動作時の電圧と、消去動作のループ回数との関係を示すグラフである。 図２３は、第７の実施形態の変形例３に係るメモリシステムの消去動作の一例を示す図である。 図２４は、第７の実施形態の変形例３に係るメモリシステムの消去動作の一例を示す図である。 図２５は、第７の実施形態の変形例４に係るメモリシステムの消去動作の一例を示す図である。 図２６は、第７の実施形態の変形例５に係るメモリシステムの消去動作の一例を示す図である。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
（第１の実施形態）
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
＜メモリシステムの構成について＞
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタ（単にメモリセル等と称しても良い）を備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細については後述する。
メモリコントローラ２００は、外部のホスト機器３００等からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器３００と接続され、ホスト機器３００との通信を司る。そして、ホストインターフェイス回路２１０は、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。また、ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＮＡＮＤインターフェイス回路２５０は、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイス回路２５０に基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
＜半導体記憶装置の構成について＞
次に、図２を用いて第１の実施形態に係る半導体記憶装置１００の構成について説明する。
図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、フェイルビットカウンタ回路１１５、データラッチ回路１１６を備えている。
メモリセルアレイ１１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはワード線ＷＬを共有する複数のメモリセルトランジスタを備える。また、例えば同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１１４の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。また、半導体記憶装置１００において、消去単位はブロックＢＬＫに限られず、例えば複数のストリングのみを消去単位としてもよく、ストリングユニットを消去単位としてもよい。
ロウデコーダ１１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックを選択状態にする。そしてロウデコーダ１１２は、選択ブロックの選択されたページアドレスに応じて、選択ストリングユニット及び非選択ストリングユニットのセレクトゲート、また、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスまたは増幅する。また、センスアンプ１２６は、データの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセルトランジスタ単位で行われ、この単位がページとなる。
データラッチ回路１１６は、センスアンプ１１３によって検知されたベリファイ結果等を格納する。
フェイルビットカウンタ回路１１５は、データラッチ回路１１６に格納されているベリファイの結果からプログラムが完了していないビット数をカウントする。そして、フェイルビットカウンタ回路１１５は、プログラムが完了していないビット数と、設定された許容フェイルビット数とを比較して、プログラム動作がパスしたかフェイルであるかの判断を行い、シーケンサ１２１に知らせる。
周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、ドライバ１２４、及びカウンタ１２５を備える。
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、フェイルビットカウンタ回路１１５、及び図示せぬソース線ドライバ等に供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバによってメモリセルトランジスタ（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
チャージポンプ１２２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１２４に供給する。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
カウンタ１２５は、消去の際の電圧の印加回数（ループ回数）をカウントおよび保持するレジスタである。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する制御部である。
＜メモリセルアレイについて＞
次に、図３及び図４を用いて、第１の実施形態に係るメモリセルアレイ１１１の構成の詳細について説明する。
ブロックＢＬＫ０においては、図３に示すようなカラムの構成が、紙面垂直方向に複数設けられている。また、図３に示すように、ブロックＢＬＫ０は例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。他のブロックＢＬＫもブロックＢＬＫ０と同様の構成を有している。
ＮＡＮＤストリング１１４の各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は４８個に限られず、８個や、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴ０〜ＭＴ４７を区別しない場合には、単にメモリセルトランジスタＭＴと称す。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ４７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。尚、ワード線ＷＬ０〜ＷＬ４７を区別しない場合には、単にワード線ＷＬと称す。
すなわち、ワード線ＷＬ０〜ＷＬ４７は同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１１４を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１１４を共通に接続する。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。例えばこのような一括して書込まれる単位を「ページ」と呼ぶ。
続いて、メモリセルアレイ１１１の一構成例につき、図４を用いて簡単に説明する。図４に示す構造が、図４を記載した紙面の奥行き方向（Ｄ２方向）に複数配列され、且つそれらがワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳを共有して、１つのストリングユニットＳＵが形成される。
図示しない半導体基板上には、例えばセンスアンプ１１３等の周辺回路が形成され、この周辺回路上にメモリセルアレイ１１１が形成されても良い。そして、半導体基板上方に、ソース線ＳＬ３１が形成される。
図４に示すように、ソース線ＳＬ３１上方には、セレクトゲート線ＳＧＳとして機能する導電膜２７ａが形成される。また、導電膜（例えば多結晶シリコン膜）２７ａ上には、ワード線ＷＬとして機能する複数の導電膜（例えば多結晶シリコン膜）２３が形成される。更に導電膜２３上方には、セレクトゲート線ＳＧＤとして機能する導電膜（例えば多結晶シリコン膜）２７ｂが形成される。そして、各導電膜２３、２７ａ、及び２７ｂを、それぞれＤ３方向において電気的に分離するように、電極間絶縁膜が各導電膜２３、２７ａ、及び２７ｂ間に形成されている。より具体的には、導電膜２３と電極間絶縁膜はＤ３方向において交互に積層されている。
そして、上記導電膜２３、２７ａ、２７ｂ、及び電極間絶縁膜内に、半導体基板表面に対して垂直方向（Ｄ３方向：Ｄ２方向に直交する方向）に延伸するメモリホールが形成される。本明細書では、Ｄ１方向（Ｄ２方向、及びＤ３方向に直交する方向）、及びＤ２方向に平行な平面におけるメモリホールの直径をＭＨ径と称す。 本実施形態においては、導電膜２３、２７ａ、２７ｂ、及び電極間絶縁膜等の積層構造である多層膜にメモリホールを形成する。この場合、多層膜における上層領域は、下層領域よりも多くエッチングされる。このため、上層領域のメモリホールのＭＨ径は、下層領域のメモリホールのＭＨ径よりも大きい。このＭＨ径の差は、メモリホールのエッチング距離（Ｄ３方向）が長くなればなるほど、顕著となることがある。第１の実施形態では、上記導電膜２３内に形成されたメモリホールは、例えば２回に分けて形成される。より具体的には、ワード線ＷＬ０〜２３となる導電膜２３に第１のメモリホールを形成した後、ワード線ＷＬ２４〜４７となる導電膜２３に第２のメモリホールを形成する。
この第１、及び第２のメモリホールの内壁には、ブロック絶縁膜２５ａ、電荷蓄積層（絶縁膜）２５ｂ、及びゲート絶縁膜２５ｃ、半導体層２６が順次形成され、柱状構造が形成される。半導体層２６は、ＮＡＮＤストリング１１４の電流経路として機能し、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。
本明細書では、Ｄ１方向（Ｄ２方向、及びＤ３方向に直交する方向）、及びＤ２方向に平行な平面におけるメモリホール内に埋め込まれた当該柱状構造の直径をＰＳ径と称す。また、本明細書では、ＰＳ径の長さをｄＰＳ等と表現する。
ここで、メモリセルトランジスタＭＴ０におけるＰＳ径はｄＰＳ０であり、メモリセルトランジスタＭＴｍ（ｍは１以上２３未満の整数）におけるＰＳ径はｄＰＳｍ（ｄＰＳ０＜ｄＰＳｍ）であり、メモリセルトランジスタＭＴ２３におけるＰＳ径はｄＰＳ２３（ｄＰＳ０＜ｄＰＳｍ＜ｄＰＳ２３）である。つまり、メモリセルトランジスタＭＴのＰＳ径は、メモリセルトランジスタＭＴ０からメモリセルトランジスタＭＴ２３へ向かうにつれて順に大きくなる（ｄＰＳｉ＜ｄＰＳｊ（ｉ＜ｊ）ｉ、ｊ：０以上２３以下の整数）。また、メモリセルトランジスタＭＴ２４におけるＰＳ径はｄＰＳ２４であり、メモリセルトランジスタＭＴｎ（ｎは２５以上４７未満の整数）におけるＰＳ径はｄＰＳｎ（ｄＰＳ２４＜ｄＰＳｎ）であり、メモリセルトランジスタＭＴ４７におけるＰＳ径はｄＰＳ４７（ｄＰＳ２４＜ｄＰＳｎ＜ｄＰＳ４７）である。つまり、メモリセルトランジスタＭＴのＰＳ径は、ＭＴ２４からＭＴ４７へ向かうにつれて順に大きくなる（ｄＰＳｙ＜ｄＰＳｚ（ｙ＜ｚ）ｙ、ｚ：２４以上４７以下の整数）。また、本実施形態では、メモリセルトランジスタＭＴ２３のＰＳ径ｄＰＳ２３は、メモリセルトランジスタＭＴ２４のＰＳ径ｄＰＳ２４よりも大きい。
本実施形態では、簡単のため、メモリセルトランジスタＭＴ０と、ＭＴ２４とが、同じＰＳ径を有し、メモリセルトランジスタＭＴｍと、ＭＴｎとが、同じＰＳ径を有し、メモリセルトランジスタＭＴ２３と、ＭＴ４７とが、同じＰＳ径を有しているものとして取り扱う。しかしながら、必ずしもこれに限る必要は無く、例えばメモリセルトランジスタＭＴ０と、ＭＴ２４とが、同じＰＳ径を有さなくても良い。
更に、導電膜２６上には導電膜３０ｂが形成され、導電膜３０ｂ上にはビット線層３３が形成される。
＜メモリセルトランジスタの閾値分布について＞
次に、図５を用いて、本実施形態に係るメモリセルトランジスタの閾値分布について説明する。図５に示すようにメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである。
“Ｅ”レベルは、データが消去された状態における閾値であり、例えば負の値を有し（正の値を有していても良い）、消去ベリファイレベル（ベリファイレベルやベリファイ電圧等とも称す）ＥＶよりも低い。“Ａ”〜“Ｃ”レベルは、電荷蓄積層内に電荷が注入された状態の閾値であり、“Ａ”レベルは読み出しレベル“ＡＲ”よりも高く、且つ読み出しレベル“ＢＲ”より低い閾値を示す。“Ｂ”レベルは、読み出しレベル“ＢＲ”よりも高く、且つ読み出しレベル“ＣＲ”より低い閾値を示す。“Ｃ”レベルは、読み出しレベル“ＣＲ”よりも高い閾値を示す。
このように、４つの閾値レベルを取り得ることにより、個々のメモリセルトランジスタＭＴは２ビットのデータ(4-level data)を記憶出来る。
＜ゾーンについて＞
次に、本実施形態に係るメモリシステム１のベリファイ動作時において用いられるゾーンについて説明する。
図６に示すように、第１の実施形態では、ベリファイ動作時においてワード線ＷＬ０〜ＷＬ４７を、６個の領域（ゾーン）に分割している。具体的には、ワード線ＷＬ０〜ＷＬ７をゾーン０、ワード線ＷＬ８〜ＷＬ１５をゾーン１、ワード線ＷＬ１６〜ＷＬ２３をゾーン２、ワード線ＷＬ２４〜ＷＬ３１をゾーン３、ワード線ＷＬ３２〜ＷＬ３９をゾーン４、ワード線ＷＬ４０〜ＷＬ４７をゾーン５と設定される。
第１の実施形態に係るメモリシステム１においては、ベリファイ動作の際に、例えばゾーン毎にベリファイ電圧が設定される。
＜データの消去動作について＞
次に、図７〜図９を用いて、第１の実施形態に係るメモリシステム１の消去動作について説明する。
消去動作は、メモリセルトランジスタＭＴの閾値電圧を、低い側の状態に設定する動作である。また、消去動作には、シーケンサ１２１が、メモリセルトランジスタＭＴに対して電圧の印加及び消去ベリファイを行うことが含まれる。
[ステップＳ１０１]
シーケンサ１２１は、消去動作を行うために、それぞれのワード線ＷＬに電圧ＶＳＷＬを印加する。 以下に、図４、図８（ａ）〜図８（ｃ）、図９を用いて、本実施形態に係る消去電圧の具体例について説明する。
図４、図８（ａ）〜図８（ｃ）に示すように、メモリセルトランジスタＭＴ毎にＰＳ径は異なっている。上述で説明したように、メモリセルトランジスタＭＴ０、ＭＴｍ、ＭＴ２３におけるＰＳ径の関係は、ｄＰＳ０＜ｄＰＳｍ＜ｄＰＳ２３という関係であり、メモリセルトランジスタＭＴ２４、ＭＴｎ、ＭＴ４７におけるＰＳ径の関係は、ｄＰＳ２４＜ｄＰＳｎ＜ｄＰＳ４７という関係である。
ここで、各ワード線ＷＬへの電圧ＶＳＷＬの印加方法について説明する。上述したように、ＰＳ径は、メモリセルトランジスタＭＴ毎に異なっており、その結果、メモリセルトランジスタＭＴ毎に特性が異なっている。例えば、メモリセルトランジスタＭＴ０のＰＳ径ｄＰＳ０は、メモリセルトランジスタＭＴ１のＰＳ径ｄＰＳ１よりも小さい。そのため、メモリセルトランジスタＭＴ０は、メモリセルトランジスタＭＴ１よりも消去され易い（消去速度が速い）。換言すると、メモリセルトランジスタＭＴのＰＳ径が小さいと消去され易く（消去速度が速い）、メモリセルトランジスタＭＴのＰＳ径が大きいと消去され難い（消去速度が遅い）。 そこで、本実施形態では、ワード線ＷＬ毎に適切な電圧ＶＳＷＬを選択して印加する。具体的には、シーケンサ１２１は、メモリセルトランジスタＭＴ０に対応するワード線ＷＬ０に印加する電圧ＶＳＷＬ＿ＷＬ０は、メモリセルトランジスタＭＴ１に対応するワード線ＷＬ１に印加する電圧ＶＳＷＬ＿ＷＬ１よりも大きくする（ＶＳＷＬ＿ＷＬ０＞ＶＳＷＬ＿ＷＬ１）。同様にして、メモリセルトランジスタＭＴ０からメモリセルトランジスタＭＴ２３まで、順に電圧ＶＳＷＬを小さくしていく（ＶＳＷＬ＿ＷＬ０＞ＶＳＷＬ＿ＷＬ１＞・・・＞ＶＳＷＬ＿ＷＬｍ＞・・・＞ＶＳＷＬ＿ＷＬ２３）。
そして、メモリセルトランジスタＭＴ２３に対応するワード線ＷＬ２３に印加する電圧ＶＳＷＬ＿ＷＬ２３は、メモリセルトランジスタＭＴ２４に対応するワード線ＷＬ２４に印加する電圧ＶＳＷＬ＿ＷＬ２４よりも小さくする。これは、メモリセルトランジスタＭＴ２３のＰＳ径ｄＰＳ２３が、メモリセルトランジスタＭＴ２４のＰＳ径ｄＰＳ２４よりも大きい為である。
また、シーケンサ１２１は、メモリセルトランジスタＭＴ２４に対応するワード線ＷＬ２４に印加する電圧ＶＳＷＬ＿ＷＬ２４（ＶＳＷＬ＿ＷＬ２４＝ＶＳＷＬ＿ＷＬ０＞・・・＞ＶＳＷＬ＿ＷＬ２３）は、メモリセルトランジスタＭＴ２５に対応するワード線ＷＬ２５に印加する電圧ＶＳＷＬ＿ＷＬ２５よりも大きくする（ＶＳＷＬ＿ＷＬ２４＞ＶＳＷＬ＿ＷＬ２５）。同様にして、メモリセルトランジスタＭＴ２４からメモリセルトランジスタＭＴ４７まで、順に電圧ＶＳＷＬを小さくしていく（ＶＳＷＬ＿ＷＬ２４＞ＶＳＷＬ＿ＷＬ２５＞・・・＞ＶＳＷＬ＿ＷＬｎ＞・・・＞ＶＳＷＬ＿ＷＬ４７＝ＶＳＷＬ＿ＷＬ２３）。
このように、メモリセルトランジスタＭＴのＰＳ径に応じて消去電圧を印加する。
[ステップＳ１０２]
そして、シーケンサ１２１は、以下のステップＳ１０２〜Ｓ１０６に示すように、ブロック消去を実行した後、例えば上述したゾーン毎に消去ベリファイを行う。まず、シーケンサ１２１は、最初に消去ベリファイを行うゾーンｉ（ｉは０以上の整数）として、ゾーン０（ｉ＝０）を選択する。
[ステップＳ１０３]
シーケンサ１２１は、ワード線ＷＬｉが消去ベリファイを既にパスしているかを確認する。
[ステップＳ１０４]
ステップＳ１０３において、シーケンサ１２１は、ゾーンｉが消去ベリファイをまだパスしていないと判断する場合、ゾーンｉに対して、消去ベリファイを実行する。
[ステップＳ１０５]
シーケンサ１２１は、ゾーンｉが、消去を行っているブロックにおいて最後のゾーンか否かを判定する。
[ステップＳ１０６]
シーケンサ１２１は、ゾーンｉが、消去を行っているブロックにおいて最後のゾーンではないと、判定する場合、ｉをｉ＋１に更新し、再び、ステップＳ１０３〜Ｓ１０５を実行する。
[ステップＳ１０７]
ステップＳ１０７において、シーケンサ１２１は、ゾーンが、消去を行っているブロックにおいて最後のゾーンであると判定する場合、消去対象ブロックの全てのゾーンが消去ベリファイをパスしているか否かを判定する。
ここで、シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていないと判定する場合、ステップＳ１０１に戻る。
ステップＳ１０１に戻る場合、シーケンサ１２１は、消去動作を行うために、既に消去ベリファイをパスしているワード線ＷＬが非消去になるように、且つ未だ消去ベリファイをパスしていないワード線ＷＬが消去になるように、それぞれのワード線ＷＬに電圧ＶＳＷＬまたは電圧ＶＵＷＬ（ＶＵＷＬ＞ＶＳＷＬ）を印加する。
シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていると判定する場合、ブロック消去を終了する。
以上のような消去動作を行うことにより、図８（ａ）〜図８（ｃ）に示すように、ＰＳ径がそれぞれ異なるメモリセルトランジスタＭＴ０〜ＭＴ４７において、消去レベル（"E” - level）のバラツキが抑制される。
＜第１の実施形態の作用効果＞
上述したように、第１の実施形態に係るメモリシステムによれば、メモリセルトランジスタＭＴ０上に形成されたメモリセルトランジスタＭＴ１のＰＳ径ｄＰＳ１は、メモリセルトランジスタＭＴ０のＰＳ径ｄＰＳ０よりも大きい。本実施形態では、メモリセルトランジスタＭＴ０からメモリセルトランジスタＭＴ２３まで順にＰＳ径が大きくなっていく。しかし、メモリセルトランジスタＭＴ２３上に形成されたメモリセルトランジスタＭＴ２４のＰＳ径ｄＰＳ２４は、メモリセルトランジスタＭＴ２３のＰＳ径ｄＰＳ２３よりも小さい。そして、メモリセルトランジスタＭＴ２４からメモリセルトランジスタＭＴ４７まで順にＰＳ径が大きくなっていく。
本実施形態に係るシーケンサ１２１は、このようなメモリセルトランジスタＭＴのＰＳ径の差に応じて、消去動作時におけるワード線ＷＬ印加電圧を、各ワード線ＷＬ０〜ＷＬ４７に印加する。
本実施形態に係るシーケンサ１２１は、消去動作時においてメモリセルトランジスタＭＴのＰＳ径が小さいほど、当該メモリセルトランジスタＭＴのワード線ＷＬへ印加する電圧ＶＳＷＬを大きく、メモリセルトランジスタＭＴのＰＳ径が大きいほど、当該メモリセルトランジスタＭＴのワード線ＷＬへ印加する電圧ＶＳＷＬを小さくする。
これにより、ＰＳ径が互いに異なるメモリセルトランジスタＭＴにおいて、消去動作後の消去レベルをそろえることができる。
第１の実施形態で説明するような消去動作を行うことにより、図８（ａ）〜図８（ｃ）に示すように、ＰＳ径がそれぞれ異なり、その結果、消去速度が互いに異なるメモリセルトランジスタＭＴにおいて、消去動作後の消去レベル（"E” - level）のバラツキを抑制することができる。その結果、図１０（ａ）〜図１０（ｃ）で説明したような、ＰＳ径の小さい（消去速度の速い）メモリセルトランジスタＭＴにおける過消去を抑制することができる。
換言すると、第１の実施形態で説明するような消去動作によれば、層間のＰＳ径に基づいて、電圧ＶＳＷＬに差を設けることによって、メモリセルトランジスタＭＴの劣化等を抑制することができる。その結果、高品質なメモリシステム１を提供することができる。
尚、上述した第１の実施形態によれば、ＮＡＮＤストリング１１４の形成時の加工を２回に分けている。しかしながら、必ずしもこれに限らず、１回の加工でＮＡＮＤストリング１１４を形成しても良いし、３回以上の加工でＮＡＮＤストリング１１４を形成しても良い。
（第２の実施形態）
次に、第２の実施形態に係るメモリシステム１の消去動作について説明する。第２の実施形態では、消去動作を所望の回数繰り返した後で、所定のワード線ＷＬに印加する電圧ＶＳＷＬを増加する点で、第１の実施形態の消去動作とは異なる。尚、第２の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第２の実施形態のデータの消去動作について＞
図１０、及び図１１を用いて、第２の実施形態に係るメモリシステム１の消去動作について説明する。
[ステップＳ２０１]
シーケンサ１２１は、ビット線ＢＬに消去電圧を印加し、それぞれのワード線ＷＬに電圧を印加する。そして、シーケンサ１２１は、その後、例えばワード線ＷＬ０〜ＷＬ４７に対して消去ベリファイを行う。
第２の実施形態において、ステップＳ２０１においてワード線ＷＬに印加される電圧ＶＳＷＬは、上述した第１の実施形態の図７のステップＳ１０１で説明した電圧ＶＳＷＬと同様である。
[ステップＳ２０２]
シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしているか否かを判定する。ここで、シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていないと判定する場合、ステップＳ２０３に進む。
シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていると判定する場合、ブロック消去動作を終了する。
[ステップＳ２０３]
シーケンサ１２１は、ビット線ＢＬへの消去電圧、及びワード線ＷＬへの電圧ＶＳＷＬの印加と、消去ベリファイとを、第１の所定の回数だけ行ったか否かを判定する。シーケンサ１２１は、ビット線ＢＬへの消去電圧、及びワード線ＷＬへの電圧ＶＳＷＬの印加と、消去ベリファイと、を第１の所定の回数だけ行っていないと判定する場合、ステップＳ２０１に戻る。なお、ビット線ＢＬへの消去電圧、及びワード線ＷＬへの電圧ＶＳＷＬの印加と、消去ベリファイと（消去動作）のループは、カウンタ１２５等によってカウントされる。そして、シーケンサ１２１は、カウンタ１２５を参照することにより上記判定を行う。
[ステップＳ２０４]
シーケンサ１２１は、ビット線ＢＬへの消去電圧、及びワード線ＷＬへの電圧ＶＳＷＬの印加と、消去ベリファイとを第１の所定の回数だけ行ったと判定する場合、所定のワード線ＷＬの電圧ＶＳＷＬを増加させる。
上述するように、メモリセルトランジスタＭＴのＰＳ径が小さいほど消去され易いので、図１１に示すように、ＰＳ径が小さいメモリセルトランジスタＭＴ（例えばＭＴ０、ＭＴ２４等）に属するワード線ＷＬ（例えばＷＬ０、ＷＬ２４等）の電圧ＶＳＷＬ＿ＷＬ０、ＶＳＷＬ＿ＷＬ２４を増加させる。増加後の電圧は、メモリセルトランジスタＭＴが消去されにくい程度の電圧（例えば電圧ＶＵＷＬ（ＶＵＷＬ＞ＶＳＷＬ））であれば種々変更可能である。また、本ステップにおいて、増加させるワード線ＷＬは、ワード線ＷＬ０、及びＷＬ２４の２本のみ説明しているが、これに限らず適宜変更可能である。
[ステップＳ２０５]
シーケンサ１２１は、ステップＳ２０５において、所定のワード線ＷＬの電圧ＶＳＷＬを増加した後、ステップＳ２０１と同様に、消去動作を行う。
[ステップＳ２０６]
シーケンサ１２１は、カウンタ１２５等を参照し、消去動作を、第２の所定の回数（第１の所定の回数＜第２の所定の回数（ループマックス））だけ行ったか否かを判定する。シーケンサ１２１は、消去動作を第２の所定の回数だけ行っていないと判定する場合、ステップＳ２０５に戻る。
[ステップＳ２０７]
ステップＳ２０６において、シーケンサ１２１は、消去動作を、第２の所定の回数だけ行ったと判定する場合、消去対象ブロックの全てのゾーンが消去ベリファイをパスしているか否かを判定する。
ここで、シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていないと判定する場合、消去対象ブロックの消去動作がフェイルしたと判定する。
また、シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていると判定する場合、ブロック消去動作を終了する。
＜第２の実施形態の作用効果＞
上述したように、第２の実施形態に係るメモリシステムによれば、シーケンサ１２１は、所定の回数だけ消去動作を行った後、ＰＳ径が小さいメモリセルトランジスタＭＴに属するワード線ＷＬへの電圧ＶＳＷＬを増加させる。
このような消去動作を行うことにより、過消去を抑制することができる。その結果、メモリセルトランジスタＭＴの劣化等を抑制することができ、高品質なメモリシステム１を提供することができる。
尚、第２の実施形態は、上述した第１の実施形態でも適用可能である。
また、第２の実施形態では、シーケンサ１２１は、消去動作を第１の所定の回数だけ行ったと判定する場合、第１ワード線ＷＬの電圧ＶＳＷＬを増加させ、さらに、消去動作を第２の所定の回数だけ行ったと判定する場合、第２ワード線ＷＬの電圧ＶＳＷＬを増加させても良い。
また、第２の実施形態では、図１１（ｂ）に示すように、シーケンサ１２１は、所定の回数消去動作を行う度、ＰＳ径が小さいメモリセルトランジスタＭＴに属するワード線ＷＬへの電圧ＶＳＷＬをステップアップさせていっても良い。
（第３の実施形態）
次に、第３の実施形態に係るメモリシステム１の消去動作について説明する。第３の実施形態では、ゾーン毎に異なるベリファイレベルが設定されており、シーケンサ１２１は、ＰＳ径の小さい（消去速度が速い）メモリセルトランジスタＭＴの消去ベリファイのパスを検知すると共に、パスしたメモリセルトランジスタＭＴに属するワード線ＷＬへの電圧ＶＳＷＬを増加させる点で、第１及び第２の実施形態に係る消去動作とは異なる。尚、第３の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第３の実施形態のデータの消去動作について＞
図１２及び図１３を用いて、第３の実施形態に係るメモリシステム１の消去動作について説明する。
[ステップＳ３０１]
シーケンサ１２１は、上述した第１の実施形態の図１０のステップＳ２０１で説明した消去動作と同様の消去動作を行う。
[ステップＳ３０２]
ところで、本実施形態に係るメモリシステム１では、メモリセルトランジスタＭＴのＰＳ径に基づいて、ゾーン毎にそれぞれ異なるベリファイレベルが設定される。
図１２（ａ）〜（ｃ）に示すように、本実施形態に係るメモリシステム１では、メモリセルトランジスタＭＴ０〜ＭＴ７が属するゾーン０、及びメモリセルトランジスタＭＴ２４〜ＭＴ３１が属するゾーン３にベリファイレベルＥＶ１が設定される。また、メモリシステム１では、メモリセルトランジスタＭＴ８〜ＭＴ１５が属するゾーン１、及びメモリセルトランジスタＭＴ３２〜ＭＴ３９が属するゾーン４にベリファイレベルＥＶ２（ＥＶ１＞ＥＶ２）が設定される。また、メモリシステム１では、メモリセルトランジスタＭＴ１６〜ＭＴ２３が属するゾーン２、及びメモリセルトランジスタＭＴ４０〜ＭＴ４７が属するゾーン５にベリファイレベルＥＶ３（ＥＶ１＞ＥＶ２＞ＥＶ３）が設定される。
尚、ここでは、メモリセルトランジスタＭＴに割り当てられるベリファイレベルとして、３つのベリファイレベルが用意されている場合について説明した。これに限らず、ベリファイレベルは２つ以上であれば、いくつ用意されていても良い。
シーケンサ１２１は、ベリファイレベル（ＥＶＬ１）が設定されているゾーンが、消去ベリファイをパスしたか否かを判定する。シーケンサ１２１は、ベリファイレベル（ＥＶＬ１）が設定されているゾーンが、消去ベリファイをパスしていないと判定する場合、ステップＳ３０１の動作を繰り返す。
[ステップＳ３０３]
シーケンサ１２１は、ベリファイレベル（ＥＶＬ１）が設定されているゾーンが、消去ベリファイをパスしていると判定する場合、図１３に示すように、ベリファイレベル（ＥＶＬ１）が設定されているゾーンに属するメモリセルトランジスタＭＴのワード線ＷＬへの電圧ＶＳＷＬを増加させる。
より具体的には、ＰＳ径が小さいメモリセルトランジスタＭＴ（例えばＭＴ０、ＭＴ２４等）に属するワード線ＷＬ（例えばＷＬ０、ＷＬ２４等）の電圧ＶＳＷＬ＿ＷＬ０、ＶＳＷＬ＿ＷＬ２４を増加させる。増加後の電圧は、メモリセルトランジスタＭＴが消去されにくい程度の電圧（例えば電圧ＶＵＷＬ（ＶＵＷＬ＞ＶＳＷＬ））であれば種々変更可能である。また、本ステップにおいて、増加させるワード線ＷＬは、ワード線ＷＬ０、及びＷＬ２４の２本のみ説明しているが、これに限らず適宜変更可能である。
[ステップＳ３０４]
シーケンサ１２１は、ステップＳ３０３において、所定のワード線ＷＬの電圧ＶＳＷＬを増加した後、ステップＳ３０１と同様に、消去動作を行う。
[ステップＳ３０５]
シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしているか否かを判定する。
ここで、シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていないと判定する場合、ステップＳ３０４の動作を繰り返す。
シーケンサ１２１は、消去対象ブロックの全てのゾーンが消去ベリファイをパスしていると判定する場合、ブロック消去動作を終了する。
＜第３の実施形態の作用効果＞
上述したように、第３の実施形態に係るメモリシステムによれば、ゾーン毎に、異なるベリファイレベルが設定されている。そして、シーケンサ１２１は、ベリファイレベル（ＥＶＬ１）が設定されたゾーンが、ベリファイをパスした場合、当該ゾーンに属するメモリセルトランジスタＭＴに属するワード線ＷＬへの電圧ＶＳＷＬを増加させる。
このような消去動作を行うことにより、上述した第２の実施形態と同様に、ＰＳ径が小さいメモリセルトランジスタＭＴにおける過消去を抑制することができる。その結果、メモリセルトランジスタＭＴの劣化等を抑制することができ、高品質なメモリシステム１を提供することができる。
尚、第３の実施形態は、上述した第１，第２の実施形態でも適用可能である。
（第４の実施形態）
次に、第４の実施形態に係るメモリシステム１の消去動作について説明する。尚、第４の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第４の実施形態のデータの消去動作について＞
図１４、及び図１５を用いて、第４の実施形態に係るメモリシステムの消去動作について説明する。
図１４、及び図１５に示すように、第４の実施形態では、ワード線ＷＬ０〜ＷＬ４７を、６個の領域（ゾーン）に分割している。具体的には、ワード線ＷＬ０〜ＷＬ７をゾーン０、ワード線ＷＬ８〜ＷＬ１５をゾーン１、ワード線ＷＬ１６〜ＷＬ２３をゾーン２、ワード線ＷＬ２４〜ＷＬ３１をゾーン３、ワード線ＷＬ３２〜ＷＬ３９をゾーン４、ワード線ＷＬ４０〜ＷＬ４７をゾーン５と設定される。ところで、第１の実施形態で説明したように、ワード線ＷＬ０から、ワード線ＷＬ２３に向かって、ＰＳ径は大きくなる。また、ワード線ＷＬ２４から、ワード線ＷＬ４７に向かって、ＰＳ径は大きくなる。
図１４に示すように、第４の実施形態に係るメモリシステム１においては、消去動作の際に、例えばゾーン毎に電圧ＶＳＷＬが設定される。例えば、ゾーン０及びゾーン１には、ゾーン２に印加される電圧ＶＳＷＬよりも高い電圧ＶＳＷＬが印加される。また、ゾーン３及びゾーン４には、ゾーン５に印加される電圧ＶＳＷＬよりも高い電圧ＶＳＷＬが印加される。
より具体的には、例えば、図１４では、ゾーン０、１、３、及び４において、電圧ＶＳＷＬを２Ｖとし、ゾーン２、及び５において、電圧ＶＳＷＬを０．５Ｖとする。
また、図１５に示すように、第４の実施形態に係るメモリシステム１においては、消去動作の際に、例えば、ゾーン０には、ゾーン１及びゾーン２に印加される電圧ＶＳＷＬよりも高い電圧ＶＳＷＬが印加される。また、ゾーン３には、ゾーン４及びゾーン５に印加される電圧ＶＳＷＬよりも高い電圧ＶＳＷＬが印加される。
より具体的には、例えば、図１４では、ゾーン０、及び３において、電圧ＶＳＷＬを２Ｖとし、ゾーン１，２、４、及び５において、電圧ＶＳＷＬを０．５Ｖとする。
＜第４の実施形態の作用効果＞
上述したように、第４の実施形態に係るメモリシステムによれば、ワード線ＷＬの領域（ゾーン）毎に、電圧ＶＳＷＬが設定されている。
そして、上述するように、ゾーン毎に電圧ＶＳＷＬを制御することにより、ワード線ＷＬ毎に電圧ＶＳＷＬを制御する方法と比較して、より少ないポンプドライバで、第１の実施形態と同様の効果を得ることが出来る。その結果、メモリセルトランジスタＭＴの劣化等を抑制することができ、高品質なメモリシステム１を提供することができる。
尚、上述した第４の実施形態によれば、６つのゾーンが用意されているが、これに限らず、ＰＳ径の小さいメモリセルトランジスタＭＴ群と、ＰＳ径の大きいメモリセルトランジスタＭＴ群とを区別することができる程度の数のゾーンがあれば良い。また、ゾーンの定義方法は、種々変更可能である。更に、上述した第４の実施形態では、各配線に印加される電圧が明記されているが、これはあくまで例示で有り、各ゾーンに印加される電圧ＶＳＷＬや、各配線に印加される電圧は、種々変更可能である。この事は他の実施形態でも同様である。
尚、第４の実施形態は、上述した第２，第３の実施形態でも適用可能である。
また、図１４（ａ）及び図１５（ａ）では、ＧＩＤＬ消去に消去を行う三次元積層型のＮＡＮＤフラッシュメモリについて示している。しかし、図１４（ｂ）及び図１５（ｂ）に示すように、ウェル消去により消去を行う三次元積層型のＮＡＮＤフラッシュメモリについても適用可能である。
また、上述したゾーンの定義はあくまで一例であり、これに限らず、適宜変更可能である。
（第５の実施形態）
次に、第５の実施形態に係るメモリシステム１の消去動作について説明する。第５の実施形態では、ワード線ＷＬを所定の領域（ゾーン）に分けて、ゾーン毎に消去動作を行う。そして、消去動作を行うゾーンに応じてビット線ＢＬの設定を変え、異なるタイミングで消去動作を行う点で、第１〜第４の実施形態に係る消去動作とは異なる。尚、第５の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第５の実施形態のデータの消去動作について＞
図１６を用いて、第５の実施形態に係るメモリシステムの消去動作について説明する。 図１６に示すように、第５の実施形態では、第４の実施形態と同様に、ワード線ＷＬ０〜ＷＬ４７を、６個の領域（ゾーン）に分割している。ゾーンの定義の方法については、第４の実施形態と同様のゾーンと同様なので、説明を省略する。
第５の実施形態に係るメモリシステム１の消去動作では、電圧ＶＳＷＬの印加を２回に分けて行う。具体的には、図１６に示すように、シーケンサ１２１は最初に、ビット線ＢＬに消去電圧（２３Ｖ）を印加し、消去速度の速い（ＰＳ径が小さい）メモリセルトランジスタＭＴが属するゾーンに電圧ＶＵＷＬ（７Ｖ）を印加し、消去速度が遅い（ＰＳ径が大きい）メモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬ（０．５Ｖ）を印加する（１ｓｔパルス）。続いて、シーケンサ１２１は、ビット線ＢＬに印加する消去電圧を、１回目の電圧よりも下げ（２１Ｖ）、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬ（０．５Ｖ）を印加し、ＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＵＷＬ（７Ｖ）を印加する（２ｎｄパルス）。その後、シーケンサ１２１は、消去ベリファイを行う。
＜第５の実施形態の作用効果＞
上述したように、第５の実施形態に係るメモリシステムによれば、消去速度の速いメモリセルトランジスタＭＴよりも消去速度の遅いメモリセルトランジスタＭＴを先に消去する。具体的には、ワード線ＷＬを領域（ゾーン）分けし、分けたゾーンを異なるタイミングで消去する。そして、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加する場合、ＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加する場合に比べて、ビット線電圧を下げることによって、ＰＳ径が小さいメモリセルトランジスタＭＴにおける電位差を軽減することが可能である。
これにより、上述した第４の実施形態と同様に、ワード線ＷＬ毎に電圧ＶＳＷＬを制御する場合と比較して、容易に電圧ＶＳＷＬ制御を行いつつ、ＰＳ径がそれぞれ異なるメモリセルトランジスタＭＴにおいて、消去レベルのバラツキを抑制することができ、過消去を抑制することができる。その結果、メモリセルトランジスタＭＴの劣化等を抑制することができ、高品質なメモリシステム１を提供することができる。
尚、上述した第５の実施形態に係るメモリシステム１の消去動作では、電圧ＶＳＷＬの印加を２回に分けて行っていたが、これに限らず、３回以上に分けて行っても良い。
また、上述した第５の実施形態に係るメモリシステム１の消去動作では、１ｓｔパルスにおいて、ＰＳ径が大きいメモリセルトランジスタＭＴ群に電圧ＶＳＷＬを印加し、２ｎｄパルスにおいて、ＰＳ径が小さいメモリセルトランジスタＭＴ群に電圧ＶＳＷＬを印加しているが、これに限らない。より具体的には、電圧ＶＳＷＬ印加動作時に、１ｓｔパルスとして、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加し、且つＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＵＷＬを印加し、２ｎｄパルスとして、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＵＷＬを印加し、且つＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加しても良い。
また、上述した第５の実施形態の消去動作時において、ビット線ＢＬに印加される電圧は、ＰＳ径の小さいメモリセルトランジスタＭＴの消去動作時に、過消去が起こらないような値を選択する限りは適宜変更可能である。例えば、シーケンサ１２１は、１ｓｔパルスにおいて、ＰＳ径が小さいメモリセルトランジスタＭＴ群に電圧ＶＳＷＬを印加し、２ｎｄパルスにおいて、ＰＳ径が大きいメモリセルトランジスタＭＴ群に電圧ＶＳＷＬを印加する場合、電圧ＶＳＷＬ印加動作の２ｎｄパルス時にビット線ＢＬに印加する電圧は、１ｓｔパルス時の電圧よりも上げても良い。
また、上述した第５の実施形態では、電圧ＶＵＷＬを７Ｖとしているが、これに限らない。同様に、電圧ＶＳＷＬを０．５Ｖとしているが、これに限らない。
また、第５の実施形態は、上述した第１〜第３の実施形態でも適用可能である。
（第６の実施形態）
次に、第６の実施形態に係るメモリシステム１の消去動作について説明する。第６の実施形態では、ワード線ＷＬを所定の領域（ゾーン）に分けて、ＰＳ径が小さいメモリセルトランジスタＭＴ群と、ＰＳ径が大きいメモリセルトランジスタＭＴ群とを異なる電圧条件且つ異なるタイミングで消去する点で、第１〜第５の実施形態に係る消去動作とは異なる。尚、第６の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第６の実施形態のデータの消去動作について＞
図１７を用いて、第６の実施形態に係るメモリシステムの消去動作について説明する。
図１７に示すように、第６の実施形態では、第４の実施形態と同様に、ワード線ＷＬ０〜ＷＬ４７を、６個の領域（ゾーン）に分割している。ゾーンの定義の方法については、第４の実施形態と同様のゾーンと同様なので、説明を省略する。
第６の実施形態に係るメモリシステム１の消去動作では、電圧ＶＳＷＬの印加を２回に分けて行う。具体的には、図１７に示すように、シーケンサ１２１は最初に、ゾーン０、１、３、及び４に電圧ＶＵＷＬ（７Ｖ）を印加し、ゾーン２及び５に電圧ＶＳＷＬ（０．５Ｖ）を印加する（１ｓｔパルス）。続いて、シーケンサ１２１は、ゾーン０、１、３、及び４に、１ｓｔパルスにおける電圧ＶＳＷＬ（０．５Ｖ）よりも高い電圧ＶＳＷＬ（１．５Ｖ）を印加し、ゾーン２及び５に電圧ＶＵＷＬ（７Ｖ）を印加する（２ｎｄパルス）。その後、シーケンサ１２１は、消去ベリファイを行う。
＜第６の実施形態の作用効果＞
上述したように、第６の実施形態に係るメモリシステムによれば、ワード線ＷＬを領域（ゾーン）分けし、分けたゾーンを異なるタイミングで消去する。そして、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加する場合、ＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに電圧ＶＳＷＬを印加する場合に比べて、電圧ＶＳＷＬを上げることによって、ＰＳ径が小さいメモリセルトランジスタＭＴへのストレスを軽減することが可能である。これにより、第１の実施形態と同様に、高品質なメモリシステム１を提供することができる。
尚、第６の実施形態は、第２、第３、及び第５の実施形態でも適用可能である。
また、第６の実施形態においては、６つのゾーンが設定されているが、これに限らず、ＰＳ径が小さいメモリセルトランジスタＭＴと、ＰＳ径が大きいメモリセルトランジスタＭＴとを区別することができれば、ゾーンは、種々変更可能である。
更に、第６の実施形態においては、消去動作時に、ゾーン２、及び５に、０．５Ｖの電圧ＶＳＷＬが印加され、ゾーン０、１、３、及び４に、１．５Ｖの電圧ＶＳＷＬが印加されているが、これに限らず、ＰＳ径が小さいメモリセルトランジスタＭＴが属するゾーンに印加される電圧ＶＳＷＬが、ＰＳ径が大きいメモリセルトランジスタＭＴが属するゾーンに印加される電圧ＶＳＷＬよりも高ければ種々変更可能である。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態では、メモリセルアレイ１１１の形状が、第１〜第５の実施形態に係るメモリセルアレイ１１１とは異なる。尚、第７の実施形態のメモリシステム１の基本的な構成等は、上述した第１の実施形態で説明したメモリシステム１と同様なので、詳細な説明は省略する。
＜第７の実施形態のメモリセルアレイについて＞
図１８を用いて、第７の実施形態に係るメモリセルアレイについて説明する。
図１８に示す構造が、Ｄ２方向に複数配列され、且つそれらがワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにバックゲート線ＢＧを共有して、１つのストリングユニットＳＵが形成される。
図１８に示すように、半導体基板上には、例えばセンスアンプ１１３等の周辺回路が形成され、この周辺回路上にメモリセルアレイ１１１が形成される。すなわち、図１８に示すように、半導体基板上方に、バックゲート線ＢＧとして機能する導電膜（例えば多結晶シリコン層）４１が形成される。更に導電膜４１上には、ワード線ＷＬとして機能する複数の導電膜（例えば多結晶シリコン層）４３が形成される。更に導電膜４３上には、セレクトゲート線ＳＧＤ及びＳＧＳとして機能する導電膜（例えば多結晶シリコン層）４７ａ及び４７ｂが形成される。
そして、上記導電膜４７ａ、４７ｂ、及び４３内にメモリホール（不図示）が形成される。このメモリホールの内壁には、ブロック絶縁膜４５ａ、電荷蓄積層（絶縁膜）４５ｂ、及びゲート絶縁膜４５ｃが順次形成され、更にメモリホール内を導電膜４６が埋め込んでいる。導電膜４６は、ＮＡＮＤストリング１１４の電流経路として機能し、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。
更に、導電膜４６上には導電膜５０ａ及び５０ｂが形成され、導電膜５０ａ上にはソース線層５１が形成され、導電膜５０ｂ上には導電膜５２を介してビット線層５３が形成される。
なお、第１の実施形態でも説明したように、多層膜にメモリホールを形成する場合、上層領域は、下層領域よりも多くエッチングされるため、上層領域のメモリホールのＭＨ径は、下層領域のメモリホールのＭＨ径よりも大きい。
ここで、例えば、メモリセルトランジスタＭＴ０におけるＰＳ径ｄＰＳ０は、メモリセルトランジスタＭＴ１におけるＰＳ径ｄＰＳ１（ｄＰＳ０＞ｄＰＳ１）よりも大きい。また、メモリセルトランジスタＭＴｓ（ｓは２以上２３未満の整数）におけるＰＳ径ｄＰＳｓ（ｄＰＳ０＞ｄＰＳ１＞ｄＰＳｓ）は、メモリセルトランジスタＭＴｓ＋１におけるＰＳ径ｄＰＳＳ＋１（ｄＰＳ０＞ｄＰＳ１＞ｄＰＳＳ＞ｄＰＳＳ＋１）よりも大きい。また、メモリセルトランジスタＭＴ２２におけるＰＳ径ｄＰＳ２２（ｄＰＳ０＞ｄＰＳ１＞ｄＰＳＳ＞ｄＰＳＳ＋１＞ｄＰＳ２２）は、メモリセルトランジスタＭＴ２３におけるＰＳ径ｄＰＳ２３（ｄＰＳ０＞ｄＰＳ１＞ｄＰＳＳ＞ｄＰＳＳ＋１＞ｄＰＳ２２＞ｄＰＳ２３）よりも大きい。つまり、ＰＳ径は、メモリセルトランジスタＭＴ０からメモリセルトランジスタＭＴ２３へと向かって順に小さくなる（ｄＰＳｗ＞ｄＰＳｘ（ｗ＜ｘ）ｗ、ｘ：０以上２３以下の整数）。
また、メモリセルトランジスタＭＴ２４におけるＰＳ径ｄＰＳ２４（ｄＰＳ２４＝ｄＰＳ２３）は、メモリセルトランジスタＭＴ２５におけるＰＳ径ｄＰＳ２５（ｄＰＳ２４＜ｄＰＳ２５）よりも小さい。また、メモリセルトランジスタＭＴｔ（ｔは２６以上４７未満の整数）におけるＰＳ径ｄＰＳｔ（ｄＰＳｔ＞ｄＰＳ２５＞ｄＰＳ２４）は、メモリセルトランジスタＭＴｔ＋１におけるＰＳ径ｄＰＳｔ＋１（ｄＰＳｔ＋１＞ｄＰＳｔ＞ｄＰＳ２５＞ｄＰＳ２４）よりも小さい。また、メモリセルトランジスタＭＴ４６におけるＰＳ径ｄＰＳ４６（ｄＰＳ４６＞ｄＰＳｔ＋１＞ｄＰＳｔ＞ｄＰＳ２５＞ｄＰＳ２４）は、メモリセルトランジスタＭＴ４７におけるＰＳ径ｄＰＳ４７（ｄＰＳ４７＞ｄＰＳ４６＞ｄＰＳｔ＋１＞ｄＰＳｔ＞ｄＰＳ２５＞ｄＰＳ２４）よりも小さい。つまり、ＰＳ径は、メモリセルトランジスタＭＴ２４からメモリセルトランジスタＭＴ４７へと向かって順に大きくなる（ｄＰＳｕ＜ｄＰＳｖ（ｕ＜ｖ）ｕ、ｖ：２４以上４７以下の整数）。
以下では、簡単のため、メモリセルトランジスタＭＴ０と、ＭＴ４７とが、同じＰＳ径を有し、メモリセルトランジスタＭＴｓと、ＭＴｔとが、同じＰＳ径を有し、メモリセルトランジスタＭＴ２３と、ＭＴ２４とが、同じＰＳ径を有しているものとして取り扱う。しかしながら、必ずしもこれに限る必要は無い。
なお、メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
＜第７の実施形態のデータの消去動作について＞
次に、図１８、図１９（ａ）〜図１９（ｃ）、及び図２０を用いて、第７の実施形態に係るメモリシステム１の消去動作について説明する。
尚、基本的な消去動作は、上述した第１の実施形態の動作と同様である。つまり、第７の実施形態に係るシーケンサ１２１は、ＰＳ径が小さいほど、電圧ＶＳＷＬを大きくし、ＰＳ径が大きいほど、電圧ＶＳＷＬを小さくする。
図１８で説明したように、第７の実施形態に係るＮＡＮＤストリング１１４において、ワード線ＷＬ０からワード線ＷＬ２３に向かってＰＳ径が小さくなり、ワード線ＷＬ２４からワード線ＷＬ４７に向かってＰＳ径が大きくなっている。
そこで、シーケンサ１２１は、上述した第１の実施形態のステップＳ１０１と同様の動作を行う。図１８、図１９（ａ）〜図１９（ｃ）、図２０を用いて、第７の実施形態に係るシーケンサ１２１の具体的な動作について説明する。
図１８、図１９（ａ）〜図１９（ｃ）に示すように、メモリセルトランジスタＭＴ毎にＰＳ径は異なっている。上述で説明したように、メモリセルトランジスタＭＴ０、ＭＴｓ、ＭＴ２３におけるＰＳ径の関係は、ｄＰＳ０＞ｄＰＳｓ＞ｄＰＳ２３という関係であり、メモリセルトランジスタＭＴ２４、ＭＴｔ、ＭＴ４７におけるＰＳ径の関係は、ｄＰＳ２４＜ｄＰＳｔ＜ｄＰＳ４７という関係である。
そして、図２０に示すように、シーケンサ１２１は、ワード線ＷＬ０に電圧ＶＳＷＬ＿ＷＬ０を印加し、ワード線ＷＬｓに電圧ＶＳＷＬ＿ＷＬｓ（ＶＳＷＬ＿ＷＬ０＜ＶＳＷＬ＿ＷＬｓ）を印加し、ワード線ＷＬ２３に電圧ＶＳＷＬ＿ＷＬ２３（ＶＳＷＬ＿ＷＬ０＜ＶＳＷＬ＿ＷＬｓ＜ＶＳＷＬ＿ＷＬ２３）を印加する。また、シーケンサ１２１は、ワード線ＷＬ２４に電圧ＶＳＷＬ＿ＷＬ２４（ＶＳＷＬ＿ＷＬ２３＝ＶＳＷＬ＿ＷＬ２４）を印加し、ワード線ＷＬｔに電圧ＶＳＷＬ＿ＷＬｔ（ＶＳＷＬ＿ＷＬ２４＞ＶＳＷＬ＿ＷＬｔ＝ＶＳＷＬ＿ＷＬｓ）を印加し、ワード線ＷＬ４７に電圧ＶＳＷＬ＿ＷＬ４７（ＶＳＷＬ＿ＷＬ２４＞ＶＳＷＬ＿ＷＬｔ＞ＶＳＷＬ＿ＷＬ４７＝ＶＳＷＬ＿ＷＬ０）を印加する。このように、メモリセルトランジスタＭＴのＰＳ径に応じて電圧ＶＳＷＬを印加する。
＜第７の実施形態の作用効果＞
上述したように、第７の実施形態に係るメモリシステムによれば、第１の実施形態と同様に、シーケンサ１２１は、メモリセルトランジスタＭＴのＰＳ径が小さいほど、当該メモリセルトランジスタＭＴのワード線ＷＬへ印加する電圧ＶＳＷＬを大きく、メモリセルトランジスタＭＴのＰＳ径が大きいほど、当該メモリセルトランジスタＭＴのワード線ＷＬへ印加する電圧ＶＳＷＬを小さくする。
その結果、第１の実施形態と同様に、メモリセルトランジスタＭＴの劣化等を抑制することができ、高品質なメモリシステム１を提供することができる。
（第７の実施形態の変形例１）
尚、第７の実施形態で説明したメモリセルアレイ１１１を、第２の実施形態に適用することも可能である。基本的な消去動作は、第２の実施形態を用いて説明した動作と同様であるが、ステップＳ２０４において、シーケンサ１２１は、例えば図２１に示すように、ＰＳ径が小さいメモリセルトランジスタＭＴ（例えばＭＴ２３、ＭＴ２４等）に属するワード線ＷＬ（例えばＷＬ２３、ＷＬ２４等）の電圧ＶＳＷＬを増加させれば良い。
（第７の実施形態の変形例２）
また、第７の実施形態で説明したメモリセルアレイ１１１を、第３の実施形態に適用することも可能である。基本的な消去動作は、第３の実施形態の図１１を用いて説明した動作と同様であるが、図１１に示すステップＳ３０３において、シーケンサ１２１は、例えば図２２に示すように、ＰＳ径が小さいメモリセルトランジスタＭＴ（例えばＭＴ２３、ＭＴ２４等）に属するワード線ＷＬ（例えばＷＬ２３、ＷＬ２４等）の電圧ＶＳＷＬを増加させれば良い。
（第７の実施形態の変形例３）
また、第７の実施形態で説明したメモリセルアレイ１１１を、第４の実施形態に適用することも可能である。その場合、例えば図２３、図２４に示すように、ワード線ＷＬ０〜ＷＬ４７を、３個の領域（ゾーン）に分割する。具体的には、ワード線ＷＬ０〜ＷＬ７、及びワード線ＷＬ４０〜ＷＬ４７をゾーン０、ワード線ＷＬ８〜ＷＬ１５、及びワード線ＷＬ３２〜ＷＬ３９をゾーン１、ワード線ＷＬ１６〜ＷＬ２３、及びワード線ＷＬ２４〜ＷＬ３１をゾーン２と設定される。本例によれば、第４の実施形態よりもゾーン数が少なくてすむので、第４の実施形態よりも制御が容易となる。
（第７の実施形態の変形例４）
また、第７の実施形態で説明したメモリセルアレイ１１１を、第５の実施形態に適用することも可能である。その場合、図２３、及び図２４を用いて説明したように、図２５に示すように、ゾーン及び電圧ＶＳＷＬを定義することによって、適用可能となる。
（第７の実施形態の変形例５）
また、第７の実施形態で説明したメモリセルアレイ１１１を、第６の実施形態に適用することも可能である。その場合、図２３、及び図２４を用いて説明したように、図２６に示すように、ゾーン及び電圧ＶＳＷＬを定義することによって、適用可能となる。
（その他の変形例）
尚、上述した各実施形態等では、シーケンサ１２１は、ワード線ＷＬまたはビット線ＢＬに印加する電圧を制御することで、ＰＳ径の小さいメモリセルトランジスタＭＴの過消去を抑制している。しかしながら、シーケンサ１２１は、例えば、ＰＳ径の小さいメモリセルトランジスタＭＴへの電圧ＶＳＷＬのパルス幅を、ＰＳ径の大きいメモリセルトランジスタＭＴへの電圧ＶＳＷＬのパルス幅よりも短くすることでも、上述した各実施形態と同様の効果を得ることができる。
また、上述した第１の実施形態等では、メモリホールの加工時のプロセスに起因し、メモリホールの延伸方向が長くなるほど、メモリホールの直径（ＭＨ径）及び柱状構造の直径（ＰＳ径）が小さくなることを前提に説明をしたが、必ずしもこれに限らない。
更に、メモリセルアレイ１１１の構成は上記実施形態で説明した構成に限られない。メモリセルトランジスタＭＴのＰＳ径にばらつきがある記憶装置であれば広く適用可能である。従って、上記説明した実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、その他の記憶装置全般に適用出来る。また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。
なお、上記の各実施形態では、GIDLを用いて消去動作を行うが、かかる方法に限られず、例えば２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号の不揮発性半導体メモリにおいて、メモリセルのデータを消去するときに、図６のウェル領域２３に２０Ｖ程度の電圧を印加する方法（いわゆるウェル消去方式）がある。この場合には、ウェル領域２３に例えば２０Ｖから２３Ｖを印加し、ソース領域２４とビット線はフローティングにし、選択ゲートトランジスタＳＧＳ，ＳＧＤのゲートそれぞれに例えば１５Ｖ、１０Ｖ程度の電圧を印加する。選択ゲートトランジスタＳＧＤのゲートに印加する電圧は、選択ゲートトランジスタＳＧＳのゲートに印加する電圧よりも低く設定されている。各実施形態においてウェル消去方式を適用することができる。
なお、各実施形態において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
また、上述した実施形態において、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁膜、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる場合、上述した各実施形態の範囲に包含される。
また、上述した各実施形態のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、各実施形態の要旨を包含する限り本発明の範囲に含まれる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…メモリシステム、 ２３…導電膜
２５ａ…ブロック絶縁膜、 ２５ｂ…電荷蓄積層、 ２５ｃ…ゲート絶縁膜
２６…半導体層、 ２７ａ…導電膜、 ２７ｂ…導電膜
３０ｂ…導電膜、 ３１…ソース線ＳＬ、 ３３…ビット線層
４１…導電膜、 ４３…導電膜、 ４５ａ…ブロック絶縁膜
４５ｂ…電荷蓄積層、 ４５ｃ…ゲート絶縁膜、 ４６…導電膜
４７ａ…導電層、 ４７ｂ…導電層、 ５０ａ…導電膜
５０ｂ…導電膜、 ５１…ソース線層、 ５２…導電膜
５３…ビット線層、 １００…ＮＡＮＤ型フラッシュメモリ、 １１０…コア部
１１１…メモリセルアレイ、 １１２…ロウデコーダ、 １１３…センスアンプ
１１４…ＮＡＮＤストリング、 １１５…フェイルビットカウンタ回路、
１２０…周辺回路、 １２１…シーケンサ、 １２２…チャージポンプ
１２３…レジスタ、 １２４…ドライバ、 １２５…カウンタ
２００…メモリコントローラ、 ２１０…ホストインターフェイス回路
２２０…内蔵メモリ、 ２３０…ＣＰＵ、 ２４０…バッファメモリ
２５０…ＮＡＮＤインターフェイス回路、 ２６０…ＥＣＣ回路、
３００…ホスト機器。

Claims (9)

  1. 第１メモリセルと、
    前記第１メモリセルの上方に積層された第２メモリセルと、
    前記第２メモリセルの上方に積層された第３メモリセルと、
    前記第３メモリセルの上方に積層された第４メモリセルと、
    前記第１メモリセルのゲートに電気的に接続された第１ワード線と、
    前記第２メモリセルのゲートに電気的に接続された第２ワード線と、
    前記第３メモリセルのゲートに電気的に接続された第３ワード線と、
    前記第４メモリセルのゲートに電気的に接続された第４ワード線と、
    前記第１メモリセル乃至前記第４メモリセルに対して一括して消去動作を行う制御部とを備え、
    前記制御部は、消去動作に行うときに、第１電圧を前記第１ワード線に印加し、前記第１電圧よりも高い第２電圧を前記第２ワード線に印加し、前記第２電圧よりも高い第３電圧を前記第３ワード線に印加し、前記第３電圧よりも高い第４電圧を前記第４ワード線に印加することを特徴とする不揮発性半導体記憶装置。
  2. 前記制御部は、
    前記消去動作の際に、
    複数の電圧のうち、前記前記第１ワード線への前記第１電圧の印加を第１の回数行った後、前記第１電圧よりも高い第５の電圧に設定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記制御部は、
    前記消去動作の際に、
    複数の電圧のうち、前記前記第３ワード線への前記第３電圧の印加を第２の回数行った後、前記第３電圧よりも高い第６電圧に設定することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記制御部は、消去動作に行うときに、
    前記第１、第２、第３、及び第４電圧の印加の後に行われる消去ベリファイを含み、
    前記制御部は、
    前記柱状構造の直径に基づいて、消去ベリファイ時に用いる消去ベリファイレベルを設定し、
    前記消去動作の際に
    複数の消去ベリファイレベルのうち第１消去ベリファイレベルが設定された電極膜への第７電圧を、前記第７電圧よりも高い第８電圧に設定することを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
  5. 前記制御部は、消去動作に行うときに、
    前記第１、第２、第３、及び第４電圧の印加の後に行われる消去ベリファイを含み、
    前記制御部は、
    前記第１ワード線の前記ベリファイがパスした場合、
    前記第１電圧よりも高い第９電圧に設定することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記制御部は、消去動作に行うときに、
    前記第１、第２、第３、及び第４電圧の印加の後に行われる消去ベリファイを含み、
    前記制御部は、
    前記第３ワード線の前記ベリファイがパスした場合、
    前記第３電圧よりも高い第１０電圧に設定することを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
  7. 前記第１、第２、第３、及び第４メモリセルは、それぞれ複数のメモリセルを備えることを特徴とする請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置。
  8. 前記制御部は、
    前記消去動作の際に
    前記第１ワード線及び前記第３ワード線と、前記第２ワード線及び前記第４ワード線と、に対して異なるタイミングで電圧を印加することを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性半導体記憶装置。
  9. 前記第４メモリセルの一端には電気的に配線層が接続され、
    前記制御部は、
    前記消去動作の際に
    前記第１ワード線及び前記第３ワード線へ電圧を印加する場合、
    前記第２ワード線及び前記第４ワード線へ電圧を印加する場合に比べて、前記配線層に印加される電圧を低くすることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。
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