JP5297342B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明の他の一態様によれば、メモリセルアレイと、制御回路と、を備え、前記メモリセルアレイは、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、を有し、前記積層体は、前記積層方向に配列され、それぞれ複数の前記電極膜が積層された複数の部分積層体を有し、前記電極膜と前記半導体ピラーとの交差部分毎にメモリセルが形成されており、前記制御回路は、各前記部分積層体において、前記貫通ホールに沿って前記積層方向に配列されたメモリセルのうち、前記貫通ホールの径が最も大きい前記メモリセルに対して、第1の値を書き込み、前記第1の値を書き込んだ前記メモリセルに対して前記第1の値を消去する動作を行い、前記消去する動作を行ったメモリセルに記憶されたデータを読み出し、前記第1の値が読み出されたメモリセルを不使用とすることを特徴とする不揮発性半導体記憶装置が提供される。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る不揮発性半導体装置を例示するブロック図であり、
図2は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図3は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図4は、本実施形態に係る不揮発性半導体記憶装置のメモリストリングを例示する回路図であり、
図5は、本実施形態に係る不揮発性半導体記憶装置の電極膜を例示する平面図である。
なお、図1及び図2においては、図を見やすくするために、導電部分のみを図示し、絶縁部分は図示を省略している。後述する図9についても同様である。また、図2においては、図示の便宜上、シリコンピラーはZ方向の位置に拘わらず同じ太さで描かれている。
本実施形態に係る不揮発性半導体記憶装置の特徴は、データを記憶するメモリセルアレイと、メモリセルアレイを制御する制御回路とが設けられ、メモリセルアレイには、シリコンピラーと制御ゲート電極との交差部分にメモリトランジスタが設けられた一括加工型の3次元積層型記憶装置において、フォーマット時に少なくとも一部のメモリセルに第1の値を書き込み、次いで、これらのメモリセルから第1の値の消去を試みて、その後、これらのメモリセルに書き込まれた値を読み出し、第1の値が読み出されたメモリセルは、消去動作に不良が発生したと判定し、以後不使用とすることである。
コントローラチップ6の制御回路71は、例えば、FPGA(field programmable gate array)により構成されている。又は、制御回路71は、CPU(central processing unit:中央演算処理装置)、RAM(random access memory)及び不揮発性メモリ(non volatile memory)が組み合わされて構成されていてもよい。又は、制御回路71は、CPU及びNOR型フラッシュメモリが組み合わされて構成されていてもよい。NOR型フラッシュメモリは、ランダムアクセス可能な不揮発性メモリである。
メモリチップ7の特徴は、メモリセルアレイMCAにおいて、メモリセルが3次元的に配列された積層体ML(図3参照)が設けられており、積層体MLを貫く貫通ホール21の直径が、下方に行くほど細くなっていることである。以下、メモリセルアレイMCAの構成を詳細に説明する。
図5に示すように、メモリセルアレイMCAにおいて設定された複数のブロック50は、Y方向に沿って配列されている。そして、装置1に設けられた導電部材のうち、X方向に延びる導電部材、すなわち、制御ゲート電極CG及び選択ゲート電極SGと、Z方向に延びるU字ピラー30は、ブロック50毎に組分けされている。また、XY平面に沿って形成されているバックゲートBGは、ブロック50毎に分割されており、相互に電気的に分離されている。一方、Y方向に延びるビット線BLは、全てのブロック50を通過するように延びており、全てのブロック50で共有されている。更にまた、シリコン基板11におけるブロック50間の領域には、素子分離膜(図示せず)が形成されている。
コマンド入出力バッファ81は、制御回路71から出力されたコマンドを一時的に記憶し、アドレスバッファ82、ワード線駆動回路84及びビット線増幅回路86に対して出力する回路である。アドレスバッファ82は、制御回路71から出力されたメモリセルの物理アドレスを一時的に記憶し、ロウデコーダ83及びカラムデコーダ85に対して出力する回路である。ロウデコーダ83は、アドレスバッファ82から入力された物理アドレスに基づいて、このメモリセルに対応するワード線(制御ゲート電極CG)を選択し、その結果をワード線駆動回路84に対して出力する回路である。ワード線駆動回路84は、ロウデコーダ83から入力された信号に基づいて、各制御ゲート電極CGに供給する電位を生成する回路である。
先ず、装置1の動作を概略的に説明する。なお、以下の概略的な説明においては、メモリセルアレイMCA内部の動作の説明は省略しているが、これについては後で詳細に説明する。
図6は、本実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
図7は、本実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を例示する図であり、
図8は、本実施形態に係る不揮発性半導体記憶装置において、メモリセル列毎に生成されるデータを例示する図である。
先ず、各メモリトランジスタ35に任意のデータを書き込む書込動作について説明する。データの書込は、1ブロックずつ順番に、X方向に配列された複数個の選択セルに対して同時に行う。図2に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング38に属しているが、同一の制御ゲート電極CGを共有している。また、これらの選択セルが属する複数本のメモリストリング38は、相互に異なるビット線BLに接続されているが、共通の選択ゲート電極SGを貫いており、共通のソース線SLに接続されている。
次に、メモリトランジスタに書き込まれたデータを消去する消去動作について説明する。データの消去はブロック単位で行う。図7に示すように、周辺回路部CCSは、バックゲートBGにオン電位Vonを印加して、バックゲートトランジスタ37をオン状態とする。また、消去対象となるブロック(以下、「選択ブロック」ともいう)の全ての制御ゲート電極CGに基準電位Vss(例えば、0V)を印加する。更に、ビット線BL及びソース線SLの電位を消去電位Verase(例えば、15V)に昇圧する。更にまた、選択ゲート電極SGb及びSGsに消去電位Veraseよりも低い選択ゲート電位Vsgを印加する。すなわち、Vsg<Veraseとする。
次に、任意のメモリトランジスタ35に書き込まれたデータを読み出す読出動作について説明する。図7に示すように、周辺回路部CCSが、バックゲートBGにオン電位Vonを印加して、バックゲートトランジスタ37をオン状態とする。また、選択ストリングの選択ゲート電極SGs及びSGbにオン電位Von(例えば、3.0V)を印加して、選択トランジスタ36をオン状態とする。一方、非選択のメモリストリング38の選択ゲート電極SGs及びSGbにはオフ電位Voff(例えば、0V)を印加して、選択トランジスタ36をオフ状態とする。
図9は、本実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図9に示すように、本実施形態に係る不揮発性半導体記憶装置2においては、貫通ホールが2段構成になっており、各段において、下方に行くほど細くなっている。すなわち、積層体MLは、Z方向に配列された2つの部分積層体ML1及びML2からなり、部分積層体ML1上に部分積層体ML2が積み重ねられている。部分積層体ML1及びML2においては、それぞれ複数枚の絶縁膜15及び電極膜14が積層されている。また、貫通ホール21のうち、部分積層体ML1内に形成された下部21aと、部分積層体ML2内に形成された上部21bは、それぞれ、下方に行くほど細いテーパー状になっている。このため、下部21aの上端部は上部21bの下端部よりも太くなっており、貫通ホール21の内面における下部21aと上部21bとの境界部分には段差が形成されている。そして、制御回路71(図1参照)は、各部分積層体ML1及びML2における最上段のメモリセルに対して、前述の判定動作を行う。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、部分積層体は3段以上積み重ねられていてもよい。この場合も、制御回路71は、各部分積層体の最上段のメモリセルに対して、前述の判定動作を行えばよい。
本実施形態は、前述の第1の実施形態に係る不揮発性半導体記憶装置1の製造方法の実施形態である。
以下、メモリチップ7の製造方法について説明する。
図10乃至図18は、本実施形態に係る不揮発性半導体記憶装置のメモリチップの製造方法を例示する工程断面図である。
なお、図10乃至図18は、図3と同じ断面を示している。
Claims (5)
- メモリセルアレイと、
制御回路と、
を備え、
前記メモリセルアレイは、
それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
を有し、
前記電極膜と前記半導体ピラーとの交差部分毎にメモリセルが形成されており、
前記制御回路は、前記貫通ホールに沿って前記積層方向に配列されたメモリセルのうち、前記貫通ホールの径が最も大きい前記メモリセルに対して、第1の値を書き込み、前記第1の値を書き込んだ前記メモリセルに対して前記第1の値を消去する動作を行い、前記消去する動作を行ったメモリセルに記憶されたデータを読み出し、前記第1の値が読み出されたメモリセルを不使用とすることを特徴とする不揮発性半導体記憶装置。 - メモリセルアレイと、
制御回路と、
を備え、
前記メモリセルアレイは、
それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
を有し、
前記積層体は、前記積層方向に配列され、それぞれ複数の前記電極膜が積層された複数の部分積層体を有し、
前記電極膜と前記半導体ピラーとの交差部分毎にメモリセルが形成されており、
前記制御回路は、各前記部分積層体において、前記貫通ホールに沿って前記積層方向に配列されたメモリセルのうち、前記貫通ホールの径が最も大きい前記メモリセルに対して、第1の値を書き込み、前記第1の値を書き込んだ前記メモリセルに対して前記第1の値を消去する動作を行い、前記消去する動作を行ったメモリセルに記憶されたデータを読み出し、前記第1の値が読み出されたメモリセルを不使用とすることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイは、
前記積層体上に設けられ、一方向に延びる選択ゲート電極と、
下端が前記半導体ピラーの上端に接続され、前記選択ゲート電極を貫く上部半導体ピラーと、
をさらに有し、
前記制御回路は、前記第1の値が読み出されたメモリセルに加えて他のメモリセルも不使用とし、
前記第1の値が読み出されたメモリセル及び前記他のメモリセルは、共通の前記電極膜によって構成されており、共通の前記選択ゲート電極を貫く相互に異なる前記上部半導体ピラーに接続された相互に異なる前記半導体ピラーによって構成されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1の値の書き込みは、前記電荷蓄積膜に対して電子を注入することによって行い、前記第1の値の消去は、前記電荷蓄積膜に対して正孔を注入することによって行うことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記制御回路は、複数のメモリセルに対して前記データの読み出しを同時に行い、前記複数のメモリセルの少なくとも1つにおいて前記第1の値が読み出されたときは、前記複数のメモリセルの全てを不使用とすることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
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