JPH07182881A - 電気的に書込・消去可能な不揮発性半導体記憶装置 - Google Patents
電気的に書込・消去可能な不揮発性半導体記憶装置Info
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- JPH07182881A JPH07182881A JP5328084A JP32808493A JPH07182881A JP H07182881 A JPH07182881 A JP H07182881A JP 5328084 A JP5328084 A JP 5328084A JP 32808493 A JP32808493 A JP 32808493A JP H07182881 A JPH07182881 A JP H07182881A
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Abstract
(57)【要約】
【目的】 自動的なメモリセル消去機能のテストを容易
にすると共に、不良解析を容易にする。 【構成】 ６つのステップＸは、消去前事前書込シーケ
ンス及び消去検査シーケンスの一つか、或いは消去前事
前書込シーケンスと、消去シーケンズ及び消去検査シー
ケンスの連続シーケンスとの内の一方を、選択動作とし
て設定し、この選択動作のみを自動的なメモリセル消去
機能に実行させ、この選択動作によって実行される書込
検査又は消去検査において得られた否定的な検査結果(F
ail)又は肯定的な検査結果(Pass)を装置検査結果として
出力させる選択動作設定機能を達成する。この選択動作
設定機能により、自動的なメモリセル消去機能の各シー
ケンスを選択的に実行することが可能となり、出荷前の
デバイス試験の簡略化及び不良解析が容易となる。
にすると共に、不良解析を容易にする。 【構成】 ６つのステップＸは、消去前事前書込シーケ
ンス及び消去検査シーケンスの一つか、或いは消去前事
前書込シーケンスと、消去シーケンズ及び消去検査シー
ケンスの連続シーケンスとの内の一方を、選択動作とし
て設定し、この選択動作のみを自動的なメモリセル消去
機能に実行させ、この選択動作によって実行される書込
検査又は消去検査において得られた否定的な検査結果(F
ail)又は肯定的な検査結果(Pass)を装置検査結果として
出力させる選択動作設定機能を達成する。この選択動作
設定機能により、自動的なメモリセル消去機能の各シー
ケンスを選択的に実行することが可能となり、出荷前の
デバイス試験の簡略化及び不良解析が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書込・消去可能
な不揮発性半導体記憶装置に関し、特に、自動的にメモ
リセルの消去動作を行なう自動的なメモリセル消去機能
を有する電気的に書込・消去可能な不揮発性半導体記憶
装置に関する。
な不揮発性半導体記憶装置に関し、特に、自動的にメモ
リセルの消去動作を行なう自動的なメモリセル消去機能
を有する電気的に書込・消去可能な不揮発性半導体記憶
装置に関する。
【０００２】
【従来の技術】この種の電気的に書込・消去可能な不揮
発性半導体記憶装置は、典型的には電気的に書込・消去
可能なリードオンリメモリ装置（ＥＥＰＲＯＭ）であ
る。従来の自動的なメモリ消去機能を有する電気的に書
込・消去可能な不揮発性半導体記憶装置では、図６に示
す様なフローに従い、内部で自動的な消去動作を実行し
ている。まず外部より動作制御コマンドを取り込み（コ
マンド入力）、このコマンドをデコードし（コマンド・
デコード）、内部動作中である事を示す信号であるビジ
ーフラグを設定する（セットビジーフラグ）。
発性半導体記憶装置は、典型的には電気的に書込・消去
可能なリードオンリメモリ装置（ＥＥＰＲＯＭ）であ
る。従来の自動的なメモリ消去機能を有する電気的に書
込・消去可能な不揮発性半導体記憶装置では、図６に示
す様なフローに従い、内部で自動的な消去動作を実行し
ている。まず外部より動作制御コマンドを取り込み（コ
マンド入力）、このコマンドをデコードし（コマンド・
デコード）、内部動作中である事を示す信号であるビジ
ーフラグを設定する（セットビジーフラグ）。
【０００３】次に、メモリセルの過剰消去を防止するた
め、消去すべき複数のメモリセルに、データとして論理
“０”の書込を行なう消去前事前書込シーケンスを実行
する。ここで、各メモリセルは、論理“０”の書込を行
なった場合は、各メモリセルのしきい値が高い状態とな
り、書込まれた論理“０”を消去した場合（即ち、問題
のメモリセルが論理“１”にある状態）は、各メモリセ
ルのしきい値は低い状態にある。換言すれば、消去すべ
き複数のメモリセルへ論理“０”を書込む動作は、消去
すべき複数のメモリセルのしきい値電圧を高い値に均一
化するしきい値電圧均一化動作に意味上で等しい。な
お、メモリセルへの論理“１”の書込はこの電気的に書
込・消去可能な不揮発性半導体記憶装置では行なえな
い。
め、消去すべき複数のメモリセルに、データとして論理
“０”の書込を行なう消去前事前書込シーケンスを実行
する。ここで、各メモリセルは、論理“０”の書込を行
なった場合は、各メモリセルのしきい値が高い状態とな
り、書込まれた論理“０”を消去した場合（即ち、問題
のメモリセルが論理“１”にある状態）は、各メモリセ
ルのしきい値は低い状態にある。換言すれば、消去すべ
き複数のメモリセルへ論理“０”を書込む動作は、消去
すべき複数のメモリセルのしきい値電圧を高い値に均一
化するしきい値電圧均一化動作に意味上で等しい。な
お、メモリセルへの論理“１”の書込はこの電気的に書
込・消去可能な不揮発性半導体記憶装置では行なえな
い。
【０００４】この消去前事前書込シーケンス中には、ま
ず、内部アドレス発生回路を初期化し（ＡＤ＝０）、書
込み動作及びメモリセルが書込み状態にあるか否かを検
査する書込検査動作（書込み検査）の繰り返し（リトラ
イ）回数を計数する書込リトライカウンタを初期化する
（ＲP ＝０）。次にこの書込リトライカウンタを１増加
させメモリセルに論理“０”をデータとして書込を行な
い（データ“０”書込）、ひき続き書込検査動作を実行
する。ここで書込検査にパスした場合(Pass)には、内部
アドレス発生回路を動作させ、アドレスを１増加させ
（ＡＤ＝ＡＤ＋１）、書込リトライカウンタを再度初期
化し、書込動作を実行し、同様な動作を、消去すべきメ
モリセル領域の最終アドレスまで繰返す（ＡＤ＝最終ア
ドレス）。一方、書込検査に不良となった場合(Fail)に
は、書込リトライカウンタを１増加させ、再度書込動作
を実行し、書込検査がパスした場合には、次のアドレス
の書込動作に移行し、不良の場合には書込リトライカウ
ンタが図示の場合は２０にカウントアップするまで同一
アドレスの書込、書込検査を実行し、書込リトライカウ
ンタが２０をカウントすると、不良を示すフラグを設定
し（セット不良フラグ）、ビジーフラグをクリアする
（リセットビジーフラグ）。
ず、内部アドレス発生回路を初期化し（ＡＤ＝０）、書
込み動作及びメモリセルが書込み状態にあるか否かを検
査する書込検査動作（書込み検査）の繰り返し（リトラ
イ）回数を計数する書込リトライカウンタを初期化する
（ＲP ＝０）。次にこの書込リトライカウンタを１増加
させメモリセルに論理“０”をデータとして書込を行な
い（データ“０”書込）、ひき続き書込検査動作を実行
する。ここで書込検査にパスした場合(Pass)には、内部
アドレス発生回路を動作させ、アドレスを１増加させ
（ＡＤ＝ＡＤ＋１）、書込リトライカウンタを再度初期
化し、書込動作を実行し、同様な動作を、消去すべきメ
モリセル領域の最終アドレスまで繰返す（ＡＤ＝最終ア
ドレス）。一方、書込検査に不良となった場合(Fail)に
は、書込リトライカウンタを１増加させ、再度書込動作
を実行し、書込検査がパスした場合には、次のアドレス
の書込動作に移行し、不良の場合には書込リトライカウ
ンタが図示の場合は２０にカウントアップするまで同一
アドレスの書込、書込検査を実行し、書込リトライカウ
ンタが２０をカウントすると、不良を示すフラグを設定
し（セット不良フラグ）、ビジーフラグをクリアする
（リセットビジーフラグ）。
【０００５】全ビットの消去前事前書込が終了すると次
に、消去シーケンスに移行する。消去シーケンスでは、
消去動作及びメモリセルが消去状態にあるか否かを検査
する消去検査動作の繰り返し（リトライ）回数を計数す
る消去リトライカウンタを初期化する。（ＲE ＝０）。
次にこの消去リトライカウンタを１増加させ（ＲE ＝Ｒ
E ＋１）、消去動作を実行する（消去）。
に、消去シーケンスに移行する。消去シーケンスでは、
消去動作及びメモリセルが消去状態にあるか否かを検査
する消去検査動作の繰り返し（リトライ）回数を計数す
る消去リトライカウンタを初期化する。（ＲE ＝０）。
次にこの消去リトライカウンタを１増加させ（ＲE ＝Ｒ
E ＋１）、消去動作を実行する（消去）。
【０００６】消去動作が終了後、消去検査シーケンスを
実行する。消去検査シーケンスでは、内部アドレス発生
回路を初期化し（ＡＤ＝０）、消去検査を実行する（消
去検査）。消去検査をパスした場合(Pass)には、内部ア
ドレス発生回路を１増加させ（ＡＤ＝ＡＤ＋１）、次の
アドレスの消去検査を行ない、これを、消去検査が不良
となる(Fail)か又は、最終アドレスとなるまで繰返す
（ＡＤ＝最終アドレス）。最終アドレスになった時に
は、ビジーフラグをクリアし（リセットビジーフラ
グ）、動作を終了する。一方消去検査動作で不良となっ
た場合には、消去リトライカウンタを１増加させ（ＲE
＝ＲE ＋１）、再度消去シーケンス、消去検査シーケン
スを実行する。消去シーケンス、消去検査シーケンスを
繰返した結果、消去リトライカウンタが所定の回数（図
示の例では１０００）をカウントアップした時には、不
良フラグを設定し（セット不良フラグ）、ビジーフラグ
をクリアし（リセットビジーフラグ）終了する。
実行する。消去検査シーケンスでは、内部アドレス発生
回路を初期化し（ＡＤ＝０）、消去検査を実行する（消
去検査）。消去検査をパスした場合(Pass)には、内部ア
ドレス発生回路を１増加させ（ＡＤ＝ＡＤ＋１）、次の
アドレスの消去検査を行ない、これを、消去検査が不良
となる(Fail)か又は、最終アドレスとなるまで繰返す
（ＡＤ＝最終アドレス）。最終アドレスになった時に
は、ビジーフラグをクリアし（リセットビジーフラ
グ）、動作を終了する。一方消去検査動作で不良となっ
た場合には、消去リトライカウンタを１増加させ（ＲE
＝ＲE ＋１）、再度消去シーケンス、消去検査シーケン
スを実行する。消去シーケンス、消去検査シーケンスを
繰返した結果、消去リトライカウンタが所定の回数（図
示の例では１０００）をカウントアップした時には、不
良フラグを設定し（セット不良フラグ）、ビジーフラグ
をクリアし（リセットビジーフラグ）終了する。
【０００７】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、自動的な消去動作を実行した際に、
デバイス内部で、消去前事前書込動作、消去動作、消去
検査動作を連続して、実行しており、また、不良が発生
した場合には、消去前事前書込動作で不良が発生した場
合でも、消去動作及び消去検査動作の連続動作で不良と
なった場合でも、同一の不良フラグを設定し、装置検査
結果としている。このため、自動的な消去動作を実行し
た際に、不良が発生した場合には、自動的な消去動作の
うちどの動作で不良が発生しているのか、解析すること
が困難であった。
導体記憶装置では、自動的な消去動作を実行した際に、
デバイス内部で、消去前事前書込動作、消去動作、消去
検査動作を連続して、実行しており、また、不良が発生
した場合には、消去前事前書込動作で不良が発生した場
合でも、消去動作及び消去検査動作の連続動作で不良と
なった場合でも、同一の不良フラグを設定し、装置検査
結果としている。このため、自動的な消去動作を実行し
た際に、不良が発生した場合には、自動的な消去動作の
うちどの動作で不良が発生しているのか、解析すること
が困難であった。
【０００８】それ故、本発明の課題は、事前動作と、消
去及び消去検査動作を連続して行う自動的な消去動作の
うち、どの動作で不良が発生しているのかを解析するこ
とが可能な電気的に書込・消去可能な不揮発性半導体記
憶装置を提供することにある。
去及び消去検査動作を連続して行う自動的な消去動作の
うち、どの動作で不良が発生しているのかを解析するこ
とが可能な電気的に書込・消去可能な不揮発性半導体記
憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、自動的
なメモリセル消去手段を有する電気的に書込・消去可能
な不揮発性半導体記憶装置であって、前記自動的なメモ
リセル消去手段は、消去すべき複数のメモリセルの各々
へ論理“０”を事前に書込む書込動作と前記複数のメモ
リセルの各々が論理“０”を書込まれた状態にあるか否
かを検査する書込検査とを行う事前動作と；前記複数の
メモリセルの消去を行う消去動作と；前記複数のメモリ
セルの各々が消去状態にあるか否かを検査する消去検査
を行う消去検査動作と；を連続的に実行し、前記書込検
査及び前記消去検査のいずれかにおいて否定的な検査結
果が得られた場合、該否定的な検査結果を装置検査結果
として出力し、前記書込検査及び前記消去検査のいずれ
においても肯定的な検査結果が得られた場合、該肯定的
な検査結果を前記装置検査結果として出力する前記電気
的に書込・消去可能な不揮発性半導体記憶装置におい
て、前記事前動作及び前記消去検査動作の一つを選択動
作として設定し、前記選択動作のみを前記自動的なメモ
リセル消去手段に実行させ、この選択動作によって実行
される前記書込検査又は前記消去検査において得られた
前記否定的な検査結果又は前記肯定的な検査結果を前記
装置検査結果として出力させる選択動作設定手段を、有
することを特徴とする電気的に書込・消去可能な不揮発
性半導体記憶装置が得られる。
なメモリセル消去手段を有する電気的に書込・消去可能
な不揮発性半導体記憶装置であって、前記自動的なメモ
リセル消去手段は、消去すべき複数のメモリセルの各々
へ論理“０”を事前に書込む書込動作と前記複数のメモ
リセルの各々が論理“０”を書込まれた状態にあるか否
かを検査する書込検査とを行う事前動作と；前記複数の
メモリセルの消去を行う消去動作と；前記複数のメモリ
セルの各々が消去状態にあるか否かを検査する消去検査
を行う消去検査動作と；を連続的に実行し、前記書込検
査及び前記消去検査のいずれかにおいて否定的な検査結
果が得られた場合、該否定的な検査結果を装置検査結果
として出力し、前記書込検査及び前記消去検査のいずれ
においても肯定的な検査結果が得られた場合、該肯定的
な検査結果を前記装置検査結果として出力する前記電気
的に書込・消去可能な不揮発性半導体記憶装置におい
て、前記事前動作及び前記消去検査動作の一つを選択動
作として設定し、前記選択動作のみを前記自動的なメモ
リセル消去手段に実行させ、この選択動作によって実行
される前記書込検査又は前記消去検査において得られた
前記否定的な検査結果又は前記肯定的な検査結果を前記
装置検査結果として出力させる選択動作設定手段を、有
することを特徴とする電気的に書込・消去可能な不揮発
性半導体記憶装置が得られる。
【００１０】更に本発明によれば、自動的なメモリセル
消去手段を有する電気的に書込・消去可能な不揮発性半
導体記憶装置であって、前記自動的なメモリセル消去手
段は、消去すべき複数のメモリセルの各々へ論理“０”
を事前に書込む書込動作と前記複数のメモリセルの各々
が論理“０”を書込まれた状態にあるか否かを検査する
書込検査とを行う事前動作と；前記複数のメモリセルの
消去を行う消去動作と；前記複数のメモリセルの各々が
消去状態にあるか否かを検査する消去検査を行う消去検
査動作と；を連続的に実行し、前記書込検査及び前記消
去検査のいずれかにおいて否定的な検査結果が得られた
場合、該否定的な検査結果を装置検査結果として出力
し、前記書込検査及び前記消去検査のいずれにおいても
肯定的な検査結果が得られた場合、該肯定的な検査結果
を前記装置検査結果として出力する前記電気的に書込・
消去可能な不揮発性半導体記憶装置において、前記事前
動作と、前記消去動作及び前記消去検査動作の連続動作
との内の一方を、選択動作として設定し、前記選択動作
のみを前記自動的なメモリセル消去手段に実行させ、こ
の選択動作によって実行される前記書込検査又は前記消
去検査において得られた前記否定的な検査結果又は前記
肯定的な検査結果を前記装置検査結果として出力させる
選択動作設定手段を、有することを特徴とする電気的に
書込・消去可能な不揮発性半導体記憶装置が得られる。
消去手段を有する電気的に書込・消去可能な不揮発性半
導体記憶装置であって、前記自動的なメモリセル消去手
段は、消去すべき複数のメモリセルの各々へ論理“０”
を事前に書込む書込動作と前記複数のメモリセルの各々
が論理“０”を書込まれた状態にあるか否かを検査する
書込検査とを行う事前動作と；前記複数のメモリセルの
消去を行う消去動作と；前記複数のメモリセルの各々が
消去状態にあるか否かを検査する消去検査を行う消去検
査動作と；を連続的に実行し、前記書込検査及び前記消
去検査のいずれかにおいて否定的な検査結果が得られた
場合、該否定的な検査結果を装置検査結果として出力
し、前記書込検査及び前記消去検査のいずれにおいても
肯定的な検査結果が得られた場合、該肯定的な検査結果
を前記装置検査結果として出力する前記電気的に書込・
消去可能な不揮発性半導体記憶装置において、前記事前
動作と、前記消去動作及び前記消去検査動作の連続動作
との内の一方を、選択動作として設定し、前記選択動作
のみを前記自動的なメモリセル消去手段に実行させ、こ
の選択動作によって実行される前記書込検査又は前記消
去検査において得られた前記否定的な検査結果又は前記
肯定的な検査結果を前記装置検査結果として出力させる
選択動作設定手段を、有することを特徴とする電気的に
書込・消去可能な不揮発性半導体記憶装置が得られる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は、本発明の一実施例による電気的に
書込・消去可能な不揮発性半導体記憶装置における自動
的なメモリ消去機能の装置内部における動作シーケンス
のフローチャートである。図１において、図６と異なる
のは、Ｘにて指示した６つのステップが付加された点で
ある。後述するように、これら６つのステップＸは、消
去前事前書込シーケンス及び消去検査シーケンスの一つ
か、或いは消去前事前書込シーケンスと、消去シーケン
ズ及び消去検査シーケンスの連続シーケンスとの内の一
方を、選択動作として設定し、この選択動作のみを自動
的なメモリセル消去機能に実行させ、この選択動作によ
って実行される書込検査又は消去検査において得られた
否定的な検査結果(Fail)又は肯定的な検査結果(Pass)を
装置検査結果として出力させる選択動作設定機能を達成
する。
書込・消去可能な不揮発性半導体記憶装置における自動
的なメモリ消去機能の装置内部における動作シーケンス
のフローチャートである。図１において、図６と異なる
のは、Ｘにて指示した６つのステップが付加された点で
ある。後述するように、これら６つのステップＸは、消
去前事前書込シーケンス及び消去検査シーケンスの一つ
か、或いは消去前事前書込シーケンスと、消去シーケン
ズ及び消去検査シーケンスの連続シーケンスとの内の一
方を、選択動作として設定し、この選択動作のみを自動
的なメモリセル消去機能に実行させ、この選択動作によ
って実行される書込検査又は消去検査において得られた
否定的な検査結果(Fail)又は肯定的な検査結果(Pass)を
装置検査結果として出力させる選択動作設定機能を達成
する。
【００１３】図１において、本実施例では、自動的なメ
モリ消去機能は、選択動作を行わせるテストモードが設
定されていない場合には、図６の従来例と同様なシーケ
ンスに従って動作する。この場合、自動的なメモリセル
消去機能は、消去すべき複数のメモリセルの各々へ論理
“０”を事前に書込む書込動作と前記複数のメモリセル
の各々が論理“０”を書込まれた状態にあるか否かを検
査する書込検査とを行う消去前事前書込シーケンスと、
前記複数のメモリセルの消去を行う消去シーケンスと、
前記複数のメモリセルの各々が消去状態にあるか否かを
検査する消去検査を行う消去検査シーケンスとを、連続
的に実行し、書込検査及び消去検査のいずれかにおいて
否定的な検査結果(Fail)が得られた場合、該否定的な検
査結果を前記装置検査結果として出力し、書込検査及び
消去検査のいずれにおいても肯定的な検査結果(Pass)が
得られた場合、該肯定的な検査結果を前記装置検査結果
として出力する。
モリ消去機能は、選択動作を行わせるテストモードが設
定されていない場合には、図６の従来例と同様なシーケ
ンスに従って動作する。この場合、自動的なメモリセル
消去機能は、消去すべき複数のメモリセルの各々へ論理
“０”を事前に書込む書込動作と前記複数のメモリセル
の各々が論理“０”を書込まれた状態にあるか否かを検
査する書込検査とを行う消去前事前書込シーケンスと、
前記複数のメモリセルの消去を行う消去シーケンスと、
前記複数のメモリセルの各々が消去状態にあるか否かを
検査する消去検査を行う消去検査シーケンスとを、連続
的に実行し、書込検査及び消去検査のいずれかにおいて
否定的な検査結果(Fail)が得られた場合、該否定的な検
査結果を前記装置検査結果として出力し、書込検査及び
消去検査のいずれにおいても肯定的な検査結果(Pass)が
得られた場合、該肯定的な検査結果を前記装置検査結果
として出力する。
【００１４】選択動作を行わせるテストモードを設定し
た場合（テストモード設定）には、外部より入力される
コマンドにより、消去前事前書込シーケンス及び消去検
査シーケンスのうちの一つか、或いは、消去前事前書込
シーケンスと、消去シーケンス及び消去検査シーケンス
および消去検査シーケンスの連続シーケンスとの内の一
方を実行する様に、内部テスト動作信号ＦP 、ＦER、Ｆ
ERV を設定する（テストモードフラグ設定）。ここでＦ
P 、ＦER、ＦERV は、それぞれ、消去前事前書込シーケ
ンス、消去シーケンス、消去検査シーケンスの動作を実
行するか否かを設定するものであり、ＦP ＝０又はＦER
＝０又はＦERV ＝０と設定したときには、該当動作シー
ケンスを実行させず、ＦP ＝１又はＦER＝１又はＦERV
＝１と設定したのときには、該当動作シーケンスを実行
させる。
た場合（テストモード設定）には、外部より入力される
コマンドにより、消去前事前書込シーケンス及び消去検
査シーケンスのうちの一つか、或いは、消去前事前書込
シーケンスと、消去シーケンス及び消去検査シーケンス
および消去検査シーケンスの連続シーケンスとの内の一
方を実行する様に、内部テスト動作信号ＦP 、ＦER、Ｆ
ERV を設定する（テストモードフラグ設定）。ここでＦ
P 、ＦER、ＦERV は、それぞれ、消去前事前書込シーケ
ンス、消去シーケンス、消去検査シーケンスの動作を実
行するか否かを設定するものであり、ＦP ＝０又はＦER
＝０又はＦERV ＝０と設定したときには、該当動作シー
ケンスを実行させず、ＦP ＝１又はＦER＝１又はＦERV
＝１と設定したのときには、該当動作シーケンスを実行
させる。
【００１５】ここでは消去検査シーケンスのみを実行す
る場合を例にして説明する。消去検査シーケンスのみを
実行する場合には、ＦP ＝０、ＦER＝０、ＦERV ＝１と
設定され（テストモードフラグ設定）、次に、内部動作
中である事を示す信号であるビジーフラグを設定する
（セットビジーフラグ）。
る場合を例にして説明する。消去検査シーケンスのみを
実行する場合には、ＦP ＝０、ＦER＝０、ＦERV ＝１と
設定され（テストモードフラグ設定）、次に、内部動作
中である事を示す信号であるビジーフラグを設定する
（セットビジーフラグ）。
【００１６】次に、内部テスト動作信号ＦP 、ＦERがと
もに０であり、ＦERV が１となっているため、Ｘにて指
示されたステップＦP ＝１及びステップＦER＝１によっ
て消去前事前書込シーケンス及び消去シーケンスがスキ
ップされて、消去検査シーケンスが実行される。ここ
で、内部アドレス発生回路が初期化され（ＡＤ＝０）、
次に消去検査動作が実行される（消去検査）。消去検査
動作がパス(Pass)した場合には、内部アドレス発生回路
をインクリメントし（ＡＤ＝ＡＤ＋１）、次アドレスの
消去検査動作を実行する。この一連の消去検査動作は、
内部アドレス発生回路により生成されるアドレス信号が
最終アドレスになるか（最終アドレス）、又は、消去検
査に不良となる(Fail)まで繰返し実行される。アドレス
信号が最終アドレスになり、消去検査にパスした場合に
は、ビジーフラグをクリアし（リセットビジーフラ
グ）、終了する。また、消去検査に不良となった場合(F
ail)には、内部テスト動作信号ＦER＝１であるため、不
良を示すフラグを設定し（セット不良フラグ）、ビジー
フラグをクリアし（リセットビジーフラグ）終了する。
もに０であり、ＦERV が１となっているため、Ｘにて指
示されたステップＦP ＝１及びステップＦER＝１によっ
て消去前事前書込シーケンス及び消去シーケンスがスキ
ップされて、消去検査シーケンスが実行される。ここ
で、内部アドレス発生回路が初期化され（ＡＤ＝０）、
次に消去検査動作が実行される（消去検査）。消去検査
動作がパス(Pass)した場合には、内部アドレス発生回路
をインクリメントし（ＡＤ＝ＡＤ＋１）、次アドレスの
消去検査動作を実行する。この一連の消去検査動作は、
内部アドレス発生回路により生成されるアドレス信号が
最終アドレスになるか（最終アドレス）、又は、消去検
査に不良となる(Fail)まで繰返し実行される。アドレス
信号が最終アドレスになり、消去検査にパスした場合に
は、ビジーフラグをクリアし（リセットビジーフラ
グ）、終了する。また、消去検査に不良となった場合(F
ail)には、内部テスト動作信号ＦER＝１であるため、不
良を示すフラグを設定し（セット不良フラグ）、ビジー
フラグをクリアし（リセットビジーフラグ）終了する。
【００１７】次に、図２を参照して、図１の前述した自
動的なメモリ消去機能及び選択動作設定機能を達成する
回路構成を説明する。図２の電気的に書込・消去可能な
不揮発性半導体記憶装置は、外部からアドレス信号Ａ0
〜Ａi をアドレスバッファ８を介して受けるＸデコーダ
１６及びＹデコーダ１５と、Ｙデコーダ１５の出力に接
続されたＹ選択トランジスタ群１４と、Ｘデコーダ１６
の出力及びＹ選択トランジスタ群１４に接続されたメモ
リセルアレイ１７と、入出力データＩ／Ｏ0 〜Ｉ／Ｏj
をバッファリングする入出力バッファ９と、入力データ
をラッチするデータラッチ回路１１と、データラッチ回
路１１の出力をＹ選択トランジスタ群１４を介してメモ
リセルアレイ１７に書き込む書込回路１３と、メモリセ
ルアレイ１７に書き込まれているデータを消去する消去
回路１８と、Ｙ選択トランジスタ群１４に接続され、セ
ンスアンプ出力を入出力バッファ９に与えるセンスアン
プ１２とを、有する。
動的なメモリ消去機能及び選択動作設定機能を達成する
回路構成を説明する。図２の電気的に書込・消去可能な
不揮発性半導体記憶装置は、外部からアドレス信号Ａ0
〜Ａi をアドレスバッファ８を介して受けるＸデコーダ
１６及びＹデコーダ１５と、Ｙデコーダ１５の出力に接
続されたＹ選択トランジスタ群１４と、Ｘデコーダ１６
の出力及びＹ選択トランジスタ群１４に接続されたメモ
リセルアレイ１７と、入出力データＩ／Ｏ0 〜Ｉ／Ｏj
をバッファリングする入出力バッファ９と、入力データ
をラッチするデータラッチ回路１１と、データラッチ回
路１１の出力をＹ選択トランジスタ群１４を介してメモ
リセルアレイ１７に書き込む書込回路１３と、メモリセ
ルアレイ１７に書き込まれているデータを消去する消去
回路１８と、Ｙ選択トランジスタ群１４に接続され、セ
ンスアンプ出力を入出力バッファ９に与えるセンスアン
プ１２とを、有する。
【００１８】この電気的に書込・消去可能な不揮発性半
導体記憶装置は、更に、外部からＣＥ（チップイネーブ
ル）反転信号とＯＥ反転信号とＷＥ（ライトイネーブ
ル）反転信号とを受ける制御回路２と、制御回路２及び
入出力バッファ９に接続され、図６において述べた動作
制御コマンドやその他の種々のコマンドをデコードする
コマンドデコーダ３と、コマンドデコーダ３の出力に接
続されたタイミング発生回路４と、コマンドデコーダ３
の出力及びタイミング発生回路４に接続されたシーケン
スコントローラ５と、シーケンスコントローラ５の制御
下でセンスアンプ１２のセンスアンプ出力とデータラッ
チ回路１１の出力とを比較し比較結果をシーケンスコン
トローラ５に与えるデータ比較回路１０と、シーケンス
コントローラ５の制御下で、図６において述べた消去前
事前書込シーケンスにおける論理“０”の書込のための
電圧や、その他の種々の電圧を発生し、発生電圧を書込
回路１３、Ｘデコーダ１６、及びＹデコーダ１５に与え
る電圧発生回路６と、シーケンスコントローラ５の制御
下で、図６において述べた内部アドレス発生回路の動作
を行い、発生アドレスをアドレスバッファ８を介してＸ
デコーダ１６及びＹデコーダ１５に与えるアドレス発生
回路７とを、有する。以上に述べた構成で自動的なメモ
リ消去機能が実行される。
導体記憶装置は、更に、外部からＣＥ（チップイネーブ
ル）反転信号とＯＥ反転信号とＷＥ（ライトイネーブ
ル）反転信号とを受ける制御回路２と、制御回路２及び
入出力バッファ９に接続され、図６において述べた動作
制御コマンドやその他の種々のコマンドをデコードする
コマンドデコーダ３と、コマンドデコーダ３の出力に接
続されたタイミング発生回路４と、コマンドデコーダ３
の出力及びタイミング発生回路４に接続されたシーケン
スコントローラ５と、シーケンスコントローラ５の制御
下でセンスアンプ１２のセンスアンプ出力とデータラッ
チ回路１１の出力とを比較し比較結果をシーケンスコン
トローラ５に与えるデータ比較回路１０と、シーケンス
コントローラ５の制御下で、図６において述べた消去前
事前書込シーケンスにおける論理“０”の書込のための
電圧や、その他の種々の電圧を発生し、発生電圧を書込
回路１３、Ｘデコーダ１６、及びＹデコーダ１５に与え
る電圧発生回路６と、シーケンスコントローラ５の制御
下で、図６において述べた内部アドレス発生回路の動作
を行い、発生アドレスをアドレスバッファ８を介してＸ
デコーダ１６及びＹデコーダ１５に与えるアドレス発生
回路７とを、有する。以上に述べた構成で自動的なメモ
リ消去機能が実行される。
【００１９】この電気的に書込・消去可能な不揮発性半
導体記憶装置は、以上のような従来の構成に加えて、ア
ドレス信号Ａｎを入力とする高電圧検知回路１を具備し
ている。前記アドレス信号Ａｎに高耐圧を印加すると高
電圧検知回路１が検知し、前述の選択動作を行わせるテ
ストモードの設定信号を生成する。このテストモード設
定信号はコマンドデコーダ３及びシーケンスコントロー
ラ５に与えられる。シーケンスコントローラ５は、この
テストモード設定信号を受けると、外部より入出力バッ
ファ９及びコマンドデコーダ３を介して入力されるコマ
ンドにより、図１における、消去前事前書込シーケンス
及び消去検査シーケンスのうちの一つか、或いは、消去
前事前書込シーケンスと、消去シーケンス及び消去検査
シーケンスおよび消去検査シーケンスの連続シーケンス
との内の一方を実行する様に、内部テスト動作信号
ＦP 、ＦER、ＦERV を設定し、図１において説明した選
択動作設定機能を達成すべく上述の周辺回路を制御す
る。
導体記憶装置は、以上のような従来の構成に加えて、ア
ドレス信号Ａｎを入力とする高電圧検知回路１を具備し
ている。前記アドレス信号Ａｎに高耐圧を印加すると高
電圧検知回路１が検知し、前述の選択動作を行わせるテ
ストモードの設定信号を生成する。このテストモード設
定信号はコマンドデコーダ３及びシーケンスコントロー
ラ５に与えられる。シーケンスコントローラ５は、この
テストモード設定信号を受けると、外部より入出力バッ
ファ９及びコマンドデコーダ３を介して入力されるコマ
ンドにより、図１における、消去前事前書込シーケンス
及び消去検査シーケンスのうちの一つか、或いは、消去
前事前書込シーケンスと、消去シーケンス及び消去検査
シーケンスおよび消去検査シーケンスの連続シーケンス
との内の一方を実行する様に、内部テスト動作信号
ＦP 、ＦER、ＦERV を設定し、図１において説明した選
択動作設定機能を達成すべく上述の周辺回路を制御す
る。
【００２０】図３は図２のシーケンスコントローラ５の
具体例であり、図４は図３の状態レジスタＲ１〜Ｒ６の
一つの具体例である。図３及び図４において、Ｉ１〜Ｉ
１４はインバータ回路、ＮＡ１〜ＮＡ１９は、ＮＡＮＤ
回路、ＮＯ１〜ＮＯ３はＮＯＲ回路であり、Ｒ１〜Ｒ６
は状態レジスタであり、Ｃはキャパシタである。
具体例であり、図４は図３の状態レジスタＲ１〜Ｒ６の
一つの具体例である。図３及び図４において、Ｉ１〜Ｉ
１４はインバータ回路、ＮＡ１〜ＮＡ１９は、ＮＡＮＤ
回路、ＮＯ１〜ＮＯ３はＮＯＲ回路であり、Ｒ１〜Ｒ６
は状態レジスタであり、Ｃはキャパシタである。
【００２１】図５は、自動的な消去動作中の消去検査
（ベリファイ）シーケンスのみを実行する場合のタイミ
ングチャートである。
（ベリファイ）シーケンスのみを実行する場合のタイミ
ングチャートである。
【００２２】以下、図２のシーケンスコントローラ５の
動作を図３、図４、及び図５をも参照して説明する。
動作を図３、図４、及び図５をも参照して説明する。
【００２３】まず、選択動作を行わせるテストモードが
設定され、動作コマンドが入力されると、内部テスト動
作信号ＦP 、ＦER、ＦERV がそれぞれ０、０、１に設定
されると同時に、コマンドデコーダ３により内部動作中
であることを示すビジー信号ＢＦＬＡＧが１に設定さ
れ、動作開始信号ＴＡＥＲが出力される。このとき、シ
ーケンスコントローラ５に入力される各信号は、初期状
態をとり、すべて０レベルとなっている。ここで信号Ｃ
Ｒは、内部アドレス発生回路７が最終アドレスまでカウ
ントアップした際に１レベルとなる信号であり、ＴＦＡ
ＩＬは、書込検査又は消去検査時に１となる信号、ＲＡ
ＴＥは、タイミング発生回路４により生成されるクロッ
ク信号である。
設定され、動作コマンドが入力されると、内部テスト動
作信号ＦP 、ＦER、ＦERV がそれぞれ０、０、１に設定
されると同時に、コマンドデコーダ３により内部動作中
であることを示すビジー信号ＢＦＬＡＧが１に設定さ
れ、動作開始信号ＴＡＥＲが出力される。このとき、シ
ーケンスコントローラ５に入力される各信号は、初期状
態をとり、すべて０レベルとなっている。ここで信号Ｃ
Ｒは、内部アドレス発生回路７が最終アドレスまでカウ
ントアップした際に１レベルとなる信号であり、ＴＦＡ
ＩＬは、書込検査又は消去検査時に１となる信号、ＲＡ
ＴＥは、タイミング発生回路４により生成されるクロッ
ク信号である。
【００２４】信号ＴＡＥＲが出力されると、タイミング
発生回路４が動作し、クロック信号ＲＡＴＥを出力す
る。このＲＡＴＥ信号の立上りエッジにてパルス信号Ｒ
ＡＴＥＳを、立下りエッジにてパルス信号ＲＡＴＥＨを
出力し、これらのパルス信号により状態レジスタＲ１〜
Ｒ６は、各入力信号をラッチする。まず、パルス信号Ｒ
ＡＴＥＳが出力されると、信号ＦP 、ＦERは０、信号Ｆ
ERV は１であるので状態レジスタＲ１、Ｒ２、Ｒ３の入
力はそれぞれ０、０、１となり、その結果、消去前事前
書込シーケンス中にあるか否かを示す信号ＰＰＳは０
に、消去シーケンス動作状態を示す信号ＥＲＳは０に、
消去検査シーケンス動作にあることを示す信号ＥＲＶＳ
は０となり、ＲＡＴＥ信号が１である期間、消去検査動
作が行なわれる。消去検査がパスの場合には、データ比
較回路１０より出力される検査の判定結果を示す信号Ｔ
ＦＡＩＬは０のままであり、信号ＣＲ、ＦER、ＴＡＥ
Ｒ、ＥＲＨは０であり、信号ＥＲＶＨ、ＦERV は１であ
るため、次のクロック信号ＲＡＴＥの立下りエッジでは
信号ＥＲＶＳには１が保持され、立上りエッジでもＥＲ
ＶＨが保持される。したがって、引き続き、消去検査シ
ーケンスが実行される。さらに、内部アドレス発生回路
７が、最終アドレスを出力し、内部アドレス発生回路７
が信号ＣＲに１を出力し、そのアドレスのメモリセルに
対する消去検査がパス、すなわち信号ＴＦＡＩＬが０で
ある場合には、インバータ回路Ｉ８の出力が０となり、
次のクロック信号ＲＡＴＥの立下りエッジで信号ＥＲＶ
Ｓは０に反転し、消去検査シーケンスを終了する。ま
た、消去検査で不良となった場合には、前記信号ＴＦＡ
ＩＬが１となるため、インバータ回路Ｉ８の出力が０と
なり、次のクロック信号ＲＡＴＥの立下りエッジで、信
号ＥＲＶＳは０に反転し、消去検査動作を終了する。
発生回路４が動作し、クロック信号ＲＡＴＥを出力す
る。このＲＡＴＥ信号の立上りエッジにてパルス信号Ｒ
ＡＴＥＳを、立下りエッジにてパルス信号ＲＡＴＥＨを
出力し、これらのパルス信号により状態レジスタＲ１〜
Ｒ６は、各入力信号をラッチする。まず、パルス信号Ｒ
ＡＴＥＳが出力されると、信号ＦP 、ＦERは０、信号Ｆ
ERV は１であるので状態レジスタＲ１、Ｒ２、Ｒ３の入
力はそれぞれ０、０、１となり、その結果、消去前事前
書込シーケンス中にあるか否かを示す信号ＰＰＳは０
に、消去シーケンス動作状態を示す信号ＥＲＳは０に、
消去検査シーケンス動作にあることを示す信号ＥＲＶＳ
は０となり、ＲＡＴＥ信号が１である期間、消去検査動
作が行なわれる。消去検査がパスの場合には、データ比
較回路１０より出力される検査の判定結果を示す信号Ｔ
ＦＡＩＬは０のままであり、信号ＣＲ、ＦER、ＴＡＥ
Ｒ、ＥＲＨは０であり、信号ＥＲＶＨ、ＦERV は１であ
るため、次のクロック信号ＲＡＴＥの立下りエッジでは
信号ＥＲＶＳには１が保持され、立上りエッジでもＥＲ
ＶＨが保持される。したがって、引き続き、消去検査シ
ーケンスが実行される。さらに、内部アドレス発生回路
７が、最終アドレスを出力し、内部アドレス発生回路７
が信号ＣＲに１を出力し、そのアドレスのメモリセルに
対する消去検査がパス、すなわち信号ＴＦＡＩＬが０で
ある場合には、インバータ回路Ｉ８の出力が０となり、
次のクロック信号ＲＡＴＥの立下りエッジで信号ＥＲＶ
Ｓは０に反転し、消去検査シーケンスを終了する。ま
た、消去検査で不良となった場合には、前記信号ＴＦＡ
ＩＬが１となるため、インバータ回路Ｉ８の出力が０と
なり、次のクロック信号ＲＡＴＥの立下りエッジで、信
号ＥＲＶＳは０に反転し、消去検査動作を終了する。
【００２５】以上の説明は、消去検査シーケンスのみを
実行する場合の例であるが、内部テスト動作信号の設定
変更により、消去前事前書込シーケンスのみ、又は、消
去シーケンス及び消去検査シーケンスの連続動作の実行
が可能である。
実行する場合の例であるが、内部テスト動作信号の設定
変更により、消去前事前書込シーケンスのみ、又は、消
去シーケンス及び消去検査シーケンスの連続動作の実行
が可能である。
【００２６】さらに、各動作シーケンスにて、発生した
不良に対してそれぞれ、異なる不良フラグ信号を設定
し、これを、入出力回路を通して、この電気的に書込・
消去可能な不揮発性半導体記憶装置装置の外部に出力す
ることにより、より容易に、テスト内容及び不良内容
を、調査することができる。
不良に対してそれぞれ、異なる不良フラグ信号を設定
し、これを、入出力回路を通して、この電気的に書込・
消去可能な不揮発性半導体記憶装置装置の外部に出力す
ることにより、より容易に、テスト内容及び不良内容
を、調査することができる。
【００２７】
【発明の効果】以上説明したように、本発明は、自動的
なメモリセル消去機能のうち、事前動作及び消去検査動
作の一つ、或いは、事前動作と、消去動作及び消去検査
動作の連続動作との内の一方を、選択動作として設定
し、選択動作のみを自動的なメモリセル消去機能に実行
させ、この選択動作によって実行される書込検査又は消
去検査において得られた否定的な検査結果又は肯定的な
検査結果を装置検査結果として出力させる選択動作設定
機能を有するので、自動的なメモリセル消去機能におけ
る、事前動作と、消去及び消去検査動作との動作のう
ち、どの動作にて不良が発生したかを容易に知ることが
でき、出荷検査等のデバイスの検査及び不良調査が容易
となる。
なメモリセル消去機能のうち、事前動作及び消去検査動
作の一つ、或いは、事前動作と、消去動作及び消去検査
動作の連続動作との内の一方を、選択動作として設定
し、選択動作のみを自動的なメモリセル消去機能に実行
させ、この選択動作によって実行される書込検査又は消
去検査において得られた否定的な検査結果又は肯定的な
検査結果を装置検査結果として出力させる選択動作設定
機能を有するので、自動的なメモリセル消去機能におけ
る、事前動作と、消去及び消去検査動作との動作のう
ち、どの動作にて不良が発生したかを容易に知ることが
でき、出荷検査等のデバイスの検査及び不良調査が容易
となる。
【図１】本発明の一実施例による電気的に書込・消去可
能な不揮発性半導体記憶装置の動作を説明するためのフ
ローチャートである。
能な不揮発性半導体記憶装置の動作を説明するためのフ
ローチャートである。
【図２】図１の自動的なメモリ消去機能及び選択動作設
定機能を達成する回路を説明するためのブロック図であ
る。
定機能を達成する回路を説明するためのブロック図であ
る。
【図３】図３のシーケンスコントローラのブロック図で
ある。
ある。
【図４】図３の状態レジスタのブロック図である。
【図５】図３のシーケンスコントローラの動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図６】従来の電気的に書込・消去可能な不揮発性半導
体記憶装置の動作を説明するためのフローチャートであ
る。
体記憶装置の動作を説明するためのフローチャートであ
る。
１ 高電圧検知回路 ２ 制御回路 ３ コマンドデコーダ ４ タイミング発生回路 ５ シーケンスコントローラ ７ アドレス発生回路 １０ データ比較回路
Claims (2)
- 【請求項１】 自動的なメモリセル消去手段を有する電
気的に書込・消去可能な不揮発性半導体記憶装置であっ
て、前記自動的なメモリセル消去手段は、消去すべき複
数のメモリセルの各々へ論理“０”を事前に書込む書込
動作と前記複数のメモリセルの各々が論理“０”を書込
まれた状態にあるか否かを検査する書込検査とを行う事
前動作と；前記複数のメモリセルの消去を行う消去動作
と；前記複数のメモリセルの各々が消去状態にあるか否
かを検査する消去検査を行う消去検査動作と；を連続的
に実行し、前記書込検査及び前記消去検査のいずれかに
おいて否定的な検査結果が得られた場合、該否定的な検
査結果を装置検査結果として出力し、前記書込検査及び
前記消去検査のいずれにおいても肯定的な検査結果が得
られた場合、該肯定的な検査結果を前記装置検査結果と
して出力する前記電気的に書込・消去可能な不揮発性半
導体記憶装置において、前記事前動作及び前記消去検査
動作の一つを選択動作として設定し、前記選択動作のみ
を前記自動的なメモリセル消去手段に実行させ、この選
択動作によって実行される前記書込検査又は前記消去検
査において得られた前記否定的な検査結果又は前記肯定
的な検査結果を前記装置検査結果として出力させる選択
動作設定手段を、有することを特徴とする電気的に書込
・消去可能な不揮発性半導体記憶装置。 - 【請求項２】 自動的なメモリセル消去手段を有する電
気的に書込・消去可能な不揮発性半導体記憶装置であっ
て、前記自動的なメモリセル消去手段は、消去すべき複
数のメモリセルの各々へ論理“０”を事前に書込む書込
動作と前記複数のメモリセルの各々が論理“０”を書込
まれた状態にあるか否かを検査する書込検査とを行う事
前動作と；前記複数のメモリセルの消去を行う消去動作
と；前記複数のメモリセルの各々が消去状態にあるか否
かを検査する消去検査を行う消去検査動作と；を連続的
に実行し、前記書込検査及び前記消去検査のいずれかに
おいて否定的な検査結果が得られた場合、該否定的な検
査結果を装置検査結果として出力し、前記書込検査及び
前記消去検査のいずれにおいても肯定的な検査結果が得
られた場合、該肯定的な検査結果を前記装置検査結果と
して出力する前記電気的に書込・消去可能な不揮発性半
導体記憶装置において、前記事前動作と、前記消去動作
及び前記消去検査動作の連続動作との内の一方を、選択
動作として設定し、前記選択動作のみを前記自動的なメ
モリセル消去手段に実行させ、この選択動作によって実
行される前記書込検査又は前記消去検査において得られ
た前記否定的な検査結果又は前記肯定的な検査結果を前
記装置検査結果として出力させる選択動作設定手段を、
有することを特徴とする電気的に書込・消去可能な不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328084A JPH07182881A (ja) | 1993-12-24 | 1993-12-24 | 電気的に書込・消去可能な不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328084A JPH07182881A (ja) | 1993-12-24 | 1993-12-24 | 電気的に書込・消去可能な不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182881A true JPH07182881A (ja) | 1995-07-21 |
Family
ID=18206335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328084A Pending JPH07182881A (ja) | 1993-12-24 | 1993-12-24 | 電気的に書込・消去可能な不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066060A (ja) * | 2004-08-24 | 2006-03-09 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 |
| JP2011096341A (ja) * | 2009-11-02 | 2011-05-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206094A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-12-24 JP JP5328084A patent/JPH07182881A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206094A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066060A (ja) * | 2004-08-24 | 2006-03-09 | Samsung Electronics Co Ltd | 不揮発性メモリ装置の初期化状態を検証する方法、及び装置 |
| JP2011096341A (ja) * | 2009-11-02 | 2011-05-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970304 |