JPH04206094A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置、特に電気的に一括
消去可能なフラッシュＥＥＰＲＯＭの消去前書き込みに
関するものである。

〔従来の技術〕

第３図はＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
−８ｔａｔｅ　Ｃｉｒｃｕｉｗ、　Ｖｏｌ、　２３．　
Ｎｏ、５．０ｃｃｏｂｅｒ　１９８８　ｐＨ５７〜１１
６３に示された従来のフラッシュＥＥＰＲＯＭのブロッ
ク図である。メモリアレイ（１）の周辺にＹゲート（２
）、ソース線スイッチ（３）、Ｘデコータ（４）、Ｘデ
コーダ（５）が設けられている。Ｘデコーダ・Ｘデコー
ダにはアドレスレジスタ（６）が接続され、外部から入
力されたアドレス信号が入力される。メモリアレイ（１
）にはＹゲート（２）を介して、入力データレジスタ（
書き込み回路）（７）、センスアンプ（８）が接続され
ティる。入力データレジスタ・センスアンプは、人出力
バツファ（９）に接続されている。また、プログラム電
圧発生回路αＯ，ベリファイ電圧発生回路０υが設けち
れており、外部から供給された電源Ｖｃｃ−”Ｐｐとは
異なる電圧を発生し、Ｙゲート（２）、Ｘデコーダ（４
）等に供給されろ。さらに、外部から入力されｔこデー
タにより動作モードの設定を行うコマンドレジスタ■、
コマンドデコーダ■カ設けられている。また、制侃回路
α鴇が設けちれており、外部からの制御信号ＷＥ　−Ｃ
Ｆ・ＯＥが接続されている。

第４図はメモリセルの断面図を示す。メモリセルは半導
体基板α９に形成されたフローティングゲートαＧ・コ
ントロールゲートα力、及びソース拡散層領域（至）・
ドレイン拡散層領域０１から構成されている。フローテ
ィングゲート・基板間の酸化膜厚は薄＜　（１００人位
）、トンネル現象を利用してフローティングゲートαＧ
への電子の移動を可能としている。メモリセルの動作は
次のようになる。プログラム時にはドレインα９に６．
５Ｖ程度のプログラム電圧力、コントロールゲートα力
にはｖｐｐ（１２ｖ）が印加され、ソース（至）は接地
される。このため、メモリセルはオンして電流が流れろ
。この時、ドレイン近傍でアバランシェ降伏が生じ、電
子・ホール対が発生する。ホールは基板を通し接地電位
に流れ、電子はチャネル方向に流れドレインＯｇに流れ
込む。しかし、一部の電子はフローティングゲートαＧ
・ドレイン０９間の電界に加速されて、フローティング
ゲートαＧに注入されろ。こうして、メモリセルのしき
い値電圧を上げろ。これを情報″″０′の記憶と定義す
る。一方、消去はドレイン０９をオープン、コントロー
ルゲート的を接地し、ソース（至）にＶＰＰを印加して
行なわれろ。ソース・フローティングゲート間の電位差
のためトンネル現象が生じフローティングゲート中の電
子の引き抜きが起こる。こうして、メモリセルのしきい
値は下がる。これを情報゛ｌ′の記憶と定義する。

第５図にメモリアレイの構成を示す。メモリセルはその
ドレインがビット線（至）にコントロールゲートがワー
ド線（イ）に接続されている。ワード線はロウデコーダ
に接続されており、ビット線はコラムデコーダの出力が
ゲートに入力されるＹゲートトランジスタ（ホ）を介し
てＩ１０線曽に接続される。

Ｉ１０線いにはセンスアンプ（８）・書き込み回路（７
）が接続さね、ソース線田はソース線スイッチ（３）に
接続されている。

次に動作について説明する。

第５図中の点線で囲んだメモリセルに書き込みを行う場
合について説明する。外部から入力されたデータに応じ
て書き込み回路が活性化され、Ｉ１０線昂にプログラム
電圧が供給される。同時に、アドレス信号によりＸデコ
ーダ（５）・Ｘデコーダ（４）を通じて、Ｙゲート（至
）、ワード線（イ）が選択されてｖｐＰが印加される。

ソース線（ハ）はプログラム時にはソース線スイッチ（
３）により接地される。こうして、図中の１ケのセルの
みに電流が流れホットエレクトロンが発生し、そのしき
い値電圧が高くなる。

消去は、次のように行なわれろ。まず、Ｘデコーダ（４
）・Ｘデコーダ（５）が非活性化され、すべてのメモリ
セルが非選択にされろ。即ち、各メモリセルのコントロ
ールゲートが接地され、ドレインはオープンにされろ。

一方、ソース線田にはソース線スイッチ（３）により高
電圧が供給される。こうして、トンネル現象により、メ
モリセルのしきい値は低い方にシフトする。ソース線素
は共通であるので、消去は全メモリセルに対して一括し
て行なわれる。

次に読み出し動作について説明する。

書き込みと同様に第５図中の点線で囲まれたメモリセル
の読み出しについて説明する。まず、アドレス信号がＸ
デコーダ（５）・Ｘデコーダ（４）によってデコードさ
れ、選択されたＹゲート（至）とワード線（イ）が１Ｈ
′となる。この時、ソース線（ホ）はソース線スイッチ
（３）によって接地されろ。こうして、メモリセルが書
き込まれてそのしきい値が高ければ、メモリセルのコン
トロールゲートに１Ｈ′が与えられてもメモリセルはオ
ンせず、ビット線（至）からソース線（ホ）に電流は流
れない。一方、メモリセルが消去されている時には、逆
に、メモリセルはオンするためビット線（至）からメモ
リセルを介してソース線（財）に電流が流れろ。電流が
流れるか否かをセンスアンプ（８）で検出して読み出し
データ″″１　’−〇　’を得る。さて、しきい値可変
のメモリトランジスタを１ケ用いてメモリセルを構成す
る半導体メモリとしてＥＰＲＯＭがある。

ＥＰＲＯＭでは消去は紫外線照射によってなされるため
、フローティングゲートが電気的に中性になると、それ
以上にはフローティングゲートかち電子は引き抜かれず
、メモリトランジスタのしきい値は１ｖ程度以下にはな
らない。一方、トンネル現象を利用した電子の引き抜き
では、フローティングゲートから電子が過剰に引き抜か
れ、フローティングゲートが正に帯電してしまうという
ことが起こり得る。この現象を過消去〔もしくは過剰消
去）と呼ぶ。メモリトランジスタのしきい値が負になっ
てしまうため、その後の読み出し・書き込みに支障をき
たす。すなわち、読み出し時に非選択でワード線のレベ
ルが％Ｌ＃であり、メモリトランジスタのコントロール
ゲートに印加されろレベルが％　Ｌ　ｌ）であっても、
メモリトランジスタを介してビット線から電流が流れて
しまうので、同一ビット線上の読み出しを行なおうとす
るメモリセルに５０′が書き込まれていて、しきい値が
高くとも、′″ｌ′を読み出してしまう。また、書き込
み時においても過消去されたメモリセルを介してリーク
電流が流れるため書き込み特性が劣化し、さちには書き
込み不能になってしまう。

このため、過消去を防止するために、消去前にすべての
メモリセルに０′を書き込むことが行なわれている。す
なわち、消去の前には、すべてのメモリセルのしきい値
を、−旦、高くしである。

第６図、第７図に書き込みを行なう際のタイミング波形
図およびフローチャートを示す。以下、この図を用いて
書き込み時の外部かちの制御動作について説明する。

フラッシュＥＥＰＲＯＭにおいては書き込み・消去のモ
ード設定は、入力データの組み合わせで行なわれる。つ
まり、都の立上り時のデータによってモード設定がなさ
れる。まず、書き込みの場合について説明する。初めに
、Ｖｃｃ−”ＰＰが立上げられＣステップ１）、続いて
寵が立下げられる（ステップ２）。この後、寵の立上り
で入力データ（４φＨ）がコマンドレジスタ（２）にラ
ッチされろ（ステップ２）。その後、入力データがコマ
ンドデコーダＤでデコードされ動作モードがプログラム
モードにされる。続いて細が再度立下げられ、アドレス
レジスタ（６）に外部からのアドレスがラッチされ、電
の立上りでデータ（Ｄ　Ｉ　Ｎ　）が書き込み回路（７
）にラッチされろ（ステップ３）。次にプログラムパル
スがプログラム電圧発生回路αＯによって発生され、Ｘ
デコーダ・Ｘデコーダに印加される。こうして前述した
ようにプログラムが行なわれる。

（ステップ４）次に、都が立下げちれ、入力データＣＣ
φＨ）が入力されてコマンドラッチにラッチされろ。続
く■の立上りと共に動作モードがプログラムベリファイ
モードとなると共にプログラムパルスが立下がるＣステ
ップ６）。この時、消去・プログラムベリファイ電圧発
生回路αＤによって、チップ内部でプログラムベリファ
イ電圧Ｃ〜６．５　Ｖ　）が発生され、Ｘデコーダ・Ｙ
ゲートに印加されろ。

このため、メモリセルのコントロールゲートに与えられ
る電圧が通常の読み出し時Ｃ〜５Ｖ）より高くなり、不
十分なしきい値シフトを示すものはオンし易くなり一書
き込み不良を発見できろようになる。次に、読み出しを
行ない書き込みデータのチエツクを行う。この時、書き
込み不良であれば、さらに書き込みを行う。書き込みが
なされていればモードを読み出しにセット〔ステップ９
）してプログラムを終了する（ステップ８）。

〔発明が解決しようとする課題〕

従来のフラッシュＥＥＰＲＯＭは以上のように構成され
ていたので、消去前書き込み時にも通常の書き込みと同
様に、１バイトの書き込みに対して書き込みモード設定
・書き込みデータ入力・ベリファイモード設定・ベリフ
ァイの計４サイクルを必要とし、消去前書き込みに時間
を要するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、消去前書き込み時には、１バイトづつコマン
ドを入力する必要のないフラッシュＥＥＰＲＯＭ　ｉ得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るフラッシュＥＥＰＲＯＭは、プログラム
・消去・ベリファイ等の動作モードの他に消去前プログ
ラムモードを有し、この消去前プログラムモードの時に
は冠の立下りの度に、新たなアドレスをラッチし、その
後プログラムパルスを発生するようにしたものである。

〔作用〕

この発明における消去前書き込みモードは一子め決めら
れた入力データにより設定され、モード設定後には入力
データは％　ＯＩ固定にされ一冠の立下がりでアドレス
がラッチされ、続いてプログラムパルスが発生されろ。

そして、次ｄ死の立下がりでプログラムパルスは停止さ
れ、次のアドレスの取り込みが行なわれる。また、消去
前書き込みモードの解除は、入力されたアドレスがすべ
て・％Ｈ′の後、次の都の立下がりでなされる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（７）はアドレスレジスタ（６）出力によ
り最後のアドレスがラッチされたか否かを判定するため
の最終アドレス検出回路である。なお、その他の符号は
前記従来のものと同一につきその説明は省略する。また
、本実施例では消去前書き込みモードが選択されｔこ時
に、データインレジスタ（７）をデータ゛Ｏ′固定にす
る制御信号が付加されている。また、第２図は第１図の
回路におけろ制御信号と内部信号であるプログラムパル
スと消去前書き込みモードを示すモード信号を示す。

なお、プログラムパルスはプログラム電圧発生回路αＯ
の出力であり、該モード信号はコマンドデコーダ■の出
力である。

次に、動作について第１・２図をもとに説明する。最初
に艶が立下げられて、消去前書き込みを行うためにデー
タＤＣＭが入力され−書き込み回路（７）トコマントレ
ジスタ■にラッチされる。このデータの組合わせは、コ
マンドデコーダα３でデコーダされ、消去前書き込みモ
ードが設定されろ。これにより、書き込み回路（７〕の
レジスタには１０′がラッチされ、プログラムデータが
すべて′″０′となる。次いで、鳴が再度、立下げられ
、立下がりエツジでアドレスが入力され、アドレスレジ
スタ（６）にラッチされる。このアドレスによりＹデコ
ーダ（５）、アドレスレジスタ（６）および（２）Ｙゲ
ートを介して、メモリアレイ（１）の内、ある１バイト
のメモリセルが選択される。一方、この靴の立下がりと
、消去前書き込みモードの設定によって、プログラム電
圧発生回路αＯも活性化され、Ｙデコーダ（５）、Ｘデ
コーダ（４）およびＹゲート（２）にプログラム電圧が
供給される。こうして、選択された１バイトのメモリセ
ルにはプログラムパルスが与えられ、″０′が書き込ま
れる。これを′″０′にする必要のあるメモリセルすへ
てに対して行なわれるように、以下、順次アドレスを変
えて、同様の動作を繰り返す。消去前書き込みの終了は
次のようにして行なわれる。アドレス入力として、最終
アドレスを示すアドレス信号Ｃ例えば、全″″Ｈ’）が
入力されると、最終アドレス検出回路（７）によりそれ
が検知される。その後、そのまま、前と同様に最終アド
レスのプログラムが終了する。次いで、籠が立下げられ
、最終アドレスを検知しているため、コマンドデコーダ
０のモードをリセットする。こうして、消去前書き込み
がリセットされる。

なお、上記実施例ではモードの設定に、入力データをデ
コーダする方法を用いた場合を示した力（アドレスを入
力して設定してもよく、また、モード設定のサイクルを
用いずに、特定のピンに高電圧などの他のモードで用い
ない電位を与えて設定してもよい。また、これらの組合
わせであってもよい。

また、プログラムパルスは、冠の立下がりで停止すると
したが、内部にタイマーを設け、その出力によって設定
しても良く、また、モードの解除に最終アドレス検出回
路を用いた場合を示したが、タイマーにより自動的に解
除されるようにしてもよい。

〔発明の効果〕

以上のようにこの発明によれば、消去前書き込みの時に
は、籠の立下がりでプログラムパルスを発生させて、各
バイトに書き込めるようにしたので、コマンド入力やベ
リファイサイクルを短縮でき、また、動作も簡単なフラ
ッシュＥ’　ＦＲＯＭ　が得られ、こねによって例えば
、簡便なシステムやテストシステムでも使用でき、シス
テムのコストを低減できるなどの効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例である消去可能なＥＥＰＲ
ＯＭの構成を示すブロック図、第２図は＠１図の書き込
み動作を示すタイミング波形図、第３図は従来の消去可
能なＥＥＦＲＯＭの構成を示すブロック図、第４図は第
３図のメモリセルの構造を示す断面図、第５図はメモリ
セル周辺の回路を示すブロック図、第６図は第３図の書
き込み動作を示すタイミング波形図、第７図は第３図の
プログラム書き込み動作のフローチャート図である。 図において、（１）はメモリアレイ、（２）はＹゲート
、（３）はソース線スイッチ、（４）はＸデコーダ、（
５）はＸデコーダ、（６）はアドレスレジスタ、（７）
は書き込み回路、（８）はセンスアンフ、（９）は出力
バッファ、αＯはプログラム電圧発生回路、０℃はベリ
ファイ電圧発生回路、■はコマンドレジスタ、σ３はコ
マンドデコーダ、α委は制御回路、（７）は最終アドレ
ス検出回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　行および列方向にアレク状に配置され、電気的に情報
   の書き込み・消去が可能な不揮発性メモリトランジスタ
   を複数個含み、 外部から入力されたアドレス信号をデコードし、行およ
   び列方向の選択を行なうロウおよびコラム選択手段を備
   え、 外部から入力された信号により、プログラム、消去、ベ
   リファイの各動作モードの設定を行なう機能を備えた不
   揮発性半導体記憶装置において、外部から入力された信
   号により設定された上記モードとは異なる第１の動作モ
   ードを備え、この第１の動作モードにおいては、外部か
   ら入力された制御信号により、外部入力されたアドレス
   信号を内部に保持し、前記アドレスにより選択されたメ
   モリセルに順次、特定のデータをプログラムすることを
   特徴とする不揮発性半導体記憶装置。