JP2519585B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に、電
気的に一括消去可能なフラッシュEEPROMの誤消去禁止機
能を有するような不揮発性半導体記憶装置に関する。
気的に一括消去可能なフラッシュEEPROMの誤消去禁止機
能を有するような不揮発性半導体記憶装置に関する。
［従来の技術］ 第４図は従来のフラッシュEEPROMの概略ブロック図で
ある。この第４図に示したフラッシュEEPROMはIEEE Jo
urnal of Solid−State Circuits,Vol.23,No.5,Octo
ber 1988.1157頁〜1163頁に示されているものである。
第４図を参照して、メモリセルアレイの周辺にはＹゲー
ト２とソース線スイッチ３とＸデコーダ４と、Ｙデコー
ダ５とが設けられている。Ｘデコーダ４およびＹデコー
ダ５にはアドレスレジスタ６が接続され、外部から入力
されたアドレス信号が入力される。メモリセルアレイ１
にはＹゲート２を介して書込み回路７とセンスアンプ８
とが接続される。書込み回路７とセンスアンプ８は入出
力バッファ９に接続される。
ある。この第４図に示したフラッシュEEPROMはIEEE Jo
urnal of Solid−State Circuits,Vol.23,No.5,Octo
ber 1988.1157頁〜1163頁に示されているものである。
第４図を参照して、メモリセルアレイの周辺にはＹゲー
ト２とソース線スイッチ３とＸデコーダ４と、Ｙデコー
ダ５とが設けられている。Ｘデコーダ４およびＹデコー
ダ５にはアドレスレジスタ６が接続され、外部から入力
されたアドレス信号が入力される。メモリセルアレイ１
にはＹゲート２を介して書込み回路７とセンスアンプ８
とが接続される。書込み回路７とセンスアンプ８は入出
力バッファ９に接続される。
プログラム電圧発生回路10とベリファイ電圧発生回路
11が設けられていて、外部から供給された電源Vcc,Vpp
とは異なる電圧が発生され、この電圧がＹゲート２とＸ
デコーダ４などに与えられる。外部から入力されたデー
タにより、動作モードの設定を行なうコマンドレジスタ
12とコマンドデコーダ13が設けられていて、さらに制御
回路14には外部から制御信号▲▼，▲▼，▲
▼が与えられる。
11が設けられていて、外部から供給された電源Vcc,Vpp
とは異なる電圧が発生され、この電圧がＹゲート２とＸ
デコーダ４などに与えられる。外部から入力されたデー
タにより、動作モードの設定を行なうコマンドレジスタ
12とコマンドデコーダ13が設けられていて、さらに制御
回路14には外部から制御信号▲▼，▲▼，▲
▼が与えられる。
第５図は第４図示したメモリセルの断面図である。第
５図を参照して、メモリセルは半導体基板15上に形成さ
れたフローティングゲート16とコントロールゲート17と
ソース拡散領域18とドレイン拡散領域19とを含む。フロ
ーティングゲート16と基板15との間の酸化膜厚はたとえ
ば100Åくらいに薄く、トンネル現象を利用したフロー
ティングゲート16の電子の移動を可能としている。メモ
リセル１の動作は次のようになる。すなわち、プログラ
ム時には、ドレイン19に6.5V程度のプログラム電圧が与
えられ、コントロールゲート17にはVpp（12V）が与えら
れ、ソース18は接地される。このため、メモリセル１が
オンして電流が流れる。このとき、ドレイン19の近傍で
アバランシェ降伏が生じ、電子，ホール対が発生する。
ホールは基板15を通じて接地電位に流れ、電子はチャネ
ル方向に流れてドレイン19に流れ込む。そして一部の電
子はフローティングゲート16とドレイン19との間の電界
で加速されてフローティングゲート16に注入される。こ
のようにして、メモリセル１のしきい値電圧を上げる。
これを情報“0"の記録と定義される。
５図を参照して、メモリセルは半導体基板15上に形成さ
れたフローティングゲート16とコントロールゲート17と
ソース拡散領域18とドレイン拡散領域19とを含む。フロ
ーティングゲート16と基板15との間の酸化膜厚はたとえ
ば100Åくらいに薄く、トンネル現象を利用したフロー
ティングゲート16の電子の移動を可能としている。メモ
リセル１の動作は次のようになる。すなわち、プログラ
ム時には、ドレイン19に6.5V程度のプログラム電圧が与
えられ、コントロールゲート17にはVpp（12V）が与えら
れ、ソース18は接地される。このため、メモリセル１が
オンして電流が流れる。このとき、ドレイン19の近傍で
アバランシェ降伏が生じ、電子，ホール対が発生する。
ホールは基板15を通じて接地電位に流れ、電子はチャネ
ル方向に流れてドレイン19に流れ込む。そして一部の電
子はフローティングゲート16とドレイン19との間の電界
で加速されてフローティングゲート16に注入される。こ
のようにして、メモリセル１のしきい値電圧を上げる。
これを情報“0"の記録と定義される。
一方、消去はドレイン19をオープンにし、コントロー
ルゲート17を接地し、ソース18にVppを印加して行なわ
れる。ソース18とフローティングゲート16との間の電位
差のため、トンネル現象が生じ、フローティングゲート
16中の電子の引き抜きが起こる。このようにして、メモ
リセル１のしきい値が下がる。これを情報“1"の記憶と
定義する。
ルゲート17を接地し、ソース18にVppを印加して行なわ
れる。ソース18とフローティングゲート16との間の電位
差のため、トンネル現象が生じ、フローティングゲート
16中の電子の引き抜きが起こる。このようにして、メモ
リセル１のしきい値が下がる。これを情報“1"の記憶と
定義する。
第６図は第４図に示したメモリセルアレイの構成を示
す図である。第６図を参照して、メモリセルアレイはそ
のドレインがビット線24に接続され、コントロールゲー
トがワード線25に接続されている。ワード線25はＸデコ
ーダ４に接続され、ビット線24はＹデコーダ５の出力が
そのゲートに入力されるＹゲートトランジスタ26を介し
てI/O線27に接続される。I/O線27にはセンスアンプ８お
よび書込み回路７が接続され、ソース線28はソース線ス
イッチ３に接続されている。
す図である。第６図を参照して、メモリセルアレイはそ
のドレインがビット線24に接続され、コントロールゲー
トがワード線25に接続されている。ワード線25はＸデコ
ーダ４に接続され、ビット線24はＹデコーダ５の出力が
そのゲートに入力されるＹゲートトランジスタ26を介し
てI/O線27に接続される。I/O線27にはセンスアンプ８お
よび書込み回路７が接続され、ソース線28はソース線ス
イッチ３に接続されている。
次に、第４図ないし第６図を参照して従来のフラッシ
ュEEPROMの動作について説明する。まず、第６図に示し
た点線で囲まれたメモリセル１にデータを書込む場合の
動作について説明する。外部から入力されたデータに応
じて、書込み回路７が活性化され、I/O線27にプログラ
ム電圧が供給される。同時に、アドレス信号によりＹデ
コーダ５およびＸデコーダ４を介してＹゲート26,ワー
ド線25が選択され、Vppがメモリセル１に印加される。
ソース線28はプログラム時にはソース線スイッチ３によ
り接地される。このようにして、第６図中の１個のセル
のみに電流が流れ、ホットエレクトロンが発生し、その
しきい値電圧が高くなる。
ュEEPROMの動作について説明する。まず、第６図に示し
た点線で囲まれたメモリセル１にデータを書込む場合の
動作について説明する。外部から入力されたデータに応
じて、書込み回路７が活性化され、I/O線27にプログラ
ム電圧が供給される。同時に、アドレス信号によりＹデ
コーダ５およびＸデコーダ４を介してＹゲート26,ワー
ド線25が選択され、Vppがメモリセル１に印加される。
ソース線28はプログラム時にはソース線スイッチ３によ
り接地される。このようにして、第６図中の１個のセル
のみに電流が流れ、ホットエレクトロンが発生し、その
しきい値電圧が高くなる。
一方、消去は以下のようにして行なわれる。まず、Ｘ
デコーダ４およびＹデコーダ５が非活性化され、すべて
のメモリセル１が非選択にされる。すなわち、各メモリ
セルのワード線25が接地され、ドレインはオープンにさ
れる。一方、ソース線28にはソース線スイッチ３により
高電圧が与えられる。このようにして、トンネル現象に
よりメモリセルアレイ１のしきい値は低い方にシフトす
る。ソース線28は共通であるため、消去はすべてのメモ
リセルアレイへ一括して行なわれる。
デコーダ４およびＹデコーダ５が非活性化され、すべて
のメモリセル１が非選択にされる。すなわち、各メモリ
セルのワード線25が接地され、ドレインはオープンにさ
れる。一方、ソース線28にはソース線スイッチ３により
高電圧が与えられる。このようにして、トンネル現象に
よりメモリセルアレイ１のしきい値は低い方にシフトす
る。ソース線28は共通であるため、消去はすべてのメモ
リセルアレイへ一括して行なわれる。
次に、読出し動作について説明する。書込み動作と同
様にして、第６図の点線で囲まれたメモリセルの読出し
について説明する。まず、アドレス信号がＹデコーダ５
とＸデコーダ４とによってデコードされ、選択されたＹ
ゲート26とワード線25が“H"となる。このとき、ソース
線28はソース線スイッチ３によって接地される。このよ
うにして、メモリセルにデータが書込まれてそのしきい
値が高ければ、メモリセルのコントロールゲートにワー
ド線25から“H"レベル信号が与えられてもメモリセルは
オンせず、ビット線24からソース線28に電流は流れな
い。
様にして、第６図の点線で囲まれたメモリセルの読出し
について説明する。まず、アドレス信号がＹデコーダ５
とＸデコーダ４とによってデコードされ、選択されたＹ
ゲート26とワード線25が“H"となる。このとき、ソース
線28はソース線スイッチ３によって接地される。このよ
うにして、メモリセルにデータが書込まれてそのしきい
値が高ければ、メモリセルのコントロールゲートにワー
ド線25から“H"レベル信号が与えられてもメモリセルは
オンせず、ビット線24からソース線28に電流は流れな
い。
一方、メモリセルが消去されているときには、逆にメ
モリセルはオンするため、ビット線24からソース線28に
電流が流れる。メモリセルを介して電流が流れるか否か
をセンスアンプ８で検出し、読出しデータ“1",“0"が
得られる。このようにして、フラッシュEEPROMのデータ
の書込みおよび読出しが行なわれる。
モリセルはオンするため、ビット線24からソース線28に
電流が流れる。メモリセルを介して電流が流れるか否か
をセンスアンプ８で検出し、読出しデータ“1",“0"が
得られる。このようにして、フラッシュEEPROMのデータ
の書込みおよび読出しが行なわれる。
ところで、ROMの他の例として、紫外線を照射するこ
とによってデータを消去するEPROMがある。このようなE
PROMでは、フローティングゲートは電気的に中性になる
と、それ以上にはフローティングゲートから電子が引き
抜かれず、メモリトランジスタのしきい値は1V程度以下
にはならない。一方、トンネル現象を利用した電子の引
き抜きでは、フローティングゲートから電子が過剰に引
き抜かれ、フローティングゲートが正に帯電してしまう
ということが起こる。この現象を過消去または過剰消去
と称する。
とによってデータを消去するEPROMがある。このようなE
PROMでは、フローティングゲートは電気的に中性になる
と、それ以上にはフローティングゲートから電子が引き
抜かれず、メモリトランジスタのしきい値は1V程度以下
にはならない。一方、トンネル現象を利用した電子の引
き抜きでは、フローティングゲートから電子が過剰に引
き抜かれ、フローティングゲートが正に帯電してしまう
ということが起こる。この現象を過消去または過剰消去
と称する。
メモリトランジスタのしきい値が負になってしまう
と、その後の読出し，書込みに支障をきたす。すなわ
ち、読出し時に非選択でワード線レベルが“L"レベルで
あり、メモリトランジスタのコントロールゲート線に印
加される信号のレベルが“L"レベルであってもそのメモ
リトランジスタを介してビット線24から電流が流れてし
まうので、同一ビット線の読出しを行なおうとするメモ
リセルが書込み状態でしきい値が高くとも“1"を読出し
てしまう。また、書込み時においても過消去されたメモ
リセルを介してリーク電流が流れるため、書込み特性が
劣化し、さらには書込み不能になってしまう。
と、その後の読出し，書込みに支障をきたす。すなわ
ち、読出し時に非選択でワード線レベルが“L"レベルで
あり、メモリトランジスタのコントロールゲート線に印
加される信号のレベルが“L"レベルであってもそのメモ
リトランジスタを介してビット線24から電流が流れてし
まうので、同一ビット線の読出しを行なおうとするメモ
リセルが書込み状態でしきい値が高くとも“1"を読出し
てしまう。また、書込み時においても過消去されたメモ
リセルを介してリーク電流が流れるため、書込み特性が
劣化し、さらには書込み不能になってしまう。
このため、消去後に読出しを行なって、消去が正しく
行なわれたか否かをチェック（以下、消去ベリファイと
称する）し、消去されないビットがある場合には再度消
去を行なう方法をとって、メモリセルに余分な消去パル
スが印加されるのを防ぐ方法がとられている。
行なわれたか否かをチェック（以下、消去ベリファイと
称する）し、消去されないビットがある場合には再度消
去を行なう方法をとって、メモリセルに余分な消去パル
スが印加されるのを防ぐ方法がとられている。
第７図は上述のベリファイ動作を含んだ消去およびプ
ログラムのフロー図を示し、第8A図および第8B図はそれ
らをタイミング図に示したものである。
ログラムのフロー図を示し、第8A図および第8B図はそれ
らをタイミング図に示したものである。
次に、第４図，第７図および第8A図および第8B図を参
照して、書込み，消去の動作について説明する。従来の
フラッシュEEPROMにおいては、書込み，消去のモード設
定は入力データの組合わせで行なわれる。つまり、書込
みイネーブル信号▲▼の立上がりのデータによって
モード設定が行なわれる。まず、第8A図を参照して書込
みの場合について説明する。初めに、Vcc,Vppがステッ
プ（図示ではＳと略称する）S1において立上げられ、続
いてステップS2において書込みイネーブル信号▲▼
が立下げられる。その後、書込みイネーブル信号▲
▼の立上がりのタイミングで入力データ40Hがコマンド
レジスタ12にラッチされる。その後、入力データがコマ
ンドデコーダ13によってデコードされ、動作モードがプ
ログラムモードにされる。
照して、書込み，消去の動作について説明する。従来の
フラッシュEEPROMにおいては、書込み，消去のモード設
定は入力データの組合わせで行なわれる。つまり、書込
みイネーブル信号▲▼の立上がりのデータによって
モード設定が行なわれる。まず、第8A図を参照して書込
みの場合について説明する。初めに、Vcc,Vppがステッ
プ（図示ではＳと略称する）S1において立上げられ、続
いてステップS2において書込みイネーブル信号▲▼
が立下げられる。その後、書込みイネーブル信号▲
▼の立上がりのタイミングで入力データ40Hがコマンド
レジスタ12にラッチされる。その後、入力データがコマ
ンドデコーダ13によってデコードされ、動作モードがプ
ログラムモードにされる。
次に、ステップS3において、書込みイネーブル信号▲
▼が再度立下げられ、アドレスレジスタ６に外部か
らの入力アドレスがラッチされ、書込みイネーブル信号
▲▼の立上がりでデータが書込み回路７にラッチさ
れる。次に、プログラム電圧発生回路10からプログラム
パルスが発生され、Ｘデコーダ４およびＹデコーダ５に
印加される。このようにして、前述のごとくプログラム
が行なわれる。
▼が再度立下げられ、アドレスレジスタ６に外部か
らの入力アドレスがラッチされ、書込みイネーブル信号
▲▼の立上がりでデータが書込み回路７にラッチさ
れる。次に、プログラム電圧発生回路10からプログラム
パルスが発生され、Ｘデコーダ４およびＹデコーダ５に
印加される。このようにして、前述のごとくプログラム
が行なわれる。
次に、書込みイネーブル信号▲▼が立下げられ、
入力データ（COH）が入力されてコマンドレジスタ12に
ラッチされる。続いて、書込みイネーブル信号▲▼
の立上がりとともに、動作モードがプログラムベリファ
イモードとなる（S6）。このとき、ベリファイ電圧発生
回路11によってチップ内部でプログラムベリファイ電圧
が（〜6.5V）が発生され、Ｘデコーダ４とＹデコーダ５
とに与えられる。このため、メモリセルアレイ１のコン
トロールゲートに与えられる電圧が通常の読出し時（〜
5V）より高くなり、不十分なしきい値シフトを示すもの
はオンしやすくなり、書込み不良を発見できるようにな
る。
入力データ（COH）が入力されてコマンドレジスタ12に
ラッチされる。続いて、書込みイネーブル信号▲▼
の立上がりとともに、動作モードがプログラムベリファ
イモードとなる（S6）。このとき、ベリファイ電圧発生
回路11によってチップ内部でプログラムベリファイ電圧
が（〜6.5V）が発生され、Ｘデコーダ４とＹデコーダ５
とに与えられる。このため、メモリセルアレイ１のコン
トロールゲートに与えられる電圧が通常の読出し時（〜
5V）より高くなり、不十分なしきい値シフトを示すもの
はオンしやすくなり、書込み不良を発見できるようにな
る。
次に、ステップS7で読出しを行なって、書込みデータ
のチェックを行なう。ステップS8において書込み不良で
あることが判別されれば、さらにステップS2〜S7の処理
を行なって書込みを行なう。書込みがなされていれば、
ステップS9においてモードを読出しモードにセットし、
プログラムを終了する。
のチェックを行なう。ステップS8において書込み不良で
あることが判別されれば、さらにステップS2〜S7の処理
を行なって書込みを行なう。書込みがなされていれば、
ステップS9においてモードを読出しモードにセットし、
プログラムを終了する。
次に第8B図を参照して、消去動作について説明する。
まず、ステップS10において、Vcc,Vppが立上げられ、続
いて前述の書込みフロー処理に従って、ステップS11で
全ビットに“0"の書込みを行なう。消去されたメモリセ
ルをさらに消去すると、メモリセルアレイ１が過消去さ
れるためである。次に、書込みイネーブル信号▲▼
を立下げて消去コマンドを入力する。すなわち、ステッ
プS12において、（20H）を入力する。続いて、ステップ
S13において、消去確認のコマンド入力が行なわれ、書
込みイネーブル信号▲▼の立上がりとともに内部で
消去パルスが発生される。すなわち、ソース線のスイッ
チ３を介してメモリセルアレイ１のソースにVppが与え
られる。その後、書込みイネーブル信号▲▼の立下
がりまでソース線28にVppが印加される。同時に、その
立下がりでアドレスもアドレスレジスタ６にラッチされ
る。ステップS15において書込みイネーブル信号▲
▼の立上がりで消去ベリファイコマンド（AOH）が入力
され、消去ベリファイモードに設定される。
まず、ステップS10において、Vcc,Vppが立上げられ、続
いて前述の書込みフロー処理に従って、ステップS11で
全ビットに“0"の書込みを行なう。消去されたメモリセ
ルをさらに消去すると、メモリセルアレイ１が過消去さ
れるためである。次に、書込みイネーブル信号▲▼
を立下げて消去コマンドを入力する。すなわち、ステッ
プS12において、（20H）を入力する。続いて、ステップ
S13において、消去確認のコマンド入力が行なわれ、書
込みイネーブル信号▲▼の立上がりとともに内部で
消去パルスが発生される。すなわち、ソース線のスイッ
チ３を介してメモリセルアレイ１のソースにVppが与え
られる。その後、書込みイネーブル信号▲▼の立下
がりまでソース線28にVppが印加される。同時に、その
立下がりでアドレスもアドレスレジスタ６にラッチされ
る。ステップS15において書込みイネーブル信号▲
▼の立上がりで消去ベリファイコマンド（AOH）が入力
され、消去ベリファイモードに設定される。
消去ベリファイモードでは、ベリファイ電圧発生回路
11によって消去ベリファイ電圧（〜3.2V）がＸデコーダ
４とＹゲート２とに与えられる。このため、メモリセル
アレイ１のコントロールゲートに与えられる電圧が通常
の読出し時（5V）より低くなり、消去不十分なメモリセ
ルはオンしにくくなる。このようにして、消去の確認を
より確実に行なえるようになる。
11によって消去ベリファイ電圧（〜3.2V）がＸデコーダ
４とＹゲート２とに与えられる。このため、メモリセル
アレイ１のコントロールゲートに与えられる電圧が通常
の読出し時（5V）より低くなり、消去不十分なメモリセ
ルはオンしにくくなる。このようにして、消去の確認を
より確実に行なえるようになる。
次に、ステップS16において読出しを行ない、実際に
消去の確認が行なわれる。ステップS17において消去不
十分であることが判別されれば、さらに消去を繰り返
し、消去が十分であれば、ステップS18においてアドレ
スをインクリメントし、次のアドレスの消去データのベ
リファイが行なわれる。ステップS19においてベリファ
イしたアドレスが最終であることが判別されると、ステ
ップS20において動作モードを読出しモードに設定して
一連の動作を終了する。
消去の確認が行なわれる。ステップS17において消去不
十分であることが判別されれば、さらに消去を繰り返
し、消去が十分であれば、ステップS18においてアドレ
スをインクリメントし、次のアドレスの消去データのベ
リファイが行なわれる。ステップS19においてベリファ
イしたアドレスが最終であることが判別されると、ステ
ップS20において動作モードを読出しモードに設定して
一連の動作を終了する。
［発明が解決しようとする課題］ 従来のフラッシュEEPROMは上述のごとく構成されてい
るため、消去する前には必ず全ビットに“0"を書込む
か、全ビットが“0"になっているかを読出して確認する
必要があった。このため、誤操作などで既に消去された
デバイスに対して消去を行なってしまうという問題点が
あった。
るため、消去する前には必ず全ビットに“0"を書込む
か、全ビットが“0"になっているかを読出して確認する
必要があった。このため、誤操作などで既に消去された
デバイスに対して消去を行なってしまうという問題点が
あった。
それゆえに、この発明の主たる目的は、誤操作などで
消去動作が繰り返されてデバイスが過消去されるのを防
止し得る不揮発性半導体記憶装置を提供することであ
る。
消去動作が繰り返されてデバイスが過消去されるのを防
止し得る不揮発性半導体記憶装置を提供することであ
る。
［課題を解決するための手段］ この発明は少なくとも行および列方向にアレイ状に配
置され、電気的に情報の書込み，消去が可能な不揮発性
メモリトランジスタを含む複数のメモリセルと、外部か
ら入力されたアドレス信号をデコードし、複数のメモリ
セルのうち、行方向および列方向のメモリセルを選択す
るためのロウ選択手段およびコラム選択手段とを備えた
不揮発性半導体記憶装置であって、外部から入力された
電源の立上がりを検出するとともに、メモリセルから読
出された消去後のデータがすべて消去状態を示すか否か
を判別し、消去後の読出しデータがすべて消去状態にな
っていることを判別したことに応じて、消去禁止モード
信号を出力し、消去後の読出しデータにプログラム状態
のデータが含まれていることを判別したことに応じて、
消去可能モード信号を出力するように構成したものであ
る。
置され、電気的に情報の書込み，消去が可能な不揮発性
メモリトランジスタを含む複数のメモリセルと、外部か
ら入力されたアドレス信号をデコードし、複数のメモリ
セルのうち、行方向および列方向のメモリセルを選択す
るためのロウ選択手段およびコラム選択手段とを備えた
不揮発性半導体記憶装置であって、外部から入力された
電源の立上がりを検出するとともに、メモリセルから読
出された消去後のデータがすべて消去状態を示すか否か
を判別し、消去後の読出しデータがすべて消去状態にな
っていることを判別したことに応じて、消去禁止モード
信号を出力し、消去後の読出しデータにプログラム状態
のデータが含まれていることを判別したことに応じて、
消去可能モード信号を出力するように構成したものであ
る。
［作用］ この発明に係る不揮発性半導体記憶装置は、メモリセ
ルから読出された消去後の読出しデータがすべて消去状
態になっていれば消去禁止モードを設定して過消去を防
止し、消去後の読出しデータにプログラム状態のデータ
が含まれていれば再度の消去を可能にする。
ルから読出された消去後の読出しデータがすべて消去状
態になっていれば消去禁止モードを設定して過消去を防
止し、消去後の読出しデータにプログラム状態のデータ
が含まれていれば再度の消去を可能にする。
［発明の実施例］ 第１図はこの発明の一実施例の全体の構成を示す概略
ブロック図である。この第１図に示した実施例は、以下
の点を除いて前述の第４図の実施例と同じである。すな
わち、立上がり検出回路29と判定回路30とラッチ回路31
と立下がり検出回路32とが設けられる。立上がり検出回
路29はソース線スイッチ３に与えられるVppの立上がり
を検出する。判定回路30は消去ベリファイモード時に、
読出しデータが“1"であるか否かを判定する。ラッチ回
路31はソース線スイッチ３を制御する。立下がり検出回
路32は消去パルスの終了を検出する。
ブロック図である。この第１図に示した実施例は、以下
の点を除いて前述の第４図の実施例と同じである。すな
わち、立上がり検出回路29と判定回路30とラッチ回路31
と立下がり検出回路32とが設けられる。立上がり検出回
路29はソース線スイッチ３に与えられるVppの立上がり
を検出する。判定回路30は消去ベリファイモード時に、
読出しデータが“1"であるか否かを判定する。ラッチ回
路31はソース線スイッチ３を制御する。立下がり検出回
路32は消去パルスの終了を検出する。
第２図は第１図に示した立上がり検出回路と判定回路
とラッチ回路と立下がり検出回路のより具体的なブロッ
ク図である。第２図を参照して、判定回路30はNANDゲー
ト32と、ANDゲート33とを含む。NANDゲート32はその入
力がセンスアンプ８の出力に接続され、読出しデータが
すべて“1"か否かを検出する。NANDゲート32の出力はAN
Dゲート33に与えられる。ANDゲート33にはさらに消去ベ
リファイ信号VERと消去コマンド信号ERSが与えられる。
ANDゲート33はNANDゲート32の出力を消去ベリファイ時
（VER＝“H"）に出力イネーブル信号▲▼が“H"の
ときに出力する。
とラッチ回路と立下がり検出回路のより具体的なブロッ
ク図である。第２図を参照して、判定回路30はNANDゲー
ト32と、ANDゲート33とを含む。NANDゲート32はその入
力がセンスアンプ８の出力に接続され、読出しデータが
すべて“1"か否かを検出する。NANDゲート32の出力はAN
Dゲート33に与えられる。ANDゲート33にはさらに消去ベ
リファイ信号VERと消去コマンド信号ERSが与えられる。
ANDゲート33はNANDゲート32の出力を消去ベリファイ時
（VER＝“H"）に出力イネーブル信号▲▼が“H"の
ときに出力する。
判定回路30の出力はORゲート34の一方入力端に与えら
れ、他方入力端にはプログラムモード信号PRSが与えら
れる。そして、ORゲート34は判定回路30の出力が“H"レ
ベルのときか、プログラムモードのとき（PRS＝“H"）
に“H"レベル信号をラッチ回路31に出力する。ラッチ回
路31はNORゲート35と36とによって構成されたＲ−Ｓフ
リップフロップからなっている。立上がり検出回路29お
よび立下がり検出回路32の検出出力はORゲート37を介し
てラッチ回路31に与えられる。すなわち、ORゲート37は
立上がり検出回路29または消去コマンド信号ERSの立下
がり時に“H"レベル信号を出力し、ラッチ回路31をリセ
ットする。
れ、他方入力端にはプログラムモード信号PRSが与えら
れる。そして、ORゲート34は判定回路30の出力が“H"レ
ベルのときか、プログラムモードのとき（PRS＝“H"）
に“H"レベル信号をラッチ回路31に出力する。ラッチ回
路31はNORゲート35と36とによって構成されたＲ−Ｓフ
リップフロップからなっている。立上がり検出回路29お
よび立下がり検出回路32の検出出力はORゲート37を介し
てラッチ回路31に与えられる。すなわち、ORゲート37は
立上がり検出回路29または消去コマンド信号ERSの立下
がり時に“H"レベル信号を出力し、ラッチ回路31をリセ
ットする。
ラッチ回路31の出力は消去コマンド信号ERSととも
に、ANDゲート38に与えられる。ANDゲート38はラッチ回
路31の出力が“H"レベルのときに消去コマンド信号ERS
として“H"レベル信号を出力する。
に、ANDゲート38に与えられる。ANDゲート38はラッチ回
路31の出力が“H"レベルのときに消去コマンド信号ERS
として“H"レベル信号を出力する。
第３図はこの発明の一実施例の動作を説明するための
タイミング図である。次に、第１図ないし第３図を参照
して、この発明の一実施例の動作について説明する。た
だし、読出し，書込み動作は従来例と同じであるため、
消去動作についてのみ説明する。まず、第３図に示すタ
イミングT1においてVppが立上げられ、その立上がりが
立上がり検出回路29によって検出される。この検出信号
に応じてラッチ回路31がリセットされ、その出力▲
▼が“H"レベルとなる。その後、タイミングT2におい
て、従来例と同様にして書込みが行なわれ、タイミング
T3においてプログラムパルスモード信号PRSが立上が
り、ORゲート34を介してラッチ回路31がセットされ、▲
▼が“L"レベルとなる。このタイミングにおいて消
去が可能となる。
タイミング図である。次に、第１図ないし第３図を参照
して、この発明の一実施例の動作について説明する。た
だし、読出し，書込み動作は従来例と同じであるため、
消去動作についてのみ説明する。まず、第３図に示すタ
イミングT1においてVppが立上げられ、その立上がりが
立上がり検出回路29によって検出される。この検出信号
に応じてラッチ回路31がリセットされ、その出力▲
▼が“H"レベルとなる。その後、タイミングT2におい
て、従来例と同様にして書込みが行なわれ、タイミング
T3においてプログラムパルスモード信号PRSが立上が
り、ORゲート34を介してラッチ回路31がセットされ、▲
▼が“L"レベルとなる。このタイミングにおいて消
去が可能となる。
次にタイミングT4においてプログラムベリファイコマ
ンドが入力され、タイミングT5においてプログラムベリ
ファイが行なわれ、読出しが実行される。次に、実際の
消去に入る。従来例と同様にして、タイミングT6におい
て消去コマンド信号ERSが入力され、書込みイネーブル
信号▲▼の立上がりとともに消去パルス制御信号ER
Sが“H"レベルとなり、タイミングT7においてソース線
スイッチ３を介してソース28にVppが印加される。次
に、タイミングT8において、消去ベリファイコマンドが
入力され、書込みイネーブル信号▲▼の立上がりと
ともに消去ベリファイモードが設定され、同時に消去コ
マンド信号ERSが立下がり消去パルスが終了する。この
とき、消去コマンド信号ERSの立下がりによってANDゲー
ト33からパルスが発生されてラッチ回路31がリセットさ
れ、その出力▲▼が“H"レベルにされて消去禁止モ
ードとなる。
ンドが入力され、タイミングT5においてプログラムベリ
ファイが行なわれ、読出しが実行される。次に、実際の
消去に入る。従来例と同様にして、タイミングT6におい
て消去コマンド信号ERSが入力され、書込みイネーブル
信号▲▼の立上がりとともに消去パルス制御信号ER
Sが“H"レベルとなり、タイミングT7においてソース線
スイッチ３を介してソース28にVppが印加される。次
に、タイミングT8において、消去ベリファイコマンドが
入力され、書込みイネーブル信号▲▼の立上がりと
ともに消去ベリファイモードが設定され、同時に消去コ
マンド信号ERSが立下がり消去パルスが終了する。この
とき、消去コマンド信号ERSの立下がりによってANDゲー
ト33からパルスが発生されてラッチ回路31がリセットさ
れ、その出力▲▼が“H"レベルにされて消去禁止モ
ードとなる。
次に、アウトプットイネーブル信号▲▼が立下が
り、消去ベリファイが実行されてVERが“H"レベルとな
る。読出しデータがすべて“1"のときには、NANDゲート
32の出力が“L"レベルとなり、ANDゲート33の出力であ
るFAIL信号が第３図の点線で示すように“L"レベルのま
まである。一方、読出しデータに“0"が混っていると
き、FAIL信号は実線で示すように“H"レベルなり、▲
▼が“L"レベルにセットされて再度消去可能となる。
このようにして、タイミングT9において再度消去コマン
ドを入力し、消去を行なう場合、消去ベリファイパスの
とき、第３図の点線で示すように消去パルスが発生せ
ず、ベリファイフェイルのときには消去が再度行なわれ
る。
り、消去ベリファイが実行されてVERが“H"レベルとな
る。読出しデータがすべて“1"のときには、NANDゲート
32の出力が“L"レベルとなり、ANDゲート33の出力であ
るFAIL信号が第３図の点線で示すように“L"レベルのま
まである。一方、読出しデータに“0"が混っていると
き、FAIL信号は実線で示すように“H"レベルなり、▲
▼が“L"レベルにセットされて再度消去可能となる。
このようにして、タイミングT9において再度消去コマン
ドを入力し、消去を行なう場合、消去ベリファイパスの
とき、第３図の点線で示すように消去パルスが発生せ
ず、ベリファイフェイルのときには消去が再度行なわれ
る。
なお、上述の第２図に示した実施例では、ラッチ回路
31として２個のNORゲートを用いたが、これに限ること
なく、NANDゲートを用いてもよく、またＪ−Ｋフリップ
フロップを用いてもよい。さらに、第２図に示した構成
はNANDゲート32,ANDゲート33,38,ORゲート34,37およびN
ORゲート35,36に限ることなく他のロジック回路を組合
わせてもよい。
31として２個のNORゲートを用いたが、これに限ること
なく、NANDゲートを用いてもよく、またＪ−Ｋフリップ
フロップを用いてもよい。さらに、第２図に示した構成
はNANDゲート32,ANDゲート33,38,ORゲート34,37およびN
ORゲート35,36に限ることなく他のロジック回路を組合
わせてもよい。
さらに、上述の実施例では、消去パルス発生回路を活
性，非活性するようにしたが、外部からの消去コマンド
を入力するような回路であってもよい。
性，非活性するようにしたが、外部からの消去コマンド
を入力するような回路であってもよい。
［発明の効果］ 以上のように、この発明によれば、消去後の読出しデ
ータがすべて消去状態になっているか否かを判別し、す
べて消去状態になっていれば消去禁止モード信号を出力
し、消去後の読出しデータにプログラム状態のデータが
含まれていることを判別したことに応じて消去可能モー
ド信号を出力するようにしたので、誤った操作によって
消去を２回連続行なってしまい、過消去状態になるのを
防止できる。さらに、複数のチップに対して同時に消去
を行なうときに、消去コマンドをすべてのチップに同時
に入力しても過消去になることはない。
ータがすべて消去状態になっているか否かを判別し、す
べて消去状態になっていれば消去禁止モード信号を出力
し、消去後の読出しデータにプログラム状態のデータが
含まれていることを判別したことに応じて消去可能モー
ド信号を出力するようにしたので、誤った操作によって
消去を２回連続行なってしまい、過消去状態になるのを
防止できる。さらに、複数のチップに対して同時に消去
を行なうときに、消去コマンドをすべてのチップに同時
に入力しても過消去になることはない。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示した立上がり検出回路と判定回路と
ラッチ回路と立下がり検出回路の具体的なブロック図で
ある。第３図はこの発明の一実施例の動作を説明するた
めのタイミング図である。第４図は従来のフラッシュEE
PROMの概略ブロック図である。第５図はメモリセルの断
面図である。第６図は第４図に示したメモリアレイ周辺
の回路図である。第７図は従来のフラッシュEEPROMの動
作を説明するためのフロー図である。第8A図および第8B
図は、従来のフラッシュEEPROMの書込みおよび消去動作
を説明するためのタイミング図である。 図において、１はメモリセルアレイ、２はＹゲート、３
はソース線スイッチ、４はＸデコーダ、５はＹデコー
ダ、６はアドレスレジスタ、７は書込み回路、８はセン
スアンプ、９は入出力バッファ、10はプログラム電圧発
生回路、11はベリファイ電圧発生回路、12はコマンドレ
ジスタ、13はコマンドデコーダ、29は立上がり検出回
路、30は判定回路、31はラッチ回路、32は立下がり検出
回路を示す。
第２図は第１図に示した立上がり検出回路と判定回路と
ラッチ回路と立下がり検出回路の具体的なブロック図で
ある。第３図はこの発明の一実施例の動作を説明するた
めのタイミング図である。第４図は従来のフラッシュEE
PROMの概略ブロック図である。第５図はメモリセルの断
面図である。第６図は第４図に示したメモリアレイ周辺
の回路図である。第７図は従来のフラッシュEEPROMの動
作を説明するためのフロー図である。第8A図および第8B
図は、従来のフラッシュEEPROMの書込みおよび消去動作
を説明するためのタイミング図である。 図において、１はメモリセルアレイ、２はＹゲート、３
はソース線スイッチ、４はＸデコーダ、５はＹデコー
ダ、６はアドレスレジスタ、７は書込み回路、８はセン
スアンプ、９は入出力バッファ、10はプログラム電圧発
生回路、11はベリファイ電圧発生回路、12はコマンドレ
ジスタ、13はコマンドデコーダ、29は立上がり検出回
路、30は判定回路、31はラッチ回路、32は立下がり検出
回路を示す。
Claims (1)
- 【請求項１】少なくとも行および列方向にアレイ状に配
置され、電気的に情報の書込み，消去が可能な不揮発性
メモリトランジスタを含む複数のメモリセルと、 外部から入力されたアドレス信号をデコードし、前記複
数のメモリセルのうち、行方向のメモリセルを選択する
ためのロウ選択手段、 外部から入力されたアドレス信号をデコードし、前記複
数のメモリセルのうち、列方向のメモリセルを選択する
ためのコラム選択手段、 外部から入力された電源の立上がりを検出する立上がり
検出手段、 前記メモリセルから読出された消去後のデータがすべて
消去状態を示すか否かを判別する消去状態判別手段、お
よび 前記消去状態判別手段によって消去後の読出しデータが
すべて消去状態になっていることが判別されたことに応
じて、消去禁止モード信号を出力し、消去後の読出しデ
ータにプログラム状態のデータが含まれていることが判
別されたことに応じて、消去可能モード信号を出力する
モード信号出力手段を備えた、不揮発性半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689590A JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
| US07/721,773 US5287317A (en) | 1990-07-03 | 1991-06-28 | Non-volatile semiconductor memory device with over-erasing prevention |
| DE4122021A DE4122021C2 (de) | 1990-07-03 | 1991-07-03 | Nichtflüchtige Halbleiterspeichervorrichtung und Verfahren zum Löschen von Ladungen in Speicherzellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689590A JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464996A JPH0464996A (ja) | 1992-02-28 |
| JP2519585B2 true JP2519585B2 (ja) | 1996-07-31 |
Family
ID=16021630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17689590A Expired - Fee Related JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5287317A (ja) |
| JP (1) | JP2519585B2 (ja) |
| DE (1) | DE4122021C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106653085A (zh) * | 2015-10-30 | 2017-05-10 | 爱思开海力士有限公司 | 储存器件、具有储存器件的存储系统及其操作方法 |
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| JPH0644791A (ja) * | 1992-05-08 | 1994-02-18 | Seiko Epson Corp | 不揮発性半導体装置 |
| JP3348466B2 (ja) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | 不揮発性半導体装置 |
| US5381369A (en) * | 1993-02-05 | 1995-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
| US5442586A (en) * | 1993-09-10 | 1995-08-15 | Intel Corporation | Method and apparatus for controlling the output current provided by a charge pump circuit |
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| JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
| KR0142638B1 (ko) * | 1994-12-27 | 1998-08-17 | 김주용 | 플래쉬 메모리 장치 |
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| KR100308192B1 (ko) | 1999-07-28 | 2001-11-01 | 윤종용 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
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| KR100381954B1 (ko) * | 2000-10-26 | 2003-04-26 | 삼성전자주식회사 | 메모리 셀의 과소거를 방지할 수 있는 소거 방법 및그것을 이용한 플래시 메모리 장치 |
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| WO2012132341A1 (ja) | 2011-03-25 | 2012-10-04 | パナソニック株式会社 | 抵抗変化型不揮発性素子の書き込み方法および記憶装置 |
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| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
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-
1990
- 1990-07-03 JP JP17689590A patent/JP2519585B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-28 US US07/721,773 patent/US5287317A/en not_active Expired - Fee Related
- 1991-07-03 DE DE4122021A patent/DE4122021C2/de not_active Expired - Fee Related
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| CN106653085A (zh) * | 2015-10-30 | 2017-05-10 | 爱思开海力士有限公司 | 储存器件、具有储存器件的存储系统及其操作方法 |
| CN106653085B (zh) * | 2015-10-30 | 2020-11-10 | 爱思开海力士有限公司 | 储存器件、具有储存器件的存储系统及其操作方法 |
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| Publication number | Publication date |
|---|---|
| JPH0464996A (ja) | 1992-02-28 |
| DE4122021C2 (de) | 1995-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |