WO2012132341A1 - 抵抗変化型不揮発性素子の書き込み方法および記憶装置 - Google Patents

抵抗変化型不揮発性素子の書き込み方法および記憶装置 Download PDF

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WO2012132341A1
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voltage pulse
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nonvolatile memory
voltage
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賢 河合
一彦 島川
佳一 加藤
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パナソニック株式会社
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Definitions

  • the present invention relates to a resistance change nonvolatile memory element writing method and a resistance change nonvolatile memory device, and more particularly, resistance change of a resistance change nonvolatile memory element whose resistance value reversibly changes based on an electrical signal.
  • TECHNICAL FIELD The present invention relates to a writing method and a resistance change type nonvolatile memory device for stably maintaining memory.
  • Nonvolatile storage devices are widely installed in mobile devices such as mobile phones and digital cameras, and their use is rapidly expanding. In recent years, opportunities for handling audio data and image data have increased, and there is a strong demand for a nonvolatile memory device that has a larger capacity and operates at a higher speed. In the field of non-volatile storage devices for portable devices, there is an increasing demand for low power consumption.
  • the flash memory stores data by controlling charges accumulated in the floating gate.
  • the flash memory has a structure in which electric charges are stored in a floating gate in a high electric field, so that there is a limit to miniaturization, and there is a problem that it is difficult to perform fine processing necessary for further increase in capacity. Further, in a flash memory, it is necessary to erase a predetermined block at once for rewriting. Due to such characteristics, it takes a very long time to rewrite the flash memory, and there is a limit to random access and high speed.
  • Non-volatile semiconductor devices also referred to as “non-volatile memories” using resistance change elements that are currently proposed include MRAM (Magnetic RAM), PCRAM (Phase-Change RAM), ReRAM (Resistive RAM), etc. Has been proposed (see, for example, Patent Documents 1 to 3).
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a resistance change type nonvolatile memory element writing method in which the stability and reliability of the writing operation are improved.
  • a method of writing a variable resistance nonvolatile memory element includes applying a voltage pulse to a memory cell including a variable resistance nonvolatile memory element.
  • a resistance change type nonvolatile memory element is a writing method in which a first resistance state and a second resistance state are reversibly changed according to the polarity of an applied voltage pulse, wherein the resistance change type nonvolatile memory element includes: , A first electrode, a second electrode, and a resistance change layer sandwiched between the first electrode and the second electrode, the resistance change layer being an oxygen-deficient first in contact with the first electrode.
  • the resistance variable nonvolatile memory includes the first electrode and the memory element.
  • a first voltage pulse that is a voltage pulse equal to or higher than a first threshold voltage having a positive potential with respect to the other of the first electrode and the second electrode with respect to one of the second electrodes is applied, Transition to a first resistance state, which is equal to or higher than a second threshold voltage having a positive potential with respect to the one of the first electrode and the second electrode with respect to the other of the first electrode and the second electrode.
  • the write method has a characteristic of transitioning to the second resistance state, and the writing method is characterized in that the variable resistance nonvolatile memory element is moved from the second resistance state to the second resistance state.
  • a first step of pressurizing, after said first step includes a first resistance state of the step and a second step of applying the first voltage pulse.
  • FIG. 1 is a schematic diagram showing a configuration of a 1T1R type memory cell using a resistance change element according to the present invention.
  • FIG. 2A is a schematic diagram of a pulse waveform in the case where application of a high resistance (HR) voltage pulse (one pulse) and application of a low resistance (LR) voltage pulse (1 pulse) are alternately performed.
  • FIG. 2B is a rewrite characteristic diagram at the beginning of rewrite when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 2A are alternately applied.
  • FIG. 2C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 2A are alternately applied.
  • FIG. 1 is a schematic diagram showing a configuration of a 1T1R type memory cell using a resistance change element according to the present invention.
  • FIG. 2A is a schematic diagram of a pulse waveform in the case where application of a high resistance (HR) voltage pulse (one pulse) and application of a
  • FIG. 3 is a diagram showing the operating point of the rewrite voltage when the high resistance (HR) voltage pulse and the low resistance (LR) voltage pulse shown in FIG. 2A are repeatedly applied alternately.
  • FIG. 4A is a schematic diagram of another pulse waveform when the application of the high resistance (HR) voltage pulse (one pulse) and the application of the low resistance (LR) voltage pulse (1 pulse) are alternately performed.
  • FIG. 4B is a rewrite characteristic diagram at the beginning of rewrite when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 4A are alternately applied.
  • FIG. 4C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 4A are alternately applied.
  • FIG. 4A is a schematic diagram of another pulse waveform when the application of the high resistance (HR) voltage pulse (one pulse) and the application of the low resistance (LR) voltage pulse (1 pulse) are alternately performed.
  • FIG. 4B is a rewrite characteristic diagram at the
  • FIG. 5A is a diagram showing a resistance value measurement flow when a high resistance (HR) voltage pulse is continuously applied in the present invention.
  • FIG. 5B is a resistance change characteristic diagram measured based on the measurement flow shown in FIG. 5A.
  • FIG. 6A is a diagram showing a cell current measurement flow when applying a low resistance (LR) voltage pulse sequence in the present invention.
  • FIG. 6B is a cell current change characteristic diagram measured based on the measurement flow shown in FIG. 6A.
  • FIG. 7A is a diagram showing a resistance value measurement flow in the case where high resistance voltage pulse set application is continuously performed in the present invention.
  • FIG. 7B is a resistance change characteristic diagram measured based on the resistance value measurement flow shown in FIG. 7A.
  • FIG. 8A is a diagram showing a cell current measurement flow in the case where low resistance voltage pulse set application is continuously performed in the present invention.
  • FIG. 8B is a cell current change characteristic diagram measured based on the cell current measurement flow shown in FIG. 8A.
  • FIG. 9 is a characteristic diagram showing the dependence of the HR cell current on the pre-voltage pulse in the present invention.
  • FIG. 10 is a characteristic diagram showing the dependence of the LR cell current on the pre-voltage pulse in the present invention.
  • FIG. 11 is a diagram showing the pulse VI characteristics of the memory cell of the present invention.
  • FIG. 12 is a diagram for explaining an estimation mechanism at the time of LR writing by applying a pre-voltage pulse according to the present invention.
  • FIG. 13A is a schematic diagram of a pulse waveform when the high resistance (HR) voltage pulse set application and the low resistance (LR) voltage pulse set application are alternately performed in the first embodiment.
  • FIG. 13B is a rewrite characteristic diagram at the beginning of rewriting when the application of the high resistance voltage pulse set and the application of the low resistance voltage pulse set shown in FIG. 13A are alternately performed.
  • FIG. 13C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse set application and the low resistance voltage pulse set application shown in FIG. 13A are alternately performed.
  • FIG. 14 is a diagram for explaining the operating point of the rewrite voltage when the high resistance (HR) voltage pulse set and the low resistance (LR) voltage pulse set shown in FIG. 13A are repeatedly applied alternately. .
  • FIG. 15A is a schematic diagram of a pulse waveform when the high resistance (HR) voltage pulse set application is continuously performed M times and the low resistance (LR) voltage pulse set application is alternately performed N times in the second embodiment.
  • FIG. 15B is a rewriting characteristic diagram at the beginning of rewriting when continuous application of the high resistance voltage pulse set and continuous application of the low resistance voltage pulse set shown in FIG. 15A are alternately performed.
  • FIG. 15C is a rewrite characteristic diagram after 100,000 rewrites when the continuous application of the high resistance voltage pulse set and the continuous application of the low resistance voltage pulse set shown in FIG. 15A are alternately performed.
  • FIG. 16 is an example of an equivalent circuit of a circuit configuration of a portion necessary for rewriting in the present invention.
  • FIG. 17 is a diagram for explaining an operation flow of verify writing in the present invention.
  • FIG. 18 is a block diagram showing a configuration of a nonvolatile memory device having memory cells having a specific array structure in the present invention.
  • FIG. 19 is a diagram showing a voltage pulse application state when a write operation is performed in the memory cell of Patent Document 1 in the prior art.
  • FIG. 20 is a diagram showing a voltage pulse application state when an erase operation is performed in the memory cell of Patent Document 1 in the prior art.
  • FIG. 21 is a diagram showing a voltage pulse application state when a read operation is performed in the memory cell of Patent Document 1 in the prior art.
  • FIG. 22 is a flowchart of the conventional verify operation shown in Patent Documents 2 and 3 in the prior art.
  • FIG. 23 is a timing chart showing the flow of the conventional verify operation shown in Patent Documents 2 and 3 in the prior art.
  • Patent Document 1 discloses an example of a control method of a bipolar ReRAM element using an oxide having a perovskite structure.
  • the bipolar type means that a voltage pulse having a different polarity causes the ReRAM element to change to a high resistance state with a voltage pulse of one polarity, and changes to a low resistance state with a voltage pulse of the other polarity.
  • the ReRAM element is at least a low resistance state (also referred to as “LR state” or simply “LR”) by electrical stimulation, and a high resistance state (“HR state” or simply “HR”) having a higher resistance value than the low resistance state.
  • a nonvolatile semiconductor device that stores information according to a low resistance state or a high resistance state.
  • the memory cell 709 includes a resistance variable element 701 and a selection transistor 702.
  • One terminal of the resistance variable element 701 and one main terminal (drain or source) of the selection transistor 702 are electrically connected to each other.
  • the other main terminal (source or drain) of the selection transistor 702 is electrically connected to the source line terminal 703 by the source line 706.
  • the other terminal of the resistance variable element 701 is electrically connected to the bit line terminal 705 by the bit line 708.
  • the gate of the selection transistor 702 is electrically connected to the word line terminal 704 through a word line 707.
  • FIG. 19 is a diagram showing a voltage pulse application state in the memory cell 709 of Patent Document 1 when performing a write operation.
  • the source line 706 is set to 0 V (grounded), a positive write pulse having a predetermined write voltage amplitude is applied to the bit line 708, and desired data is written to the resistance variable element 701.
  • the voltage amplitude of the write pulse is set to a level corresponding to the value of the data to be written.
  • the write pulse width an appropriate width corresponding to the element is selected. That is, in order to change to a predetermined resistance state, there is one voltage amplitude level and pulse width corresponding to the resistance state.
  • FIG. 20 is a diagram showing a voltage pulse application state when performing an erasing operation in the memory cell 709 of Patent Document 1.
  • FIG. The bit line 708 is set to 0 V (grounded), and a positive erase pulse having a predetermined erase voltage amplitude is applied to the source line 706. By applying the erase pulse, the electric resistance of the resistance variable element 701 becomes a minimum value.
  • Patent Document 1 when an erase pulse is applied to a specific source line 706 with a plurality of bit lines 708 set to 0 V, a plurality of memories connected to the plurality of bit lines 708 and the source line 706 are disclosed. It is disclosed that cells are erased simultaneously.
  • FIG. 21 is a diagram showing a voltage pulse application state when a read operation is performed in the memory cell 709 of Patent Document 1.
  • the source line 706 is set to 0 V (grounded), and a predetermined read voltage is applied to the selected bit line 708 via a read circuit.
  • the read voltage is applied, the level of the bit line 708 is compared with the reference level for reading by the comparison / determination circuit, and the stored data is read.
  • Patent Document 2 and Patent Document 3 in a general semiconductor memory that can be electrically erased or written, or in a resistance change type memory such as ReRAM, an electrical state written in order to improve the reliability of write data.
  • a verify operation that verifies whether or not satisfies a desired threshold. That is, in the case of data writing, as shown in FIG. 22, after inputting a program command (for example, “write”) (S751), an address and data are input, and address / data latching (S752) is performed. Application of a program pulse to the cell is started, and data is written to the memory cell (S753).
  • a program command for example, “write”
  • the program verify mode is entered by inputting a program verify command (S754), and data reading from the memory cell to which data has been written is started (S55). Reading is performed, and the read data is compared with the first input expected value data (S756). If they match (Yes in S756), the program ends normally and the reading mode is set ( S757), the program is terminated. On the other hand, if the data do not match (No in S756), the program pulse is applied again and additional writing is performed (S751 to S753). This series of operations is repeated until all data matches. However, in practice, the upper limit number of repetitions is often set to avoid an infinite loop. FIG.
  • FIG. 23 is a timing chart showing that the program is terminated because a series of operations for executing the verify operation is performed after the program pulse is applied, and the expected value data and the written data match at the third time. That is, according to such a verify operation, the physical characteristics written in the non-volatile semiconductor device satisfy a desired level, and a sufficient margin is provided for the threshold value for determining to restore the original digital information. Can be secured, and further improvement of data reliability can be secured.
  • the resistance level written by the verify operation is checked after the ReRAM write operation and the desired resistance value is not satisfied. Assume that additional writing is performed. However, although the desired resistance value is satisfied at the time of the verify operation executed immediately after the write operation is performed, the resistance value gradually changes after a short period of time, and the threshold resistance value used for verification is reduced. A writing failure that changes to an unsatisfactory level occurs.
  • the physical quantity written in the memory cell often fluctuates due to standing for a long time, leaving it at a high temperature, or deterioration of the material composition due to the number of rewrites. Based on the reliability specifications required for such fluctuations, it is required to write so that the initial physical quantity satisfies a predetermined condition. That is, when the written physical quantity is compared with the determined threshold value and decoded into the original digital data, writing is performed so that an appropriate margin can be secured between the written physical quantity and the threshold value. In order to secure such a margin, a verify operation is executed.
  • This ReRAM has the advantage of high speed that can be written in a short time of several tens of ns, and has the advantage of excellent reliability that long-term data can be retained even in a high temperature environment if normal writing can be performed. It has high potential as a next-generation semiconductor memory that replaces memory. However, even if there are rare bits that cannot be found defective even if the verify operation as described above is performed, the excellent performance of the ReRAM cannot be utilized as a whole device when such bits are generated.
  • the inventors have found that the number of bits in which a write failure occurs can be significantly improved by a unique write step.
  • the biggest problem of the defective phenomenon in writing is that the write resistance value fluctuates after execution of the verify operation due to insufficient write conditions, and a bit that interrupts the verify threshold level is generated. is there. Such a failure bit is randomly generated in the memory cell array, and in the verification executed immediately after data is written to the memory cell, it cannot be identified whether the data has been normally written, and the failure is missed.
  • a predetermined margin is provided by verification in order to ensure the data reliability required for the nonvolatile semiconductor device against deterioration factors such as long-term storage, high-temperature storage, and a large number of rewrite cycles.
  • a necessary margin cannot be ensured by verification, and the reliability required at the time of data reading cannot be guaranteed.
  • the present inventor has come up with a writing method for a resistance change type nonvolatile memory element that improves the stability and reliability of the writing operation.
  • the present inventors have come up with a resistance change nonvolatile memory element writing method that suppresses the amount of decrease in the operation window due to an increase in the number of rewrites and makes it possible to stably maintain the resistance change operation.
  • a method of writing a variable resistance nonvolatile memory element includes applying a voltage pulse to a memory cell including a variable resistance nonvolatile memory element.
  • a resistance change type nonvolatile memory element is a writing method in which a first resistance state and a second resistance state are reversibly changed according to the polarity of an applied voltage pulse, wherein the resistance change type nonvolatile memory element includes: , A first electrode, a second electrode, and a resistance change layer sandwiched between the first electrode and the second electrode, the resistance change layer being an oxygen-deficient first in contact with the first electrode.
  • the resistance variable nonvolatile memory includes the first electrode and the memory element.
  • a first voltage pulse that is a voltage pulse equal to or higher than a first threshold voltage having a positive potential with respect to the other of the first electrode and the second electrode with respect to one of the second electrodes is applied, Transition to a first resistance state, which is equal to or higher than a second threshold voltage having a positive potential with respect to the one of the first electrode and the second electrode with respect to the other of the first electrode and the second electrode.
  • the write method has a characteristic of transitioning to the second resistance state, and the writing method is characterized in that the variable resistance nonvolatile memory element is moved from the second resistance state to the second resistance state.
  • a first step of pressurizing, after said first step includes a first resistance state of the step and a second step of applying the first voltage pulse.
  • variable resistance nonvolatile memory element is changed from the second resistance state to the first resistance state by repeating the first step and the second step. Good.
  • the first resistance state may be a high resistance state
  • the second resistance state may be a low resistance state having a resistance lower than that of the high resistance state
  • the first resistance state may be a low resistance state.
  • the second resistance state may be a high resistance state in which the resistance is higher than the resistance in the low resistance state.
  • the writing method it is further determined whether or not the first resistance state writing for changing the variable resistance nonvolatile memory element to the first resistance state by the first resistance state step is completed. Including a first resistance state determination step, wherein the first resistance state determination step is performed after the first resistance state step, and the first resistance state step and the first resistance state step The resistance state determination step may be repeated until the resistance state of the variable resistance nonvolatile memory element reaches the predetermined first resistance state.
  • the writing method further includes the step of changing the resistance variable nonvolatile memory element with respect to the resistance variable nonvolatile memory element when the resistance variable nonvolatile memory element is changed from the first resistance state to the second resistance state.
  • a third step of applying a second resistance pre-voltage pulse having a voltage absolute value smaller than the threshold voltage of 1 and having a polarity different from that of the second voltage pulse, and after the third step, A second resistance state setting step including a fourth step of applying two voltage pulses may be included.
  • the writing method may further include a first variable state in which the variable resistance nonvolatile memory element is changed to the first resistance state by applying the first voltage pulse in the first resistance state setting step.
  • the first resistance state determination step for determining whether or not the resistance state writing is completed, and in the second resistance state step, the second voltage pulse is applied to thereby change the resistance variable nonvolatile memory.
  • a second resistance state determination step for determining whether or not the second resistance state write for changing the volatile memory element to the second resistance state is completed, and including the first resistance state determination step The step is performed after the first resistance state setting step, and the second resistance state determination step is performed after the second resistance state step, and the first resistance state is performed.
  • the activating step and the first resistance state determining step are repeated until the resistance state of the variable resistance nonvolatile memory element reaches the predetermined first resistance state, and the second resistance state is set.
  • the step and the second resistance state determination step may be repeated until the resistance state of the variable resistance nonvolatile memory element reaches the predetermined second resistance state.
  • the transition metal constituting the first transition metal oxide layer and the second transition metal oxide layer may be composed of any one of tantalum, hafnium, and zirconium.
  • first transition metal constituting the first transition metal oxide layer and the second transition metal constituting the second transition metal oxide layer are different from each other, and the second transition metal standard electrode The potential may be lower than the standard electrode potential of the second transition metal.
  • the first transition metal oxide layer is a layer having a composition represented by TaO x (0.8 ⁇ x ⁇ 1.9), and the second transition metal oxide layer is TaO y. (However, it may be a layer having a composition represented by x ⁇ y).
  • variable resistance nonvolatile memory device applies a voltage pulse to a memory cell including a variable resistance nonvolatile memory element and the memory cell.
  • the variable resistance nonvolatile memory element includes a write control unit that performs writing to reversibly change the first resistance state and the second resistance state according to the polarity of the applied voltage pulse, and
  • the variable resistance nonvolatile memory element includes a first electrode, a second electrode, and a variable resistance layer sandwiched between the first electrode and the second electrode, and the variable resistance layer includes the first electrode.
  • the element is a voltage pulse equal to or higher than a first threshold voltage having a positive potential with respect to the other of the first electrode and the second electrode with respect to one of the first electrode and the second electrode.
  • a voltage pulse of 1 When a voltage pulse of 1 is applied, the state transitions to the first resistance state and is positive with respect to the one of the first electrode and the second electrode with respect to the other of the first electrode and the second electrode.
  • the write control unit When the second voltage pulse, which is a voltage pulse having a potential equal to or higher than the second threshold voltage, is applied, the write control unit has a characteristic of transitioning to the second resistance state.
  • the absolute value of the voltage is smaller than the second threshold voltage with respect to the resistance variable nonvolatile memory element, and
  • the first voltage pulse and polarity A first step of applying a different first resistance pre voltage pulse, then executes the processing of the first resistance state of the step and a second step of applying the first voltage pulse.
  • the memory cell may be a variable resistance nonvolatile memory device, and the variable resistance nonvolatile memory element and the switch element may be connected in series.
  • the present invention it is possible to realize a writing method of a resistance change type nonvolatile memory element with improved writing operation stability and reliability. That is, it is possible to realize a resistance change type nonvolatile memory element writing method that suppresses a decrease in the operation window due to an increase in the number of rewrites and makes it possible to stably maintain the resistance change operation.
  • variable resistance nonvolatile memory element writing method of the present invention an appropriate pre-voltage pulse having a polarity different from that of the high-resistance voltage pulse or the low-resistance voltage pulse, By applying the voltage before applying the low resistance voltage pulse, it is possible to improve the high resistance capability and the low resistance capability. As a result, even if the number of rewrites increases, it is possible to ensure an appropriate operation window, and non-volatile The reliability of the storage device can be improved. Furthermore, by setting the number of continuous application of the resistance change voltage pulse set, whichever is weaker, which is either high resistance (HR) capability or low resistance (LR) capability, HR can be achieved without increasing the write voltage. As a result, it is possible to ensure an appropriate operation window even if the number of rewrites is increased, and to greatly improve the reliability of the nonvolatile memory device and to operate at a low voltage. Is also possible.
  • Such a resistance change type nonvolatile memory element writing method and resistance change type nonvolatile memory device include a semiconductor integrated circuit (LSI) having a part or all of the functions of such a resistance change type nonvolatile memory element. It can be applied as
  • variable resistance nonvolatile memory devices As one of variable resistance nonvolatile memory devices, a variable resistance element and a switch using tantalum (Ta), which is one of transition metals, and composed of a variable resistance layer of an oxygen-deficient oxide (tantalum oxide)
  • Ta tantalum
  • the oxygen-deficient oxide refers to an oxide whose oxygen content is insufficient with respect to the stoichiometric composition.
  • a MOS transistor and a variable resistance element are connected in series near the intersection of a bit line and a word line that are arranged orthogonal to each other.
  • nonvolatile memory device in which memory cells called 1T1R type connected to 1 are arranged in a matrix form will be described.
  • 1T1R type memory cell one end of the two-terminal resistance change element is connected to the bit line or the source line, and the other end is connected to the drain or source of the transistor.
  • the gate of the transistor is connected to the word line.
  • the other end of the transistor is connected to a source line or a bit line to which one end of the variable resistance element is not connected.
  • the source line is arranged in parallel with the bit line or the word line. Note that the configuration of the memory cell is not limited to the 1T1R type configuration.
  • a so-called 1D1R type cross-point memory cell in which a diode and a resistance change element are connected in series at the intersection of a bit line and a word line arranged orthogonal to each other Good.
  • FIG. 1 is a schematic diagram showing a configuration (configuration corresponding to one bit) of a 1T1R type memory cell using a resistance change element according to the present invention.
  • This 1T1R type memory cell is a memory cell in which a variable resistance nonvolatile memory element and a switch element are connected in series. Specifically, as shown in FIG. It consists of and.
  • the transistor 104 normally uses an NMOS transistor, but a PMOS transistor may be used.
  • the variable resistance element 100 is a variable resistance nonvolatile memory element according to the present invention, and is sandwiched between a first electrode (lower electrode 10), a second electrode (upper electrode 13), a first electrode, and a second electrode.
  • the resistance change layer 11 includes an oxygen-deficient first transition metal oxide layer 111 in contact with the first electrode (lower electrode 10), and a second electrode (upper electrode 13).
  • the second transition metal oxide layer 112 having a smaller oxygen deficiency than the first transition metal oxide layer 111 is in contact therewith.
  • the degree of oxygen deficiency refers to the ratio of oxygen deficiency with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the resistance change element 100 includes a first electrode (lower electrode 10) and a low-resistance first transition metal oxide layer including an oxygen-deficient tantalum oxide.
  • 111 (TaO x , 0 ⁇ x ⁇ 2.5) and a high-resistance second transition metal oxide layer 112 (TaO y , x ⁇ y) are stacked, and the second electrode (upper electrode 13 ) And are laminated.
  • the first transition metal oxide layer 111 is composed of an oxygen-deficient first tantalum oxide layer
  • the second transition metal oxide layer 112 is a second tantalum oxide layer.
  • the resistance change layer 11 includes a first transition metal oxide layer 111 (TaO x , 0.8 ⁇ x ⁇ 1.9) made of an oxygen-deficient tantalum oxide and a high resistance second layer.
  • the transition metal oxide layer 112 (TaO y , x ⁇ y) is laminated.
  • the film thickness of the second transition metal oxide layer 112 is preferably 1 to 8 nm.
  • the NMOS transistor 104 which is a selection transistor (that is, an example of a switch element) includes a gate terminal 103.
  • the lower electrode terminal 105 of the resistance change element 100 and the source or drain (N + diffusion) region of the NMOS transistor 104 are connected in series.
  • the other drain or source (N + diffusion) region not connected to the resistance change element 100 is drawn out as the lower electrode terminal 101, and the substrate terminal is connected to the ground potential.
  • the second tantalum oxide layer (second transition metal oxide layer 112) is disposed on the upper electrode terminal 102 side opposite to the NMOS transistor 104.
  • a transition metal other than tantalum may be used.
  • tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first hafnium oxide layer 111 that is the first transition metal oxide layer 111 is HfO x
  • x is 0.9 or more and 1.6 or less
  • the composition of the second hafnium oxide layer that is the second transition metal oxide layer 112 is HfO y
  • the resistance value of the resistance change layer 11 is stabilized when y is larger than the value of x. It has been confirmed that it can be changed at high speed.
  • the thickness of the second hafnium oxide layer that is the second transition metal oxide layer 112 is preferably 3 nm or more and 4 nm or less.
  • x is 0.9 or more and 1.4 or less when the composition of the first zirconium oxide layer 111 that is the first transition metal oxide layer 111 is ZrO x
  • the composition of the second zirconium oxide layer 112, which is the second transition metal oxide layer 112 is ZrO y
  • the thickness of the second zirconium oxide layer that is the second transition metal oxide layer 112 is preferably 1 nm or more and 5 nm or less.
  • the second transition metal oxide layer 112 is preferably made of a material having a lower degree of oxygen deficiency than the first transition metal oxide layer 111, that is, a high resistance.
  • the voltage applied between the first electrode (lower electrode 10) and the second electrode (upper electrode 13) at the time of resistance change is larger in the second transition metal oxide layer 112.
  • the redox reaction occurring in the second transition metal oxide layer 112 can be more easily caused.
  • the standard electrode potential of the second transition metal is preferably smaller than the standard electrode potential of the first transition metal.
  • the resistance change phenomenon is considered to occur because a redox reaction occurs in a minute conductive path (filament) formed in the second transition metal oxide layer 112 having a high resistance and its resistance value changes. is there.
  • the standard electrode potential represents a characteristic that the greater the value, the less likely it is to oxidize.
  • the upper electrode 13 for example, Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni (nickel), W (tungsten), Cu (copper), or the like is used. Is done.
  • Pt and Ir having a high standard electrode potential may be used for the electrodes. It is desirable that a good resistance change operation is obtained.
  • the standard electrode potential is one index of the ease of oxidation, and if this value is large, it means that oxidation is difficult, and if it is small, it means that oxidation is easy. That is, a resistance change is likely to occur near the interface between the electrode material having a higher standard electrode potential than Ta that is a constituent element of the resistance change layer 11 and the resistance change layer. Change is unlikely to occur. This is because the resistance change is more likely to occur as the difference between the electrode material and the standard electrode potential of the metal constituting the resistance change layer is larger, and the resistance change is less likely to occur as the difference is smaller.
  • a voltage (low resistance voltage pulse) having an amplitude greater than or equal to a predetermined voltage for example, a first (low resistance) threshold voltage
  • a predetermined voltage for example, a first (low resistance) threshold voltage
  • another predetermined voltage for example, the lower electrode terminal 101
  • a voltage (high resistance voltage pulse) having an amplitude equal to or higher than the second (high resistance) threshold voltage is applied, oxidation occurs near the interface of the upper electrode 13, and the resistance change element 100 transitions to the high resistance state.
  • the application direction of the low resistance voltage pulse is defined as a negative voltage direction
  • the application direction of the high resistance voltage pulse is defined as a positive voltage direction.
  • the resistance change element 100 includes the first electrode (lower electrode 10) and the second electrode (upper electrode 13) based on one of the first electrode (lower electrode 10) and the second electrode (upper electrode 13).
  • a first voltage pulse that is a voltage pulse equal to or higher than the first threshold voltage having a positive potential with respect to the other is applied, a transition is made to the first resistance state, and the first electrode and the second electrode Transition to the second resistance state when a second voltage pulse, which is a voltage pulse equal to or higher than a second threshold voltage having a positive potential with respect to the one of the first electrode and the second electrode with respect to the other, is applied. It has the characteristic to do.
  • first electrode and the second electrode correspond to either one or the other of the upper electrode 13 and the lower electrode 10 of the resistance change element 100, respectively.
  • the first transition metal oxide layer 111 is, for example, a first tantalum oxide layer
  • the second transition metal oxide layer 112 corresponds to the second tantalum oxide layer.
  • variable resistance nonvolatile memory element of the present invention configured as described above.
  • the 1T1R type memory cell shown in FIG. 1 shows the rewrite endurance (endurance) characteristics when writing is performed by the conventional writing method, and the problem will be described.
  • the resistance change layer 11 is composed of a first tantalum oxide layer (TaO x , 0 ⁇ x ⁇ 2.5) and a second tantalum oxide layer (TaO y , x ⁇ y).
  • the first tantalum oxide layer in contact with the lower electrode 10 has TaO 1.54 and a film thickness of 30 nm.
  • the second tantalum oxide layer in contact with the upper electrode 13 has TaO 2.47 and the film thickness is 6 nm. It is.
  • the gate width W of the NMOS transistor as the switch element is 0.44 ⁇ m
  • the gate length L is 0.18 ⁇ m
  • the film thickness Tox of the gate insulating film is 3.5 nm.
  • the second tantalum oxide layer (TaO 2.47 ) is formed on the first tantalum oxide layer (TaO 1.54 ) formed by sputtering before the step of manufacturing the upper electrode 13.
  • the film is formed by sputtering.
  • This second tantalum oxide layer (TaO 2.47 ) has a lower oxygen deficiency than the first tantalum oxide layer (TaO 1.54 ), that is, has a very high resistance value (> 1 M ⁇ ).
  • FIG. 2A is a schematic diagram of a pulse waveform when the application of the high resistance voltage pulse (VH) and the application of the low resistance voltage pulse (VL) are alternately performed between the terminal 101 and the terminal 102 in FIG.
  • FIG. 2B is a rewrite characteristic diagram at the beginning of rewrite when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 2A are alternately applied.
  • FIG. 2C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 2A are alternately applied. *
  • FIG. 2A shows a conventional writing method applied to the 1T1R type memory cell using the resistance change element shown in FIG. 2B and 2C show a conventional writing method in FIG. 2A, that is, a high resistance voltage pulse 20 (VH in FIG. 2A) and a low resistance voltage pulse 21 (in FIG. 5 shows an example of rewriting characteristics in the initial rewriting state and the state after 100,000 rewritings when VL) is repeatedly applied alternately.
  • . 1 when the resistance is increased, a positive voltage is applied to the terminal 102 with respect to the terminal 101, and the on-resistance of the NMOS transistor 104 is low.
  • the vertical axis indicates that the gate voltage VG sufficient to turn on the transistor is applied to the gate terminal 103 and the resistance of the upper electrode terminal 102 does not change in the memory cell shown in FIG. Cell current in a high resistance (HR) state and a low resistance (LR) state when a read voltage is applied (at this time, a ground potential is applied to the lower electrode terminal 101) [A. U. ] Is shown.
  • shaft of FIG. 2B and FIG. 2C is described with the same range.
  • the horizontal axis indicates the number of rewrites.
  • a voltage of VH is applied with a predetermined pulse width (for example, 10 ns to 100 ⁇ s) to reduce the resistance (LR).
  • the voltage pulse 21 shows rewriting characteristics when a voltage of VL is applied with a predetermined pulse width (at this time, a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103).
  • the cell currents in the high resistance (HR) state and the low resistance (LR) state are relatively stable. Thereafter, as shown in FIG. 2C, the above rewriting is repeated 100,000 times. Then, the cell current in the high resistance (HR) state is maintained in a relatively stable state. On the other hand, the cell current in the low resistance (LR) state shifts in the high resistance direction and becomes unstable, resulting in an operation window (cell current in the high resistance (HR) state and cell current in the low resistance (LR) state). (The difference between the two) is greatly reduced, and a read error may occur.
  • the cell current in the low resistance state is shifted in the high resistance direction with the number of rewrites, and the rewrite voltage balance between the high resistance voltage VH and the low resistance voltage VL is poor, and the optimum high resistance voltage is obtained.
  • the high resistance voltage VH in FIG. 2A has become slightly larger (too high resistance), it is considered that the resistance has not been sufficiently lowered even when the low resistance voltage VL is applied. .
  • FIG. 3 is a diagram showing an operating point of the rewrite voltage when the high resistance (HR) voltage pulse 20 and the low resistance (LR) voltage pulse 21 shown in FIG. 2A are repeatedly applied alternately.
  • the horizontal axis indicates the absolute value [V] of the LR voltage VL
  • the vertical axis indicates the absolute value [V] of the HR voltage VH.
  • the operating point when the high resistance (HR) voltage pulse 20 and the low resistance (LR) voltage pulse 21 are repeatedly applied alternately is indicated by a point A.
  • the balance control between the high resistance voltage and the low resistance voltage is 1. Since it is a point (point A), the HR state and the LR state were balanced at the beginning of rewriting (FIG. 2B), but the magnitude relationship between the HR capability and the LR capability as the number of times of rewriting increases (here Then, it is considered that the HR state cannot be sufficiently changed to the LR state even if the HR state is changed from the HR state to the LR state (FIG. 2C).
  • FIG. 4A is a schematic diagram of a pulse waveform when the application of the high resistance voltage pulse (VH1) and the application of the low resistance voltage pulse (VL) are alternately performed.
  • FIG. 4B is a rewrite characteristic diagram at the beginning of rewrite when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 4A are alternately applied.
  • FIG. 4C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse and the low resistance voltage pulse shown in FIG. 4A are alternately applied.
  • FIG. 4A shows a conventional writing method in which the high resistance voltage is VH1 ( ⁇ VH) and the low resistance voltage is VL with respect to the 1T1R type memory cell using the resistance change element shown in FIG. Show. 4B and 4C, the conventional writing method in FIG. 4A, that is, the high resistance voltage pulse 22 (VH1 in FIG. 4A) and the low resistance voltage pulse 21 (VL in FIG. 4A) shown in FIG. 4A are alternately repeated.
  • 5 shows an example of the rewrite characteristics in the initial rewrite state and the state after 100,000 rewrites when applied to.
  • the vertical axis and the horizontal axis are the same as those in FIG. 2B and FIG.
  • the voltage VH1 is applied with a predetermined pulse width as the high resistance voltage pulse 22, and the voltage VL is applied with a predetermined pulse width as the low resistance voltage pulse 21.
  • a rewriting characteristic is shown (at this time, a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103).
  • the cell currents in the high resistance (HR) state and the low resistance (LR) state are relatively stable. Thereafter, as shown in FIG. 4C, when the above rewrite is repeated 100,000 times, the cell current in the high resistance (HR) state shifts toward the low resistance state and becomes very unstable, resulting in operation. The window disappears (the cell current in the high resistance state and the cell current in the low resistance state intersect).
  • the cell current in the high resistance state shifts in the low resistance direction with the number of times of rewriting, and the balance of the rewriting voltage between the high resistance voltage (VH1) and the low resistance voltage (VL) is poor and is optimal.
  • the absolute value of the low resistance voltage VL of FIG. 4A is slightly larger than that of the low resistance voltage (the resistance is too low), so it is sufficient to apply the high resistance voltage VH1. It is thought that the resistance has not been increased.
  • the inventor of the present application has studied a new writing method for the variable resistance nonvolatile memory element. That is, multiple pulses are applied when the resistance is increased, and each time the resistance is increased, the resistance is shifted in the direction of increasing the resistance. Similarly, multiple pulses are applied when the resistance is decreased and the resistance is decreased. This is a new writing method such as shifting in the direction of lower resistance. By performing this new writing method, even if the number of times of rewriting increases, the operation window is hardly deteriorated and endurance (rewriting) resistance can be improved. This will be described below.
  • FIG. 5A shows a resistance value when a high resistance (HR) voltage pulse in the present invention is continuously applied to a resistance change element in a low resistance (LR) state. It is a figure which shows a measurement flow.
  • FIG. 5B is a resistance change characteristic diagram measured based on the measurement flow shown in FIG. 5A.
  • the horizontal axis represents the number of applied HR voltage pulses
  • the vertical axis represents the resistance value of the memory cell shown in FIG.
  • a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103, and the low resistance state is applied.
  • a high resistance (HR) voltage pulse (amplitude is VH and has a predetermined pulse width) is applied to the memory cell once (hereinafter referred to as high resistance voltage pulse application).
  • the gate voltage VG ( ⁇ VG ′) is applied to the gate terminal 103 of the transistor, and the read voltage is applied to the upper electrode terminal 102 (at this time, the ground potential is applied to the lower electrode terminal 101).
  • a resistance value is calculated from the cell current in the resistance (HR) state (hereinafter referred to as resistance value measurement). Thereafter, the high resistance voltage pulse application and the resistance value measurement are repeated, and the high resistance voltage pulse application and the resistance value measurement are performed 50 times in total.
  • the memory cell shown in FIG. 1 has a characteristic in which the degree of HR increase does not monotonically increase or decrease even if the same high-resistance voltage pulse is applied cumulatively a plurality of times.
  • the threshold voltage of the cell transistor monotonously increases or monotonously decreases when a voltage pulse of either writing or erasing pulse is continuously applied.
  • FIG. 6A is a diagram showing a cell current measurement flow when applying low resistance (LR) voltage pulse continuation in the present invention.
  • FIG. 6B is a resistance change characteristic diagram measured based on the measurement flow shown in FIG. 6A.
  • the horizontal axis represents the number of applied LR voltage pulses
  • the vertical axis represents the cell current of the memory cell shown in FIG.
  • a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103, and the low resistance state is applied.
  • a low resistance (LR) voltage pulse (amplitude is VL and has a predetermined pulse width) is applied to the memory cell once (hereinafter referred to as low resistance voltage pulse application).
  • a gate voltage VG sufficient to turn on the transistor is applied to the gate terminal 103, and a read voltage is applied to the upper electrode terminal 102 (at this time, a ground potential is applied to the lower electrode terminal 101).
  • the cell current in the low resistance (LR) state is measured (hereinafter referred to as cell current measurement). Thereafter, the low resistance voltage pulse application and the cell current measurement are repeated, and the low resistance pulse application and the cell current measurement are performed 50 times in total.
  • the memory cell shown in FIG. 6B Even when the same low resistance voltage pulse is applied cumulatively several times, the memory cell shown in FIG. The current value exhibits a characteristic that does not monotonously increase or monotonously decrease.
  • FIG. 7A shows the application of the high-resistance voltage pulse set according to Embodiment 1 of the present invention. It is a figure which shows the resistance value measurement flow in the case of implementing continuously (the pre voltage pulse VLpr of the polarity of a low resistance direction is applied before the high resistance pulse VH).
  • FIG. 7B is a cell current change characteristic diagram measured based on the resistance value measurement flow shown in FIG. 7A. 7B, the horizontal axis represents the number of times of application of the high-resistance voltage pulse set 23, and the vertical axis represents the resistance value of the memory cell shown in FIG.
  • a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103 in the 1T1R type memory cell using the resistance change element shown in FIG.
  • a high resistance pre-voltage pulse VLpr having a polarity in the low resistance direction and having a smaller amplitude than the low resistance threshold voltage is applied to the memory cell in the state, and then high resistance (HR) with a predetermined pulse width (for example, 100 ns) is achieved.
  • HR high resistance
  • a voltage pulse VH is applied (hereinafter referred to as application of the high-resistance voltage pulse set 23).
  • a gate voltage VG sufficient to turn on the transistor is applied to the gate terminal 103, and a read voltage is applied to the upper electrode terminal 102 (at this time, a ground potential is applied to the lower electrode terminal 101).
  • the resistance value is calculated from the cell current in the high resistance (HR) state (referred to as resistance value measurement). Thereafter, the application of the high-resistance voltage pulse set 23 and the resistance value measurement are repeated, and the high-resistance voltage pulse set application and the resistance value measurement are performed a total of 50 times.
  • a high-resistance pre-voltage pulse VLpr (also referred to as a high-resistance low-inversion voltage pulse) having a polarity opposite to that of the high-resistance voltage pulse and having a smaller amplitude than the low-resistance threshold voltage is applied.
  • VLpr also referred to as a high-resistance low-inversion voltage pulse
  • the cell resistance value of the memory cell shown in FIG. In about 30 times, the cell resistance value tends to be saturated.
  • the inventor has found a new high resistance characteristic which has not been conventionally known by performing a new writing method according to the present invention.
  • FIG. 8A shows the application of the low-resistance voltage pulse set according to Embodiment 1 of the present invention It is a figure which shows the cell current measurement flow in the case of implementing continuously (the pre voltage pulse VHpr of the polarity of the high resistance direction is applied before the low resistance pulse VL).
  • FIG. 8B is a cell current change characteristic diagram measured based on the cell current measurement flow shown in FIG. 8A. 8B, the horizontal axis represents the number of times of application of the low-resistance voltage pulse set 24, and the vertical axis represents the cell current of the memory cell shown in FIG.
  • a gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103, and the high resistance state is applied.
  • a pre-voltage pulse VHpr having a polarity in the high resistance direction and an amplitude smaller than the high resistance threshold voltage is applied to the memory cell, and then a low resistance (LR) voltage pulse VL having a predetermined pulse width (for example, 100 ns) is applied.
  • LR low resistance
  • a gate voltage VG sufficient to turn on the transistor is applied to the gate terminal 103, and a read voltage is applied to the upper electrode terminal 102 (at this time, a ground potential is applied to the lower electrode terminal 101).
  • the cell current in the low resistance (LR) state is measured (cell current measurement). Thereafter, the application of the low resistance voltage pulse set 24 and the cell current measurement are repeated, and the LR voltage pulse set application and the cell current measurement are performed 50 times in total.
  • a low resistance pre-voltage pulse VHpr (also called a low resistance weak inversion voltage pulse) having a polarity opposite to that of the low resistance voltage pulse and having an amplitude smaller than that of the high resistance threshold voltage is applied.
  • VHpr also called a low resistance weak inversion voltage pulse
  • the cell current of the memory cell shown in FIG. 1 monotonically increases with the number of times of application of the low resistance voltage pulse set 24 (the cell resistance is monotonic). Decrease.
  • the inventor has found a new low resistance characteristic which has not been conventionally known by performing a new writing method.
  • a high resistance pre-voltage pulse or a low resistance pre-voltage pulse (high resistance weak inversion voltage pulse or low resistance weak inversion voltage pulse) is applied to a normal high voltage, respectively.
  • FIG. 9 is a characteristic diagram showing the dependence of the HR cell current on the polarity and amplitude of the high-resistance pre-voltage pulse in the present invention. Specifically, FIG. 9 shows the amplitude and polarity dependence of the HR cell current value at the high resistance voltage VH of the high resistance pre-voltage pulse VLpr. Further, in FIG. 9, in the measurement flow shown in FIG.
  • the HR cell current value in the region surrounded by the broken line shows a minimum value (that is, the resistance value in the HR state is the maximum value), and the pre-voltage with a higher resistance than that in the region surrounded by the broken line.
  • the HR cell current value is increased.
  • the high-resistance pre-voltage pulse VLpr in the region surrounded by the broken line that is, the high-resistance pre-voltage pulse VLpr in which the median of the HR cell current value has a minimum value is referred to as a high-resistance disturb voltage.
  • the high-resistance pre-voltage pulse VLpr is the high-resistance disturb voltage
  • the median of the HR cell current value shows a minimum value
  • the high-resistance disturb voltage is the optimum high-resistance pre-voltage value VLpr.
  • the HR-level pulse voltage VH has a polarity opposite to that of the HR-level pulse voltage VH. It can be seen that it is effective to apply a voltage whose absolute value is smaller than the voltage (in the vicinity of ⁇ VLpr1 in FIG. 9).
  • the optimum high resistance pre-voltage pulse value has a certain range, and the high resistance disturb voltage in the range of this optimum high resistance pre-voltage pulse is HR below. It is defined as an appropriate pre-voltage pulse during conversion.
  • FIG. 10 is a characteristic diagram showing the dependence of the LR cell current on the polarity and amplitude of the pre-voltage pulse with low resistance in the present invention. Specifically, FIG. 10 shows the amplitude and polarity dependence of the low resistance pre-voltage pulse VHpr of the LR cell current value at the low resistance voltage VL.
  • the cell current is measured 50 times with the amplitude and polarity of the low resistance pre-voltage pulse VHpr as parameters ( ⁇ VHpr3 to + VHpr2), and the last 20 times out of 50 times.
  • the median value (median) of the LR cell current values is plotted on the vertical axis, and the value of the low resistance pre-voltage pulse VHpr is plotted on the horizontal axis.
  • the LR cell current value in the region surrounded by a broken line shows a maximum value (that is, the resistance value in the LR state is a minimum value). In the region where the voltage pulse is more positive or more negative, the LR cell current value is decreased.
  • the low resistance pre-voltage pulse VHpr in the region surrounded by the broken line that is, the low resistance pre-voltage pulse VHpr in which the median of the LR cell current value is a minimum value is referred to as a low resistance disturb voltage.
  • the low-resistance pre-voltage pulse VHpr is the low-resistance disturb voltage
  • the median of the LR cell current value shows a maximum value
  • the low-resistance disturb voltage is the optimum low-resistance pre-voltage value VHpr.
  • the threshold voltage is opposite to that of the LR pulse voltage VL and has a high resistance threshold. It can be seen that it is effective to apply a voltage whose absolute value is smaller than the voltage (in the vicinity of + VHpr1 in FIG. 10). As can be seen from FIG.
  • the optimum low-resistance pre-voltage pulse value has a certain range, and the low-resistance disturb voltage in this optimum low-resistance pre-voltage pulse range is expressed as LR below. It is defined as an appropriate pre-voltage pulse.
  • an appropriate high resistance pre-voltage pulse VLpr (high resistance disturb voltage) or low resistance pre-voltage pulse VHpr (low By applying the resistance disturbance voltage) before the high resistance voltage pulse VH or the low resistance voltage pulse VL the HR capability of the high resistance pulse and the LR capability of the low resistance pulse can be further increased.
  • the operation window difference between the HR cell current and the LR cell current
  • FIG. 11 is a pulse VI characteristic diagram of the memory cell according to the present invention.
  • a pulse voltage Vp (horizontal axis) is applied to the gate terminal 103 while applying a gate voltage VG ′ sufficient to turn on the transistor, and a pulse voltage Vp is applied. Every time, a gate voltage VG sufficient to turn on the transistor is applied to the gate terminal 103, and a read voltage is applied to the upper electrode terminal 102 (at this time, a ground potential is applied to the lower electrode terminal 101). The cell current (vertical axis) is measured. In FIG.
  • the pulse voltage Vp is applied in the order of 0V ⁇ ⁇ VP10 ⁇ + VP11 ⁇ 0V (absolute value of increase / decrease of each pulse voltage is 0.1V), so that the measurement for one round of the hysteresis loop is performed. Is going.
  • the appropriate pre-voltage pulse (lower resistance disturb voltage) at the time of LR is indicated by a broken line B ′
  • the appropriate pre-voltage pulse (high resistance disturb voltage) at the time of HR is indicated by a broken line C ′.
  • the appropriate pre-voltage pulse (high resistance disturb voltage) at the time of HR is smaller than the LR threshold voltage, and is applied before application of the high resistance voltage pulse, thereby increasing the resistance of the variable resistance element.
  • the appropriate pre-voltage pulse (low resistance disturb voltage) at the time of LR is smaller than the HR threshold voltage, and is applied before application of the low resistance voltage pulse, thereby lowering the resistance of the variable resistance element.
  • the appropriate pre-voltage pulse at the time of HR is a weak voltage that does not cause the transition from the HR state to the LR state
  • the appropriate pre-voltage pulse at the time of the LR is such that no transition from the LR state to the HR state occurs Is a weak voltage.
  • the high resistance and low resistance disturb voltages are values in the vicinity of the start voltage at which the memory cell shown in FIG. More specifically, these high-resistance and low-resistance disturb voltages are voltages that do not lead to inversion of the resistance state of the memory cell shown in FIG. 1, and that cause a resistance change of the memory cell. The closer to (starting voltage), the more effective.
  • 12 (a) to 12 (c) are diagrams for explaining an estimation mechanism at the time of LR writing by applying a low-resistance pre-voltage pulse.
  • 12A to 12C the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • FIG. 12A shows the variable resistance element 100 in a high resistance (HR) state.
  • the vicinity of the interface of the upper electrode 13 is oxidized to the first high resistance state, and the first interface high resistance layer film 200 is formed.
  • the first interface high resistance layer film 200 is formed in the vicinity of the interface between the first transition metal oxide layer 111 and the second transition metal oxide layer 112 in the vicinity of the interface between the first transition metal oxide layer 111 and the second transition metal oxide layer 112, it is oxidized into a second high resistance state having a resistance value lower than that of the first high resistance state.
  • the threshold voltage at which the second interface high resistance layer film 201 changes in resistance is considered to be lower than the threshold voltage at which the first interface high resistance layer film 200 changes in resistance.
  • FIG. 12B shows a state change of the second interface high resistance layer film 201 when the resistance change element 100 is applied with the low resistance pre-voltage pulse VHpr.
  • the first interface high resistance layer film 200 is not changed by applying a low resistance pre-voltage pulse in the direction of increasing the resistance of the resistance change layer to the resistance change element, but the second interface height Oxygen ions O 2 ⁇ in the resistance layer film 201 are attracted and diffused toward the upper electrode 13.
  • the oxygen ion O 2 ⁇ density in the film of the second interface high resistance layer film 201 is smaller than the HR state of the second interface high resistance layer film 201 in FIG.
  • the thickness of the high resistance layer film 201 is increased, the resistance value of the resistance change element 100 is slightly decreased.
  • FIG. 12C shows a state change of the first interface high resistance layer film 200 when the low resistance voltage VL is applied.
  • application of the low resistance voltage VL causes oxygen ions O 2 ⁇ in the first interface high resistance layer film 200 to be contained in the first tantalum oxide layer (first transition metal oxide layer 111). Attracted and spread.
  • the barrier function of oxygen diffusion of the second interface high resistance layer film 201 is that oxygen ions O 2 ⁇ in the film of the second interface high resistance layer film 201 are preliminarily applied by application of a low resistance pre-voltage pulse. It is considered weak because it is decreasing.
  • oxygen ions O 2 ⁇ in the film of the first interface high resistance layer film 200 are quickly diffused into the first transition metal oxide layer 111, and the resistance value of the resistance change element 100 is low as compared to the conventional low resistance layer film 200. This is considered to be lower than that during resistance operation.
  • the HR writing by applying the high-resistance pre-voltage pulse is considered to have a mechanism similar to that of the LR writing in the reverse direction (oxidation direction). That is, even in the LR state, the second interface high resistance layer film 201 exists and inhibits the diffusion of oxygen ions O 2 ⁇ when the resistance is increased, thereby preventing the sufficient formation of the first interface high resistance layer film 200. it is conceivable that.
  • oxygen ions O 2 ⁇ in the film of the second interface high resistance layer film 201 are diffused into the first transition metal oxide layer 111 in advance by applying a high resistance pre-voltage pulse. Oxygen ions O 2 ⁇ in the interface high resistance layer film 201 are reduced to reduce the function as an oxygen diffusion barrier, and the first interface high resistance layer film 200 can be quickly formed when the resistance is increased. It is thought to promote.
  • FIG. 13A is a schematic diagram of a pulse waveform in the case where high resistance (HR) voltage pulse set application and low resistance (LR) voltage pulse set application are alternately performed in the first embodiment.
  • FIG. 13B is a rewrite characteristic diagram at the beginning of rewriting when the application of the high resistance voltage pulse set and the application of the low resistance voltage pulse set shown in FIG. 13A are alternately performed.
  • FIG. 13C is a rewrite characteristic diagram after 100,000 rewrites when the high resistance voltage pulse set application and the low resistance voltage pulse set application shown in FIG. 13A are alternately performed.
  • 13B and 13C the vertical axis and the horizontal axis are the same as those in FIG.
  • the high resistance voltage pulse set 23 shown in FIG. 7A and the low resistance voltage pulse set 24 shown in FIG. 8A are applied to the memory cell shown in FIG. Each shall be applied. That is, the high resistance voltage pulse set 23 and the low resistance voltage pulse set 24 shown in FIG. 13A are repeatedly applied alternately to the 1T1R type memory cell using the resistance change element shown in FIG.
  • the writing method of the high-resistance voltage pulse set 23 or the low-resistance voltage pulse set 24 can be rephrased as follows. That is, in this writing method, when the resistance change element 100 is resistance-changed from the first resistance state to the second resistance state, the first value having an absolute value larger than the first threshold voltage is larger than that of the first threshold voltage. When the first voltage pulse having the polarity of is applied and changed from the second resistance state to the first resistance state, the resistance change element 100 has an absolute value larger than the second threshold voltage and A second voltage pulse having a second polarity different from the first polarity is applied.
  • a first resistance state including a first step of applying a first resistance pre-voltage pulse that is small and has a polarity different from that of the first voltage pulse, and then a second step of applying the first voltage pulse. Including a conversion step.
  • the second A second resistance state step including a third step of applying a second resistance pre-voltage pulse having a polarity different from that of the voltage pulse and a fourth step of applying the second voltage pulse.
  • the set of the first resistance pre-voltage pulse and the first voltage pulse corresponds to either the high-resistance voltage pulse set 23 or the low-resistance voltage pulse set 24 in FIG. 13A.
  • the set of the second resistance pre-voltage pulse and the second voltage pulse corresponds to the other of the high resistance voltage pulse set 23 or the low resistance voltage pulse set 24 in FIG. 13A.
  • the writing method in which the high resistance voltage pulse set 23 and the low resistance voltage pulse set 24 are repeatedly applied alternately can be expressed as follows. That is, in this writing method, when the resistance change element 100 is changed from the first resistance state to the second resistance state, the absolute value of the voltage is smaller than the second threshold voltage with respect to the resistance change element 100. And a first resistance state changing step including a first step of applying a first resistance pre-voltage pulse having a polarity different from that of the first voltage pulse, and then a second step of applying the first voltage pulse. including.
  • a second resistance state changing step including a third step of applying a second resistance pre-voltage pulse having a polarity different from that of the second voltage pulse, and then a fourth step of applying the second voltage pulse. including.
  • FIG. 13B and 13C show the rewrite characteristics in the initial rewrite state and the state after 100,000 rewrites in the write method in which the high resistance voltage pulse set 23 and the low resistance voltage pulse set 24 are repeatedly applied alternately.
  • An example is shown.
  • a high-resistance pre-voltage pulse VLpr is applied to a low-resistance state memory cell as the high-resistance voltage pulse set 23, and then, a predetermined resistance is applied.
  • a high resistance (HR) voltage pulse VH having a pulse width is applied.
  • the low resistance pre-voltage pulse VHpr is applied to the memory cell in the high resistance state, and then the low resistance (LR) reduction pulse VL is applied (at this time, the gate terminal 103 Is applied with a gate voltage VG ′ for sufficiently turning on the transistor).
  • the rewriting characteristics when such writing (application) is performed are shown.
  • the cell currents in the high resistance (HR) state and the low resistance (LR) state are stable. Thereafter, as shown in FIG. 13C, the cell current in the high resistance (HR) state remains stable even after rewriting is repeated 100,000 times. Further, the shift amount in the high resistance direction in the cell current in the low resistance (LR) state is greatly improved as compared with the conventional writing method shown in FIG. 2C.
  • a high resistance appropriate pre-voltage pulse (high resistance disturb voltage) and a low resistance appropriate pre-voltage having different polarities from the high resistance voltage pulse and the low resistance voltage pulse, respectively.
  • a voltage pulse low resistance disturb voltage
  • the high resistance capability and the low resistance capability can be improved.
  • an appropriate operation window can be ensured even if the number of rewrites increases, and the reliability of the nonvolatile memory device can be improved.
  • FIG. 14 is a diagram for explaining the operating point of the rewrite voltage when the high resistance voltage pulse set 23 and the low resistance voltage pulse set 24 shown in FIG. 13A are repeatedly applied alternately.
  • the horizontal axis represents the absolute value of the negative voltage applied to the nonvolatile memory device (memory cell), and the vertical axis represents the absolute value of the positive voltage applied to the nonvolatile memory device (memory cell).
  • the point B indicates the operating point at the time of HR in which the high resistance pre-voltage pulse VLpr is first applied as the high resistance voltage pulse set 23 and then the high resistance (HR) voltage VH is applied.
  • the point B is an operating point where the value on the horizontal axis indicates the value of the high resistance pre-voltage pulse VLpr and the value on the vertical axis indicates the value of the high resistance (HR) voltage VH.
  • Point C indicates an operating point at the time of LR in which the low resistance pre-voltage pulse VHpr is first applied as the low resistance voltage pulse set 24 and then the low resistance (LR) voltage VL is applied.
  • the point C is an operating point where the value on the vertical axis indicates the value of the low resistance pre-voltage pulse VHpr, and the value on the horizontal axis indicates the value of the low resistance (LR) voltage VL.
  • the high resistance appropriate pre-voltage pulse and the low resistance which are different in polarity from the high resistance voltage pulse and the low resistance voltage pulse, respectively.
  • pre-appropriate pre-voltage pulses in advance, the ability to increase resistance and resistance to resistance can be improved.
  • the reliability of the device can be improved. Accordingly, it is possible to realize a variable resistance nonvolatile memory element writing method that suppresses an operation window reduction amount due to deterioration of endurance (rewrite endurance) characteristics and can stably maintain a resistance change operation.
  • writing with pre-voltage pulse application is applied to both the case of performing a high resistance operation and the case of performing a low resistance operation, but it may be applied to only one of them. .
  • the resistance change element 100 is made to have a high resistance and a low resistance with respect to a nonvolatile memory device composed of 1T1R type memory cells using the resistance change element 100 shown in FIG. Another writing method will be described.
  • FIG. 15A shows a pulse waveform in the case where high resistance (HR) voltage pulse set application is continuously performed M times and low resistance (LR) voltage pulse set application is alternately performed N times in the second embodiment. It is a schematic diagram.
  • FIG. 15B is a rewriting characteristic diagram at the beginning of rewriting when continuous application of the high resistance voltage pulse set and continuous application of the low resistance voltage pulse set shown in FIG. 15A are alternately performed.
  • FIG. 15C is a rewrite characteristic diagram after 100,000 rewrites when the continuous application of the high resistance voltage pulse set and the continuous application of the low resistance voltage pulse set shown in FIG. 15A are alternately performed.
  • the vertical axis and the horizontal axis are the same as those in FIG.
  • the high resistance voltage pulse set 23 is continuously M (integer of 1 or more) for the memory cell shown in FIG.
  • the low-resistance voltage pulse set 24 is applied continuously N (an integer of 1 or more) times.
  • the magnitude relationship between the high resistance voltage pulse set continuous application count M and the low resistance voltage pulse set continuous application count N is set in order to balance the HR state and the LR state when the number of rewrites is increased. For example, when the amount that the LR state shifts in the HR direction is larger than the amount that the HR state shifts in the LR direction, the number N of times of continuous application of the low resistance voltage pulse set is increased in order to increase the LR conversion capability. Is set larger than the number M of continuous application of the high-resistance voltage pulse set.
  • the number of times of continuous application of the high-resistance voltage pulse set is increased in order to increase the HR capability.
  • M is set larger than the number N of continuous application of the low resistance voltage pulse set.
  • the low resistance voltage pulse set continuous application count N and the high resistance voltage pulse set continuous What is necessary is just to set the application frequency M equally.
  • FIG. 15B and 13C show continuous M times of application of the high-resistance voltage pulse set 23 shown in FIG. 15A and low-resistance voltage pulses for the 1T1R type memory cell using the resistance change element 100 shown in FIG.
  • An example of rewriting characteristics in the initial state of rewriting and the state after rewriting 100,000 times when the set 24 is repeatedly applied N times alternately is shown.
  • FIG. 15B and FIG. 15C as shown in FIG. 15A, first, a high resistance pre-voltage pulse VLpr is applied to a memory cell in a low resistance state, and then a high resistance (HR) voltage pulse VH is applied.
  • a high resistance voltage pulse set 23 for applying is applied continuously M times.
  • a low resistance pre-voltage pulse VHpr is applied to the high resistance memory cell, and then a resistance voltage pulse set 24 for applying a low resistance (LR) reduction pulse VL is applied continuously N times (at this time, A gate voltage VG ′ sufficient to turn on the transistor is applied to the gate terminal 103).
  • LR low resistance
  • the cell currents in the high resistance (HR) state and the low resistance (LR) state are relatively stable. Thereafter, as shown in FIG. 15C, the cell current in the high resistance (HR) state remains relatively stable even after rewriting is repeated 100,000 times. Further, the shift amount in the high resistance direction in the cell current in the low resistance (LR) state is very small, which is dramatically improved as compared with the conventional writing method shown in FIG. 2C.
  • the HR conversion capability and the LR conversion capability are set by setting a larger number of continuous application times of the resistance change voltage pulse set, whichever is weaker of the HR conversion capability or the LR conversion capability. Balance can be optimized. As a result, an appropriate operation window can be ensured even if the number of rewrites increases, and the reliability of the nonvolatile memory device can be greatly improved.
  • the high resistance capability and the low resistance capability can be improved by applying in advance appropriate pre-voltage pulses having different polarities from the high-resistance voltage pulse and the low-resistance voltage pulse.
  • an appropriate operation window can be secured even if the number of rewrites increases, and the reliability of the nonvolatile memory device can be improved. Accordingly, it is possible to realize a variable resistance nonvolatile memory element writing method that suppresses an operation window reduction amount due to deterioration of endurance (rewrite endurance) characteristics and can stably maintain a resistance change operation.
  • writing with pre-voltage pulse application is applied to both the case of performing a high resistance operation and the case of performing a low resistance operation. May apply only.
  • the first high resistance pre-voltage pulse VLpr or the first low resistance pre-voltage Even if the application of the pulse VHpr is omitted, substantially the same effect can be obtained. This is because this corresponds to the new writing method of the variable resistance nonvolatile memory element described in FIGS. 7B and 8B.
  • Embodiment 3 an equivalent circuit of a circuit configuration of a portion necessary for rewriting will be described.
  • FIG. 16 is an example of an equivalent circuit of a circuit configuration of a portion necessary for rewriting in the present invention.
  • bit line BL and the NMOS transistor 104 are connected to the resistance change element 100 of the selected cell M11.
  • a word line driver circuit WLD is connected to the gate of the NMOS transistor 104 via a selected word line WL, and a source line driver circuit SLD is connected to the source of the NMOS transistor 104 via a selected source line SL. .
  • the bit line BL is connected to the switch 203 and connected to the bit line BL and the write driver circuit WD or the write determination circuit 204 in accordance with a write signal.
  • the word line driver circuit WLD can apply a predetermined voltage to the selected word line WL. Further, the source line driver circuit SLD can apply a predetermined voltage to the selected source line SL. The write driver circuit WD can apply a predetermined voltage to the selected bit line BL via the switch 203. Further, the write determination circuit 204 detects the selected cell current flowing through the variable resistance element 100 via the selected bit line BL and the switch 203, and determines whether LR write or HR write is completed. In other words, the write determination circuit 204 determines whether or not the first resistance state writing for changing the resistance change element 100 to the first resistance state in the first resistance state step is completed.
  • the first resistance state writing corresponds to LR writing or HR writing, and the first resistance state writing is performed in the high resistance voltage pulse set 23 or the low resistance voltage pulse set 24. Correspond.
  • FIG. 17 is a diagram for explaining an operation flow of verify writing in the present invention. Specifically, FIG. 17 is an explanatory diagram of an operation flow of HR conversion and LR conversion verification of the equivalent circuit shown in FIG.
  • the selected word line WL is activated (VG ′ is applied), the selected bit line BL is fixed to the ground potential, and VLpr ( > 0V).
  • the selected word line WL is activated (VG ′ is applied), the selected source line SL is fixed to the ground potential, and VH is applied to the selected bit line BL.
  • the HR cell current is measured by the write determination circuit 204 connected to the selected bit line BL by the write signal, and it is determined whether the HR write has been completed because the HR cell current is less than a predetermined HR cell current level. (HR conversion verification S1).
  • HR conversion verification S1 the high resistance voltage pulse set 23 is again applied to the selected cell M11, and the determination of the HR verification S1 is performed. This operation is thereafter repeated until a pass is obtained in the determination of the HR verification S1.
  • the selected word line WL is activated (VG ′ is applied), the selected source line SL is fixed to the ground potential, and VHpr is applied to the selected bit line BL. Apply.
  • the selected word line WL is activated (VG ′ is applied), the selected bit line BL is fixed to the ground potential, and VL (> 0 V) is applied to the selected source line SL. Apply.
  • the LR cell current is measured by the write determination circuit 204 connected to the selected bit line BL by the write signal, and the LR cell current is a predetermined LR cell current level (for example, 40 ⁇ A when the selected bit line voltage is 0.4 V). It is determined whether or not LR writing has been completed (LR verification S2). Here, if the determination of the LR verification S2 fails, the low resistance voltage pulse set 24 is applied to the selected cell M11 again, and the determination of the LR verification S2 is performed. This operation is thereafter repeated until a pass is determined in the determination of the LR verification S2.
  • the resistance change element 100 is applied by applying the first (for example, high resistance) voltage pulse in the first resistance state (for example, high resistance) step.
  • the first resistance state determination step for determining whether or not the first resistance state writing to change the first resistance state (for example, the high resistance state) is completed, and the second resistance state (for example, the low resistance state)
  • the second resistance state writing for changing the resistance change element 100 to the second resistance state (for example, the low resistance state) by applying the second (for example, resistance reduction) voltage pulse in the (resistance) step.
  • a second resistance state determining step for determining whether or not the processing has been completed.
  • the first resistance state determination step is performed after the first resistance state step, and the second resistance state determination step is performed after the second resistance state step.
  • the first resistance state setting step and the first resistance state determination step are repeated until the resistance state of the resistance change element 100 reaches a predetermined first resistance state.
  • the second resistance state determination step is repeated until the resistance state of the variable resistance element 100 reaches the predetermined second resistance state.
  • the first resistance state write and the second resistance state write correspond to one and the other of the LR write and the HR write, respectively, and the first resistance state step and the second resistance state write
  • the steps correspond to either one of the high resistance voltage pulse set 23 and one of the low resistance voltage pulse set 24 and one of the other.
  • the high-resistance voltage pulse set is forcibly set until the verification determination is passed.
  • the low resistance voltage pulse set is applied a plurality of times.
  • the writing method in this case is the first resistance state determining step of determining whether or not the first resistance state writing for changing the resistance change element 100 to the first resistance state is completed. Including a resistance state determination step, wherein the first resistance state determination step is performed after the first resistance state step, wherein the first resistance state step and the first resistance state determination step Is repeated until the resistance state of the variable resistance element 100 reaches the predetermined first resistance state.
  • the first resistance state write corresponds to either LR write or HR write
  • the first resistance state step corresponds to the high resistance voltage pulse set 23 or the low resistance voltage pulse. Corresponds to one of the sets 24.
  • a so-called 1T1R type memory cell in which one resistance change element 100 is connected to one NMOS transistor 104 that is a switch element.
  • the present invention is not limited to this 1T1R type memory cell.
  • a bidirectional diode may be used as the switch element.
  • FIG. 18 is a block diagram showing a configuration of a nonvolatile memory device having memory cells having a specific array structure.
  • the non-volatile storage device 320 includes a memory main body 301 on a semiconductor substrate (not shown).
  • the memory main body 301 detects a resistance value of a selected memory cell by detecting a resistance value of a memory cell array 302, a row selection circuit / driver 303, a column selection circuit 304, a write circuit 325 for writing information, and a data “ And a sense amplifier 326 that determines “1” or “0”.
  • the nonvolatile memory device 320 is supplied from the outside with a write power source 330 that generates a plurality of power sources necessary for writing data to the memory cell, an address input circuit 309 that receives an externally input address signal, and the like.
  • a data input / output circuit 307 that performs input / output processing of input / output data based on the control signal.
  • the memory cell array 302 is formed on a semiconductor substrate, and a plurality of first wirings (in the example of FIG. 18, formed so as to extend in parallel with each other in a first direction within a first plane substantially parallel to the surface of the semiconductor substrate.
  • the word lines WL0, WL1, WL2,... are hereinafter referred to as “word lines WL0, WL1, WL2,...”
  • the second plane parallel to the first plane so as to extend parallel to each other in the second direction.
  • a plurality of second wirings formed so as to cross three-dimensionally with the first wiring (in the example of FIG. 18, bit lines BL0, BL1, BL2,..., For convenience of explanation, “bit lines BL0, BL1, BL2,.
  • memory cells M11, M provided at three-dimensional intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. 2, M13, M21, M22, M23, M31, M32, M33 (hereinafter, to represent "memory cells M11, M12, ") and a.
  • Each of the memory cells M11, M12,... Corresponds to the memory cell shown in FIG.
  • the word lines WL0, WL1, WL2,... Are select transistors (NMOS transistors 104, hereinafter also referred to simply as “transistors”) N11, N12, N13, N21, N22, N23, included in the respective memory cells M11, M12,.
  • transistor N11, N12,...” And bit lines BL0, BL1, BL2,... are resistors included in the memory cells M11, M12,. It is connected to one end of change elements R11, R12, R13, R21, R22, R23, R31, R32, R33 (hereinafter referred to as “resistance change elements R11, R12,...”).
  • the resistance change elements R11, R12,... operate as nonvolatile memory elements in the memory cells M11, M12,. Since the memory cells M11, M12,... Are composed of one transistor and one resistance change element 100, they are called 1T1R type memory cells.
  • the memory cell array 302 includes a plurality of source lines SL0, SL1, SL2,... Arranged in parallel with the word lines WL0, WL1, WL2,. The source lines SL0, SL1, SL2,... Are connected to the other ends of the transistors N11, N12,.
  • the nonvolatile memory elements included in the memory cells M11, M12,... Have a resistance change layer including an oxygen-deficient tantalum oxide as described above. More specifically, it includes the lower electrode 10, the upper electrode 13, and the resistance change layer 11 of the resistance change element 100 shown in FIG. 1.
  • the transistors N11, N12, N13,... In the memory cell array 302 of FIG. 18 are shown as an example using n-channel MOS transistors.
  • the drains of these transistors N11, N12, N13,... Are connected to the bit line BL0 via resistance change elements R11, R12,..., And the drains of the transistors N21, N22, N23,.
  • the drains of the transistors N31, N32, N33,... are connected to the bit line BL2 via resistance change elements, respectively.
  • the gates of the transistors N11, N21, N31,... are on the word line WL0, the gates of the transistors N12, N22, N32,... Are on the word line WL1, and the gates of the transistors N13, N23, N33,. Each is connected.
  • the sources of the transistors N11, N21, N31,... And the transistors N12, N22, N32,... are connected to the source line SL0, and the sources of the transistors N13, N23, N33,. .
  • the above-described relationship between the drain and the source is simply defined for convenience of explanation and is changed depending on the application direction.
  • the address input circuit 309 receives an address signal from an external circuit (not shown) under the control of the control circuit 310, and outputs a row address signal to the row selection circuit / driver 303 based on the address signal.
  • An address signal is output to the column selection circuit 304.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M11, M12,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the row selection circuit / driver 303 and the column selection circuit 304 constitute a selection circuit that selects at least one memory cell to be written or read from the memory cell array 302.
  • control circuit 310 In the information write cycle, the control circuit 310 outputs a write signal instructing application of a write voltage to the write circuit 325 in accordance with input data input to the data input / output circuit 307. On the other hand, in the information read cycle, the control circuit 310 outputs a read signal for instructing a read operation to the sense amplifier 326 and the column selection circuit 304.
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit 304 receives the column address signal output from the address input circuit 309, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage or a read voltage is applied to the selected bit line.
  • the write power source 330 includes an LR power source, a low resistance (LR) pre-voltage pulse power source, an HR power source, and a high resistance (HR) pre power pulse power source.
  • LR low resistance
  • HR high resistance
  • the HR power supply and the HR pre-power pulse power supply generate a high-resistance pre-power pulse and a high-resistance (HR) voltage pulse included in the high-resistance voltage pulse set 23.
  • the LR power supply and the LR prevoltage pulse power supply generate a low resistance prepower pulse and a low resistance (HR) voltage pulse included in the low resistance voltage pulse set 24.
  • the write circuit 325 applies a predetermined potential to all the bit lines in accordance with a write command output from the control circuit 310, or applies a pulse of the write voltage to the selected bit line via the column selection circuit 304. To do.
  • the sense amplifier 326 is an example of a read circuit that performs read with respect to the memory cell that has selected the above-described read cycle, and determines data “1” or “0” based on the time difference at which the applied read voltage is discharged.
  • the output data obtained as a result is output to an external circuit via the data input / output circuit 307.
  • the source line (plate line) is arranged in parallel with the word line, but may be arranged in parallel with the bit line.
  • the source line is configured to apply a common potential to the connected transistors, but has a source line selection circuit / driver having a configuration similar to that of the row selection circuit / driver.
  • the source line may be driven with a different voltage (including polarity).
  • the 1T1R type memory cell array has been described.
  • the same writing method is effective even in a cross-point type memory cell array in which the memory cell is composed of a resistance change element and a diode.
  • the present invention it is possible to realize a resistance change type nonvolatile memory element writing method that suppresses a decrease in an operation window due to deterioration of endurance (rewrite endurance) characteristics and can stably maintain a resistance change operation. it can.
  • the writing method of the variable resistance nonvolatile memory element of the present invention by applying in advance a suitable pre-voltage pulse having a polarity different from that of the high-resistance voltage pulse or the low-resistance voltage pulse, High resistance capability and low resistance capability can be improved. As a result, even if the number of rewrites increases, an appropriate operation window can be secured, and the reliability of the nonvolatile memory device can be improved.
  • the balance between HR capability and LR capability is optimized without increasing the write voltage.
  • an appropriate operation window can be secured, the reliability of the nonvolatile memory device can be greatly improved, and a low voltage operation is also possible.
  • the high resistance appropriate pre-voltage pulse and the low resistance appropriate pre-voltage pulse are respectively applied once in advance to the high resistance voltage pulse and the low resistance voltage pulse.
  • the high resistance appropriate pre-voltage pulse and the low resistance appropriate pre-voltage pulse may be applied a plurality of times in advance.
  • the time (pulse width) for applying the high resistance appropriate pre-voltage pulse and the low resistance appropriate pre-voltage pulse may be appropriately changed instead of being fixed.
  • variable resistance nonvolatile memory element writing method As described above, the variable resistance nonvolatile memory element writing method, the writing device, and the memory device according to the present invention have been described based on the embodiment, but the present invention is not limited to this embodiment.
  • a variable resistance nonvolatile memory element writing method realized by making various modifications conceived by those skilled in the art without departing from the gist of the present invention or by arbitrarily combining the constituent elements in the embodiment is also provided by the present invention. include.
  • the present invention has a memory cell composed of a resistance change element whose resistance value reversibly changes based on an electrical signal and a switch element such as a transistor, as a writing method of the resistance change nonvolatile memory element.
  • a memory cell composed of a resistance change element whose resistance value reversibly changes based on an electrical signal and a switch element such as a transistor, as a writing method of the resistance change nonvolatile memory element.
  • writing can be performed within a practical voltage range, and the number of rewritable times of the nonvolatile memory device can be improved. Therefore, the present invention is useful as a writing method for a variable resistance nonvolatile memory element that realizes a highly reliable memory used in an electronic device such as a mobile phone or a notebook computer.

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Abstract

　本発明の抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化素子を含むメモリセルに対して電圧パルスを印加することにより、抵抗変化素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、抵抗変化素子を第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子に対して、第２の電圧パルス（ＶＬ）よりも電圧の絶対値が小さく、かつ、第１の電圧パルス（ＶＨ）と極性が異なる第１の抵抗化プレ電圧パルス（ＶＬｐｒ）を印加する第１ステップと、その後、第１の電圧パルス（ＶＨ）を印加する第２ステップとを含む第１の抵抗状態化ステップを含む。

Description

[規則37.2に基づきISAが決定した発明の名称]　抵抗変化型不揮発性素子の書き込み方法および記憶装置
　本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関し、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の抵抗変化を安定的に持続させるための書き込み方法および抵抗変化型不揮発性記憶装置に関する。
　不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。
　現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細加工が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要がある。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、ランダムアクセスや高速化にも限界がある。
　これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性半導体装置（「不揮発性メモリ」ともいう）としては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　ＲＡＭ）や、ＰＣＲＡＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ　ＲＡＭ）や、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ）などが提案されている（例えば、特許文献１～３参照）。
特開２００４－１８５７５６号公報 米国特許第５２８７３１７号明細書 特開２００４－２３４７０７号公報
　しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。
　そこで、本発明は上述の事情を鑑みてなされたもので、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第２の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
　本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。 図２Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合におけるパルス波形の模式図である。 図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。 図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。 図３は、図２Ａに示す高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスとを繰返し交互に印加した場合における書き換え電圧の動作点を示す図である。 図４Ａは、高抵抗（ＨＲ）化電圧パルス（１パルス）の印加と低抵抗（ＬＲ）化電圧パルス（１パルス）の印加とを交互に実施する場合における他のパルス波形の模式図である。 図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。 図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。 図５Ａは、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。 図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。 図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。 図６Ｂは、図６Ａに示す測定フローに基づき測定したセル電流変化特性図である。 図７Ａは、本発明における高抵抗化電圧パルスセット印加を連続して実施する場合の抵抗値測定フローを示す図である。 図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定した抵抗変化特性図である。 図８Ａは、本発明における低抵抗化電圧パルスセット印加を連続して実施する場合のセル電流測定フローを示す図である。 図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。 図９は、本発明におけるＨＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。 図１０は、本発明におけるＬＲセル電流のプレ電圧パルスに対する依存性を示す特性図である。 図１１は、本発明のメモリセルのパルスＶＩ特性を示す図である。 図１２は、本発明のプレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。 図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。 図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。 図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。 図１４は、図１３Ａに示した高抵抗（ＨＲ）化電圧パルスセットと低抵抗（ＬＲ）化電圧パルスセットを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。 図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。 図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。 図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。 図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。 図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。 図１８は、本発明における具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。 図１９は、従来技術における特許文献１のメモリセルにおいて、書き込み動作を行うときの電圧パルスの印加状態を示す図である。 図２０は、従来技術における特許文献１のメモリセルにおいて、消去動作を行うときの電圧パルスの印加状態を示す図である。 図２１は、従来技術における特許文献１のメモリセルにおいて、読み出し動作を行うときの電圧パルスの印加状態を示す図である。 図２２は、従来技術における特許文献２および３で示される従来のベリファイ動作のフローチャートである。 図２３は、従来技術における特許文献２および３で示される従来のベリファイ動作の流れを示すタイミングチャートである。
　（本発明の一態様を得るに至った経緯）
　本発明者は、「背景技術」の欄において記載した従来の不揮発性記憶装置に関し、以下の問題が生じることを見出した。以下、その問題について説明する。
　特許文献１は、ペロブスカイト構造の酸化物を用いたバイポーラ型のＲｅＲＡＭ素子の制御方法の一例を開示している。ここで、バイポーラ型とは極性の異なる電圧パルスによって、一方の極性の電圧パルスでＲｅＲＡＭ素子が高抵抗状態に変化し、他方の極性の電圧パルスで低抵抗の状態に変化するものをいう。ＲｅＲＡＭ素子とは電気的な刺激により少なくとも低抵抗状態（「ＬＲ状態」または単に「ＬＲ」ともいう）と、低抵抗状態より抵抗値の高い高抵抗状態（「ＨＲ状態」または単に「ＨＲ」ともいう）間を可逆的に変化可能な素子のことをいい。低抵抗状態または高抵抗状態に応じて情報を記憶する不揮発性半導体装置をさす。
　以下、このＲｅＲＡＭ素子の制御方法について図を参照しつつ説明する。
　図１９～図２１は、特許文献１に開示されたメモリセル７０９の構成とその制御方法を示す図である。メモリセル７０９は、抵抗変化型素子７０１と、選択トランジスタ７０２とを備えている。抵抗変化型素子７０１の一方の端子と選択トランジスタ７０２の一方の主端子（ドレインまたはソース）とは互いに電気的に接続されている。選択トランジスタ７０２の他方の主端子（ソースまたはドレイン）は、ソース線７０６によりソース線端子７０３と電気的に接続されている。抵抗変化型素子７０１の他方の端子はビット線７０８によりビット線端子７０５と電気的に接続されている。選択トランジスタ７０２のゲートはワード線７０７によりワード線端子７０４と電気的に接続されている。データを書き込む場合（“１”を書き込む場合（ここで、データ“１”はＲｅＲＡＭ素子のＨＲ状態に割り当てられる））、消去する場合（“０”を書き込む場合（ここで、データ“０”はＲｅＲＡＭ素子のＬＲ状態に割り当てられる））、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子７０４には高レベルのオン電圧が印加され、選択トランジスタ７０２が導通状態にされる。
　図１９は、特許文献１のメモリセル７０９において、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線７０６は０Ｖに設定（接地）され、ビット線７０８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子７０１に所望のデータが書き込まれる。多値情報が抵抗変化型素子７０１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子７０１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。
　図２０は、特許文献１のメモリセル７０９において、消去動作を行うときの電圧パルスの印加状態を示す図である。ビット線７０８は０Ｖに設定（接地）され、ソース線７０６に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子７０１の電気抵抗は最小の値となる。特許文献１には、複数のビット線７０８が０Ｖに設定された状態で、特定のソース線７０６に消去パルスが印加されると、その複数のビット線７０８とソース線７０６に接続する複数のメモリセルが同時に一括消去されることが開示されている。
　図２１は、特許文献１のメモリセル７０９において、読み出し動作を行うときの電圧パルスの印加状態を示す図である。抵抗変化型素子７０１に記憶されたデータを読み出す場合は、ソース線７０６が０Ｖに設定（接地）され、選択したビット線７０８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線７０８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。
　また、特許文献２や特許文献３では、電気的に消去または書き込みが可能な一般的な半導体メモリやＲｅＲＡＭの抵抗変化型メモリにおいて、書き込みデータの信頼性を向上させるために書き込まれた電気的状態が所望な閾値に対して満足するかどうかを検証するベリファイ（ｖｅｒｉｆｙ）動作について提案されている。すなわち、データ書き込みの場合、図２２に示すように、プログラムコマンド（例えば、「書き込み」）を入力（Ｓ７５１）後、アドレスとデータを入力し、アドレス・データラッチする（Ｓ７５２）ことにより、選択メモリセルへのプログラムパルス印加が開始され、メモリセルにデータが書込まれる（Ｓ７５３）。プログラムパルス印加停止後、プログラムベリファイコマンドを入力することによりプログラムベリファイモードとなり（Ｓ７５４）、書き込みを行ったメモリセルからのデータ読み出しが開始される（Ｓ５５）。読み出しを行い、読み出されたデータと、最初に入力された期待値データとの比較を行い（Ｓ７５６）、一致している場合は（Ｓ７５６でＹｅｓ）、プログラムの正常終了し、読み出しモードとなり（Ｓ７５７）、プログラムを終了する。一方、データが一致していない場合は（Ｓ７５６でＮｏ）、再度、プログラムパルスの印加が行われ、追加書き込みがなされる（Ｓ７５１～Ｓ７５３）。この一連の動作は、すべてのデータが一致するまで繰り返し行われる。ただし、実用的には無限ループとならないために繰り返し上限回数は設定される場合が多い。図２３は、プログラムパルス印加後、ベリファイ動作を実行する一連の動作を行なって、期待値データと書込まれたデータとが３度目で一致したため、プログラムを終了したことを示すタイミングチャートである。すなわち、このようなベリファイ動作によれば、不揮発性半導体装置に書き込まれた物理的な特性が所望のレベルを満足し、元のディジタル情報に復元するために判別する閾値に対して十分な余裕を確保せしめ、更なるデータ信頼性の向上を確保できる。
　しかしながら、例えばバイポーラ型のＲｅＲＡＭを用いた従来の抵抗変化型素子を用いた不揮発性記憶装置においては、ベリファイ動作と、それにともなう追加書き込みを行なったときに、書き込みにおける不具合が発生する。以下、発生する不具合について説明する。
　例えば、ＲｅＲＡＭを用いた不揮発性記憶装置における動作の安定性や信頼性を向上すべく、ＲｅＲＡＭの書き込み動作の後に、ベリファイ動作により書き込んだ抵抗レベルを確認し、所望の抵抗値を満たしていなければ追加書き込みを行なうとする。しかしながら、書き込み動作を実行した直後に実行されるベリファイ動作のときには所望の抵抗値を満足しているものの、その後の短い時間経過で徐々に抵抗値が変化して、ベリファイに用いる閾値の抵抗値を満足できないレベルまで変化してしまう書き込み不具合が発生する。
　一般に、メモリセルに書き込まれた物理量は、長時間放置や高温放置、さらには書きかえ回数による材料組成の劣化等により変動する場合が多い。このような変動に対して要求される信頼性の仕様に基づき、書き込み当初の物理量が所定の条件を満たすように書き込むことが求められる。すなわち、書き込まれた物理量と決められた閾値とを比較して元のデジタルデータに復号する際に、書き込まれた物理量と閾値との間に適切なマージンが確保できるように書き込む。このようなマージンを確保するためにベリファイ動作が実行される。しかしながら、ベリファイ動作を行なって予定のレベルを満足したと判断した直後に、書き込んだ物理量が閾値に近づくように急激に変化したのでは、前述のマージンが確保できず、要求される信頼性を保証できない。このことは不揮発性メモリにとって致命的な問題といえる。このＲｅＲＡＭは数十ｎｓの短時間で書き込みが実行できるといった高速性に優れ、かつ正常な書き込みができれば高温環境下でも長期間のデータ保持が可能といった信頼性に優れた利点があり、従来の半導体メモリに取って代わる次世代の半導体メモリとして高いポテンシャルをもっている。しかし、前述のようなベリファイ動作を行なっても書き込み不具合を見出せないようなビットが稀であっても、そのようなビットが発生すると装置全体としてＲｅＲＡＭの優れた性能を活かすことができない。
　このような問題に対して、発明者らは特異な書き込みステップにより書き込み不具合が発生するビット数を大幅に改善できることを見出した。
　上述したように、書き込みにおける不具合現象の最大の問題点は、書き込み条件が不十分なために書き込んだ抵抗値がベリファイ動作を実行した後に変動し、ベリファイの閾値レベルを割り込むビットが発生することにある。このような不具合ビットはメモリセルアレイ中にランダムに発生し、メモリセルにデータを書き込んだ直後に実行されるベリファイでは、正常に書き込まれたか否かを識別できず、前記不具合を見逃してしまう。本来、長期保存や高温保存さらに多量の書き換えサイクルといった劣化要因に対して、不揮発性半導体装置が要求されるデータ信頼性を確保するために、ベリファイによって所定のマージンを設ける。しかし前述の不具合が発生すると、ベリファイによって必要なマージンが確保できず、データ読み出し時に要求される信頼性を保証することができなくなる。
　そこで、本発明者は、上述の事情を鑑みて、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。具体的には、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を想到するに至った。
　上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶素子の書き込み方法は、抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第２の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。
　これにより、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。それにより、エンデュランス（書き換え数増）による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
　ここで、前記書き込み方法では、前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめるとしてもよい。
　また、前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態であるとしてもよく、前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態であるとしてもよい。
　また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返されるとしてもよい。
　これにより、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
　また、前記書き込み方法は、さらに、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第１の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含むとしてもよい。
　ここで、前記書き込み方法では、前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめるとしてもよい。
　また、前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返されるとしてもよい。
　また、前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成されるとしてもよい。
　また、前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低いとしてもよい。
　また、前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層であるとしてもよい。
　また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶素子を含むメモリセルと、前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、前記書き込み制御部は、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第２の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する。
　ここで、前記メモリセルでは、抵抗変化型不揮発性記憶装置であって、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されているとしてもよい。
　本発明によれば、書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。つまり、書き換え回数の増加による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
　より具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によると、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを、高抵抗化電圧パルスあるいは低抵抗化電圧パルスの印加前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。さらに、高抵抗化（ＨＲ化）能力か低抵抗化（ＬＲ化）能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となると共に、低電圧動作も可能となる。
　なお、このような抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置は、このような抵抗変化型不揮発性記憶素子の機能の一部または全てを有する半導体集積回路（ＬＳＩ）として応用することができる。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する構成要素として説明される。
　抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層で構成された抵抗変化素子とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置について以下説明する。ここで、酸素不足型の酸化物とは、酸素含有量が化学量論的組成に対し不足している酸化物をいう。また、以下では、抵抗変化素子を用いた抵抗変化型不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置を例に挙げて説明する。また、１Ｔ１Ｒ型メモリセルでは、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。なお、メモリセルの構成は、１Ｔ１Ｒ型の構成に限らない。例えば、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルでもよい。
　（実施の形態１）
　図１は、本発明における抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。この１Ｔ１Ｒ型メモリセルは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルであって、具体的には、図１に示されるように、抵抗変化素子１００とトランジスタ１０４とで構成されている。トランジスタ１０４は通常、ＮＭＯＳトランジスタを用いるが、ＰＭＯＳトランジスタを用いてもよい。
　抵抗変化素子１００は、本発明における抵抗変化型不揮発性記憶素子であって、第１電極（下部電極１０）と、第２電極（上部電極１３）と、第１電極および第２電極に挟まれた抵抗変化層１１とを有し、抵抗変化層１１は、第１電極（下部電極１０）と接する酸素不足型の第１の遷移金属酸化物層１１１と、第２電極（上部電極１３）に接し、第１の遷移金属酸化物層１１１よりも小さい酸素不足度をもつ第２の遷移金属酸化物層１１２とで構成されている。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。
　具体的には、図１に示すように、抵抗変化素子１００は、第１電極（下部電極１０）と、酸素不足型のタンタル酸化物で構成される低抵抗な第１の遷移金属酸化物層１１１（ＴａＯｘ、０＜ｘ＜２．５）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層した抵抗変化層１１と、第２電極（上部電極１３）とが積層して形成されている。すなわち、本実施形態においては、第１の遷移金属酸化物層１１１は酸素不足型の第１のタンタル酸化物層で構成され、第２の遷移金属酸化物層１１２は第２のタンタル酸化物層で構成されている。より好ましくは、抵抗変化層１１は酸素不足型のタンタル酸化物で構成される第１の遷移金属酸化物層１１１（ＴａＯｘ、０．８≦ｘ≦１．９）および高抵抗な第２の遷移金属酸化物層１１２（ＴａＯｙ、ｘ＜ｙ）を積層して構成されている。第２の遷移金属酸化物層１１２の膜厚は、１～８ｎｍが好ましい。また、抵抗変化素子１００では、下部電極１０から下部電極端子１０５が引き出され、上部電極１３から上部電極端子１０２が引き出されている。
　一方、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続されている。抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極端子１０１として引き出され、基板端子は、接地電位に接続されている。
　また、抵抗変化素子１００において、第２のタンタル酸化物層（第２の遷移金属酸化物層１１２）は、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置されている。
　遷移金属酸化物層すなわち抵抗変化層１１を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のハフニウム酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層１１１である第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物層１１２である第２のジルコニウム酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
　さらに、第１の遷移金属酸化物層１１１を構成する第１の遷移金属と、第２の遷移金属酸化物層１１２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１１２は、第１の遷移金属酸化物層１１１よりも酸素不足度が小さい、つまり抵抗が高い材料である方が好ましい。このような構成とすることにより、抵抗変化時に第１の電極（下部電極１０）及び第２の電極（上部電極１３）間に印加された電圧は、第２の遷移金属酸化物層１１２により多くの電圧が分配され、第２の遷移金属酸化物層１１２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１１２中に形成された微小な導電パス（フィラメント）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１１１に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１１２にＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層１１２に第１の遷移金属酸化物層１１１より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１１２中でより酸化還元反応が発生しやすくなる。
　ここで、上部電極１３の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用される。特に、第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層と接する上部電極１３の材料として、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。なぜなら、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味するからである。つまり、抵抗変化層１１の構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくい。電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなるからである。
　また、図１に示すメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に所定電圧（例えば、第１の（低抵抗化）閾値電圧）以上の振幅の電圧（低抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２の（高抵抗化）閾値電圧）以上の振幅の電圧（高抵抗化電圧パルス）が印加された場合、上部電極１３の界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。以降では、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。
　換言すると、この抵抗変化素子１００は、第１電極（下部電極１０）および第２電極（上部電極１３）のいずれか一方を基準として第１電極（下部電極１０）および第２電極（上部電極１３）の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると第１の抵抗状態に遷移し、第１電極および第２電極の前記他方を基準として第１電極および第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有する。ここで、第１電極と第２電極はそれぞれ、抵抗変化素子１００の上部電極１３および下部電極１０のいずれか一方およびいずれか他方に相当する。また、第１の遷移金属酸化物層１１１は、例えば第１のタンタル酸化物層であり、第２の遷移金属酸化物層１１２は、第２のタンタル酸化物層に対応する。
　次に、以上のように構成された本発明の抵抗変化型不揮発性記憶素子の書き込み方法について説明する。
　まず、図２Ａ～図６Ｂを用いて、図１に示す１Ｔ１Ｒ型メモリセルについて、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示し、その課題を説明する。
　ここで、上部電極１３は、Ｉｒ（イリジウム）で構成され、下部電極１０はＴａＮ（窒化タンタル）で構成されているとする。また、抵抗変化層１１は第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）および第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）で構成されるとする。
　また、従来の書き込み方法で書き込みを行った際の書き換え耐性（エンデュランス）特性を示すために、次に示すような抵抗変化素子１００を実験に用いた。すなわち、抵抗変化層１１の面積は、０．２５μｍ２（＝０．５μｍ×０．５μｍ）である。また、下部電極１０に接する第１のタンタル酸化物層は、ＴａＯ１．５４、膜厚は３０ｎｍであり、上部電極１３に接する第２のタンタル酸化物層はＴａＯ２．４７、膜厚は６ｎｍである。また、スイッチ素子であるＮＭＯＳトランジスタのゲート幅Ｗは０．４４μｍ、ゲート長Ｌは０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘは３．５ｎｍである。
　なお、第２のタンタル酸化物層（ＴａＯ２．４７）は、上部電極１３を製造する工程の前に、スパッタリングにより成膜された第１のタンタル酸化物層（ＴａＯ１．５４）の上にスパッタリングにより成膜される。この第２のタンタル酸化物層（ＴａＯ２．４７）は、第１のタンタル酸化物層（ＴａＯ１．５４）と比べて酸素不足度が小さい、つまり、抵抗値が非常に高い（＞１ＭΩ）構造であり、抵抗変化動作するためには最初に一定の初期ブレイク電圧を所定時間印加することにより第２のタンタル酸化物層中に導電パスを形成することが必要である。抵抗変化素子の抵抗変化現象は、この導電パスが高抵抗化したり低抵抗化したりして発現すると考えられる。
　図２Ａは、図１の端子１０１と端子１０２との間に、高抵抗化電圧パルス（ＶＨ）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図２Ｂは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図２Ｃは、図２Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。　
　つまり、図２Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して適用される、従来の書き込み方法を示している。そして、図２Ｂおよび図２Ｃは、図２Ａに従来の書き込み方法、すなわち、端子１０１を基準に端子１０２に高抵抗化電圧パルス２０（図２ＡでＶＨ）と低抵抗化電圧パルス２１（図２ＡでＶＬ）を繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、｜ＶＬ｜＞｜ＶＨ｜である。これは、図１において、高抵抗化時には、端子１０１に対し端子１０２に正の電圧が印加され、ＮＭＯＳのトランジスタ１０４のオン抵抗は低い状態である。一方、低抵抗化時には、端子１０１に対して端子１０２に負の電圧が印加され、ＮＭＯＳのトランジスタ１０４はソースフォロア接続となり、そのオン抵抗は高い状態となるためである。つまり、実際に抵抗変化層１１に印加される電圧の絶対値は高抵抗化時の方が低抵抗化時より高くなる。また、図２Ｂおよび図２Ｃにおいて、縦軸は、図１に示すメモリセルにおいて、ゲート端子１０３に、トランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に抵抗変化しないような読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）された時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とにおけるセル電流［Ａ．Ｕ．］を示している。ここで、図２Ｂと図２Ｃの縦軸は同一レンジで表記してある。横軸は、書き換え回数を示している。
　図２Ｂおよび図２Ｃは、図２Ａに示すように、高抵抗（ＨＲ）化電圧パルス２０として、ＶＨの電圧を所定のパルス幅（例えば、１０ｎｓ以上１００μｓ以下）印加し、低抵抗（ＬＲ）化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。
　図２Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図２Ｃに示すように、上記の書き換えを１０万回繰り返す。すると、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。一方、低抵抗（ＬＲ）状態のセル電流は、高抵抗方向にシフトすると共に不安定になり、結果的に動作ウィンドウ（高抵抗（ＨＲ）状態のセル電流と低抵抗（ＬＲ）状態のセル電流の差）が大きく減少してしまい、読み出しエラーが発生する可能性がある。
　このように書き換え回数と共に低抵抗状態のセル電流が高抵抗方向にシフトしていくのは、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの書き換え電圧バランスが悪く、最適な高抵抗化電圧に対し、図２Ａの高抵抗化電圧ＶＨの方が若干大きくなってしまっている（高抵抗化しすぎている）ため、低抵抗化電圧ＶＬを印加しても十分低抵抗化できていないと考えられる。
　図３は、図２Ａに示した高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における、書き換え電圧の動作点を示す図である。
　図３において、横軸は、ＬＲ化電圧ＶＬの絶対値［Ｖ］を示し、縦軸は、ＨＲ化電圧ＶＨの絶対値［Ｖ］を示している。図３では、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とを繰返し交互に印加した場合における動作点を点Ａと示している。
　このように、高抵抗（ＨＲ）化電圧パルス２０と低抵抗（ＬＲ）化電圧パルス２１とをそれぞれ１パルスで印加する場合には、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点（点Ａ）になるので、書き換え初期には、ＨＲ状態とＬＲ状態のバランスが取れていたものの（図２Ｂ）、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力との大小関係（ここでは、ＨＲ化能力＞ＬＲ化能力）により、ＨＲ状態からＬＲ状態にしようとしても、十分にＬＲ状態にすることができない状態になると考えられる（図２Ｃ）。
　続いて、高抵抗化電圧ＶＨをＶＨ１（｜ＶＨ｜＞｜ＶＨ１｜）に下げた場合における書き換え耐性（エンデュランス）特性について説明する。
　図４Ａは、高抵抗化電圧パルス（ＶＨ１）の印加と低抵抗化電圧パルス（ＶＬ）の印加とを交互に実施する場合におけるパルス波形の模式図である。図４Ｂは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え開始初期の書き換え特性図である。図４Ｃは、図４Ａに示す高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加した場合における書き換え１０万回後の書き換え特性図である。
　つまり、図４Ａは、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルに対して、高抵抗化電圧をＶＨ１（＜ＶＨ）、低抵抗化電圧をＶＬとした場合の従来の書き込み方法を示している。そして、図４Ｂおよび図４Ｃは、図４Ａに従来の書き込み方法すなわち図４Ａに示す高抵抗化電圧パルス２２（図４ＡでＶＨ１）と低抵抗化電圧パルス２１（図４ＡでＶＬ）とを繰返し交互に印加した場合における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例を示している。ここで、図４Ｂおよび図４Ｃにおいて、縦軸と横軸とは、図２Ｂおよび図２Ｃと同様であるため、説明を省略する。
　図４Ｂおよび図４Ｃは、図４Ａに示すように、高抵抗化電圧パルス２２として、ＶＨ１の電圧を所定のパルス幅印加し、低抵抗化電圧パルス２１として、ＶＬの電圧を所定のパルス幅印加した場合の書き換え特性を示している（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている。）。
　図４Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図４Ｃに示すように、上記の書き換えを１０万回繰り返すと、高抵抗（ＨＲ）状態のセル電流は、低抵抗状態の方向にシフトすると共に非常に不安定になり、結果的に動作ウィンドウが消滅（高抵抗状態のセル電流と低抵抗状態のセル電流が交差）してしまっている。
　このように書き換え回数と共に高抵抗状態のセル電流が低抵抗方向にシフトしていくのは、高抵抗化電圧（ＶＨ１）と低抵抗化電圧（ＶＬ）との書き換え電圧のバランスが悪く、最適な低抵抗化電圧に対し、図４Ａの低抵抗化電圧ＶＬの方が若干その絶対値が大きくなってしまっている（低抵抗化しすぎている）ため、高抵抗化電圧ＶＨ１を印加しても十分高抵抗化できていないと考えられる。
　上述したように、高抵抗（ＨＲ）化電圧パルスと低抵抗（ＬＲ）化電圧パルスをそれぞれ１パルスで印加する場合には、例えば、図３に示すように、高抵抗化電圧と低抵抗化電圧とのバランス制御が１点になる。そのため、書き換え初期には、ＨＲ状態とＬＲ状態とのバランスを比較的良好であっても、書き換え回数が増すにつれて、ＨＲ化能力とＬＲ化能力の微妙な大小関係で、ＬＲ状態かＨＲ状態のいずれか一方の状態が強くなり、他方の状態にしようとしても十分に他方の状態にすることができなくなる。そのため、全使用回数において一義的に高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとの適正な組み合わせを見出すのは、非常に困難である。
　換言すると、上述した抵抗変化素子１００を用いたメモリセルに対して、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）を交互に印加すると、書き換え初期は、比較的安定的に抵抗変化動作をする。しかし、書き換え回数を増やしていくと、高抵抗化電圧ＶＨと低抵抗化電圧ＶＬとのバランスに応じて、低抵抗状態の抵抗値ＲＬが増加していったり、逆に、高抵抗状態の抵抗値ＲＨが減少していったりしてしまう。このように、従来の書き込み方法で書き込みを行った場合、書き換え回数が増加すると動作ウィンドウは小さくなってしまうという課題がある。
　本願の発明者は、このような事情を鑑みて、抵抗変化型不揮発性記憶素子の新たな書き込み方法の検討を行った。それは、高抵抗化時に複数のパルス印加を行い、高抵抗化する度に、より高抵抗化方向にシフトさせ、同様に、低抵抗化時にも複数のパルス印加を行い、低抵抗化する度に、より低抵抗化方向にシフトさせる等の新たな書き込み方法である。この新たな書き込み方法を行うことにより、書き換え回数が増加しても動作ウィンドウが劣化しにくくエンデュランス（書き換え）耐性が向上可能となる。このことを以下説明する。
　まず、いくつかの書き込み方法についての基礎データを説明する。
　（１）高抵抗化電圧パルスを連続印加する場合
　図５Ａは、低抵抗（ＬＲ）状態にある抵抗変化素子に対し、本発明における高抵抗（ＨＲ）化電圧パルスを連続印加する場合の抵抗値測定フローを示す図である。図５Ｂは、図５Ａに示す測定フローに基づき測定した抵抗変化特性図である。図５Ｂにおいて、横軸は、ＨＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
　図５Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに高抵抗（ＨＲ）化電圧パルス（振幅はＶＨで所定のパルス幅を有する）を１回印加する（以下、高抵抗化電圧パルス印加という）。次に、トランジスタのゲート端子１０３にゲート電圧ＶＧ（＜ＶＧ’）を印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（以下、抵抗値測定という）。以降、高抵抗化電圧パルス印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルス印加と抵抗値測定とを実施する。
　図５Ｂから分かるように、同じ高抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルではＨＲ化度が単調増加又は単調減少しない特性が明らかである。一方、例えば、フラッシュメモリのような不揮発性メモリセルでは、書き込みや消去パルスのいずれかの電圧パルスを連続印加すると、セルトランジスタのしきい値電圧は、単調増加、又は単調減少する特性を示す。
　（２）低抵抗化電圧パルスを連続印加する場合
　図６Ａは、本発明における低抵抗（ＬＲ）化電圧パルス連続を印加する場合のセル電流測定フローを示す図である。図６Ｂは、図６Ａに示す測定フローに基づき測定した抵抗変化特性図である。図６Ｂにおいて、横軸は、ＬＲ化電圧パルス印加回数であり、縦軸は、図１に示すメモリセルのセル電流である。
　図６Ａに示す測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗（ＬＲ）化電圧パルス（振幅はＶＬで所定のパルス幅を有する）を１回印加する（以下、低抵抗化電圧パルス印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（以下、セル電流測定という）。以降、低抵抗化電圧パルス印加とセル電流測定とを繰返し、トータル５０回の低抵抗化パルス印加とセル電流測定とを実施する。
　図６Ｂから分かるように、同じ低抵抗化電圧パルスを複数回累積的に印加しても、図１に示すメモリセルでは、高抵抗化電圧パルス連続印加の場合と同様に、ＬＲ化時のセル電流の値は単調増加又は単調減少しない特性を示す。
　（３）本発明の実施の形態１に係る高抵抗化電圧パルスセットを印加する高抵抗化動作を複数回繰り返す場合
　図７Ａは、本発明の実施の形態１に係る高抵抗化電圧パルスセット印加（高抵抗化パルスＶＨの前に低抵抗化方向の極性のプレ電圧パルスＶＬｐｒを印加）を連続して実施する場合の抵抗値測定フローを示す図である。図７Ｂは、図７Ａに示す抵抗値測定フローに基づき測定したセル電流変化特性図である。図７Ｂにおいて、横軸は、高抵抗化電圧パルスセット２３の印加回数であり、縦軸は、図１に示すメモリセルの抵抗値である。
　図７Ａに示す抵抗値測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、低抵抗状態のメモリセルに低抵抗化方向の極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の高抵抗（ＨＲ）化電圧パルスＶＨを印加する（以下、高抵抗化電圧パルスセット２３を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態のセル電流から抵抗値を算出する（抵抗値測定という）。以降、高抵抗化電圧パルスセット２３の印加と抵抗値測定とを繰返し、トータル５０回の高抵抗化電圧パルスセット印加と抵抗値測定とを実施する。
　図７Ｂから分かるように、高抵抗化電圧パルスとは逆極性でかつ低抵抗化閾値電圧より振幅が小さい高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化弱反転電圧パルスともいう）を印加し、その後、高抵抗化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を繰り返すことにより、図１に示すメモリセルのセル抵抗値は、高抵抗化電圧パルスセット２３の印加回数と共に単調増加し、その後、約３０回でセル抵抗値が飽和傾向になる。このように、発明者は、本発明に係る新たな書き込み方法を行うことにより、従来知られていなかった新たな高抵抗化特性を見出した。
　（４）本発明の実施の形態１に係る低抵抗化電圧パルスセットを印加する低抵抗化動作を複数回繰り返す場合
　図８Ａは、本発明の実施の形態１に係る低抵抗化電圧パルスセット印加（低抵抗化パルスＶＬの前に高抵抗化方向の極性のプレ電圧パルスＶＨｐｒを印加）を連続して実施する場合のセル電流測定フローを示す図である。図８Ｂは、図８Ａに示すセル電流測定フローに基づき測定したセル電流変化特性図である。図８Ｂにおいて、横軸は、低抵抗化電圧パルスセット２４の印加回数であり、縦軸は、図１に示したメモリセルのセル電流である。
　図８Ａに示す電流測定フローでは、まず、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加し、高抵抗状態のメモリセルに高抵抗化方向の極性でかつ高抵抗化閾値電圧より振幅が小さいプレ電圧パルスＶＨｐｒを印加し、その後、所定のパルス幅（例えば１００ｎｓ）の低抵抗（ＬＲ）化電圧パルスＶＬを印加する（以下、低抵抗化電圧パルスセット２４を印加という）。次に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧが印加され、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時の低抵抗（ＬＲ）状態のセル電流を測定する（セル電流測定）。以降、低抵抗化電圧パルスセット２４の印加とセル電流測定とを繰返し、トータル５０回のＬＲ化電圧パルスセット印加とセル電流測定とを実施する。
　図８Ｂから分かるように、低抵抗化電圧パルスとは逆極性でかつ高抵抗化閾値電圧より振幅が小さい低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化弱反転電圧パルスともいう）を印加し、その後低抵抗化電圧パルスＶＬを印加する低抵抗化電圧パルスセット２４を繰り返すことにより、図１に示すメモリセルのセル電流は、低抵抗化電圧パルスセット２４の印加回数と共に単調増加（セル抵抗は単調減少）する。このように、発明者は、新たな書き込み方法を行うことにより、従来知られていなかった新たな低抵抗化特性を見出した。
　つまり、図５Ａおよび図６Ａに示すように同極性の高抵抗化電圧パルスおよび低抵抗化電圧パルスを連続印加しても、高抵抗化度および低抵抗化度は向上しない。それに対して、図７Ａおよび図８Ａに示すように、高抵抗化プレ電圧パルス又は低抵抗化プレ電圧パルス（高抵抗化弱反転電圧パルス又は低抵抗化弱反転電圧パルス）を、それぞれ通常の高抵抗化電圧パルス又は低抵抗化電圧パルスの前に加えた電圧パルスセットを複数回繰り返すことにより、高抵抗化時の抵抗値はより増加し、低抵抗化時の抵抗値はより減少することを発明者は見出した。
　次に、高抵抗化電圧パルスセット２３を連続して印加する場合における高抵抗状態のセル電流の収束性の、高抵抗化プレ電圧パルス振幅依存性と、低抵抗化電圧パルスセット２４を連続して印加する場合における低抵抗状態のセル電流の収束性の、低抵抗化プレ電圧パルス振幅依存性とについて、調べた結果を説明する。
　図９は、本発明におけるＨＲセル電流の高抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図９は、高抵抗化電圧ＶＨにおけるＨＲセル電流値の高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性依存性を示している。また、図９では、図７Ａに示した測定フローにおいて、高抵抗化プレ電圧パルスＶＬｐｒの振幅及び極性をパラメータ（－ＶＬｐｒ３～＋ＶＬｐｒ２）に、５０回抵抗測定したときの、５０回中最後の２０回のセル電流値（ＨＲセル電流値）の中央値（メディアン）を縦軸に、高抵抗化プレ電圧パルスＶＬｐｒの値を横軸に取っている。
　図９から分かるように、破線で囲われた領域のＨＲセル電流値は極小値を示しており（つまりＨＲ状態の抵抗値は極大値）、この破線で囲われた領域より高抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＨＲセル電流値はいずれも増加している。ここで、破線で囲われた領域にある高抵抗化プレ電圧パルスＶＬｐｒ、すなわちＨＲセル電流値のメディアンが極小値を示す高抵抗化プレ電圧パルスＶＬｐｒを高抵抗化ディスターブ電圧と呼ぶ。
　このように、高抵抗化プレ電圧パルスＶＬｐｒが高抵抗化ディスターブ電圧であるとき、ＨＲセル電流値のメディアンが極小値を示すため、高抵抗化ディスターブ電圧は最適な高抵抗化プレ電圧値ＶＬｐｒであることがわかる。つまり、ＨＲ化能力を上げるためには、高抵抗化ディスターブ電圧に対応する高抵抗化プレ電圧パルスＶＬｐｒを印加すること、具体的にはＨＲ化パルス電圧ＶＨとは逆極性でかつ低抵抗化閾値電圧より絶対値が小さい電圧（図９では－ＶＬｐｒ１近傍）を印加することが効果的であることがわかる。なお、図９からわかるように、最適な高抵抗化プレ電圧パルス値はある範囲を有しており、この最適な高抵抗化プレ電圧パルスの範囲にある高抵抗化ディスターブ電圧を以下では、ＨＲ化時適正プレ電圧パルスと定義する。
　図１０は、本発明におけるＬＲセル電流の低抵抗化プレ電圧パルスの極性及び振幅に対する依存性を示す特性図である。具体的には、図１０は、低抵抗化電圧ＶＬにおけるＬＲセル電流値の低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性依存性を示している。また、図１０では、図８Ａに示した測定フローにおいて、低抵抗化プレ電圧パルスＶＨｐｒの振幅及び極性をパラメータ（－ＶＨｐｒ３～＋ＶＨｐｒ２）に５０回セル電流を測定し、５０回中最後の２０回のＬＲセル電流値の中央値（メディアン）を縦軸に、低抵抗化プレ電圧パルスＶＨｐｒの値を横軸に取っている。
　図１０から分かるように、破線で囲われた領域にあるＬＲセル電流値は極大値を示しており（つまりＬＲ状態の抵抗値は極小値）、この破線で囲われた領域より低抵抗化プレ電圧パルスがより正側又はより負側の領域では、ＬＲセル電流値はいずれも減少している。ここで、破線で囲われた領域にある低抵抗化プレ電圧パルスＶＨｐｒ、すなわちＬＲセル電流値のメディアンが極小値を示す低抵抗化プレ電圧パルスＶＨｐｒを低抵抗化ディスターブ電圧と呼ぶ。
　このように、低抵抗化プレ電圧パルスＶＨｐｒが低抵抗化ディスターブ電圧であるとき、ＬＲセル電流値のメディアンが極大値を示すため、低抵抗化ディスターブ電圧は最適な低抵抗化プレ電圧値ＶＨｐｒであることがわかる。つまり、ＬＲ化能力を上げるためには、低抵抗化ディスターブ電圧に対応する低抵抗化プレ電圧パルスＶＨｐｒを印加すること、具体的にはＬＲ化パルス電圧ＶＬとは逆極性でかつ高抵抗化閾値電圧より絶対値が小さい電圧（図１０では＋ＶＨｐｒ１近傍）を印加することが効果的であることがわかる。なお、図１０からわかるように、最適な低抵抗化プレ電圧パルス値はある範囲を有しており、この最適な低抵抗化プレ電圧パルス範囲にある低抵抗化ディスターブ電圧を以下では、ＬＲ化時適正プレ電圧パルスと定義する。
　このように、高抵抗化電圧ＶＨや低抵抗化電圧ＶＬの絶対値を大きくせずに、適切な高抵抗化プレ電圧パルスＶＬｐｒ（高抵抗化ディスターブ電圧）又は低抵抗化プレ電圧パルスＶＨｐｒ（低抵抗化ディスターブ電圧）を高抵抗化電圧パルスＶＨ又は低抵抗化電圧パルスＶＬの前にそれぞれ印加することにより、高抵抗化パルスのＨＲ化能力及び低抵抗化パルスのＬＲ化能力をより高くできる。それにより、動作ウィンドウ（ＨＲセル電流とＬＲセル電流の差）の拡大に繋がり、信頼性を向上できるという効果を奏する。
　次に、図１に示すメモリセルにおけるパルスＶＩ特性と、ＨＲ化時及びＬＲ化時適正プレ電圧パルスとの関係について説明する。
　図１１は、本発明に係るメモリセルのパルスＶＩ特性図である。
　図１１では、図１に示すメモリセルにおいて、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧ’を印加しつつ、パルス電圧Ｖｐ（横軸）を印加し、パルス電圧Ｖｐを印加する毎に、ゲート端子１０３にトランジスタをオンさせるのに十分なゲート電圧ＶＧを印加し、上部電極端子１０２に読み出し電圧を印加（このとき、下部電極端子１０１には、接地電位を印加）した時のセル電流（縦軸）を測定している。また、図１１では、パルス電圧Ｖｐは、０Ｖ→－ＶＰ１０→＋ＶＰ１１→０Ｖ（各パルス電圧の増減の絶対値は、０．１Ｖ）の順に印加することで、ヒステリシスループの１周分の測定を行っている。
　図１１から、Ｃ点でＬＲ化し始め、Ｂ点で、ＨＲ化し始めていることがわかる。
　ここで、図１１には、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）を破線丸Ｂ’で示し、ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）を破線丸Ｃ’で示している。ＨＲ化時適正プレ電圧パルス（高抵抗化ディスターブ電圧）は、ＬＲ化閾値電圧よりも小さく、高抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより高抵抗化させ、一方、ＬＲ化時適正プレ電圧パルス（低抵抗化ディスターブ電圧）は、ＨＲ化閾値電圧よりも小さく、低抵抗化電圧パルスの印加前に印加することにより、抵抗変化素子をより低抵抗化させる。つまり、ＨＲ化時適正プレ電圧パルスは、ＨＲ状態からＬＲ状態への遷移が生じない程度の弱電圧であり、ＬＲ化時適正プレ電圧パルスは、ＬＲ状態からＨＲ状態への遷移が生じない程度の弱電圧である。換言すると、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルのＨＲ化及びＬＲ化を開始する開始電圧近傍の値である。さらに具体的には、これら高抵抗化及び低抵抗化ディスターブ電圧は、それぞれ図１に示すメモリセルの抵抗状態を反転させるまでに至らない電圧であって、かつこのメモリセルの抵抗変化を引き起こす電圧（開始電圧）に近いほど効果的である。
　［高抵抗化及び低抵抗化プレ電圧パルス印加書き込みの推定メカニズム］
　次に、高抵抗化及び低抵抗化プレ電圧パルスを印加することによる書き込み特性改善の推定メカニズムついて説明する。
　図１２（ａ）～（ｃ）は、低抵抗化プレ電圧パルス印加によるＬＲ化書き込み時の推定メカニズムを説明するための図である。図１２（ａ）～（ｃ）において、図１と同じ構成要素については、同じ符号を用い、説明を省略する。
　図１２（ａ）は、高抵抗（ＨＲ）状態の抵抗変化素子１００を表している。具体的には、第２の遷移金属酸化物層１１２中の導電パス２０２において、上部電極１３の界面近傍が第１の高抵抗状態に酸化され、第１の界面高抵抗層膜２００が形成されている。また、第１の遷移金属酸化物層１１１と第２の遷移金属酸化物層１１２との界面近傍には、第１の高抵抗状態よりも抵抗値が低い第２の高抵抗状態に酸化され、第２の界面高抵抗層膜２０１が形成されている。ここで、第２の界面高抵抗層膜２０１が抵抗変化する閾値電圧は、第１の界面高抵抗層膜２００が抵抗変化する閾値電圧より低いと考えられる。
　図１２（ｂ）は、抵抗変化素子１００に低抵抗化プレ電圧パルスＶＨｐｒが印加された場合における第２の界面高抵抗層膜２０１の状態変化を表している。具体的には、抵抗変化層を高抵抗化する方向の低抵抗化プレ電圧パルスを抵抗変化素子に印加することにより、第１の界面高抵抗層膜２００は変化しないが、第２の界面高抵抗層膜２０１中の酸素イオンＯ２－が上部電極１３方向に引き寄せられ、拡散する。その結果、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２－密度が図１２（ａ）の第２の界面高抵抗層膜２０１のＨＲ状態よりも減少し、第２の界面高抵抗層膜２０１の膜厚は厚くなるが抵抗変化素子１００の抵抗値は若干低下する。
　次に、図１２（ｃ）では、低抵抗化電圧ＶＬが印加された場合における第１の界面高抵抗層膜２００の状態変化を表している。具体的には、低抵抗化電圧ＶＬの印加により、第１の界面高抵抗層膜２００中の酸素イオンＯ２－が第１のタンタル酸化物層（第１の遷移金属酸化物層１１１）中に引き寄せられ、拡散する。この時、第２の界面高抵抗層膜２０１の酸素拡散のバリア機能は、事前に低抵抗化プレ電圧パルスの印加により第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２－が少なくなっているため、弱いと考えられる。その結果、第１の界面高抵抗層膜２００の膜中の酸素イオンＯ２－が速やかに第１の遷移金属酸化物層１１１中に拡散し、抵抗変化素子１００の抵抗値は、従来の低抵抗化動作時よりも低下すると考えられる。
　以上から、上述した低抵抗化プレ電圧パルスの印加と低抵抗化電圧パルスの印加とを繰り返すと、徐々に第２の界面高抵抗層膜２０１と第１の界面高抵抗層膜２００の抵抗値が減少するので、図８Ｂに示すように低抵抗化電圧パルスセット印加回数が増加するにつれて、ＬＲ状態セル電流が増加すると推定される。
　一方、高抵抗化プレ電圧パルス印加によるＨＲ化書き込みについては、ＬＲ化書き込みと逆方向（酸化方向）の動きで、ほぼ同様のメカニズムであると考えられる。つまり、ＬＲ状態においても第２の界面高抵抗層膜２０１が存在し、高抵抗化時の酸素イオンＯ２－の拡散を阻害し、第１の界面高抵抗層膜２００の十分な形成を妨げると考えられる。この場合は、第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２－を事前に高抵抗化プレ電圧パルスの印加により第１の遷移金属酸化物層１１１中に拡散させて第２の界面高抵抗層膜２０１の膜中の酸素イオンＯ２－を減少させてその酸素拡散バリアとしての機能を低減し、高抵抗化時の第１の界面高抵抗層膜２００の速やかな形成を促進していると考えられる。
　［実施の形態１における抵抗変化型不揮発性記憶素子の書き込み方法］
　次に、図１に示す抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する書き込み方法を説明する。
　図１３Ａは、実施の形態１における高抵抗（ＨＲ）化電圧パルスセット印加と低抵抗（ＬＲ）化電圧パルスセット印加とを交互に実施する場合におけるパルス波形の模式図である。図１３Ｂは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１３Ｃは、図１３Ａに示す高抵抗化電圧パルスセット印加と低抵抗化電圧パルスセット印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。図１３Ｂおよび図１３Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
　以下では、高抵抗化動作および低抵抗化動作として、図１に示したメモリセルに、図７Ａに示した高抵抗化電圧パルスセット２３、および図８Ａに示した低抵抗化電圧パルスセット２４をそれぞれ印加するものとする。すなわち、図１に示す抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する。
　ここで、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４の書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも絶対値が大きい第１の極性の第１の電圧パルスを印加し、第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも絶対値が大きく、かつ第１の極性とは異なる第２の極性の第２の電圧パルスを印加する。つまり、抵抗変化素子１００において、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む。また、抵抗変化素子１００を第２の抵抗状態から第１の抵抗状態に抵抗変化させる時、抵抗変化素子１００に対して、第１の閾値電圧よりも電圧の絶対値が小さく、かつ、第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む。ここで、第１の抵抗化プレ電圧パルスと第１の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか一方に相当する。また、第２の抵抗化プレ電圧パルスと第２の電圧パルスのセットは、図１３Ａにおける高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれか他方に相当する。
　また、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法は、以下のように換言できる。すなわち、この書き込み方法は、抵抗変化素子１００を第１の抵抗状態から第２の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、第２の閾値電圧よりも電圧の絶対値が小さく、かつ、第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態変化ステップを含む。さらに、抵抗変化素子１００を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、抵抗変化素子１００に対して、前記第１の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、その後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態変化ステップを含む。
　そして、図１３Ｂおよび図１３Ｃには、高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加する書き込み方法における、書き換え初期状態と１０万回書き換え後状態での書き換え特性の一例が示されている。具体的には、図１３Ｂおよび図１３Ｃは、図１３Ａに示すように、高抵抗化電圧パルスセット２３として、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、所定のパルス幅の高抵抗（ＨＲ）化電圧パルスＶＨを印加する。次に、低抵抗化電圧パルスセット２４として、高抵抗状態のメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する（この時、ゲート端子１０３にはトランジスタを十分にオンするゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合における書き換え特性を示している。
　図１３Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ安定している。その後、図１３Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は、図２Ｃに示す従来の書き込み方法と比較して、大きく改善されている。
　このように、図１３Ａに示す書き込み方法によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスとそれぞれ極性が異なる高抵抗化適正プレ電圧パルス（高抵抗化ディスターブ電圧）及び低抵抗化適正プレ電圧パルス（低抵抗化ディスターブ電圧）を事前にそれぞれ印加することにより、高抵抗化能力及び低抵抗化能力が向上可能となる。その結果、書き換え回数が増加しても適切な動作ウィンドウの確保が可能となり、不揮発性記憶装置の信頼性を向上可能となる。
　図１４は、図１３Ａに示す高抵抗化電圧パルスセット２３と低抵抗化電圧パルスセット２４とを繰返し交互に印加した場合における、書き換え電圧の動作点を説明するための図である。
　図１４において、横軸は、不揮発性記憶装置（メモリセル）に印加される負電圧の絶対値をしており、縦軸は、不揮発性記憶装置（メモリセル）に印加される正電圧の絶対値を示している。図１４では、点Ｂは、高抵抗化電圧パルスセット２３として、先ず高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧ＶＨを印加するＨＲ化時の動作点を示している。ここで、点Ｂは、横軸の値が高抵抗化プレ電圧パルスＶＬｐｒの値を、縦軸の値が高抵抗（ＨＲ）化電圧ＶＨの値を示す動作点である。また、点Ｃは、低抵抗化電圧パルスセット２４として、先ず低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化電圧ＶＬを印加するＬＲ化時の動作点を示している。ここで、点Ｃは、縦軸の値が低抵抗化プレ電圧パルスＶＨｐｒの値を、横軸の値が低抵抗（ＬＲ）化電圧ＶＬの値を示す動作点である。
　図１４から分かるように、図３に示した従来の１パルス印加のみの書き換えでは動作点が１つ（点Ａ）だったのに対して、図１４では動作点が点Ｂと点Ｃとの２つになっている。それにより、ＨＲ化動作とＬＲ化動作とで独立にバランス調整が可能となるので、書き換え電圧の選択自由度が高くなっている。
　以上、実施の形態１によれば、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、それぞれ高抵抗化電圧パルス及び低抵抗化電圧パルスと極性が異なる高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に印加することにより、高抵抗化能力および低抵抗化能力が向上可能となり、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
　なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、いずれか一方にのみ適用するとしても良い。
　（実施の形態２）
　次に、実施の形態１の書き込み方法とは異なる方法を、実施の形態２として説明する。
　［実施の形態２における抵抗変化型不揮発性記憶素子の書き込み方法］
　以下、本発明の実施の形態として、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルから構成される不揮発性記憶装置に対して、抵抗変化素子１００を高抵抗化および低抵抗化する他の書き込み方法を説明する。
　図１５Ａは、実施の形態２における高抵抗（ＨＲ）化電圧パルスセット印加を連続Ｍ回と、低抵抗（ＬＲ）化電圧パルスセット印加を連続Ｎ回とを交互に実施する場合におけるパルス波形の模式図である。図１５Ｂは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え開始初期の書き換え特性図である。図１５Ｃは、図１５Ａに示す高抵抗化電圧パルスセットの連続印加と低抵抗化電圧パルスセットの連続印加とを交互に実施した場合における書き換え１０万回後の書き換え特性図である。なお図１５Ｂおよび図１５Ｃにおいて、縦軸および横軸は、図２Ｂと同様であるため説明を省略する。
　本実施の形態では、高抵抗化および低抵抗化動作には、図１に示すメモリセルに対して、図１５Ａに示すように、高抵抗化電圧パルスセット２３を連続Ｍ（１以上の整数）回印加し、その後、低抵抗化電圧パルスセット２４を連続Ｎ（１以上の整数）回印加する。
　ここで、高抵抗化電圧パルスセット連続印加回数Ｍと低抵抗化電圧パルスセット連続印加回数Ｎの大小関係は、書き換え回数を増やした時のＨＲ状態とＬＲ状態のバランスを取るために設定する。例えば、ＨＲ状態がＬＲ方向へシフトしていく量よりもＬＲ状態がＨＲ方向へシフトしていく量の方が大きい場合、ＬＲ化能力を高めるために、低抵抗化電圧パルスセット連続印加回数Ｎを高抵抗化電圧パルスセット連続印加回数Ｍよりも大きく設定する。逆に、ＬＲ状態がＨＲ方向へシフトしていく量よりもＨＲ状態がＬＲ方向へシフトしていく量の方が大きい場合、ＨＲ化能力を高めるために、高抵抗化電圧パルスセット連続印加回数Ｍを低抵抗化電圧パルスセット連続印加回数Ｎよりも大きく設定する。
　なお、ＨＲ状態がＬＲ方向へシフトしていく量とＬＲ状態がＨＲ方向へシフトしていく量とが同程度の場合、低抵抗化電圧パルスセット連続印加回数Ｎと高抵抗化電圧パルスセット連続印加回数Ｍを同等に設定すればよい。
　そして、図１３Ｂおよび図１３Ｃには、図１に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルについて、図１５Ａに示す高抵抗化電圧パルスセット２３の連続Ｍ回印加と低抵抗化電圧パルスセット２４の連続Ｎ回印加とを交互に繰返した場合における、書き換え初期状態と１０万回書き換え後状態とでの書き換え特性の一例が示されている。具体的には、図１５Ｂおよび図１５Ｃは、図１５Ａに示すように、まず、低抵抗状態のメモリセルに高抵抗化プレ電圧パルスＶＬｐｒを印加し、その後、高抵抗（ＨＲ）化電圧パルスＶＨを印加する高抵抗化電圧パルスセット２３を連続Ｍ回印加する。次に、高抵抗化したメモリセルに低抵抗化プレ電圧パルスＶＨｐｒを印加し、その後、低抵抗（ＬＲ）化パルスＶＬを印加する抵抗化電圧パルスセット２４を連続Ｎ回印加する（この時、ゲート端子１０３にはトランジスタをオンさせるのに十分なゲート電圧ＶＧ’が印加されている）。このような書き込み（印加）を行った場合の書き換え特性を示している。
　図１５Ｂに示すように、書き換え開始初期では、高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態とのセル電流は、それぞれ比較的安定している。その後、図１５Ｃに示すように、書き換えを１０万回繰り返しても、高抵抗（ＨＲ）状態のセル電流は、比較的安定した状態を維持している。また、低抵抗（ＬＲ）状態のセル電流における高抵抗方向へのシフト量は非常に小さく、図２Ｃに示す従来の書き込み方法と比較して、劇的に改善されている。
　このように、図１５Ａに示す書き込み方法によれば、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、ＨＲ化能力とＬＲ化能力のバランスを適正化することができる。その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上可能となる。
　以上、実施の形態２によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。それにより、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。
　なお、本実施の形態では、プレ電圧パルス印加を伴う書き込みは、高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用したが、実施の形態１と同様にいずれかにのみ適用するとしても良い。
　また、低抵抗化電圧パルスセットの連続印加回数Ｎ、又は、高抵抗化電圧パルスセットの連続印加回数Ｍが２以上の時には、最初の高抵抗化プレ電圧パルスＶＬｐｒ又は最初の低抵抗化プレ電圧パルスＶＨｐｒの印加を省略しても、ほぼ同様の効果を奏することができる。これは、図７Ｂおよび図８Ｂで説明した抵抗変化型不揮発性記憶素子の新たな書き込み方法に相当することになるからある。
　（実施の形態３）
　次に、実施の形態３として、書き換えを行うために必要となる部分の回路構成の等価回路について説明する。
　［実施の形態３における抵抗変化型不揮発性記憶素子の書き込み方法］
　図１６は、本発明における書き換えを行うために必要となる部分の回路構成の等価回路の一例である。
　図１６に示すように、選択セルＭ１１の抵抗変化素子１００に対して、ビット線ＢＬとＮＭＯＳトランジスタ１０４とが接続されている。ＮＭＯＳトランジスタ１０４のゲートには、選択ワード線ＷＬを介してワード線ドライバ回路ＷＬＤが接続され、ＮＭＯＳトランジスタ１０４のソースには、選択ソース線ＳＬを介して、ソース線ドライバ回路ＳＬＤが接続されている。また、ビット線ＢＬはスイッチ２０３と接続され、書き込み信号に応じて、ビット線ＢＬと、書き込みドライバ回路ＷＤ又は書き込み判定回路２０４と接続する。
　このワード線ドライバ回路ＷＬＤは、選択ワード線ＷＬに対して、所定の電圧を印加できる。また、ソース線ドライバ回路ＳＬＤは、選択ソース線ＳＬに対して、所定の電圧を印加できる。また、書き込みドライバ回路ＷＤは、スイッチ２０３を介して、選択ビット線ＢＬに対して、所定の電圧を印加できる。また、書き込み判定回路２０４は、抵抗変化素子１００に流れる選択セル電流を、選択ビット線ＢＬおよびスイッチ２０３を介して検知し、ＬＲ化書き込み、又は、ＨＲ化書き込みが完了したかどうかを判定する。換言すると、書き込み判定回路２０４は、第１の抵抗状態化ステップにより抵抗変化素子１００を第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４に対応する。
　次に、図１６に示す等価回路の動作について、説明する。
　図１７は、本発明におけるベリファイ書き込みの動作フローを説明するための図である。具体的には、図１７は、図１６に示す等価回路のＨＲ化およびＬＲ化書き込みベリファイの動作フロー説明図である。
　図１７におけるＨＲ化動作について、先ず説明する。
　先ず、初めに高抵抗化プレ電圧パルスＶＬｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬｐｒ（＞０Ｖ）を印加する。引き続き、高抵抗化パルス電圧ＶＨを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨを印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＨＲセル電流を測定し、ＨＲセル電流が所定のＨＲセル電流レベルよりも少なくなりＨＲ化書き込みが完了したかどうかを判定する（ＨＲ化ベリファイＳ１）。ここで、もし、ＨＲ化ベリファイＳ１の判定がフェイルした場合、再度、高抵抗化電圧パルスセット２３が選択セルＭ１１に印加され、ＨＲ化ベリファイＳ１の判定が行われる。この動作は、以降、ＨＲ化ベリファイＳ１の判定でパスとなるまで繰り返される。
　続いて、図１７におけるＬＲ化動作について、説明する。
　先ず、初めに低抵抗化プレ電圧パルスＶＨｐｒを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ソース線ＳＬを接地電位に固定し、選択ビット線ＢＬにＶＨｐｒを印加する。引き続き、低抵抗化パルス電圧ＶＬを印加するために、選択ワード線ＷＬを活性化（ＶＧ’を印加）し、選択ビット線ＢＬを接地電位に固定し、選択ソース線ＳＬにＶＬ（＞０Ｖ）を印加する。その後、書き込み信号により選択ビット線ＢＬと接続された書き込み判定回路２０４により、ＬＲセル電流を測定し、ＬＲセル電流が所定のＬＲセル電流レベル（例えば、選択ビット線電圧が０．４Ｖで４０μＡ）よりも多くなりＬＲ化書き込みが完了したかどうかを判定する（ＬＲ化ベリファイＳ２）。ここで、もし、ＬＲ化ベリファイＳ２の判定がフェイルした場合、再度、低抵抗化電圧パルスセット２４が選択セルＭ１１に印加され、ＬＲ化ベリファイＳ２の判定が行われる。この動作は、以降、ＬＲ化ベリファイＳ２の判定でパスとなるまで繰り返される。
　以上のように、本実施の形態の書き込み方法は、第１の抵抗状態化（例えば高抵抗化）ステップにおいて第１の（例えば高抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第１の抵抗状態（例えば高抵抗状態）に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、第２の抵抗状態化（例えば低抵抗化）ステップにおいて第２の（例えば低抵抗化）電圧パルスが印加されることによって、抵抗変化素子１００を第２の抵抗状態（例えば低抵抗状態）に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含む。第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施される。第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の第１の抵抗状態に達するまで、繰り返され、第２の抵抗状態化ステップと第２の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みおよび第２の抵抗状態化書き込みは、それぞれＬＲ化書き込みおよびＨＲ化書き込みに一方および他方に対応し、第１の抵抗状態化ステップおよび第２の抵抗状態化ステップは、高抵抗化電圧パルスセット２３および低抵抗化電圧パルスセット２４のいずれか一方およびいずれか他方にそれぞれ対応する。
　以上のように、本実施の形態における書き込み方法によれば、書き換え回数が増加して、動作ウィンドウが減少してきたとしても、ベリファイの判定でパスするまで、強制的に、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットが複数回印加されるようになる。それにより、高抵抗化度、又は、低抵抗化度が適宜向上できるので、バランス調整して適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。
　さらに、このようなベリファイ書き込み方法を取ることにより、高抵抗化電圧パルスセット、又は、低抵抗化電圧パルスセットを複数回固定的に連続印加する必要がなくなり、書き込み時間の短縮および消費電流低減も合わせて可能となる。
　なお、このようなベリファイ書き込み方法は、上述したように高抵抗化動作を行う場合と低抵抗化動作を行う場合との両方に適用する場合に限らない。高抵抗化動作を行う場合と低抵抗化動作を行う場合のいずれかにのみ適用するとしても良い。すなわち、この場合の書き込み方法は、第１の抵抗状態化ステップにより抵抗変化素子１００を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、抵抗変化素子１００の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される。ここで、第１の抵抗状態化書き込みは、ＬＲ化書き込み、又は、ＨＲ化書き込みのいずれかに対応し、第１の抵抗状態化ステップは、高抵抗化電圧パルスセット２３または低抵抗化電圧パルスセット２４のいずれかに対応する。
　なお、本実施の形態では、図１６に示すように、等価回路（記憶装置）の構成として、スイッチ素子である１つのＮＭＯＳトランジスタ１０４に１つの抵抗変化素子１００を接続した、いわゆる１Ｔ１Ｒ型メモリセルを例に挙げて説明したが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いてもよい。
　（実施の形態４）
　実施の形態３では、説明を簡単にするためメモリセルを１つ構成した等価回路を例示した。しかし、実際には複数のメモリセルをアレイ状に配置した不揮発性記憶装置として本発明は実現され得る。本実施の形態では、その具体例について説明する。
　図１８は、具体的なアレイ構造のメモリセルを有する不揮発性記憶装置の一構成を示すブロック図である。
　図１８に示すように、本実施の形態に係る不揮発性記憶装置３２０は、半導体基板（図示されず）上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３２５と、選択メモリセルの抵抗値を検出し、データ「１」または「０」と判定するセンスアンプ３２６とを具備している。また、不揮発性記憶装置３２０は、メモリセルにデータを書き込むために必要な複数の電源を生成する書き込み用電源３３０と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、入出力データの入出力処理を行うデータ入出力回路３０７とをさらに備えている。
　メモリセルアレイ３０２は、半導体基板の上に形成され、半導体基板表面に概略平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図１８の例では、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…。以下、説明の便宜上「ワード線ＷＬ０、ＷＬ１、ＷＬ２、…」という。）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図１８の例では、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…。以下、説明の便宜上「ビット線ＢＬ０、ＢＬ１、ＢＬ２、…」という。）と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の立体交差点のそれぞれに設けられたメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３（以下、「メモリセルＭ１１、Ｍ１２、…」と表す）とを備える。それぞれのメモリセルＭ１１、Ｍ１２、…は図１に示すメモリセルに相当し、抵抗変化素子１００を備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、…はそれぞれのメモリセルＭ１１、Ｍ１２、…に含まれる選択トランジスタ（ＮＭＯＳトランジスタ１０４、以下、単に「トランジスタ」ともいう）Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、…（以下、「トランジスタＮ１１、Ｎ１２、…」と表す）のゲートに接続され、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備える抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３（以下、「抵抗変化素子Ｒ１１、Ｒ１２、…」と表す）の一端に接続されている。
　抵抗変化素子Ｒ１１、Ｒ１２、…（抵抗変化素子１００）は、メモリセルＭ１１、Ｍ１２、…内で不揮発性記憶素子として動作する。メモリセルＭ１１、Ｍ１２、…は、１つのトランジスタと１つの抵抗変化素子１００から構成されていることから、１Ｔ１Ｒ型メモリセルと呼ぶ。また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、…を備えている。ソース線ＳＬ０、ＳＬ１、ＳＬ２、…は、それぞれのメモリセルＭ１１、Ｍ１２、…が備えるトランジスタＮ１１、Ｎ１２、…の他端に接続されている。
　ここで、メモリセルＭ１１、Ｍ１２、…に含まれる不揮発性記憶素子は、前述したように酸素不足型のタンタル酸化物を含む抵抗変化層を有している。より具体的には、図１に示した抵抗変化素子１００の下部電極１０と、上部電極１３と、抵抗変化層１１とを具備している。
　また、図１８のメモリセルアレイ３０２におけるトランジスタＮ１１、Ｎ１２、Ｎ１３、…はｎチャンネルのＭＯＳトランジスタを用いた例で示してある。これらのトランジスタＮ１１、Ｎ１２、Ｎ１３、…のドレインは抵抗変化素子Ｒ１１、Ｒ１２、…を介してビット線ＢＬ０に、トランジスタＮ２１、Ｎ２２、Ｎ２３、…のドレインは抵抗変化型素子を介してビット線ＢＬ１に、トランジスタＮ３１、Ｎ３２、Ｎ３３、…のドレインは抵抗変化型素子を介してビット線ＢＬ２に、それぞれ接続されている。
　また、トランジスタＮ１１、Ｎ２１、Ｎ３１、…のゲートはワード線ＷＬ０に、トランジスタＮ１２、Ｎ２２、Ｎ３２、…のゲートはワード線ＷＬ１に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
　さらに、トランジスタＮ１１、Ｎ２１、Ｎ３１、…と、トランジスタＮ１２、Ｎ２２、Ｎ３２、…とのソースはソース線ＳＬ０に、トランジスタＮ１３、Ｎ２３、Ｎ３３、…のソースはソース線ＳＬ２に、それぞれ接続されている。なお、前述したドレインとソースの関係は、説明上便宜的に定義しただけで印加方向によって入れ代わることはいうまでもない。
　アドレス入力回路３０９は、制御回路３１０による制御の下で、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、行選択回路・ドライバ３０３および列選択回路３０４は、メモリセルアレイ３０２から、書き込み又は読み出しの対象となる、少なくとも一つのメモリセルを選択する選択回路を構成している。
　制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３２５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し動作を指示する読み出し信号をセンスアンプ３２６と列選択回路３０４へ出力する。
　行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み用電源３３０は、ＬＲ化用電源と、低抵抗化（ＬＲ化用）プレ電圧パルス電源と、ＨＲ化用電源と、高抵抗化（ＨＲ化用）プレ電源パルス電源とで構成される。
　ＨＲ化用電源と、ＨＲ化用プレ電源パルス電源は、高抵抗化電圧パルスセット２３に含まれる高抵抗化プレ電源パルスと、高抵抗化（ＨＲ）電圧パルスとを発生させる。同様に、ＬＲ化用電源と、ＬＲ化用プレ電圧パルス電源は、低抵抗化電圧パルスセット２４に含まれる低抵抗化プレ電源パルスと、低抵抗化（ＨＲ）電圧パルスとを発生させる。
　書き込み回路３２５は、制御回路３１０から出力された書き込み指令に従って、全てのビット線に所定の電位を与えたり、列選択回路３０４を介して選択されたビット線に対して書き込み用電圧のパルスを印加したりする。
　また、センスアンプ３２６は、前述した読み出しサイクルを選択したメモリセルに対する読み出しをおこなう読み出し回路の一例であり、印加した読み出し電圧が放電する時間差でもって、データ「１」または「０」と判定する。その結果得られた出力データは、データ入出力回路３０７を介して、外部回路へ出力される。
　なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
　また、上記では、１Ｔ１Ｒ型メモリセルアレイを用いて説明したが、メモリセルが抵抗変化素子とダイオードで構成されるクロスポイント型メモリセルアレイにおいても、同様の書き込み方法が有効である。
　以上、本発明によれば、エンデュランス（書き換え耐性）特性劣化による動作ウィンドウ減少量を抑制し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を実現することができる。具体的には、本発明の抵抗変化型不揮発性記憶素子の書き込み方法によれば、高抵抗化電圧パルスや低抵抗化電圧パルスとそれぞれ極性が異なる適正プレ電圧パルスを事前に印加することにより、高抵抗化能力および低抵抗化能力が向上でき、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を向上できる。さらに、ＨＲ化能力かＬＲ化能力のいずれか弱い方の抵抗変化電圧パルスセットの連続印加回数をより多く設定することにより、書き込み電圧を上げなくてもＨＲ化能力とＬＲ化能力のバランスが適正化され、その結果、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性が大幅に向上できる共に、低電圧動作も可能となる。
　なお、上記実施の形態では、高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に１回印加する場合の例を説明したが、それに限らない。高抵抗化電圧パルス及び低抵抗化電圧パルスに対し、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスをそれぞれ事前に複数回印加するとしてもよい。また、高抵抗化適正プレ電圧パルス及び低抵抗化適正プレ電圧パルスを印加する時間（パルス幅）も固定されるのではなく適宜変更されるとしてもよい。
　以上、本発明の抵抗変化型不揮発性記憶素子の書き込み方法、その書き込み装置および記憶装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。
　本発明は、抵抗変化型不揮発性記憶素子の書き込み方法として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、不揮発性記憶装置の書き換え可能回数を向上できる。そのため、本発明は、携帯電話やノートパソコン等の電子機器に使用される、高信頼性メモリを実現する抵抗変化型不揮発性記憶素子の書き込み方法として有用である。
　　１０　下部電極
　　１１　抵抗変化層
　　１３　上部電極
　　２０　高抵抗（ＨＲ）化電圧パルス
　　２１　低抵抗（ＬＲ）化電圧パルス
　　２２　高抵抗（ＨＲ）化電圧パルス
　　２３　高抵抗化電圧パルスセット
　　２４　低抵抗化電圧パルスセット
　　１００　抵抗変化素子
　　１０１、１０５　下部電極端子
　　１０２　上部電極端子
　　１０３　ゲート端子
　　１０４　ＮＭＯＳトランジスタ
　　１１１　第１の遷移金属酸化物層
　　１１２　第２の遷移金属酸化物層
　　２００　第１の界面高抵抗層膜
　　２０１　第２の界面高抵抗層膜
　　２０２　導電パス
　　２０３　スイッチ
　　２０４　書き込み判定回路
　　３０１　メモリ本体部
　　３０２　メモリセルアレイ
　　３０３　行選択回路・ドライバ
　　３０４　列選択回路
　　３０７　データ入出力回路
　　３０９　アドレス入力回路
　　３１０　制御回路
　　３２０　不揮発性記憶装置
　　３２５　書き込み回路
　　３２６　センスアンプ
　　３３０　書き込み用電源
　　７０１　抵抗変化型素子
　　７０２　選択トランジスタ
　　７０３　ソース線端子
　　７０４　ワード線端子
　　７０５　ビット線端子
　　７０６　ソース線
　　７０７　ワード線
　　７０８　ビット線
　　７０９　メモリセル

Claims (13)

  1. 　抵抗変化型不揮発性記憶素子を含むメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、
    　前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
    　前記抵抗変化層は、前記第１電極に接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
    　前記抵抗変化型不揮発性記憶素子は、
    　前記第１電極および前記第２電極の一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
    　前記書き込み方法は、
    　前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第２の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、当該第１ステップの後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップを含む
    　抵抗変化型不揮発性記憶素子の書き込み方法。
  2. 　前記書き込み方法では、
    　前記第１ステップと前記第２ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる
    　請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  3. 　前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は前記高抵抗状態の抵抗より抵抗が低い低抵抗状態である
    　請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  4. 　前記第１の抵抗状態は低抵抗状態であり、前記第２の抵抗状態は前記低抵抗状態の抵抗より抵抗が高い高抵抗状態である
    　請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  5. 　前記書き込み方法は、さらに、前記第１の抵抗状態化ステップにより前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップを含み、
    　前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
    　前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返される
    　請求項１～４のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  6. 　前記書き込み方法は、さらに、
    　前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第１の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第２の電圧パルスと極性が異なる第２の抵抗化プレ電圧パルスを印加する第３ステップと、当該第３ステップの後、前記第２の電圧パルスを印加する第４ステップとを含む第２の抵抗状態化ステップを含む
    　請求項１または５に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  7. 　前記書き込み方法では、
    　前記第３ステップと前記第４ステップとを繰り返すことにより、前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態から前記第２の抵抗状態に変化せしめる
    　請求項６に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  8. 　前記書き込み方法は、さらに、
    　前記第１の抵抗状態化ステップにおいて前記第１の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第１の抵抗状態に変化させる第１の抵抗状態化書き込みが完了したか否かを判定する第１の抵抗状態化判定ステップと、
    　前記第２の抵抗状態化ステップにおいて前記第２の電圧パルスが印加されることによって前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態に変化させる第２の抵抗状態化書き込みが完了したか否かを判定する第２の抵抗状態化判定ステップと、を含み、
    　前記第１の抵抗状態化判定ステップは、前記第１の抵抗状態化ステップの後に実施され、
    　前記第２の抵抗状態化判定ステップは、前記第２の抵抗状態化ステップの後に実施され、
    　前記第１の抵抗状態化ステップと前記第１の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第１の抵抗状態に達するまで、繰り返され、
    　前記第２の抵抗状態化ステップと前記第２の抵抗状態化判定ステップとは、前記抵抗変化型不揮発性記憶素子の抵抗状態が所定の前記第２の抵抗状態に達するまで、繰り返される
    　請求項６または７に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  9. 　前記第１の遷移金属酸化物層及び前記第２の遷移金属酸化物層を構成する遷移金属は、タンタル、ハフニウム、及びジルコニウムのうちのいずれかで構成される
    　請求項１～８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  10. 　前記第１の遷移金属酸化物層を構成する第１の遷移金属と前記第２の遷移金属酸化物層を構成する第２の遷移金属は互いに異なり、
    　前記第２の遷移金属の標準電極電位は、前記第２の遷移金属の標準電極電位より低い
    　請求項１～８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  11. 　前記第１の遷移金属酸化物層は、ＴａＯｘ（０．８≦ｘ≦１．９）で表される組成を有する層であり、
    　前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
    　請求項１～８のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  12. 　抵抗変化型不揮発性記憶素子を含むメモリセルと、
    　前記メモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込みを行う書き込み制御部とを備え、
    　前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた抵抗変化層とを有し、
    　前記抵抗変化層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極に接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とを含み、
    　前記抵抗変化型不揮発性記憶素子は、
    　前記第１電極および前記第２電極のいずれか一方を基準として前記第１電極および前記第２電極の他方に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである第１の電圧パルスが印加されると前記第１の抵抗状態に遷移し、前記第１電極および前記第２電極の前記他方を基準として前記第１電極および前記第２電極の前記一方に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである第２の電圧パルスが印加されると第２の抵抗状態に遷移する特性を有し、
    　前記書き込み制御部は、
    　前記抵抗変化型不揮発性記憶素子を前記第２の抵抗状態から前記第１の抵抗状態に変化せしめる時に、前記抵抗変化型不揮発性記憶素子に対して、前記第２の閾値電圧よりも電圧の絶対値が小さく、かつ、前記第１の電圧パルスと極性が異なる第１の抵抗化プレ電圧パルスを印加する第１ステップと、その後、前記第１の電圧パルスを印加する第２ステップとを含む第１の抵抗状態化ステップの処理を実行する
    　抵抗変化型不揮発性記憶装置。
  13. 　前記メモリセルでは、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されている
    　請求項１２に記載の抵抗変化型不揮発性記憶装置。
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