JP2014032724A - 半導体記憶装置 - Google Patents

Abstract

【課題】可変抵抗素子を備え、低電圧、低電流動作で効率的な書き換えが可能な半導体記憶装置を提供する。
【解決手段】可変抵抗素子と選択トランジスタを直列に接続してなるメモリセルを、複数、マトリクス状に配列してなるメモリセルアレイを有し、メモリセルのセット動作（可変抵抗素子の低抵抗化動作）を、選択トランジスタによりセット動作時に流れる電流を所定の低電流に制限しながら、リセット動作（可変抵抗素子の高抵抗化動作）よりも長い時間をかけてセット電圧パルスを印加することで行い、且つ、かかるセット電圧パルスを、複数のメモリセルに対して同時に印加することで行う。
【選択図】図４

Description

本発明は、不揮発性の可変抵抗素子を用いて情報を記憶する不揮発性の半導体装置に関し、特に、データの書き込みおよび消去を効率よく行うことのできる半導体記憶装置とその制御方法に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この可変抵抗素子の構造は極めて単純で、図８の例に示すように、可変抵抗素子１０は、下から、下部電極１１、可変抵抗体１２、上部電極１３が順に積層された構造となっており、上部電極１３と下部電極１１の間に電圧パルス等の電気的ストレスを印加することにより、抵抗値を可逆的に変化させることができる。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性の記憶装置を実現できる。

可変抵抗体１０４の材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。尚、特許文献１に例示する素子構造では、可変抵抗体１０４の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ＸＣａ_ＸＭｎＯ_３（ＰＣＭＯ）膜が用いられている。また、遷移金属の酸化物である、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜についても可逆的な抵抗変化を示すことが、非特許文献１から知られている。

特に、二元系の金属酸化物を用いる場合、従来の半導体の製造ラインで使用していた材料で構成されているため、微細化が行いやすく、低コストで製造できる利点がある。このような二元系の金属酸化物で良好なスイッチング動作を実現するためには、当該金属酸化物の薄膜の両端を金属電極で挟み、更に、両端の金属電極のうち一方の金属電極と酸化物の界面をオーミック接合もしくはそれに近い状態とし、他方の金属電極と酸化物の界面を例えばショットキー接合のような導電キャリアのギャップが生じる状態となるように、可変抵抗素子の構造を非対称とする。このような構造とすることで、可変抵抗素子が、異なる極性の電圧パルス印加により高抵抗状態‐低抵抗状態間の遷移を示し、良好なバイポーラスイッチングが実現される。

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセル、１つのダイオードＤと１つの可変抵抗素子Ｒとから構成される（「１Ｄ１Ｒ型」と称される）メモリセル、又は、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。

ところで、上述した酸化ハフニウムのような二元系金属酸化物を用いた可変抵抗素子の場合、酸化膜中にフィラメント状に形成された酸素欠陥による導電パス（以降、適宜「フィラメントパス」と称す）の開閉によって、抵抗スイッチングするといわれている。かかるフィラメントパスはフォーミングと呼ばれる電圧印加により、絶縁破壊時の電流を制限することで、ソフトブレークダウンの結果として形成される。従って、フィラメントパスの太さを細く形成するほど、抵抗変化の原因であるフィラメントパスの開閉に必要な電流、即ち、抵抗スイッチングに必要な電流を少なくすることができる。

上記の可変抵抗素子を高抵抗状態へスイッチングさせる場合、２つの電極のうち、仕事関数差の大きい電極側が正極性となる電圧パルスを印加する。これにより、膜中の酸素イオンが内部電界によって仕事関数差の大きい電極側に拡散するとともに、フィラメントパスを流れる電流によってジュール熱が発生し、拡散により形成された酸素欠陥中の酸素イオンやフィラメント周辺の酸化物層中の酸素イオンが、フィラメントパス内へ移動する。この結果、フィラメントの酸素欠陥が消失しフィラメントの抵抗が増加すると考えられている。

一方、低抵抗状態へスイッチングさせる場合は、仕事関数差の大きい電極側が負極性となる電圧パルスを印加することにより、フィラメントパス中に酸素欠陥を発生させる。このとき、可変抵抗素子内に流れる電流をトランジスタ等により制限することにより、低抵抗状態の安定なフィラメントパスが形成される。通常、フィラメントパスの開閉に必要な電流の下限は、１００μＡ〜２００μＡ程度に低減できる。

米国特許第６２０４１３９号明細書

Baek, I.G.他, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses" IEDM2004, pp.587-590, 2004年

上記の金属酸化物を用いた可変抵抗素子を、実際の大容量の半導体記憶装置に適用するには、最先端の微細化加工技術に適応させなければならない。そのためには、最先端の加工技術で製造された最小のトランジスタの駆動能力で、可変抵抗素子に保持されるデータの書き換えや読み出しができることが必要となる。

最先端の微細化加工技術で製造されたトランジスタは、スケーリング則に従ってトランジスタのオン抵抗が増加し、電流駆動能力が減少し、駆動電圧が減少する。現状で、１Ｖ程度の低電圧、数１０μＡの低電流での書き込み条件で素子の抵抗状態を変化させることが必要とされ、フィラメントパスの開閉に必要な電流を更に低減しなければならないという要請がある。これは、低抵抗状態から高抵抗状態に変化させる際に、１Ｖ印加した際に流れる電流を１０μＡと想定すると、低抵抗状態の電圧電流特性が線形特性を持っている場合、低抵抗状態の抵抗値を１００ｋΩに設定しなければならないことを意味する。

また、可変抵抗素子の抵抗状態の読み出しは、トランジスタと可変抵抗素子を直列に接続した状態で抵抗値を読み出すことで行われる。このため、可変抵抗素子の低抵抗状態の抵抗値をトランジスタのオン抵抗より十分に高く設定しなければ、読み出しセンス感度が悪くなり読み出しが困難になる。一方で、可変抵抗素子の低抵抗状態の抵抗値を高くすると、高抵抗状態の抵抗値との間で読み出しマージンが狭くなる。例えば、センスアンプでセンシング可能な読み出し電流の下限値が１μＡとすると、読み出し電圧が０．１Ｖであれば、低抵抗状態の抵抗値は１００ｋΩが上限となる。直列に接続されたトランジスタのオン抵抗は、少なくとも可変抵抗素子の低抵抗状態の抵抗値の上限より低く設定しなければ、読み出しが困難となる。

ここで、可変抵抗素子を高抵抗状態から低抵抗状態に書き換える動作（以降、適宜「セット動作」と称す）では、金属酸化物中の金属‐酸素間の結合を切断するだけの一定以上の電圧および電流を印加して、上述の通り酸素の移動を誘起させ、金属酸化物中を貫通するように酸素欠損を形成させ、フィラメントパスを形成させる。このとき、セット動作で印加する電圧、電流量または電流を流す時間が減少すると、酸素の移動が不完全となり、形成されるフィラメントパスが不連続となるため、抵抗が増加する。これは、数ｎｍのシリコン酸化物のソフトな絶縁破壊現象（以下、ソフトブレークダウン）と同様のメカニズムである。金属酸化物材料によってセット動作時の必要な電流量、電流を流す時間が異なるものの、金属と酸素で構成された薄膜の酸化物である限り、かかるメカニズムそのものは変化しないと考えられている。

図９に、金属酸化物にハフニウム酸化物を用いた可変抵抗素子とトランジスタで構成されたメモリ素子において、セット動作で印加した電圧パルスのパルス幅（セット時間）と、セット動作後の抵抗値との関係を示す。

セット動作時において、可変抵抗素子に流れる電流（セット電流）Ｉｓｅｔをトランジスタで１００μＡ以下に制限した場合、セット時間を１００ｎｓｅｃまで短くしても、２０ｋΩ程度のセット動作後の抵抗値が得られる。しかしながら、セット電流をより低電流に制限するに伴って、セット動作後の抵抗値が高抵抗側にシフトする。セット電流Ｉｓｅｔを４０μＡ以下に制限した場合、セット時間の減少とともにセット動作後の抵抗値が増加する傾向を示し、セット時間５００ｎｓｅｃ以下ではセット動作後の抵抗値は３００ｋΩ程度まで上昇している。同様に、セット電流Ｉｓｅｔを２０μＡ以下に制限した場合、セット時間５００ｎｓｅｃ以下ではセット動作後の抵抗値は１０ＭΩ程度まで上昇している。

これに対し、セット電流Ｉｓｅｔが１００μＡより大きい場合は、セット動作後の抵抗値は、セット時間によらずほぼ一定であり、電圧パルスの電圧振幅を大きくするほど、セット時間を短縮できることが分かっている。

このことは、微小トランジスタの駆動能力を考慮し、数十μＡ程度のセット電流で、セット動作後の抵抗値を１００ｋΩ程度で安定に制御するためには、セット時間を１μｓｅｃ以上の長時間にしなければならないことを意味する。

一方、可変抵抗素子を低抵抗状態から高抵抗状態に書き換える動作（以降、適宜「リセット動作」と称す）では、動作速度は低下しない。上述の通り、リセット動作は、低抵抗化したフィラメントパスに電流を流すことによって発生するジュール熱により生じるものであるため、セット電流を小さくするほど、形成されるフィラメントパスが細くなり、発生するジュール熱がフィラメントパス内に集中し、より少ない電流量で必要なジュール熱が得られる。例えば、上記のハフニウム酸化物を用いた素子の場合、１００ｋΩの低抵抗状態から、数十μＡの電流を数十ｎｓｅｃ流すことによってフィラメントパスが高抵抗化して、数十ＭΩ〜数百ＭΩまで上昇する。

この結果、従来から抵抗変化型メモリの利点として期待されていた、ランダムアクセスで数十ｎｓｅｃの高速パルス電圧印加で書き換えが可能という特徴が、最先端の微細化加工技術に適応した大容量の半導体記憶装置では失われ、セット動作に１μｓｅｃ以上の時間を要することにより、書き換え速度が遅くなってしまう。

上記の状況に鑑み、本発明は、金属酸化物を用いる可変抵抗素子において、低電圧、低電流動作での効率的な書き換え方法を提供し、これにより、かかる可変抵抗素子を備えた低消費電力で大容量の半導体記憶装置を実現することをその目的とする。

上記目的を達成するための本発明に係る半導体記憶装置は、可変抵抗素子の第１電極及び第２電極の何れか一方と、選択トランジスタの入出力端子対の一方とを接続してなるメモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイを備え、前記可変抵抗素子が、前記第１電極と前記第２電極の間に金属酸化物を含んでなる可変抵抗体を備え、前記第１及び第２電極間への電気的ストレスの印加に応じて、前記第１及び第２電極間の電気抵抗が変化することによって情報を記憶する半導体記憶装置であって、
第１極性のリセット電圧パルスを前記メモリセルの両端に印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を高抵抗状態の抵抗範囲に高抵抗化させるリセット動作、及び、前記第１極性と逆極性の第２極性のセット電圧パルスを前記メモリセルの両端に印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を低抵抗状態の抵抗範囲に低抵抗化させるセット動作を制御する制御回路を備え、
前記制御回路が、
前記セット動作において、
前記メモリセルの前記選択トランジスタの制御端子に所定の電圧を印加し、前記セット電流の上限を低電流に制限した状態で、複数の前記メモリセルに対して前記リセット動作における前記リセット電圧パルスの印加時間よりも長い印加時間で前記セット電圧パルスの印加を制御することを特徴とする。

上記特徴の本発明に係る半導体記憶装置は、前記リセット動作において、前記リセット電圧パルスの印加時間が、前記セット電流の上限を前記低電流に制限して前記セット動作を行う場合に、前記セット電圧パルス印加後の前記第１及び第２電極間の電気抵抗を前記低抵抗状態の抵抗範囲に収めるのに必要な最短の前記セット電圧パルスの印加時間よりも短く設定されていることが好ましい。これにより、高速動作を可能とする。

上記特徴の本発明に係る半導体記憶装置は、前記セット動作において、前記第１及び第２電極間を流れるセット電流を制限した状態で前記セット電圧パルスを前記メモリセルの両端に印加する場合、前記可変抵抗素子が、前記セット電流の上限を低くするに伴って前記セット動作後の前記第１及び第２電極間の電気抵抗が高抵抗側に変化し、且つ、前記セット電圧パルスの印加時間を短くするに伴って前記セット動作後の前記第１及び第２電極間の電気抵抗が高抵抗側に変化する特性を有することが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記リセット動作において、前記リセット電圧パルスの印加を、前記メモリセルの前記可変抵抗素子の前記第１及び第２電極間を流れるリセット電流を前記選択トランジスタにより制限しないで行うことが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記メモリセルアレイが、前記メモリセルを少なくとも列方向に配列してなり、
同一列に属する前記メモリセルの前記選択トランジスタの制御端子同士を、列方向に延伸するワード線に接続し、
前記セット動作が、前記選択トランジスタの制御端子が同じ前記ワード線に接続する複数の列方向に隣接した前記メモリセルからなる第１メモリセル群に対して同時に前記セット電圧パルスを印加する同時セット動作であることが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記制御回路は、前記同時セット動作後、前記第１メモリセル群の中からリセット対象の一又は複数の前記メモリセルを第２メモリセル群として選択し、前記第２メモリセル群に属するメモリセルに対して前記リセット動作を逐次実行する逐次リセット動作を制御することが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記メモリセルアレイが、複数のバンクに分割されてなり、
一方のバンクに属する複数の前記メモリセルの前記同時セット動作と、他方のバンクに属する前記メモリセルの前記逐次リセット動作が、同一の動作サイクルで並列に実行されることが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記制御回路は、前記同時セット動作後、前記逐次リセット動作前に、前記セット電圧パルスを印加した全ての前記メモリセルの前記可変抵抗素子の抵抗状態を読み出し、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗が前記低抵抗状態の抵抗範囲内にない前記メモリセルを再度選択して前記セット動作を行うベリファイ動作を制御することが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記制御回路は、前記セット動作及び前記リセット動作を実行する前に、初期高抵抗状態にある前記可変抵抗素子の前記第１及び第２電極間に電気的ストレスを印加し、前記第１及び第２電極間の電気抵抗を低抵抗化するフォーミング動作を制御することが好ましい。

上記特徴の本発明に係る半導体記憶装置は、更に、前記選択トランジスタのオン抵抗が少なくとも前記低抵抗状態の抵抗範囲の上限より低いことが好ましい。より好ましくは、前記選択トランジスタのオン抵抗が１０ｋΩ以上、１００ｋΩ以下であるとよい。これにより、読み出しセンス感度の高く、読み出しマージンの広い半導体記憶装置を実現できる。

上記特徴の本発明に係る半導体記憶装置は、更に、前記低抵抗状態の抵抗範囲の上限が１００ｋΩ以下であり、前記高抵抗状態の抵抗範囲の下限が１ＭΩ以上であることが好ましい。これにより、１０倍以上の抵抗変化比（高抵抗状態と低抵抗状態の間の抵抗値の比）が得られ、読み出しの容易な半導体記憶装置を実現できる。

本発明によれば、複数のメモリセルに対して同時にセット動作を行うことで、セット動作に時間を要することによる動作速度低下の問題を実質上見えなくし、セット電流を所定値以下に制限してセット動作を行う場合に、短時間のセット電圧パルスの印加では低抵抗化が不十分となる場合であっても、書き換え動作速度の低下を招くことなく、長時間のセット電圧パルスの印加により低抵抗化を行うことが可能となる。

例えば、セット動作において複数ビットを、同一のワード線に接続し、隣接するビット線に接続するアドレスが連続したメモリセルに対して、同時に低抵抗化を行う。一方で、リセット動作では必要なメモリセルのみ高抵抗化を行う構成とすることができる。

これにより、書き換え動作速度を落とすことなく、低電圧、低電流での書き換えが可能であり、低消費電力で大容量の半導体記憶装置を実現することができる。

本発明の一実施形態に係る半導体記憶装置の概略の構成を示す回路ブロック図 メモリセルアレイの構成の一例を示す回路図 可変抵抗素子の抵抗値の変化の様子を示すグラフ 本発明の書き換え動作方法の一例を示すタイミングチャート 本発明の書き換え動作方法を実行した際の、メモリセルの可変抵抗素子の抵抗値の分布状態の一例を示す分布図 複数のバンクを備えて構成される本発明の一実施形態に係る半導体記憶装置のメモリセルの一例を示す回路ブロック図 複数のバンクを備える半導体記憶装置において、本発明の書き換え動作方法の一例を示すタイミングチャート 可変抵抗素子の構造の一例を示す断面模式図 可変抵抗素子の動作特性を示すグラフであり、セット動作（低抵抗化）で印加したセット電圧パルスの印加時間（パルス幅）とセット動作後の抵抗値の関係を示すグラフ

〈第１実施形態〉
本発明の一実施形態の半導体記憶装置（以下、「本発明装置」と称す）の概略の構成を示す回路ブロック図を図１に示す。図１に示す本発明装置１は、夫々、メモリセルアレイ２０、制御回路２１、電圧発生回路２２、ワード線デコーダ２３、ビット線デコーダ２４、及び、ソース線デコーダ２５を備えてなる。

図２に、メモリセルアレイ２０の回路構成の一例を示す。図２に示すように、メモリセルアレイ２０は、可変抵抗素子Ｒと選択トランジスタＴを直列に接続した、１対の入出力端子対を有するメモリセルＣを、行及び列方向に複数配列してなる。各メモリセルＣの入出力端子対の可変抵抗素子側の一端が、列方向（図２の横方向）に延伸する複数のビット線ＢＬ１〜ＢＬｎに接続され（ｎは２以上の自然数）、各メモリセルＣの入出力端子対の選択トランジスタ側の一端が、同じく列方向に延伸するソース線ＳＬ１〜ＳＬｎに接続されている。一方、各メモリセルＣの選択トランジスタの制御端子が、行方向（図２の縦方向）に延伸する１又は複数のワード線ＷＬ１〜ＷＬｍに接続されている（ｍは自然数）。

可変抵抗素子Ｒは、第１電極と第２電極の間に金属酸化物材料を含んでなる可変抵抗体が狭持された素子であり、かかる第１及び第２電極の間の電気的ストレスの印加に応じて、第１及び第２電極の間の電気抵抗が変化する特性を有している。かかる可変抵抗素子Ｒの構造としては、例えば、図８に示す可変抵抗体１２を上部電極（第１電極）１３と下部電極（第２電極）１１間に挟んだ素子が挙げられるが、かかる構造に限定されるものではない。また、可変抵抗体の材料としては、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミ（Ａｌ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、銅（Ｃｕ）の中から選択される元素の酸化物や酸窒化物等を含む材料が挙げられるが、かかる材料群に限定されるものではない。前述の通り、第１及び第２電極の間の電気的ストレスの印加に応じて、第１及び第２電極の間の電気抵抗が変化する素子である限り、素子構造ならびに素子を構成する材料は問わない。

上記の金属酸化物または金属酸窒化物を可変抵抗体として用いて可変抵抗素子を構成する場合、製造直後の初期状態にある可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態（可変抵抗状態）にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（フィラメントパス）を抵抗変化層１５内に形成する必要がある。かかる電圧印加処理は、フォーミング処理と呼ばれている。これにより、可変抵抗体１３内を流れる電流の電流密度が局所的に高くなる導電パスが形成される。

そして、かかるフォーミング処理によって形成されたフィラメントパスが、その後の素子の電気特性を決定することが知られている。また、フィラメントパスは、電極と可変抵抗体の界面付近に電界によって酸素原子が集まったり、拡散したりすることにより形成または消滅し、この結果抵抗変化が生じると考えられている。

また、抵抗変化はポテンシャルバリヤの大きい、仕事関数が大きい電極側と金属酸化物または金属酸窒化物との界面で起っていると考えられている。したがって、第１電極及び第２電極のうち、一方の電極を仕事関数の大きな導電性材料で構成して、可変抵抗体とショットキー接合するようにし、他方の電極を仕事関数の小さな導電性材料で構成して、可変抵抗体とオーミック接合するようにするとよい。このように構成することで、可変抵抗素子Ｒが安定した抵抗スイッチングを示すことが知られている。具体的には、第１電極よりも第２電極の仕事関数が大きいとした場合、第１電極が４．５ｅＶより小さい仕事関数を持つ導電性材料（例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒなど）から選択され、第２電極が４．５ｅＶ以上の仕事関数を持つ導電性材料（例えば、Ｐｔ、ＴｉＮ、Ｒｕ、ＲｕＯ_２、ＩＴＯ（Indium Tin Oxide）など）から選択されることが好ましい。

また、本実施形態では、低抵抗状態に変化させる場合と高抵抗状態に変化させる場合とでは、極性が逆となる電圧パルスを印加することで、可変抵抗素子Ｒを含むメモリセルＣの書き換え動作を行う。

メモリセルアレイ２０において、動作対象として選択されたメモリセル（以降、適宜「選択メモリセル」と称する）の書き換えを行う場合、選択メモリセルに接続するワード線に電圧を印加して選択状態とし、選択メモリセルの両端に所定の書き換え電圧が印加されるように、選択メモリセルに接続するビット線とソース線に所定の電圧を印加する。ここで、可変抵抗素子Ｒを高抵抗化させるリセット動作では、第１極性のリセット電圧パルスが選択メモリセルの両端に印加されるように、選択メモリセルに接続するビット線とソース線に所定の電圧を印加して、選択メモリセル内の可変抵抗素子Ｒの電気抵抗を所定の高抵抗状態の抵抗範囲に高抵抗化させる。一方、可変抵抗素子Ｒを低抵抗化させるセット動作では、第１極性と逆極性の第２極性のセット電圧パルスが選択メモリセルの両端に印加されるように、選択メモリセルに接続するビット線とソース線に所定の電圧を印加して、選択メモリセル内の可変抵抗素子Ｒの電気抵抗を所定の低抵抗状態の抵抗範囲に低抵抗化させる。

このとき、セット動作は、選択メモリセルの可変抵抗素子Ｒに流れる電流量を選択トランジスタＴにより所定の低電流に制限して行う。これにより、形成されるフィラメントパスが細くなり、低抵抗状態の抵抗値のばらつきを低減できる。したがって、セット動作では、選択メモリセルに接続するワード線には、トランジスタＴにより電流量を制限できるだけの所定の電圧を印加する。

これに対し、リセット動作では、選択メモリセルの可変抵抗素子Ｒに流れる電流量を制限する必要はない。むしろ、かかる電流量を制限しない方が、より高速に動作する。したがって、リセット動作では、選択メモリセルに接続するワード線に、トランジスタＴによる電流制限がされないような、所定の高電圧を印加するとよい。

制御回路２１は、メモリセルアレイ２０内の選択メモリセルの書き換え（セット動作およびリセット動作）、及び、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２１はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２３、ビット線デコーダ２４、及び、ソース線デコーダ２５を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。なお、図１に示す例では、制御回路２１は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧発生回路２２は、上記書き換え及び読み出しの各メモリ動作、及び、フォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２３に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２４に供給し、選択ソース線電圧及び非選択ソース線電圧を発生してビット線デコーダ２５に供給する。

ワード線デコーダ２３は、上記書き換え及び読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。

ビット線デコーダ２４は、上記書き換え及び読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。

ソース線デコーダ２５は、上記書き換え及び読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。

本発明装置１は、さらに、読み出し回路（図示せず）を備え、読み出し動作時において、読み出し電圧の印加により選択メモリセルの可変抵抗素子に流れる電流を検知することで、選択メモリセルの可変抵抗素子が高抵抗状態にあるか低抵抗状態にあるかを判別できるように構成されている。

以下に、可変抵抗素子Ｒが、金属酸化物として酸化ハフニウム膜を用い、上部電極としてＴａ、下部電極としてＴｉＮを用いた素子である場合に、書き換え（セット動作およびリセット動作）を高速に行う方法について説明する。図３に、かかる素子の、フォーミング処理後、セット動作後、及び、リセット動作後の抵抗値の変化を示す。

まず、製造直後のメモリセルアレイ２０に対し、ソース線を接地し、選択されたビット線からフォーミング電圧として１Ｖ〜１．５Ｖを印加し、選択メモリセルの選択トランジスタに最大で２０μＡの電流が流れるように選択トランジスタＴの制御端子と接続されるワード線の電圧を制御した。フォーミング処理前の可変抵抗素子Ｒの抵抗値は数ＧΩ程度の高抵抗であり、フォーミング電圧の殆どは可変抵抗素子Ｒに印加される。可変抵抗素子Ｒに電流は殆ど流れない。選択トランジスタＴによる電流制限を行うことで、ソフトブレークダウンの結果としてフィラメントパスが形成される。

フォーミング処理によりフィラメントパスが形成されると、可変抵抗素子の抵抗値は、図３に示すように、初期抵抗１ＧΩ以上であったものが、フォーミング後には１ＭΩにまで低抵抗化される。さらに、セット動作を行い、選択メモリセルの選択トランジスタＴに最大で４０μＡの電流が流れるように選択トランジスタＴの制御端子と接続されるワード線の電圧を制御した状態で、選択されたビット線を介してセット電圧パルス（ここでは、２．５Ｖ）を印加し、可変抵抗素子Ｒの抵抗値を、８０ｋΩ〜１００ｋΩの低抵抗状態の抵抗範囲に入るように低抵抗化させた。

その後、リセット動作を行い、選択トランジスタＴによる電流制限を行わない状態に選択トランジスタＴの制御端子と接続されるワード線の電圧を制御し、選択されたソース線を介してリセット電圧パルス（ここでは、１．６Ｖ）を印加し、可変抵抗素子Ｒの抵抗値を、１ＭΩ以上の高抵抗状態の抵抗範囲に入るように高抵抗化させた。

このとき、リセット動作は、１．６Ｖ、２０〜５０ｎｓｅｃのリセット電圧パルスを選択メモリセルに印加することにより、高速で動作が可能である。

ところが、セット動作を、リセット動作と同様に２０〜５０ｎｓｅｃのセットパルス電圧印加で行うとした場合、図９から、セット電流を４０μＡ以下に制限する限り、セット動作後の抵抗値を８０ｋΩ〜１００ｋΩの低抵抗状態の抵抗範囲に収めることができない。セット動作後の抵抗値は、１００ｋΩ〜１ＭΩの低抵抗状態と高抵抗状態の間の中間状態の抵抗範囲、或いは、最悪の場合１ＭΩ以上の高抵抗状態の抵抗範囲にとどまり、低抵抗化が困難となる。セット動作後の抵抗値を８０ｋΩ〜１００ｋΩの低抵抗状態の抵抗範囲に収めるには、図９から、２μｓｅｃ程度以上の長時間のセット電圧パルスの印加を必要とする。以下において、このセット動作後の抵抗値を低抵抗状態の抵抗範囲に収めるのに必要なセット電圧パルスの最短の印加時間を、「最短セット時間」と称する。

そこで、本実施形態の本発明装置１では、選択メモリセルに接続するワード線に印加する電圧を、選択メモリセルの選択トランジスタＴに流れる電流が最大で４０μＡになるように制限しながら、上記最短セット時間（上述の例では、２μｓｅｃ程度）以上の長時間のセット電圧パルスの印加を行う。一方で、かかるセット電圧パルスの印加を同じワード線に接続する複数の隣接する選択メモリセル（第１メモリセル群）に対して同時に行い、一メモリセル当りのセット動作に要する時間を短縮する。以下において、このように複数の隣接するメモリセルを選択してセット電圧パルスを同時に印加する動作を、「同時セット動作」と呼ぶことにする。

例えば、６４ビットの可変抵抗素子に対し同時セット動作を行うことによって、１ビット当りのセット動作に要する時間を約１６ｎｓｅｃに短縮し、リセット電圧パルスの印加時間と同程度にまで短縮できる。同時セット動作の完了後、リセット動作が必要な一又は複数のメモリセル（第２メモリセル群）を選択し、リセット電圧パルスの印加を逐次行う。リセット電圧パルスの印加時間は（上述の例では、２０〜５０ｎｓｅｃ）は、上記最短セット時間よりも極めて短い。このように、複数の隣接するメモリセルの中から、リセット動作対象の一又は複数のメモリセルを選択して、リセット電圧パルスを逐次印加する一連のリセット動作を、全体で「逐次リセット動作」と呼ぶことにする。

図４に上記の同時セット動作および逐次リセット動作を本発明装置１で行う場合のタイミングチャートの例を示す。なお、かかる同時セット動作および逐次リセット動作は、本発明装置１の制御回路２１によりその実行が制御される。図４は、バースト機能により、８つの書き込みデータを連続して書き込む（バースト長が８の）場合の例である。なお、図４における各クロックサイクルｔ３〜ｔ１１、及び、ｔｎ〜ｔｎ＋１０は、夫々、クロックの立ち上がりタイミングで開始する。

本実施形態の本発明装置１は、書き換え対象のメモリセルの先頭アドレスＡｄｄ０が、アドレス線を介して制御回路２１に入力され、書き換えデータＤ０〜Ｄ７が、データ線を介して制御回路２１に入力され、制御信号線を介して書き換えコマンドが制御回路２１に入力されることで、同時セット動作および逐次リセット動作を開始する。クロックサイクルｔ３〜ｔｎで、同じワード線に接続する連続したアドレスＡｄｄ０〜Ａｄｄ７に対応するメモリセルに対して同時セット動作（ＳＥＴ）を行う。クロックサイクルｔｎ＋２〜ｔｎ＋９では、Ａｄｄ０〜Ａｄｄ７に対応するメモリセル毎に、夫々異なるクロックサイクルでリセット電圧パルスの印加が逐次行われ、逐次リセット動作（ＲＥＳＥＴ）が実行されている。

なお、図４の例では、Ａｄｄ０〜Ａｄｄ７に対応する全てのメモリセルの可変抵抗素子をリセット動作により高抵抗化する場合を示している。しかしながら、逐次リセット動作では、書き換えデータＤ０〜Ｄ７に応じて、リセット動作が必要なメモリセルを選択して、リセット電圧パルスの電圧パルスを行えばよく、可変抵抗素子が低抵抗状態を保持するメモリセルに対しては、リセット電圧パルスの印加は不要である。

また、図４では、８ビットの書き込みデータＤ０〜Ｄ７を連続して書き込む場合を例示したが、連続して書き込むデータのビット数（バースト長）が多くなればなるほど、一メモリセル当りのセット動作に要する時間が短縮され、高速動作が望める。

このように、複数のメモリセルに対して同時セット動作を行った後、リセット動作（高抵抗化）が必要なメモリセルを選択し逐次リセット動作を行うことで、書き換え動作速度の高速化が可能となり、書き換え動作速度を落とすことなく、低電圧、低電流での書き換えが可能であり、低消費電力で大容量の半導体記憶装置を実現することができる。

〈第２実施形態〉
上記第１実施形態では、セット動作を、長時間のセット電圧パルスを選択メモリセルに印加することで実行しつつ、かかる長時間のセット電圧パルスの印加を複数の選択メモリセルに対して同時に印加することで、一メモリセル当りのセット動作に要する時間を短縮し、書き換えに要する時間を実質上短縮する方法を説明した。しかしながら、かかるセット電圧パルスの印加時間は、短ければ短いほど好ましいことは変らない。

一方で、セット電圧パルスの印加時間を短くするにつれ、セット動作後の可変抵抗素子の抵抗値が低抵抗状態の抵抗範囲から外れ、セット不良が発生する素子が増加する。

しかしながら、セット動作後、選択メモリセルの可変抵抗素子の抵抗状態を読み出し、セット不良と判断されたメモリセルに対して、再度セット動作を行うことで、セット動作時間の短縮化が可能となる。これを以下に示す。なお、上記のセット不良か否かを判定し、セット不良と判定された素子に対して再度セット動作を行う動作を、「ベリファイ動作」と呼ぶことにする。

図５に同時セット動作後、ベリファイ動作後、逐次リセット動作後の選択メモリセルの可変抵抗素子の抵抗値の分布状態の一例を示す。

図４の同時セット動作において、例えば５００ｎｓｅｃの印加時間でセット電圧パルスを印加する場合を考える。この場合、セット電圧パルスの印加時間が十分長時間でないため、図５（ａ）に示すように、選択メモリセルの可変抵抗素子の抵抗値が低抵抗状態の抵抗範囲まで下がりきらず、低抵抗状態の抵抗範囲の上限より高抵抗となる素子が存在しうる。

このため、本実施形態では、同時セット動作の後、ベリファイ動作を行い、同時セット動作を行った各メモリセルの可変抵抗素子の抵抗状態を読み出し、可変抵抗素子の抵抗値が低抵抗状態の抵抗範囲内にあるか否かを判定する。ここで、抵抗値が低抵抗状態の抵抗範囲外にある可変抵抗素子（図５（ａ）の斜線部分）は、セット不良と判定される。

そして、セット不良と判定された可変抵抗素子を有するメモリセルを選択して、セット動作を再度行う。セット不良と判定された可変抵抗素子が複数ある場合は、かかる複数の可変抵抗素子に対応する複数のメモリセルを選択して同時セット動作を行えばよい。ここで、最初の同時セット動作におけるセット電圧パルスの印加時間と、ベリファイ動作におけるセット電圧パルスの印加時間は、ともに同じ（ここでは、５００ｎｓｅｃ）とする。かかるベリファイ動作を、全ての選択メモリセルの可変抵抗素子の抵抗値が低抵抗状態の抵抗範囲内にあると判定されるまで繰り返すことで、可変抵抗素子の抵抗値の分布状態は、図５（ｂ）に示すように変化する。

その後、リセット動作が必要なメモリセルを選択し、逐次リセット動作を行うことで、図５（ｃ）に示す分布状態が得られる。

このように構成することで、ベリファイ動作における抵抗状態の読み出しに要する時間は、セット動作に比べて僅か（５０ｎｓｅｃ程度）であり、実質的にセット時間の増加に影響しない。また、ベリファイ動作によりセット不良と判定されたメモリセルの可変抵抗素子に対して再度セット動作（同時セット動作）を実行しても、合計のセット動作に要する時間は１μｓｅｃ程度であり、第１実施形態の書き換え方法と比較してセット動作時間の短縮化が図れた。

〈第３実施形態〉
本発明装置１において、メモリセルアレイ２０が複数のバンクで構成されていてもよい。メモリセルアレイが複数のバンクを備えて構成された本発明装置の例を図６に示す。図６に示す本発明装置２は、メモリセルアレイ２０が４つのバンク２０ａ〜２０ｄに分割されてなる。各バンク２０ａ〜２０ｄは、夫々が本発明装置１のメモリセルアレイ２０に相当し、ワード線ＷＬ１〜ＷＬｍ、ビット線ＢＬ１〜ＢＬｎ、ソース線ＳＬ１〜ＳＬｎによりマトリクス状に配置された複数のメモリセル同士の接続がなされている。また、本発明装置１と同様、制御回路２１、電圧発生回路２２（図示せず）、ワード線デコーダ２３、ビット線デコーダ２４、及び、ソース線デコーダ２５を備えてなる。なお、図６では、簡単のため、ワード線デコーダ２３、ビット線デコーダ２４、及び、ソース線デコーダ２５をまとめて１つのデコーダとして記載している。

本発明装置２の制御回路２１は、アドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、デコーダ（ワード線デコーダ２３、ビット線デコーダ２４、及び、ソース線デコーダ２５）を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。また、制御回路２１は、各バンク２０ａ〜２０ｄ毎に、選択メモリセルに対する処理動作が、書き換え動作または読み出し動作、或いはフォーミング処理の何れであるかを示す信号ＲＷ、信号ＲＷが書き換え動作であることを示す場合に、データの何ビット目がかかる動作を行うべきビットであるかを示す信号ＷＥ、アドレスを示す信号ＡＤ、書き込みデータを示す信号ＤＷをデコーダ２７（特に、ビット線デコーダ）に出力し、デコーダ２７から読み出しデータを示す信号ＤＲを受け付けるように構成されている。

本発明装置２では、各バンク２０ａ〜２０ｄ毎に、連続したアドレスに対応するメモリセル（例えば、図６のＡ_Ｃ１〜Ａ_Ｃ１＋７、Ａ_Ｃ２〜Ａ_Ｃ２＋７、Ａ_Ｃ３〜Ａ_Ｃ３＋７、或いは、Ａ_Ｃ４〜Ａ_Ｃ４＋７）に対し、同時セット動作および逐次リセット動作が実行される。このとき、各バンクの同時セット動作および逐次リセット動作のレイテンシーが時間発生する。本実施形態では、このレイテンシーを最小限にするために、各バンクの同時セット動作と逐次リセット動作の実行タイミングをずらすことによって、メモリ外部から見て、順次、リセット動作が実行されるように構成する。

具体的には、バンク２０ａ〜２０ｄのうち、少なくとも２つのバンク（例えば、２０ａと２０ｂ）において、一方のバンクに属する選択メモリセルに対する同時セット動作と、他方のバンクに属する選択メモリセルに対する逐次リセット動作が、同一の動作サイクルで実行されるように構成する。図７にかかる構成のタイミングチャートを示す。

クロックｔ４〜ｔ１１からなる動作サイクルＴ１において、バンク２０ａに属し、アドレスＡ_Ｃ１〜Ａ_Ｃ１＋７で示される連続したメモリセルの同時セット動作が実行されている。さらに、バンク２０ｃに属し、アドレスＡ_Ｃ３〜Ａ_Ｃ３＋７で示される連続したメモリセルの同時セット動作も実行されている。

そして、クロックｔ１２〜ｔ１９からなる動作サイクルＴ２では、バンク２０ａに属し、アドレスＡ_Ｃ１〜Ａ_Ｃ１＋７で示される連続したメモリセルの逐次リセット動作と、バンク２０ｂに属し、アドレスＡ_Ｃ２〜Ａ_Ｃ２＋７で示される連続したメモリセルの同時セット動作が実行されている。さらに、バンク２０ｃに属し、アドレスＡ_Ｃ３〜Ａ_Ｃ３＋７で示される連続したメモリセルの逐次リセット動作と、バンク２０ｄに属し、アドレスＡ_Ｃ４〜Ａ_Ｃ４＋７で示される連続したメモリセルの同時セット動作も実行されている。

なお、図７の例では、アドレスＡ_Ｃ１〜Ａ_Ｃ１＋７、Ａ_Ｃ２〜Ａ_Ｃ２＋７、Ａ_Ｃ３〜Ａ_Ｃ３＋７、及び、Ａ_Ｃ４〜Ａ_Ｃ４＋７に対応する全てのメモリセルの可変抵抗素子をリセット動作により高抵抗化する場合を示している。しかしながら、逐次リセット動作では、各メモリセルの書き換えデータに応じて、リセット動作が必要なメモリセルを選択して、リセット電圧パルスの電圧パルスを行えばよく、可変抵抗素子が低抵抗状態を保持するメモリセルに対しては、リセット電圧パルスの印加は不要である。

このように構成することで、同時セット動作および逐次リセット動作におけるレイテンシーが最小限となり、高速動作を実現できる。

以上、本発明によれば、書き換え動作速度を落とすことなく、低電圧、低電流での書き換えが可能であり、低消費電力で大容量の半導体記憶装置を実現することができる。

なお、本発明装置１において、メモリセルアレイ２０が、ソース線が列方向に、即ちビット線と平行に延伸する構成としたが、行方向に、即ちビット線と垂直な方向に延伸する構成としても構わない。本発明において、メモリセルアレイ２０の構成としては、図２に示す回路構成のものに限定されるものではなく、上記ビット線、ソース線、及びワード線によりマトリクス状に配置されたメモリセルが相互に接続されるものであれば、特にその回路構成により本発明が限定されるものではない。図２ではメモリセル入出力端子対の可変抵抗素子Ｒ側の一端がビット線に、選択トランジスタＴ側の一端がソース線に接続されているが、可変抵抗素子Ｒ側の一端がソース線に、選択トランジスタ側の一端がビット線に接続される構成としても構わない。

また、本実施形態では、同時セット動作において、同じワード線に接続する複数の隣接する選択メモリセルに対して、セット電圧パルスを同時に印加する方法を説明したが、本発明はこれに限られるものではなく、異なるワード線に接続する複数のメモリセルを選択し、同時にセット電圧パルスを印加することも可能である。

また、同じワード線に接続する複数の隣接する選択メモリセルの中に、既に低抵抗状態にある可変抵抗素子を有するメモリセルがある場合、かかるメモリセルに対してセット電圧パルスの印加は不要である。

本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、かかる遷移後の抵抗状態によって情報が保持される可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。

１、２： 本発明に係る不揮発性半導体記憶装置（本発明装置）
１０： 可変抵抗素子
１１： 下部電極
１２： 可変抵抗体
１３： 上部電極
２０、２０ａ〜２０ｄ： メモリセルアレイ
２１： 制御回路
２２： 電圧発生回路
２３： ワード線デコーダ
２４： ビット線デコーダ
２５： ソース線デコーダ
ＢＬ１〜ＢＬｎ： ビット線
ＳＬ１〜ＳＬｎ： ソース線
ＷＬ１〜ＷＬｍ： ワード線
Ｃ： メモリセル
Ｒ： 可変抵抗素子
Ｔ： 選択トランジスタ

Claims (11)

1. 可変抵抗素子の第１電極及び第２電極の何れか一方と、選択トランジスタの入出力端子対の一方とを接続してなるメモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイを備え、
   前記可変抵抗素子が、前記第１電極と前記第２電極の間に金属酸化物を含んでなる可変抵抗体を備え、前記第１及び第２電極間への電気的ストレスの印加に応じて、前記第１及び第２電極間の電気抵抗が変化することによって情報を記憶する半導体記憶装置であって、
   第１極性のリセット電圧パルスを前記メモリセルの両端に印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を高抵抗状態の抵抗範囲に高抵抗化させるリセット動作、及び、前記第１極性と逆極性の第２極性のセット電圧パルスを前記メモリセルの両端に印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を低抵抗状態の抵抗範囲に低抵抗化させるセット動作を制御する制御回路を備え、
   前記制御回路が、
   前記セット動作において、
   前記メモリセルの前記選択トランジスタの制御端子に所定の電圧を印加し、前記セット電流の上限を低電流に制限した状態で、複数の前記メモリセルに対して前記リセット動作における前記リセット電圧パルスの印加時間よりも長い印加時間で前記セット電圧パルスの印加を制御することを特徴とする半導体記憶装置。
2. 前記リセット電圧パルスの印加時間が、
   前記セット電流の上限を前記低電流に制限して前記セット動作を行う場合に、前記セット電圧パルス印加後の前記第１及び第２電極間の電気抵抗を前記低抵抗状態の抵抗範囲に収めるのに必要な最短の前記セット電圧パルスの印加時間よりも短く設定されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記セット動作において、前記第１及び第２電極間を流れるセット電流を制限した状態で前記セット電圧パルスを前記メモリセルの両端に印加する場合、前記可変抵抗素子が、前記セット電流の上限を低くするに伴って前記セット動作後の前記第１及び第２電極間の電気抵抗が高抵抗側に変化し、且つ、前記セット電圧パルスの印加時間を短くするに伴って前記セット動作後の前記第１及び第２電極間の電気抵抗が高抵抗側に変化する特性を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記リセット動作において、前記リセット電圧パルスの印加を、前記メモリセルの前記可変抵抗素子の前記第１及び第２電極間を流れるリセット電流を前記選択トランジスタにより制限しないで行うことを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
5. 前記メモリセルアレイが、前記メモリセルを少なくとも列方向に配列してなり、
   同一列に属する前記メモリセルの前記選択トランジスタの制御端子同士を、列方向に延伸するワード線に接続し、
   前記セット動作が、前記選択トランジスタの制御端子が同じ前記ワード線に接続する複数の列方向に隣接した前記メモリセルからなる第１メモリセル群に対して同時に前記セット電圧パルスを印加する同時セット動作であることを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
6. 前記制御回路は、前記同時セット動作後、前記第１メモリセル群の中からリセット対象の一又は複数の前記メモリセルを第２メモリセル群として選択し、前記第２メモリセル群に属するメモリセルに対して前記リセット動作を逐次実行する逐次リセット動作を制御することを特徴とする請求項５に記載の半導体記憶装置。
7. 前記メモリセルアレイが、複数のバンクに分割されてなり、
   一方のバンクに属する複数の前記メモリセルの前記同時セット動作と、他方のバンクに属する前記メモリセルの前記逐次リセット動作が、同一の動作サイクルで並列に実行されることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記制御回路は、前記同時セット動作後、前記逐次リセット動作前に、前記セット電圧パルスを印加した全ての前記メモリセルの前記可変抵抗素子の抵抗状態を読み出し、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗が前記低抵抗状態の抵抗範囲内にない前記メモリセルを再度選択して前記セット動作を行うベリファイ動作を制御することを特徴とする請求項６又は７に記載の半導体記憶装置。
9. 前記制御回路は、前記セット動作及び前記リセット動作を実行する前に、初期高抵抗状態にある前記可変抵抗素子の前記第１及び第２電極間に電気的ストレスを印加し、前記第１及び第２電極間の電気抵抗を低抵抗化するフォーミング動作を制御することを特徴とする請求項１〜８の何れか一項に記載の半導体記憶装置。
10. 前記選択トランジスタのオン抵抗が少なくとも前記低抵抗状態の抵抗範囲の上限より低いことを特徴とする請求項１〜９の何れか一項に記載の半導体記憶装置。
11. 前記低抵抗状態の抵抗範囲の上限が１００ｋΩ以下であり、前記高抵抗状態の抵抗範囲の下限が１ＭΩ以上であることを特徴とする請求項１〜１０の何れか一項に記載の半導体記憶装置。