WO2019054001A1

WO2019054001A1 - 不揮発性記憶装置、及び駆動方法

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Publication number: WO2019054001A1
Application number: PCT/JP2018/024077
Authority: WO
Inventors: 隆太郎安原
Original assignee: パナソニック株式会社
Priority date: 2017-09-12
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Publication date: 2019-03-21
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Abstract

不揮発性記憶装置は、第１電極（２）と第２電極（４）と第１電極（２）及び第２電極（４）間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層（３）とを備える抵抗変化素子（１０）と、第１電極（２）及び第２電極（４）間に電圧パルスを印加する電圧パルス印加回路（３００）と、電圧パルス印加回路（３００）を制御する制御回路（１１０）とを備え、制御回路（１１０）は、外部からの指令を受けて、抵抗変化素子（１０）の抵抗状態を読み出し、読み出した抵抗状態が高抵抗状態である場合には、第１電極（２）及び第２電極（４）間に、第１極性の第１追加電圧パルスを印加するよう、電圧パルス印加回路（３００）を制御し、読み出した抵抗状態が低抵抗状態である場合には、第１電極（２）及び第２電極（４）間に、第１極性とは異なる第２極性の第２追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御する。

Description

不揮発性記憶装置、及び駆動方法

　本発明は、不揮発性記憶装置、及びそれに含まれる抵抗変化素子の駆動方法に関する。

　従来、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した論理情報を不揮発的に記憶することが可能な抵抗変化素子を用いた、抵抗変化型の不揮発性記憶装置が知られている。

米国特許第６２０４１３９号明細書特開２００４－３６３６０４号公報

科学技術未来戦略ワークショップ「超長期保存メモリ・システムの開発」報告書、2012年11月16日、CRDS-FY2012-WR-07、独立行政法人科学技術振興機構　研究開発戦略センター刊行

　不揮発性記憶装置に対して、論理情報を不揮発的に記憶する期間を、従来よりも長くすることが望まれている。

　そこで、本発明は、論理情報を不揮発的に記憶する期間を、従来よりも長くし得る不揮発性記憶装置を提供することを目的とする。

　本発明の一態様に係る不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子と、前記第１電極及び前記第２電極間に電圧パルスを印加する電圧パルス印加回路と、前記電圧パルス印加回路を制御する制御回路とを備え、前記電圧パルス印加回路は、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、を実行し、前記制御回路は、外部からの指令を受けて、前記抵抗変化素子の抵抗状態を読み出し、読み出した抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御し、読み出した抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御する。

　本発明の一態様に係る駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子の駆動方法であって、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、外部からの指令を受けて、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む。

　また、本発明の一態様に係る駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える複数の抵抗変化素子の駆動方法であって、前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、外部からの指令を受けて、前記複数の抵抗変化素子の全てに対して、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む。

　上記不揮発性記憶装置、及び駆動方法によると、論理情報を不揮発的に記憶する期間を、従来よりも長くし得る不揮発性記憶装置を提供することが可能となる。

図１は、実施の形態１に係る抵抗変化素子の構成の一例を示す模式図である。図２は、実施の形態１に係る抵抗変化素子の駆動方法の一例を示すフローチャートである。図３は、実施の形態１に係る抵抗変化素子を動作させる回路の構成の一例を示す模式図である。図４Ａは、実施の形態１に係る抵抗変化層の抵抗値の変化を示す模式図である。図４Ｂは、実施の形態１に係る抵抗変化層の抵抗値の変化を示す模式図である。図５は、実施の形態１に係る抵抗変化素子を動作させる回路の構成の一例を示す模式図である。図６は、実施の形態１に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。図７Ａは、低抵抗状態における抵抗変化素子の断面模式図である。図７Ｂは、高抵抗状態における抵抗変化素子の断面模式図である。図８は、変形例１に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。図９は、変形例２に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。図１０は、変形例３に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。図１１は、データ保持特性評価の結果を示す模式図である。図１２は、実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１３は、実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１４は、その他の実施の形態に係る不揮発性記憶システムの構成の一例を示すブロック図である。

　（本発明の一態様を得るに至った経緯）
　近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。

　更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。

　このような抵抗変化素子として動作する従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１－ｘ）ＣａｘＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏｘＯｙ［ＧＢＣＯ］など）や遷移金属酸化物（ＮｉＯ、Ｖ２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯ）を用いた不揮発性抵抗変化素子が提案されている。この技術は、酸化物材料に電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。

　一方、今後ますますデジタル情報の普及が広がっていく中、社会、産業、個々人のアイデンティティ、文化、歴史などを後世に継承する情報の保管技術が重要視されつつあり、そこでは１００年以上の情報記憶寿命が求められている。旧来の記録媒体である紙は保証期間が２５０年、マイクロフィルムは保証期間が５００年といわれる。

　しかしながら、通常の抵抗変化型不揮発性記憶装置を含めて既存の不揮発性メモリの保証期間は１０年程度と短い。そこで、現在のデジタル情報の長期保管用ストレージ・システムでは一定期間ごとにデータをまるごと旧記憶装置から新記憶装置に移し替える「マイグレーション」という手法が用いられている（非特許文献１）。

　しかしながら、マイグレーションには膨大なデータ移行コストがかかることから、マイグレーションを必要としないデジタル情報長期保管システムの構築が望まれている。そのため、１００年以上の寿命を有する不揮発性記憶装置が求められている。

　本発明者は、抵抗変化素子の保管寿命を向上すべく鋭意検討を行った結果、抵抗変化素子を保管する前の最終的な高抵抗化過程もしくは低抵抗化過程を行った後に、抵抗状態が低の素子に対して通常の低抵抗化電圧パルス印加時よりも高いエネルギーで追加電圧パルス印加を行う、もしくは抵抗状態が高の素子に対して通常の高抵抗化電圧パルス印加時よりも高いエネルギーで追加電圧パルス印加を行う、の少なくともいずれか一方の追加電圧パルス印加を行うことにより、抵抗変化素子の保管寿命が長期化されることを見出した。当該知見の詳細は、以下において、実施の形態とともに適宜説明される。

　実施の形態に係る不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子と、前記第１電極及び前記第２電極間に電圧パルスを印加する電圧パルス印加回路と、前記電圧パルス印加回路を制御する制御回路とを備え、前記電圧パルス印加回路は、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、を実行し、前記制御回路は、外部からの指令を受けて、前記抵抗変化素子の抵抗状態を読み出し、読み出した抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御し、読み出した抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御する。

　上記不揮発性記憶装置において、前記制御回路は、プロセッサとメモリとを含み、前記プロセッサが、前記メモリに記憶されるプログラムを実行することで、前記電圧パルス印加回路の制御を行うとしてもよい。

　上記不揮発性記憶装置において、前記外部からの指令は、前記抵抗変化層の抵抗状態を、現時点よりも長期間に渡って安定化させる旨の、ユーザによる指令であるとしてもよい。

　実施の形態に係る駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子の駆動方法であって、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、外部からの指令を受けて、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む。

　上記駆動方法において、前記第１追加電圧パルスは、前記抵抗変化層に流れる電流が、前記第１電圧パルスよりも大きくなる電圧パルスであるとしてもよい。

　上記駆動方法において、前記第２追加電圧パルスは、前記抵抗変化層に流れる電流が、前記第２電圧パルスよりも大きくなる電圧パルスであるとしてもよい。

　上記駆動方法において、前記第１追加電圧パルスは、前記抵抗変化層に印加される電圧の絶対値が、前記第１電圧パルスよりも大きくなる電圧パルスであるとしてもよい。

　上記駆動方法において、前記第２追加電圧パルスは、前記抵抗変化層に印加される電圧の絶対値が、前記第２電圧パルスよりも大きくなる電圧パルスであるとしてもよい。

　上記駆動方法において、前記第１追加電圧パルスは、前記第１電圧パルスよりも、パルス幅が大きな電圧パルスであるとしてもよい。

　上記駆動方法において、前記第２追加電圧パルスは、前記第２電圧パルスよりも、パルス幅が大きな電圧パルスであるとしてもよい。

　上記駆動方法において、前記追加過程では、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である場合には、前記第１追加電圧パルスを印加する前に、前記第１電極及び前記第２電極間に、前記第２極性の第３追加電圧パルスを印加するとしてもよい。

　上記駆動方法において、前記第３追加電圧パルスと前記第２電圧パルスとは、同一の電圧パルスであるとしてもよい。

　上記駆動方法において、前記追加過程では、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である場合には、前記第２追加電圧パルスを印加する前に、前記第１電極及び前記第２電極間に、前記第１極性の第４追加電圧パルスを印加するとしてもよい。

　上記駆動方法において、前記第４追加電圧パルスと前記第１電圧パルスとは、同一の電圧パルスであるとしてもよい。

　上記駆動方法において、前記追加過程を２回以上繰り返すとしてもよい。

　上記駆動方法において、前記抵抗変化層は、金属酸化物層を有し、前記金属酸化物層は、周囲よりも酸素含有量の低い局所領域を有し、前記追加過程において、前記第１電極及び前記２電極間に前記第１追加電圧パルスが印加されることで、前記局所領域における酸素含有量が上昇し、前記第１電極及び前記２電極間に前記第２追加電圧パルスが印加されることで、前記局所領域における酸素含有量が低下するとしてもよい。

　実施の形態に係る駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える複数の抵抗変化素子の駆動方法であって、前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、外部からの指令を受けて、前記複数の抵抗変化素子の全てに対して、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む。

　以下、実施の形態の具体例について、図面を参照しながら説明する。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、採用し得る形態を構成するものとして説明される。

　（実施の形態１）
　［抵抗変化素子の構成］
　まず、実施の形態１に係る抵抗変化素子の構成の一例について説明する。

　図１は、実施の形態１に係る抵抗変化素子の一例である抵抗変化素子１０の構成示す模式図である。

　図１に示すように、抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極２と、第１電極２の上に金属酸化物層として形成された抵抗変化層３と、抵抗変化層３の上に形成された第２電極４とを備えている。第１電極２及び第２電極４は、抵抗変化層３と電気的に接続されている。すなわち、抵抗変化素子１０は、第１電極２と、第２電極４と、第１電極２と第２電極４との間に介在する抵抗変化層３とを備える。

　なお、第１電極２は第２電極４と同等のサイズでもよく、また各電極２，４及び抵抗変化層３の配置は、上下逆に配置してもよいし、横向けに配置してもよい。

　基板１は、例えばトランジスタ等の回路素子が形成されたシリコン基板により構成される。また、第１電極２及び第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｗ（タングステン）、及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。

　抵抗変化層３は、第１電極２及び第２電極４間に印加される電圧パルスに応じて抵抗が変化する。抵抗変化層３は、金属酸化物で構成されており、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂとが積層されて構成されている。ここで、第２タンタル酸化物層３ｂの酸素含有率は、第１タンタル酸化物層３ａの酸素含有率よりも高くなっている。

　第１タンタル酸化物層３ａの組成をＴａＯｘとした場合に、０＜ｘ＜２．５であり、且つ、第２タンタル酸化物層３ｂの組成をＴａＯｙとした場合に、ｘ＜ｙであればよい。また、０．８≦ｘ≦１．９であり、且つ、２．１≦ｙ≦２．５とした場合には、抵抗変化層３の抵抗値を安定して高速に変化させることができた。従って、ｘ及びｙは上記の範囲内にあってもよい。

　抵抗変化層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、４０ｎｍ以下であってもよい。係る構成では、パターニングプロセスとしてフォトリソグラフィ及びエッチングを使用する場合に、加工し易く、しかも抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができる。他方、電圧パルス印加時のブレイクダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層３の厚みは少なくとも５ｎｍ以上であってもよい。

　また、第２タンタル酸化物層３ｂの厚みについては、初期抵抗値が高くなりすぎる可能性を低減し、安定した抵抗変化を得るという観点から、１ｎｍ以上８ｎｍ以下程度であってもよい。

　上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子（ここでは、第１端子７及び第２端子８）に電気的に接続される。なお、抵抗変化素子１０は、保護抵抗６を介して電源５と電気的に接続されていてもよい。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として、所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を、抵抗変化素子１０に印加することができるように構成されている。なお、保護抵抗６は、過電流による抵抗変化素子１０の破壊を防止するためのものである。本実施の形態１では、その抵抗値は例えば４．５ｋΩとする。そして電圧パルスは第１端子７及び第２端子８間に印加される。

　なお、以下では、端子間に印加される電圧パルスの電圧は、第１端子７を基準にした第２端子８の電位で特定されるものとする。この時、第２端子８に正の電圧を印加したときの電流の極性を正とする。

　［抵抗変化素子の製造方法］
　次に、抵抗変化素子１０の製造方法の一例について説明する。

　まず、基板１上に、スパッタリング法により、厚さ２０ｎｍの第１電極２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

　次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。あるいは、高濃度の酸素含有率を有するタンタル酸化物（例えばＴａ２Ｏ５）ターゲットを用いて、より酸素含有率の高い層をスパッタ法で形成する。これにより、先に形成されたタンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。

　これらの第１領域及び第２領域が第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂにそれぞれ相当し、このようにして形成された第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂによって抵抗変化層３が構成されることになる。

　次に、上記のようにして形成された抵抗変化層３の上に、スパッタリング法により、厚さ４０ｎｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。

　なお、第１電極２及び第２電極４並びに抵抗変化層３の大きさ及び形状は、フォトマスク及びフォトリソグラフィによって調整することができる。本実施の形態では、第２電極４及び抵抗変化層３の大きさを０．１μｍ×０．１μｍ（面積０．０１μｍ２）とし、第１電極２と抵抗変化層３とが接する部分の大きさも０．１μｍ×０．１μｍ（面積０．０１μｍ２）とした。

　また、本実施の形態では、第１タンタル酸化物層３ａの組成をＴａＯｘ（ｘ＝１．５４）とし、第２タンタル酸化物層３ｂの組成をＴａＯｙ（ｙ＝２．４７）としている。さらに、抵抗変化層３の厚みを２５ｎｍとし、第１タンタル酸化物層３ａの厚みを２０ｎｍ、第２タンタル酸化物層３ｂの厚みを５ｎｍとしている。

　なお、このように、本実施の形態においてはｘ＝１．５４、ｙ＝２．４７であるが、ｘ及びｙの値はこれに限られるわけではない。０．８≦ｘ≦１．９であり、２．１≦ｙ≦２．５としてもよい。係る構成でも、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。

　［抵抗変化素子１０の動作］
　次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。

　以下では、抵抗変化層３の抵抗値が、第１の論理情報（ここでは、例えば、論理値１）を示す所定の高い値（例えば、２００ｋΩ以上、典型的には３００ｋΩ。）にある状態を高抵抗状態といい、抵抗変化層３の抵抗値が、第１の論理情報とは異なる第２の論理情報（ここでは、例えば、論理値０）を示す所定の低い値（例えば、２０ｋΩ以下、典型的には１２ｋΩ。）にある状態を低抵抗状態という。

　電源５を用いて、負極性の電圧パルスである低抵抗化電圧パルスを第１端子７及び第２端子８間に印加することにより、抵抗変化層３の抵抗値が減少し、抵抗変化層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを低抵抗化過程という。

　他方、電源５を用いて、正極性の電圧パルスである高抵抗化電圧パルスを第１端子７及び第２端子８間に印加することにより、抵抗変化層３の抵抗値が増加し、抵抗変化層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを高抵抗化過程という。

　上記の低抵抗化過程及び高抵抗化過程を繰り返すことにより、抵抗変化素子１０が動作する。

　本実施の形態では、第１回目の上記の低抵抗化過程の前に初期過程が実行される。ここで、初期過程とは、その後の低抵抗化過程及び高抵抗化過程において安定した抵抗変化動作を実現するための過程である。製造直後の抵抗変化素子１０は通常動作時における高抵抗状態より高い初期抵抗値を示し、その状態で通常動作時における低抵抗化電圧パルスまたは高抵抗化電圧パルスを印加しても抵抗変化は起こらない。この初期過程においては、正極性の電圧パルスである第１の初期電圧パルス（高抵抗化ブレイク）及び負極性の電圧パルスである第２の初期電圧パルス（低抵抗化ブレイク）の２種類の初期電圧パルスがこの順に第１端子７及び第２端子８間に印加される。ここで、第１の初期電圧パルスが印加された場合は抵抗変化層３の抵抗値が初期抵抗値から第１の抵抗値へ減少し、次に第２の初期電圧パルスが印加された場合は第１の抵抗値から第２の抵抗値へさらに減少し、以降、通常動作時の低抵抗化電圧パルスまたは高抵抗化電圧パルスを印加することにより抵抗変化素子１０は抵抗変化を起こす。一般的に、初期過程は、抵抗変化素子１０を製造した後に、まだ電圧が印加されたことのない初期状態の抵抗変化素子１０に対して行なわれる。

　なお、初期過程において、第１の初期電圧パルスもしくは第２の初期電圧パルスのうちのどちらか一方の極性のみを用いて抵抗変化層３の抵抗値を初期抵抗値から下げてもよい。

　上述した初期過程を経ることにより、フィラメントと呼ばれる周囲の酸素含有率よりも低い酸素含有率を持つ局所領域が抵抗変化層３内に形成される。初期過程後の通常の抵抗変化動作時においては、負極性の電圧パルスである低抵抗化電圧パルスが第１端子７及び第２端子８間に印加されることにより抵抗状態が高の状態から低の状態に変化し、正極性の電圧パルスである高抵抗化電圧パルスが第１端子７及び第２端子８間に印加されることにより抵抗状態が低の状態から高の状態に変化する。この際の抵抗変化動作のメカニズムとしては、フィラメント内の酸素含有率が、低抵抗化電圧パルスによって低下し、また高抵抗化電圧パルスによって上昇することによると考えられる。ここで、通常の抵抗変化動作時における高抵抗状態及び低抵抗状態のフィラメント内の酸素含有率をそれぞれＮＨＯｘ、ＮＬＯｘとすると、ＮＨＯｘ＞ＮＬＯｘを満たす。なお、本実施の形態では初期過程を経ることによりフィラメントを形成したが、必ずしも初期過程を経てフィラメントを形成する必要は無く、抵抗変化素子１０形成時にストイキオメトリのタンタル酸化物よりも酸素含有率の低いＴａ酸化物層を設けることで代用してもよい。

　［追加電圧パルス印加過程］
　本実施の形態では、上記の通常の抵抗変化動作によって抵抗変化素子１０を高抵抗状態及び低抵抗状態に設定後、抵抗変化素子１０を含む不揮発性記憶装置使用者は、不揮発性記憶装置のユーザーインターフェース等を通じて、不揮発性記憶装置に対し記憶させた情報の今後の取り扱いについて指令を与えることができる。この指令は、今後は書き換えを行わずに記憶させた情報の読み出し動作のみを行うという指令であってもよいし、今後は抵抗変化層３の抵抗状態を、現時点よりも長期間に渡って安定化させるという指令（以下、「長期記憶の指令」とも呼ぶ。）でもよい。上記指令を受けると、不揮発性記憶装置は、抵抗変化素子１０の抵抗状態が高か低かを読み出す。そして低抵抗状態の抵抗変化素子１０に対しては、追加で通常の低抵抗化電圧パルスよりも高いエネルギーで低抵抗化電圧パルスと同極性の電圧パルスを印加する。一方、高抵抗状態の抵抗変化素子１０に対しては、追加で通常の高抵抗化電圧パルスよりも高いエネルギーで高抵抗化電圧パルスと同極性の電圧パルスを印加する。

　図２は、実施の形態１に係る抵抗変化素子１０の駆動方法の一例を示すフローチャートである。

　図２に示すように、不揮発性記憶装置は、通常動作時には、第１電極２及び第２電極４間に、第１極性の第１電圧パルス（高抵抗化電圧パルス）を印加することによって、抵抗変化層３を、第１の論理情報を示す低抵抗状態から、第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程（ステップＳ１０）と、第１電極２及び第２電極４間に、第１極性とは極性が異なる第２極性の第２電圧パルス（低抵抗化電圧パルス）を印加することによって、抵抗変化層３を、高抵抗状態から低抵抗状態へと変化させる低抵抗化過程（ステップＳ２０）とを繰り返す。

　一方、不揮発性記憶装置は、外部からの指令（例えば、長期記憶の指令）を受けると（ステップＳ３０）、抵抗変化素子１０の抵抗状態を読み出す読み出し過程を行う（ステップＳ４０）。そして、読み出し過程によって読み出された抵抗状態が高抵抗状態である場合（ステップＳ５０の処理において高抵抗状態と判定した場合）には、第１電極２及び第２電極４間に、第１電圧パルスよりもエネルギーの大きい、第１極性の第１追加電圧パルスを印加し（ステップＳ６０）、読み出し過程によって読み出された抵抗状態が低抵抗化状態である場合（ステップＳ５０の処理において低抵抗状態と判定した場合）には、第１電極２及び第２電極４間に、第２電圧パルスよりもエネルギーの大きい、第２極性の第２追加電圧パルスを印加する（ステップＳ７０）。

　不揮発性記憶装置は、ステップＳ５０処理、ステップＳ６０の処理、ステップＳ７０の処理からなる追加過程を行うことで、後述の通り、抵抗変化層３の抵抗状態を、現時点よりも長期間に渡って安定化させることが可能となる。

　なお、以下では、第１追加電圧パルスによって印加されるエネルギーは、追加過程終了後に第２電圧パルス（低抵抗化電圧パルス）を印加することによって、抵抗変化層３を、高抵抗状態から低抵抗状態へと変化させることが可能となる程度のエネルギーであるとして説明するが、第１追加電圧パルスによって印加されるエネルギーによっては、追加過程終了後に第２電圧パルス（低抵抗化電圧パルス）が印加されても、抵抗変化層３を、高抵抗状態から低抵抗状態へと変化させることができなくすることも可能である。すなわち、不揮発性記憶装置の記憶する論理情報を固定化（書き換え不可化）することも可能である。同様に、以下では、第２追加電圧パルスによって印加されるエネルギーは、追加過程終了後に第１電圧パルス（高抵抗化電圧パルス）を印加することによって、抵抗変化層３を、低抵抗状態から高抵抗状態へと変化させることが可能となる程度のエネルギーであるとして説明するが、第２追加電圧パルスによって印加されるエネルギーによっては、追加過程終了後に第１電圧パルス（高抵抗化電圧パルス）が印加されても、抵抗変化層３を、低抵抗状態から高抵抗状態へと変化させることができなくすることも可能である。すなわち、不揮発性記憶装置の記憶する論理情報を固定化（書き換え不可化）することも可能である。

　図３は、実施の形態１に係る抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０にデータを書き込む場合における動作例を示す図である。図３に示すように、この回路は、抵抗変化素子１０と、第２端子８及び第１端子７とを備えている。抵抗変化素子１０の第２電極４は第２端子８に電気的に接続されており、第１電極２は第１端子７に電気的に接続されている。また、抵抗変化素子１０の第１電極２と第１端子７との間にはトランジスタ１３が設けられている。このトランジスタは抵抗変化素子１０を選択するスイッチング素子及び保護抵抗の役割を担っている。このトランジスタ１３にゲート電圧Ｖｇが印加されることにより、抵抗変化素子１０にトランジスタ１３を介して所定の電圧パルスが供給される。

　図４Ａ及び図４Ｂは、実施の形態１の抵抗変化素子１０に、データを書き込む、すなわち、論理値０を書き込む低抵抗化過程、データを消去する、すなわち、論理値１を書き込む高抵抗化過程、及び追加過程における抵抗変化層３の抵抗値の変化を示す模式図である。なお、これらの低抵抗化過程、高抵抗化過程、及び追加過程においては、図３に示すように、正極性の電圧パルス印加時は、第１端子７を基準にして、第２端子８に所定の正電圧パルスが供給され、負極性の電圧パルス印加時は、第２端子８を基準にして、第１端子７に所定の正電圧パルスが供給される。

　抵抗変化素子１０の抵抗変化層３が、ある時点で高抵抗状態にある場合、負極性の低抵抗化電圧パルス（第２電圧パルス：電圧値ＶＲＬ）が第２端子８に供給されると、抵抗変化層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、抵抗変化層３の抵抗値が低抵抗値ＲＬである場合、正極性の高抵抗化電圧パルス（第１電圧パルス：電圧値ＶＲＨ）が第２端子８に供給されると、抵抗変化層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。

　図５は、実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０に書き込まれたデータを読み出す場合における動作例を示す図である。図５に示すように、データの読み出しを行う場合には、第１端子７を基準に、第２端子８に読み出し電圧が供給される。この読み出し電圧は、抵抗変化素子１０に供給されてもその抵抗を変化させない程度の値であり、第１電極２及び接地点を基準に特定される。

　上述したとおり、不揮発性記憶装置は、ユーザによる長期記憶の指令を受けると、その時点での抵抗変化素子１０の抵抗状態を読み出す。

　図４Ａにおける追加過程の部分は、読み出した抵抗状態が低抵抗であった場合を示している。この場合は、抵抗変化素子１０に対し、通常の低抵抗化電圧パルスよりも高いエネルギーで、低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加する。それにより、抵抗変化素子１０は通常の低抵抗化過程後よりも低い抵抗値ＲＬａとなる。

　図４Ｂにおける追加過程の部分は、読み出した抵抗状態が高抵抗であった場合を示している。この場合は、抵抗変化素子１０に対し、通常の高抵抗化電圧パルスよりも高いエネルギーで高抵抗化電圧パルスと同じ極性の第１追加電圧パルスを印加する。それにより、抵抗変化素子１０は通常の高抵抗化過程後よりも高い抵抗値ＲＨａとなる。

　図６は、実施の形態１に係る抵抗変化素子１０の通常動作時の高抵抗化過程及び低抵抗化過程における電圧パルス（高抵抗化電圧パルス（第１電圧パルス）及び低抵抗化電圧パルス（第２電圧パルス））と、追加過程における追加電圧パルス（第１追加電圧パルス及び第２追加電圧パルス）の関係を表した模式図である。第１追加電圧パルスは通常動作時の高抵抗化電圧パルスよりも高いエネルギーを有する。この高いエネルギーは、第１追加電圧パルスを、抵抗変化層３に印加される電圧の絶対値が、高抵抗化電圧パルス（第１電圧パルス）よりも大きくなる電圧パルスとすることで実現してもよいし、第１追加電圧パルスを、電圧パルスの印加時に抵抗変化層３に流れる電流が、高抵抗化電圧パルス（第１電圧パルス）よりも大きくなる電圧パルスとすることで実現してもよいし、第１追加電圧パルスを、高抵抗化電圧パルス（第１電圧パルス）よりもパルス幅が大きな電圧パルスとすることで実現してもよい。また、第２追加電圧パルスと通常動作時の低抵抗化電圧パルスの関係も同様である。すなわち、第２追加電圧パルスを、抵抗変化層３に印加される電圧の絶対値が、低抵抗化電圧パルス（第２電圧パルス）よりも大きくなる電圧パルスとすることで実現してもよいし、第２追加電圧パルスを、電圧パルスの印加時に抵抗変化層３に流れる電流が、低抵抗化電圧パルス（第２電圧パルス）よりも大きくなる電圧パルスとすることで実現してもよいし、第２追加電圧パルスを、低抵抗化電圧パルス（第２電圧パルス）よりもパルス幅が大きな電圧パルスとすることで実現してもよい。

　［追加電圧パルス印加によるデータ保持特性改善のメカニズム］
　ここで、通常動作時よりも高エネルギーの追加電圧パルス印加を行うことでデータの保持特性がなぜ改善するかについて推定されるメカニズムを述べる。ただし、上述の保持特性の改善メカニズムについては確定的な結論を導出するまでには至っていないため、可能性を述べるにとどめる。

　はじめに、本実施の形態で説明した抵抗変化素子１０の高抵抗状態と低抵抗状態の違いについて説明する。図７Ａは低抵抗状態、図７Ｂは高抵抗状態における、実施の形態１に係る抵抗変化素子１０の断面模式図を示している。

　本実施の形態においては、低抵抗状態、高抵抗状態とも初期状態の抵抗値よりも低いことから、いずれの抵抗状態においても、タンタル酸化物層３ｂ中に、第２電極４とタンタル酸化物層３ａをつなぐ、フィラメントと呼ばれる周囲の酸素含有率よりも低い酸素含有率を持つ局所領域３ｃが存在している状態であると考えられる。そして抵抗変化素子の抵抗値は、このフィラメントに存在する酸素欠陥９の量によって決まり、低抵抗状態の抵抗変化素子１０のフィラメント内の酸素含有率ＮＬＯｘと高抵抗状態の抵抗変化素子１０のフィラメント内の酸素含有率ＮＨＯｘは、ＮＬＯｘ＜ＮＨＯｘを満たしていると考えられる。

　より微視的にフィラメント内の酸素欠陥と抵抗変化素子１０の抵抗値の関係について記述する。フィラメント内においては、酸素欠陥が連なった微小導通パスが存在し、低抵抗状態においては、酸素欠陥が十分に多いため、この微小導通パスが第２電極４からタンタル酸化物層３ａまでつながった状態であると考えられる。一方、高抵抗状態においては、酸素欠陥の量が少ないため、この微小導通パスが途中で切れている状態であると考えられる。

　以上のような抵抗変化のメカニズムに基づくと、抵抗変化後の保管状態における低抵抗状態から高抵抗状態への変化は、フィラメント内の微小導通パスのつながりが脆弱であるため、周囲の酸素が微小導通パスにまで拡散し、ある酸素欠陥と結びつくことにより微小導通パスが途中で切れてしまうことに相当すると考えられる。そこで、低抵抗状態の抵抗変化素子１０に最後に通常動作時よりも高エネルギーの第２追加電圧パルスを追加で印加することにより、低抵抗状態の抵抗変化素子におけるフィラメント内の酸素欠陥の数を増やし、微小導電パスのつながりを強化することにより通常よりも長期の保管を実現することができる。

　同様に、抵抗変化後の保管状態における高抵抗状態から低抵抗状態への変化は、フィラメント内の微小導通パスは途中で切れているものの酸素欠陥の数は多い場合に、酸素の拡散により新たな酸素欠陥が生成し、既にある酸素欠陥と結びつくことにより切れていた微小導通パスがつながってしまうことに相当すると考えられる。そこで、高抵抗状態の抵抗変化素子１０に最後に通常動作時よりも高エネルギーの第１追加電圧パルスを追加で印加することにより、高抵抗状態の抵抗変化素子におけるフィラメント内の酸素欠陥の数を減らし、微小導電パスのつながりを抑制することにより通常よりも長期の保管を実現することができる。

　本実施の形態で説明した抵抗変化素子１０は、タンタル酸化物を抵抗変化層に用いた例を説明しているが、上述した追加電圧パルス印加のメカニズムは、タンタル以外の酸化物を抵抗変化層に用いる抵抗変化素子にも適用可能であると考えられる。

　つまり、タンタル以外の金属酸化物を抵抗変化層に用いた抵抗変化素子で、かつ、異なる極性の電気パルスを電極に印加して抵抗変化を起こすような抵抗変化素子でも、上記で説明したようなメカニズムで説明される追加電圧パルス印加の効果があると考えられる。

　また、金属酸化物を抵抗変化層に用いた抵抗変化素子以外にも、印加する電圧パルスのエネルギーを高くすることにより高抵抗状態の素子の抵抗値をより高く、あるいは低抵抗状態の素子の抵抗をより低く設定できる抵抗変化素子であれば、同様に追加電圧パルス印加の効果が有ると考えられる。

　上記のようなメカニズムによれば、本発明のようにユーザによる長期保存の指令を受けた時のみ追加電圧パルス印加を行うのではなく、通常動作時に印加する低抵抗化電圧パルス、及び高抵抗化電圧パルスのエネルギーを高くすることによっても高抵抗状態の素子の抵抗値をより高く、あるいは低抵抗状態の素子の抵抗をより低く設定できると考えられる。しかしながら、一般的に、抵抗変化素子においては、高いエネルギーでの低抵抗化電圧パルスを過去に繰り返し印加された高抵抗状態の抵抗変化素子は保管時に低抵抗状態への遷移を起こしやすく、高いエネルギーでの高抵抗化電圧パルスを過去に繰り返し印加された低抵抗状態の抵抗変化素子は保管時に高抵抗状態への遷移を起こしやすいという課題がある。そのため、長期保存を実施する、あるいは最終書き込み後のタイミングにおいて、低抵抗状態の抵抗変化素子１０のみに低抵抗化電圧パルスと同じ極性の高エネルギーのパルスを印加する、あるいは高抵抗状態の抵抗変化素子１０のみに高抵抗化電圧パルスと同じ極性の高エネルギーのパルスを印加することが重要である。

　［追加電圧パルスの変形例１］
　本実施の形態１では、ユーザによる長期保存の指令を受けて抵抗変化素子１０の読み出しを行った後の追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加する例を示した。本変形例では、追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスと異なる極性の電圧パルスを印加した後に、低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加する。すなわち、不揮発性記憶装置は、読み出し過程により読み出された抵抗状態が低抵抗状態である場合には、第２追加電圧パルスを印加する前に、第１電極２及び第２電極４間に、第１極性の第４追加電圧パルスを印加する。

　この第４追加電圧パルスは、高抵抗化電圧パルス（第１電圧パルス）と同一の電圧パルスであってもよい。こうすることにより、低抵抗状態の抵抗変化素子１０を一旦高抵抗状態に書き換え、その後に改めて高いエネルギーで低抵抗状態にすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＬＯｘを通常の低抵抗化過程後よりも低下させることができる。図８は、本変形例１に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。

　また、本変形例１では、追加過程において、高抵抗状態の抵抗変化素子１０に対しては、高抵抗化電圧パルスと異なる極性の電圧パルスを印加した後に、高抵抗化電圧パルスと同じ極性の第１追加電圧パルスを印加する。すなわち、不揮発性記憶装置は、読み出し過程により読み出された抵抗状態が高抵抗状態である場合には、第１追加電圧パルスを印加する前に、第１電極２及び第２電極４間に、第２極性の第３追加電圧パルスを印加する。

　この第３追加電圧パルスは、低抵抗化電圧パルス（第２電圧パルス）と同一の電圧パルスであってもよい。こうすることにより、高抵抗状態の抵抗変化素子１０を一旦低抵抗状態に書き換え、その後に改めて高いエネルギーで高抵抗状態にすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＨＯｘを通常の高抵抗化過程後よりも上昇させることができる。

　［追加電圧パルスの変形例２］
　本実施の形態１では、ユーザによる長期保存の指令を受けて抵抗変化素子１０の読み出しを行った後の追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加する例を示した。本変形例では、追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスより高いエネルギーで低抵抗化電圧パルスと同じ極性の追加電圧パルスを２回以上印加する。こうすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＬＯｘを通常の低抵抗化過程後よりも確実に低下させることができる。図９は、本変形例２に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。

　また、本変形例２では、追加過程において、高抵抗状態の抵抗変化素子１０に対しては、高抵抗化電圧パルスより高いエネルギーで高抵抗化電圧パルスと同じ極性の追加電圧パルスを２回以上印加する。こうすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＨＯｘを通常の高抵抗化過程後よりも確実に上昇させることができる。

　［追加電圧パルスの変形例３］
　本実施の形態１における追加電圧パルスの変形例１では、追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスと異なる極性の第４追加電圧パルスを印加した後に、低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加する例を示した。また、本実施の形態１における追加電圧パルスの変形例２では、追加過程において、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスより高いエネルギーで低抵抗化電圧パルスと同じ極性の追加電圧パルスを２回以上印加する例を示した。本変形例では、上記変形例１及び変形例２を組み合わせることにより、低抵抗状態の抵抗変化素子１０に対しては、低抵抗化電圧パルスと異なる極性の追加電圧パルスを印加した後に、低抵抗化電圧パルスよりも高いエネルギーで低抵抗化電圧パルスと同じ極性の第２追加電圧パルスを印加するという過程を２回以上繰り返す。こうすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＬＯｘを通常の低抵抗化過程後よりもさらに確実に低下させることができる。図１０は、本変形例３に係る、通常動作時における電圧パルスと、追加過程における追加電圧パルスとの関係を示す模式図である。

　また、本変形例３では、追加過程において、高抵抗状態の抵抗変化素子１０に対しては、高抵抗化電圧パルスと異なる極性の追加電圧パルスを印加した後に、高抵抗化電圧パルスよりも高いエネルギーで高抵抗化電圧パルスと同じ極性の第１追加電圧パルスを印加するという過程を２回以上繰り返す。こうすることにより、抵抗変化素子１０のフィラメント内の酸素含有率ＮＨＯｘを通常の高抵抗化過程後よりもさらに確実に上昇させることができる。

　［評価例］
　実施の形態１における追加電圧パルスの変形例３の駆動方法を実施し、抵抗を設定した抵抗変化素子群に対してデータ保持特性の評価を行った。

　ここで、本実施例で行った通常動作時の動作条件（図２中のステップＳ１０の処理及びステップＳ２０の処理における動作条件）及び本実施の形態１における追加電圧パルスの変形例３に相当する追加過程の動作条件（図２中のステップＳ６０の処理及びステップＳ７０の処理における動作条件）を具体的に示す。

　通常動作時の動作では、低抵抗化電圧パルスは、パルス印加時に抵抗変化層３に流れる電流が２００μＡとなるように負極性のパルス電圧を設定し、パルス印加時間を１００ｎｓとした。また、高抵抗化電圧パルスは、抵抗変化層３に印加されるパルス電圧を＋２．０Ｖに設定し、パルス印加時間を１００ｎｓとした。本実施例においては、初期過程を実施後、通常動作時の抵抗変化動作（図２中のステップＳ１０の処理及びステップＳ２０の処理）を１０００回繰り返した。

　一方、追加電圧パルス印加を実施した抵抗変化素子群については、通常動作時の抵抗変化動作を実施した素子群と同一の動作を実施した後、以下に記載の通りの追加電圧パルス印加を実施した。

　追加過程における第２追加電圧パルスは、パルス印加時に抵抗変化層３に流れる電流が２３８μＡとなるようにパルス電圧を設定し、パルス印加時間を１００ｎｓとした。第１追加電圧パルスは、抵抗変化層３に印加されるパルス電圧を＋２．１Ｖに設定し、パルス印加時間を１００ｎｓとした。ここでは、第２追加電圧パルスは、パルス印加時に抵抗変化層３に流れる電流が、２３８μＡであるとしたが、必ずしも、２３８μＡに限定される必要はない。第２追加電圧パルスは、低抵抗化電圧パルスと同一のパルス幅とする場合には、典型的には、パルス印加時に抵抗変化層３に流れる電流が、低抵抗化電圧パルスの１０５％～１５０％の範囲であることが望ましい。また、ここでは、第１追加電圧パルスは、抵抗変化層３に印加されるパルス電圧が＋２．１Ｖであるとしたが、必ずしも、＋２．１Ｖに限定される必要はない。第１追加電圧パルスは、高抵抗化電圧パルスと同一のパルス幅とする場合には、典型的には、抵抗変化層３に印加される電圧が、高抵抗化電圧パルスの１０５％～１５０％の範囲であることが望ましい。

　なお、第２追加電圧パルスは、パルス印加時に抵抗変化層３に流れる電流が、低抵抗化電圧パルスと同様（すなわち、２００μＡ）である一方で、そのパルス幅が、低抵抗化パルスよりも長くなる例も考えられる。この場合には、そのパルス幅は、典型的には、低抵抗化パルスの１５０％～１０００％の範囲であることが望ましい。同様に、第１追加電圧パルスは、パルス印加時に抵抗変化層３に印加されるパルス電圧が、高抵抗化電圧パルスと同様（すなわち、＋２．０Ｖ）である一方で、そのパルス幅が、高抵抗化パルスよりも長くなる例も考えられる。この場合には、そのパルス幅は、典型的には、高抵抗化パルスの１５０％～１０００％の範囲であることが望ましい。

　また、追加過程において、低抵抗状態の抵抗変化素子１０に対する低抵抗化電圧パルスと異なる極性の第４追加電圧パルスは、通常動作時の高抵抗化電圧パルスと同じ電圧パルスを印加した。高抵抗状態の抵抗変化素子１０に対する高抵抗化電圧と異なる極性の第３追加電圧パルスは、通常動作時の低抵抗化電圧パルスと同じ電圧パルスを印加した。

　さらに、追加過程において、低抵抗状態の抵抗変化素子１０に対して、低抵抗化電圧パルスと異なる極性の第４追加電圧パルスの印加と、続けて行う低抵抗化電圧パルスと同じ極性の第２追加電圧パルス印加の２パルスからなる繰り返し単位を１００回繰り返した。そして、高抵抗状態の抵抗変化素子１０に対して、高抵抗化電圧パルスと異なる極性の第３追加電圧パルスの印加と、続けて行う高抵抗化電圧パルスと同じ極性の第１追加電圧パルス印加の２パルスからなる繰り返し単位を１００回繰り返した。

　以上のようにして用意した抵抗変化素子群の抵抗値の保持特性の評価を行った。なお、本評価例で用いた抵抗変化素子１０の抵抗値は室温程度の温度では、１０年以上もほとんど劣化が見られないような特性を有している。そこで、不揮発性記憶素子を２１０℃の恒温槽中に保持し、劣化を加速させて、保持特性の評価を行った。なお、抵抗値の測定は恒温槽から不揮発性記憶素子を取り出して室温で行った。

　つまり、恒温槽での保持と、室温での測定を繰り返し行う事により、保持特性の評価を行った。また、保持特性の評価では、抵抗変化素子１０に対して更なる書き込みは行わず（すなわち、上記にて設定された抵抗値状態を維持）、抵抗変化が起こらないような低い電圧を用いた読み出しのみを行った。

　図１１は、通常の抵抗変化動作素子群及び本実施の形態１の変形例３に相当する追加過程を実施した抵抗変化素子群における、高抵抗状態及び低抵抗状態の抵抗変化素子１０各４ｋｂｉｔのデータ保持特性評価結果である。図１１において、低抵抗状態の抵抗変化素子１０からなる素子群のことを、低抵抗素子群と記し、高抵抗状態の抵抗変化素子１０からなる素子群のことを、高抵抗素子群と記している。なお、図１１においては、各測定時における各抵抗変化素子群で最も悪い抵抗値の素子（低抵抗状態の素子においては最も低い読み出し電流の素子、高抵抗状態の素子においては最も高い読み出し電流の素子を指す）、すなわちテイルビットのみを記してある。

　図１１では、横軸は恒温槽での保持時間（累計）、縦軸は読み出し電流値である。横軸は対数で、縦軸は線形でプロットしてある。

　低抵抗状態（すなわち読み出し電流値が高い）の抵抗変化素子１０に着目すると、通常動作後の素子群と比較して、追加過程を実施した素子群では恒温槽での保持による読み出し電流の低下が抑制されており、低抵抗状態の抵抗変化素子１０に対し追加過程を実施することにより保持特性が向上したと言える。

　また、高抵抗状態（すなわち読み出し電流値が低い）の抵抗変化素子１０に着目すると、通常動作後の素子群と比較して、追加過程を実施した素子群では恒温槽での保持による一部の素子の読み出し電流の高電流化が抑制されており、高抵抗状態の抵抗変化素子１０に対し追加過程を実施することにより保持特性が向上したと言える。

　以上のことから、評価例の駆動方法においては、低抵抗状態の抵抗変化素子１０、高抵抗状態の抵抗変化素子１０の少なくともいずれか一方に対し追加過程を実施することで抵抗変化素子１０の保持特性が向上し、両方の抵抗状態の抵抗変化素子に対して追加過程を実施することで、抵抗変化素子１０の保持特性がさらに向上し、また、データ保持後の読み出し時における読み出しエラー抑制効果がさらに高くなる。

　（実施の形態２）
　実施の形態２では、実施の形態１において説明した抵抗変化素子１０を用いて構成される、１トランジスタ／１不揮発性記憶部型（１Ｔ１Ｒ型）の不揮発性記憶装置について説明する。

　［不揮発性記憶装置の構成］
　図１２は、実施の形態２に係る不揮発性記憶装置１００の構成の一例を示すブロック図である。図１２に示すように、１Ｔ１Ｒ型の不揮発性記憶装置１００は、半導体基板上にメモリ本体部１０１を備えており、このメモリ本体部１０１は、アレイ状に配置される抵抗変化素子１０及びアクセストランジスタ（電流制御素子）を具備するメモリアレイ１０２と、電圧パルス印加回路３００とを備える。

　電圧パルス印加回路３００は、各抵抗変化素子１０の第１電極２及び第２電極４間に電圧パルスを印加する機能を有し、例えば、行選択回路／ドライバ１０３と、列選択回路１０４と、情報の書き込みを行うための書込み回路１０５と、選択ビット線に流れる電流量を検出し、選択された抵抗変化素子１０に２値のデータのうちの何れのデータが記憶されているかの判定を行うセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７と、を具備している。

　また、不揮発性記憶装置１００は、セルプレート電源（ＶＣＰ電源）１０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路１０９と、制御回路１１０とをさらに備えている。

　制御回路１１０は、電圧パルス印加回路３００及びメモリ本体部１０１を制御する回路であって、受け付け部３１０と、判定部３２０と、パルス条件切り替え部３３０とを備える。

　受け付け部３１０は、外部からの指令（例えば、ユーザによる長期保存の指令）を受け付けると、電圧パルス印加回路３００を制御して、各抵抗変化素子１０の抵抗状態を読み出す。

　判定部３２０は、受け付け部３１０によって読み出された各抵抗状態が、高抵抗状態であるか低抵抗状態であるかを判定する。

　パルス条件切り替え部３３０は、判定部３２０による判定の結果に基づいて、電圧パルス印加回路３００を制御する。より具体的には、パルス条件切り替え部３３０は、抵抗状態が高抵抗状態であると判定された抵抗変化素子１０には、その抵抗変化素子１０の第１電極２及び第２電極４間に、第１電圧パルスよりもエネルギーの大きい、第１極性の第１追加電圧パルスを印加するよう、電圧パルス印加回路３００を制御する。そして、抵抗状態が低抵抗状態であると判定された抵抗変化素子１０には、その抵抗変化素子１０の第１電極２及び第２電極４間に、第２電圧パルスよりもエネルギーの大きい、第２極性の第２追加電圧パルスを印加するよう、電圧パルス印加回路３００を制御する。

　これら、受け付け部３１０、判定部３２０、パルス条件切り替え部３３０は、例えば、論理回路として実現されてもよいし、例えば、制御回路１１０がプロセッサとメモリとを含み、そのプロセッサがそのメモリに記憶されるプログラムを実行することで機能的に実現されてもよい。

　メモリアレイ１０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のアクセストランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「アクセストランジスタＴ１１，Ｔ１２，…」と表す）と、アクセストランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）とを備えている。ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１の抵抗変化素子１０に相当する。

　また、メモリアレイ１０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。

　アクセストランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、アクセストランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、アクセストランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。

　また、アクセストランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、アクセストランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、アクセストランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。

　さらに、アクセストランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ１１１，Ｍ１１２，…と接続されている。

　また、メモリセルＭ１１１，Ｍ１２１，Ｍ１３１，…はプレート線ＰＬ０に、メモリセルＭ１１２，Ｍ１２２，Ｍ１３２，…はプレート線ＰＬ１に、メモリセルＭ１１３，Ｍ１２３，Ｍ１３３，…はプレート線ＰＬ２に、それぞれ接続されている。

　アドレス入力回路１０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ１０３へ出力するとともに、列アドレス信号を列選択回路１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

　行選択回路／ドライバ１０３は、アドレス入力回路１０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

　列選択回路１０４は、アドレス入力回路１０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、各種電圧パルスを印加する。

　書込み回路１０５は、制御回路１１０から出力された書き込み信号を受け取った場合、列選択回路１０４に対して、その書き込み信号に応じた電圧パルスを、選択されたビット線に対して印加することを指示する信号を出力する。

　センスアンプ１０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ１１１，Ｍ１１２，…の抵抗状態を高低の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ１０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路１０７を介して、外部回路へ出力される。

　［初期過程における動作］
　制御回路１１０は、初期過程において、第１の初期電圧パルス及び第２の初期電圧パルスを各メモリセルＭ１１１，Ｍ１１２，…に対してこの順に印加することを指示する書き込み信号を書込み回路１０５に対して出力する。書込み回路１０５は、この書き込み信号を受け取った場合、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス及び第２の初期電圧パルスを印加することを指示する信号を列選択回路１０４に対して出力する。

　列選択回路１０４は、この信号を受け取った場合、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス及び第２の初期電圧パルスを印加する。このとき、行選択回路／ドライバ１０３は、すべてのワード線ＷＬ０，ＷＬ１，ＷＬ２，…に対して、所定の電圧を印加する。

　［通常動作時における動作］
　制御回路１１０は、通常動作時のデータの書き込み過程においては、データ入出力回路１０７に入力された入力データＤｉｎに応じて、低抵抗化電圧パルス又は高抵抗化電圧パルスの印加を指示する書き込み信号を書込み回路１０５へ出力する。他方、データの読み出し過程において、制御回路１１０は、読み出し用電圧パルスの印加を指示する読み出し信号を列選択回路１０４へ出力する。

　［追加過程における動作］
　受け付け部３１０は、外部から所定の指令（例えば、ユーザによる長期保存の指令）を受け付けると、メモリアレイ１０２に含まれる全てのメモリセルの抵抗状態を読み出すことを指示する信号を電圧パルス印加回路３００へ出力して、全てのメモリセルの抵抗状態を読み出す。

　判定部３２０は、全てのメモリセルについて、受け付け部３１０によって読み出された抵抗状態が、高抵抗状態であるか低抵抗状態であるかを判定する。

　パルス条件切り替え部３３０は、抵抗状態が低抵抗状態であると判定された各メモリセルに対して第１追加電圧パルスを印加することを指示し、抵抗状態が高抵抗状態であると判定された各メモリセルに対して第２追加電圧パルスを印加することを指示する信号を電圧パルス印加回路３００へ出力する。

　電圧パルス印加回路３００は、この信号を受け取ると、抵抗状態が高抵抗状態であると判定された各メモリセルに対して第１追加電圧パルスを印加し、抵抗状態が低抵抗状態であると判定された各メモリセルに対して第２追加電圧パルスを印加する。

　上記のように動作することにより、不揮発性記憶装置１００は、論理情報を記憶する期間を従来よりも長くし得る。

　（実施の形態３）
　実施の形態３では、実施の形態１において説明した抵抗変化素子１０を用いて構成される、クロスポイント型の不揮発性記憶装置について説明する。

　［不揮発性記憶装置の構成］
　図１３は、実施の形態３に係る不揮発性記憶装置２００の構成の一例を示すブロック図である。図１３に示すように、クロスポイント型の不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、アレイ状に配置される抵抗変化素子１０及び電流制御素子を具備するメモリアレイ２０２と、電圧パルス印加回路４００とを備える。

　電圧パルス印加回路４００は、各抵抗変化素子１０の第１電極２及び第２電極４間に電圧パルスを印加する機能を有し、例えば、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書込み回路２０５と、選択ビット線に流れる電流量を検出し、選択された抵抗変化素子１０に２値のデータのうちの何れのデータが記憶されているかの判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７と、を具備している。

　また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、制御回路２１０とをさらに備えている。

　制御回路２１０は、電圧パルス印加回路４００及びメモリ本体部２０１を制御する回路であって、受け付け部４１０と、判定部４２０と、パルス条件切り替え部４３０とを備える。

　受け付け部４１０は、外部からの指令（例えば、ユーザによる長期保存の指令）を受け付けると、電圧パルス印加回路４００を制御して、各抵抗変化素子１０の抵抗状態を読み出す。

　判定部４２０は、受け付け部４１０によって読み出された各抵抗状態が、高抵抗状態であるか低抵抗状態であるかを判定する。

　パルス条件切り替え部４３０は、判定部４２０による判定の結果に基づいて、電圧パルス印加回路４００を制御する。より具体的には、パルス条件切り替え部４３０は、抵抗状態が高抵抗状態であると判定された抵抗変化素子１０には、その抵抗変化素子１０の第１電極２及び第２電極４間に、第１電圧パルスよりもエネルギーの大きい、第１極性の第１追加電圧パルスを印加するよう、電圧パルス印加回路４００を制御する。そして、抵抗状態が低抵抗状態であると判定された抵抗変化素子１０には、その抵抗変化素子１０の第１電極２及び第２電極４間に、第２電圧パルスよりもエネルギーの大きい、第２極性の第２追加電圧パルスを印加するよう、電圧パルス印加回路４００を制御する。

　これら、受け付け部４１０、判定部４２０、パルス条件切り替え部４３０は、例えば、論理回路として実現されてもよいし、例えば、制御回路２１０がプロセッサとメモリとを含み、そのプロセッサがそのメモリに記憶されるプログラムを実行することで機能的に実現されてもよい。

　メモリアレイ２０２は、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。

　また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ１２３，…（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）が設けられている。ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１の抵抗変化素子１０に相当する素子と、ＭＩＭ（Metal-Insulator-Metal）ダイオード又はＭＳＭ（Metal-Semiconductor-Metal）ダイオード等で構成される電流制御素子とが接続されて構成されている。

　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。

　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

　列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、各種電圧パルスを印加する。

　書込み回路２０５は、制御回路２１０から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して、その書き込み信号に応じた電圧パルスを、選択されたビット線に対して印加することを指示する信号を出力する。

　センスアンプ２０６は、データの読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ２１１，Ｍ２１２，…の抵抗状態を高低の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ２０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。

　［初期過程における動作］
　制御回路２１０は、初期過程において、第１の初期電圧パルス及び第２の初期電圧パルスを各メモリセルＭ２１１，Ｍ２１２，…に対してこの順に印加することを指示する書き込み信号を書込み回路２０５に対して出力する。書込み回路１０５は、この書き込み信号を受け取った場合、すべてのワード線ＷＬ０，ＷＬ１，ＷＬ２，…に対して所定の電圧を印加することを指示する信号を行選択回路／ドライバ２０３に対して出力するとともに、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス及び第２の初期電圧パルスを印加することを指示する信号を列選択回路／ドライバ２０４に対して出力する。

　［通常動作時における動作］
　制御回路２１０は、通常動作時のデータの書き込み過程において、データ入出力回路２０７に入力された入力データＤｉｎに応じて、低抵抗化電圧パルス又は高抵抗化電圧パルスの印加を指示する書き込み信号を書込み回路２０５へ出力する。他方、データの読み出し工程において、制御回路２１０は、読み出し用電圧パルスの印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。

　［追加過程における動作］
　受け付け部４１０は、外部から所定の指令（例えば、ユーザによる長期保存の指令）を受け付けると、メモリアレイ２０２に含まれる全てのメモリセルの抵抗状態を読み出すことを指示する信号を電圧パルス印加回路４００へ出力して、全てのメモリセルの抵抗状態を読み出す。

　判定部４２０は、全てのメモリセルについて、受け付け部４１０によって読み出された抵抗状態が、高抵抗状態であるか低抵抗状態であるかを判定する。

　パルス条件切り替え部４３０は、抵抗状態が高抵抗状態であると判定された各メモリセルに対して第１追加電圧パルスを印加することを指示し、抵抗状態が低抵抗状態であると判定された各メモリセルに対して第２追加電圧パルスを印加することを指示する信号を電圧パルス印加回路４００へ出力する。

　電圧パルス印加回路４００は、この信号を受け取ると、抵抗状態が高抵抗状態であると判定された各メモリセルに対して第１追加電圧パルスを印加し、抵抗状態が低抵抗状態であると判定された各メモリセルに対して第２追加電圧パルスを印加する。

　上記のように動作することにより、不揮発性記憶装置２００は、論理情報を記憶する期間を従来よりも長くし得る。

　なお、図１３に示す本実施の形態に係る不揮発性記憶装置２００におけるメモリアレイ２０２を、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。

　（その他の実施の形態）
　実施の形態２では、実施の形態２に係る不揮発性記憶装置１００が単独で、追加過程における動作を実施する構成の例について例示した。これに対して他の例として、複数の装置又は回路が共同で、追加過程における動作を実施する構成の例も考えられる。

　図１４は、その他の実施の形態に係る不揮発性記憶システム１０００の構成の一例を示すブロック図である。図１４に示すように、不揮発性記憶システム１０００は、不揮発性記憶装置１００ａとコントローラ５００とを備えて構成される。そして、不揮発性記憶装置１００ａとコントローラ５００とが共同で、追加過程における動作を実行する。

　不揮発性記憶装置１００ａは、実施の形態２に係る不揮発性記憶装置１００から、実施の形態２に係る制御回路１１０が制御回路１１０ａに変更されて構成される。

　制御回路１１０ａは、実施の形態２に係る制御回路１１０から、実施の形態２に係る受け付け部３１０と、実施の形態２に係る判定部３２０とが削除されるよう変更されて構成される。

　コントローラ５００は、プロセッサとメモリとを含んで構成される。そして、そのプロセッサがそのメモリに記憶されるプログラムを実行することで、実施の形態２に係る受け付け部３１０と、実施の形態２に係る判定部３２０とを機能的に実現する。

　コントローラ５００の他の構成例としては、例えば、受け付け部３１０と、判定部３２０とを、論理回路として実現する構成例等が考えられる。

　また、コントローラ５００は、例えば、複数の集積回路で実現されてもよいし、１つの集積回路で実現されてもよい。

　上記構成の不揮発性記憶システム１０００において、コントローラ５００に含まれる受け付け部３１０及び判定部３２０と、不揮発性記憶装置１００ａに含まれるパルス条件切り替え部３３０とは、共同で、実施の形態２に係る追加過程における動作と同様の動作を行う。

　このように、不揮発性記憶システム１０００は、実施の形態２に係る追加過程における動作と同様の動作を実現することができる。

　なお、不揮発性記憶システム１０００のことを、不揮発性記憶装置１００ａとコントローラ５００とからなる１つの装置であると考えることもできる。このため、不揮発性記憶システム１０００のことを、不揮発性記憶装置という名称で呼んでも構わない。

　本発明は、抵抗変化型の不揮発性記憶装置に広く利用することができる。

　２　第１電極
　３　抵抗変化層
　４　第２電極
　１０　抵抗変化素子
　１１０、１１０ａ、２１０　制御回路
　３００、４００　電圧パルス印加回路

Claims

　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子と、
　前記第１電極及び前記第２電極間に電圧パルスを印加する電圧パルス印加回路と、
　前記電圧パルス印加回路を制御する制御回路とを備え、
　前記電圧パルス印加回路は、
　　前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、
　　前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、を実行し、
　前記制御回路は、外部からの指令を受けて、
　　前記抵抗変化素子の抵抗状態を読み出し、読み出した抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御し、読み出した抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加するよう、前記電圧パルス印加回路を制御する
　不揮発性記憶装置。
　前記制御回路は、プロセッサとメモリとを含み、前記プロセッサが、前記メモリに記憶されるプログラムを実行することで、前記電圧パルス印加回路の制御を行う
　請求項１に記載の不揮発性記憶装置。
　前記外部からの指令は、前記抵抗変化層の抵抗状態を、現時点よりも長期間に渡って安定化させる旨の、ユーザによる指令である
　請求項１又は２に記載の不揮発性記憶装置。
　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える抵抗変化素子の駆動方法であって、
　前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、
　前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、
　外部からの指令を受けて、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、
　前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である場合には、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む
　駆動方法。
　前記第１追加電圧パルスは、前記抵抗変化層に流れる電流が、前記第１電圧パルスよりも大きくなる電圧パルスである
　請求項４に記載の駆動方法。
　前記第２追加電圧パルスは、前記抵抗変化層に流れる電流が、前記第２電圧パルスよりも大きくなる電圧パルスである
　請求項４又は５に記載の駆動方法。
　前記第１追加電圧パルスは、前記抵抗変化層に印加される電圧の絶対値が、前記第１電圧パルスよりも大きくなる電圧パルスである
　請求項４に記載の駆動方法。
　前記第２追加電圧パルスは、前記抵抗変化層に印加される電圧の絶対値が、前記第２電圧パルスよりも大きくなる電圧パルスである
　請求項４又は７に記載の駆動方法。
　前記第１追加電圧パルスは、前記第１電圧パルスよりも、パルス幅が大きな電圧パルスである
　請求項４に記載の駆動方法。
　前記第２追加電圧パルスは、前記第２電圧パルスよりも、パルス幅が大きな電圧パルスである
　請求項４又は９に記載の駆動方法。
　前記追加過程では、前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である場合には、前記第１追加電圧パルスを印加する前に、前記第１電極及び前記第２電極間に、前記第２極性の第３追加電圧パルスを印加する
　請求項４～１０のいずれか１項に記載の駆動方法。
　前記第３追加電圧パルスと前記第２電圧パルスとは、同一の電圧パルスである
　請求項１１に記載の駆動方法。
　前記追加過程では、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である場合には、前記第２追加電圧パルスを印加する前に、前記第１電極及び前記第２電極間に、前記第１極性の第４追加電圧パルスを印加する
　請求項４～１２のいずれか１項に記載の駆動方法。
　前記第４追加電圧パルスと前記第１電圧パルスとは、同一の電圧パルスである
　請求項１３に記載の駆動方法。
　前記追加過程を２回以上繰り返す
　請求項４～１４のいずれか１項に記載の駆動方法。
　前記抵抗変化層は、金属酸化物層を有し、
　前記金属酸化物層は、周囲よりも酸素含有量の低い局所領域を有し、
　前記追加過程において、
　　前記第１電極及び前記第２電極間に前記第１追加電圧パルスが印加されることで、前記局所領域における酸素含有量が上昇し、
　　前記第１電極及び前記第２電極間に前記第２追加電圧パルスが印加されることで、前記局所領域における酸素含有量が低下する
　請求項４～１５のいずれか１項に記載の駆動方法。
　第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する抵抗変化層とを備える複数の抵抗変化素子の駆動方法であって、
　前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、第１極性の第１電圧パルスを印加することによって、前記抵抗変化層を、第１の論理情報を示す低抵抗状態から、前記低抵抗状態よりも抵抗値が高い、前記第１の論理情報とは異なる第２の論理情報を示す高抵抗状態へと変化させる高抵抗化過程と、
　前記複数の抵抗変化素子の内の少なくとも１つに対して、前記第１電極及び前記第２電極間に、前記第１極性とは極性が異なる第２極性の第２電圧パルスを印加することによって、前記抵抗変化層を、前記高抵抗状態から前記低抵抗状態へと変化させる低抵抗化過程と、
　外部からの指令を受けて、前記複数の抵抗変化素子の全てに対して、前記抵抗変化素子の抵抗状態を読み出す読み出し過程と、
　前記読み出し過程により読み出された抵抗状態が前記高抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第１電圧パルスよりもエネルギーの大きい、前記第１極性の第１追加電圧パルスを印加し、前記読み出し過程により読み出された抵抗状態が前記低抵抗状態である抵抗変化素子に対して、前記第１電極及び前記第２電極間に、前記第２電圧パルスよりもエネルギーの大きい、前記第２極性の第２追加電圧パルスを印加する追加過程と、を含む
　駆動方法。