JP5351363B1 - 不揮発性記憶素子および不揮発性記憶装置 - Google Patents

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Abstract

第１の電極（１０３）と、第２の電極（１０６）と、抵抗変化層（１０４）とを備え、抵抗変化層（１０４）は、ｐ型キャリアを有する非化学量論的組成の金属酸化物から構成される第１の酸化物層（１０４ａ）と、第１の酸化物層（１０４ａ）及び第２の電極（１０６）の間に接して配置され、ｎ型キャリアを有する非化学量論的組成の金属酸化物から構成される第２の酸化物層（１０４ｂ）と、第１の酸化物層（１０４ａ）内に配置され、第１の電極（１０３）と接しておらず、第１の酸化物層（１０４ａ）に比べて酸素含有率が高い酸素リザーバ領域（１１０）と、第２の酸化物層（１０４ｂ）内に酸素リザーバ領域（１１０）と接して配置され、第２の酸化物層（１０４ｂ）に比べて酸素含有率が低い局所領域（１０５）とを含む。

Description

本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が可逆的に変化する抵抗変化型の不揮発性記憶素子および不揮発性記憶素子を備えた不揮発性記憶装置に関する。
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性のメモリデバイスに対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的信号によって抵抗値が変化し、その状態を保持しつづける不揮発性記憶素子をメモリセルに用いた不揮発性メモリデバイス（以下、ＲｅＲＡＭとよぶ）が注目されている。これは不揮発性記憶素子の構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴に起因している。
このような不揮発性記憶素子は、抵抗変化層に用いる材料（抵抗変化材料）によって大きく２種類に分類される。その一つは、特許文献１等に開示されているペロブスカイト材料（Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）等）を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。
また、他の一つは、２元系の遷移金属酸化物を抵抗変化材料に用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても組成および構造が非常に単純であるため、製造時における組成制御および成膜が容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、近年多くの研究がなされている。
抵抗変化の物理的なメカニズムについては未だに不明なところが多いが、近年の研究では、２元系の遷移金属酸化物中に導電性のフィラメントが形成され、酸化還元によるそのフィラメント中の欠陥密度変化が抵抗変化の要因として有力視されている（例えば、特許文献２および非特許文献１を参照）。
図１５は、特許文献２に開示されている従来の不揮発性記憶素子１４００の構成を示す断面図である。
遷移金属酸化物層からなる抵抗変化層１４０５が第１の電極１４０３と第２の電極１４０６とに挟まれた原形構造（図１５（ａ））に対して、第１の電極１４０３および第２の電極１４０６間に電圧（初期ブレイク電圧）を印加することにより、第１の電極１４０３および第２の電極１４０６間の電流経路（第１の電極１４０３および第２の電極１４０６間を流れる電流の電流密度が局所的に高くなる部分）となるフィラメント１４０５ｃが形成されている（図１５（ｂ））。
米国特許第６４７３３３２号明細書 特開２００８−３０６１５７号公報
R.Waser et al., Advanced Materials , NO21, 2009, pp.2632-2663
上述したような遷移金属酸化物を抵抗変化材料に用いた従来の不揮発性記憶素子において、抵抗変化特性のばらつきの低減が望まれている。
本発明は、上記課題を解決するためになされたものであり、抵抗変化特性のばらつきが小さい不揮発性記憶素子および不揮発性記憶装置を提供することを目的としている。
従来の課題を解決するために、本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層は、ｐ型キャリアを有する非化学量論的組成の金属酸化物から構成される第１の酸化物層と、前記第１の酸化物層及び前記第２の電極の間に接して配置され、ｎ型キャリアを有する非化学量論的組成の金属酸化物から構成される第２の酸化物層と、前記第１の酸化物層内に配置され、前記第１の電極と接しておらず、前記第１の酸化物層に比べて酸素含有率が高い酸素リザーバ領域と、前記第２の酸化物層内に前記酸素リザーバ領域と接して配置され、前記第２の酸化物層に比べて酸素含有率が低い局所領域とを含む、ことを特徴とする。
本発明によれば、局所領域で抵抗変化を制御することにより、抵抗変化特性のばらつきが少ない不揮発性記憶素子が得られる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の断面図である。 図２Ａは、本発明の実施の形態１に係る不揮発性記憶素子の局所領域内の電気伝導を担うフィラメント形状の模式図である。 図２Ｂは、本発明の実施の形態１に係る不揮発性記憶素子の局所領域内の電気伝導を担うフィラメント形状の模式図である。 図２Ｃは、本発明の実施の形態１に係る不揮発性記憶素子の局所領域内の電気伝導を担うフィラメント形状の模式図である。 図３は、本発明の実施の形態１に係る不揮発性記憶素子が第２の酸化物層における酸素含有率と抵抗率との関係を示す図である。 図４Ａは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｂは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｃは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図４Ｄは、本発明の実施の形態１に係る不揮発性記憶素子の要部の製造方法を示す断面図である。 図５は、本発明の実施の形態１に係る不揮発性記憶素子の動作例を示す図である。 図６は、本発明の実施の形態２に係る不揮発性記憶装置の構成を示すブロック図である。 図７は、図６におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図８は、本発明の実施の形態２に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図である。 図９は、本発明の実施の形態２に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１０は、本発明の実施の形態３に係る不揮発性記憶装置の構成を示すブロック図である。 図１１は、図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図１２は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１３は、ＴａＯｙ／ＴａＯｘを用いた不揮発性記憶素子の抵抗値と印加される電圧パルスの電圧との関係を示すグラフである。 図１４Ａは、ＴａＯｙ／ＴａＯｘを用いた不揮発性記憶素子の断面ＴＥＭ写真である。 図１４Ｂは、ＴａＯｙ／ＴａＯｘを用いた不揮発性記憶素子の一部（図１４ＡのＡ部）を拡大した断面ＴＥＭ写真である。 図１５は、従来例に係る不揮発性記憶素子の断面図である。
以下、本発明の詳細を説明する前に、本発明者の実験によって得た、抵抗変化特性がばらついた結果とその原因とを説明する。なお、以下では、図１３、図１４Ａ及び図１４Ｂを参照しながら説明するが、これは後述の実施形態を理解するための一助とするものである。したがって、本発明はこれらの図面およびその説明に限定されない。
図１３は、ＴａＯｙ／ＴａＯｘを抵抗変化材料に用いた不揮発性記憶素子の電極間に極性が異なるＶＨ及びＶＬの電圧パルスを複数回（例えば１０万回）繰り返し印加した後における、抵抗変化素子の抵抗値と印加される電圧パルスの電圧との関係を示すグラフである。ここで、ＶＨは高抵抗化電圧、ＶＬは低抵抗化電圧を指し、それぞれ高抵抗化閾値電圧及び低抵抗化閾値電圧よりも絶対値が大きい電圧パルスである。
図１３に示されるように、低抵抗状態における抵抗値Ｒ１及びＲ４と、高抵抗状態における抵抗値Ｒ２及びＲ３とについて、それぞればらつきが生じている。このばらつきの原因について、図１４Ａ及び図１４Ｂに示す透過型電子顕微鏡（TEM: Transmission Electron Microscope）による不揮発性記憶素子の抵抗変化現象を発現している局所領域１０５の断面観察結果を用いて考察する。なお、図１４Ａは、図１３の測定が行われた不揮発性記憶素子の断面ＴＥＭ写真であり、図１４Ｂは、図１４Ａの一部（図１４ＡのＡ部）を拡大した断面ＴＥＭ写真である。ＴＥＭ写真において、像が白い領域は酸素が多い領域であり、像が黒い領域は酸素が少ない領域である。すなわち、抵抗変化層１０４において、像が白い領域は抵抗値が比較的高く、像が黒い領域は抵抗値が比較的低いことを示している。
図１４Ａ及び図１４Ｂでは、抵抗変化時の抵抗値を支配する局所領域１０５及び酸素リザーバ領域１１０を確認することができ、さらに局所領域１０５の上部及び酸素リザーバ領域１１０は高酸素濃度の領域で構成され、局所領域１０５の上部と酸素リザーバ領域１１０との間の領域は低酸素濃度の領域で構成されていることが確認できる。タンタル酸化物は酸素の含有率が高いほど抵抗は高くなるため、局所領域１０５の上部および酸素リザーバ領域１１０に２つの高抵抗部分が形成されることとなり、２つの異なる部分により抵抗変化時の抵抗値が支配され、抵抗変化特性のばらつきが大きくなる。このばらつきは酸素リザーバ領域１１０の高酸素濃度の領域が寄生抵抗として機能することに由来するともいえる。
本発明は、上記の課題を解決し、抵抗変化特性のばらつきを低減するものである。
本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、前記抵抗変化層は、ｐ型キャリアを有する非化学量論的組成の金属酸化物から構成される第１の酸化物層と、前記第１の酸化物層及び前記第２の電極の間に接して配置され、ｎ型キャリアを有する非化学量論的組成の金属酸化物から構成される第２の酸化物層と、前記第１の酸化物層内に配置され、前記第１の電極と接しておらず、前記第１の酸化物層に比べて酸素含有率が高い酸素リザーバ領域と、前記第２の酸化物層内に前記酸素リザーバ領域と接して配置され、前記第２の酸化物層に比べて酸素含有率が低い局所領域とを含む、ことを特徴とする。
このような構成とすることにより、局所領域の下方の酸素リザーバ領域はｐ型キャリアを有する非化学量論的組成の金属酸化物から構成されるため、酸素含有率を高くするほど、抵抗が低くなる。そのため、酸素リザーバ領域による寄生抵抗がなくなり、局所領域により抵抗変化特性が支配されるので、抵抗変化特性のばらつきを小さくすることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付し、説明を省略する。また、以下において記述される数値、材料、成膜方法などは、すべて本発明の実施の形態を具体的に説明するために例示するものであり、本発明はこれらに制限されない。さらに、以下において記述される構成要素間の接続関係は、本発明の実施の形態を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、本発明は、請求の範囲によって定まる。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
（実施の形態１）
［不揮発性記憶素子の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶素子の一構成例を示す断面図である。
本実施の形態の不揮発性記憶素子（ここでは、抵抗変化素子）１００は、基板１０１と、その基板１０１上に形成された層間絶縁膜１０２と、その層間絶縁膜１０２上に形成された第１の電極１０３と、第２の電極１０６と、第１の電極１０３および第２の電極１０６に挟まれた抵抗変化層１０４とを備えている。
抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に介在し、第１の電極１０３と第２の電極１０６との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、抵抗変化層１０４は、第１の電極１０３と第２の電極１０６との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。
ここで、抵抗変化層１０４は、ｐ型キャリアを有する非化学量論的組成(non-stoichiometric composition)の第１の金属酸化物から構成され、第１の電極１０３に接続する第１の酸化物層１０４ａと、ｎ型キャリアを有する非化学量論的組成の第２の金属酸化物から構成され、第２の電極１０６に接続する第２の酸化物層１０４ｂとの少なくとも２層を積層して構成される積層構造を含む。ここで、ｐ型キャリアを有する非化学量論的組成の金属酸化物は金属不足酸化物または酸素過剰酸化物であり、ｎ型キャリアを有する非化学量論的組成の金属酸化物は酸素不足酸化物または金属過剰酸化物である。
抵抗変化層１０４は、金属酸化物から構成される。当該金属酸化物の母体金属は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属と、アルミニウム（Ａｌ）とから少なくとも１つ選択されてもよい。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
金属不足酸化物は、化学量論的組成に対して金属イオンが不足した酸化物であり、例えば金属空孔に基づいてｐ型キャリアを有する。酸素過剰酸化物は、化学量論的組成に対して酸素イオンが過剰な酸化物であり、例えば格子間酸素イオンに基づいてｐ型キャリアを有する。酸素不足酸化物は、化学量論的組成に対して酸素イオンが不足した酸化物であり、例えば酸素空孔に基づいてｎ型キャリアを有する。金属過剰酸化物は、化学量論的組成に対して金属イオンが過剰な酸化物であり、例えば格子間金属イオンに基づいてｎ型キャリアを有する。
第１の酸化物層１０４ａは、第２の酸化物層１０４ｂよりも抵抗値が低い。このような構成とすることにより、抵抗変化時に第１の電極１０３と第２の電極１０６との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
第１の酸化物層１０４ａが金属不足酸化物であり、第２の酸化物層１０４ｂが金属過剰酸化物である場合、第１の酸化物層１０４ａの金属不足度は、第２の酸化物層１０４ｂの金属過剰度よりも大きい。ここで、「金属不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する金属の量に対し、不足している金属の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。また、「金属過剰度」とは、それぞれの金属において、その化学量論的組成の酸化物を構成する金属の量に対し、過剰な金属の割合をいう。
第１の酸化物層１０４ａが酸素過剰酸化物であり、第２の酸化物層１０４ｂが酸素不足酸化物である場合、第１の酸化物層１０４ａの酸素過剰度は、第２の酸化物層１０４ｂの酸素不足度よりも大きい。ここで、「酸素過剰度」とは、それぞれの金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、過剰な酸素の割合をいう。また、「酸素不足度」とは、それぞれの金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
第１の酸化物層１０４ａが金属不足酸化物であり、第２の酸化物層１０４ｂが酸素不足酸化物である場合、第１の酸化物層１０４ａの金属不足度は、第２の酸化物層１０４ｂの酸素不足度よりも大きい。
第１の酸化物層１０４ａが酸素過剰酸化物であり、第２の酸化物層１０４ｂが金属過剰酸化物である場合、第１の酸化物層１０４ａの酸素過剰度は、第２の酸化物層１０４ｂの金属過剰度よりも大きい。
本明細書では、酸素不足度および酸素過剰度の替わりに、総原子数に占める酸素の比率を「酸素含有率」と呼ぶ場合がある。例えば、酸素不足酸化物は化学量論的組成の酸化物よりも酸素含有率が低く、酸素過剰酸化物は化学量論的組成の酸化物よりも酸素含有率が高い。酸素不足酸化物または金属過剰酸化物は、一般的に酸素含有率が高いほど抵抗値が大きくなる。一方、金属不足酸化物または酸素過剰酸化物は、一般的に酸素含有率が高いほど抵抗値が小さくなる。
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。従って、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
なお、第２の酸化物層１０４ｂと第１の酸化物層１０４ａとに含まれる金属酸化物が異種の金属酸化物であってもよい。つまり、第１の酸化物層１０４ａとなる第１の金属酸化物を構成する第１の金属と、第２の酸化物層１０４ｂとなる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。
抵抗変化層１０４には、第１の酸化物層１０４ａ内に配置され、第１の電極１０３と接しない酸素リザーバ領域１１０と、第２の酸化物層１０４ｂ内に配置され、第２の電極１０６および酸素リザーバ領域１１０と接する局所領域１０５とが配置されている。局所領域１０５の酸素含有率は、第２の酸化物層１０４ｂの酸素含有率より低い。局所領域１０５は、少なくとも一部が第２の酸化物層１０４ｂに形成され、電気パルスの印加に応じて酸素含有率が可逆的に変化する。局所領域１０５は、酸素欠陥サイトまたは金属過剰サイトから構成されるフィラメントを含むと考えられる。
積層構造の抵抗変化層１０４における抵抗変化現象は、微小な局所領域１０５中で酸化還元反応が起こって、局所領域１０５中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
例えば、局所領域１０５が、酸素欠陥サイトから構成されるフィラメントを含む場合、第２の電極１０６に第１の電極１０３を基準にして正の電圧を印加したとき、抵抗変化層１０４中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、微小な局所領域１０５中で酸化反応が発生し、酸素含有率が減少する。その結果、局所領域１０５中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。逆に、第２の電極１０６に、第１の電極１０３を基準にして負の電圧を印加したとき、第２の酸化物層１０４ｂ中の酸素イオンが第１の酸化物層１０４ａ側に押しやられる。これによって、第２の酸化物層１０４ｂ中に形成された微小な局所領域１０５中で還元反応が発生し、酸素含有率が増加する。その結果、局所領域１０５中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
第１の酸化物層１０４ａは、第１の電極１０３と第２の酸化物層１０４ｂとの間に配置され、第２の酸化物層１０４ｂは、第１の酸化物層１０４ａと第２の電極１０６との間に接して配置されている。第２の酸化物層１０４ｂの厚みは、第１の酸化物層１０４ａの厚みよりも薄くてもよい。この場合、電界は第２の酸化物層１０４ｂに集中しやすく、抵抗変化時の抵抗値を決める局所領域１０５を形成する初期ブレイク電圧を低電圧化することが可能となる。
局所領域１０５および酸素リザーバ領域１１０は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの積層構造を備える抵抗変化層１０４に対して初期ブレイク電圧を印加することにより形成できる。後述するように、このとき、初期ブレイク電圧は低電圧であってもよい。初期ブレイクにより、上端が第２の電極１０６と接し、第２の酸化物層１０４ｂを貫通し、下端が第１の電極１０３と接していない局所領域１０５と、上端が局所領域１０５の下端と接し、下端が第１の電極１０３と接していない酸素リザーバ領域１１０とが形成される。局所領域１０５および酸素リザーバ領域１１０は、第１の酸化物層１０４ａと第２の酸化物層１０４ｂとの界面近傍に配置されている。
なお、本明細書において、局所領域とは、抵抗変化層１０４のうち、第１の電極１０３と第２の電極１０６との間に電圧を印加した際に、支配的に電流が流れる領域を意味する。なお、局所領域１０５は、抵抗変化層１０４内に形成される複数本のフィラメント（導電パス）の集合を含む領域を意味する。すなわち、抵抗変化層１０４における抵抗変化は、局所領域１０５を通じて発現する。したがって、低抵抗状態の抵抗変化層１０４に対して駆動電圧を印加した際に、フィラメントを備える局所領域１０５に支配的に電流が流れる。抵抗変化層１０４は、局所領域１０５において高抵抗状態と低抵抗状態とを遷移する。
図２Ａから図２Ｃは、局所領域１０５におけるフィラメントの形成を説明するための図であり、パーコレーションモデルを用いてシミュレートした結果を示している。ここで、フィラメント（導電パス）は、局所領域１０５中の酸素欠陥サイトが繋がることにより形成されると仮定している。パーコレーションモデルとは、局所領域１０５中の酸素欠陥サイト（以下、単に欠陥サイトと記載）等のランダムな分布を仮定し、欠陥サイト等の密度がある閾値を越えると欠陥サイト等のつながりが形成される確率が増加するという理論に基づくモデルである。なお、ここで、「欠陥」とは金属酸化物中で酸素が欠損していることを意味し、「欠陥サイトの密度」とは酸素不足度とも対応している。つまり、酸素不足度が大きくなると、欠陥サイトの密度も大きくなる。
ここでは、抵抗変化層１０４の酸素イオンサイトを、格子状に仕切られた領域（以下サイトと呼ぶ）として近似的に仮定し、確率的に形成される欠陥サイトから形成されるフィラメントをシミュレーションで求めている。図２Ａから図２Ｃにおいて、“０”とかかれているサイトは、局所領域１０５内に形成される欠陥サイトを表している。黒く塗りつぶされたサイト（“０”以外の数字が記載されたサイト）のクラスター（互いに接続された欠陥サイトの集合体）は、図中の上下方向に電圧を印加した場合に局所領域１０５内に形成されるフィラメントを表し、電流が流れるパスを示している。灰色で塗りつぶされたサイト（数字が記載されていないサイト）は、酸素イオンが占有しているサイトを表し、高抵抗な領域である。図２Ａから図２Ｃに示すように、局所領域１０５中にランダムに分布する欠陥サイト中、上端から下端まで接続する欠陥サイトのクラスターは局所領域１０５の下面と上面間に電流を流すフィラメントの集合から構成される。パーコレーションモデルを基づいて、フィラメントの本数と形状は確率的に形成される。フィラメントの本数と形状の分布は、抵抗変化層１０４の抵抗値のばらつきとなる。
局所領域１０５は、第２の電極１０６から遠い部位に配置された、第２の酸化物層１０４ｂの酸素含有率より低い第１の局所領域１０５ａと、第２の電極１０６に近い部位に配置された、酸素含有率が第１の局所領域１０５ａより高く、第２の酸化物層１０４ｂより低い第２の局所領域１０５ｂとから構成されている。局所領域１０５つまり第１の局所領域１０５ａおよび第２の局所領域１０５ｂは、抵抗変化層１０４に１つのみ形成されていてもよい。
酸素リザーバ領域１１０は、第１の酸化物層１０４ａ内に第１の電極１０３と接しないように形成されている。酸素リザーバ領域１１０は、抵抗変化層１０４に１つのみ形成されている。
第１の局所領域１０５ａは、第２の局所領域１０５ｂと酸素リザーバ領域１１０（第１の酸化物層１０４ａ）との間の第２の酸化物層１０４ｂ内に、酸素リザーバ領域１１０と接するように形成されている。第２の局所領域１０５ｂは、第２の電極１０６および第１の局所領域１０５ａと接するように、第２の電極１０６と第１の局所領域１０５ａとの間の第２の酸化物層１０４ｂ内に形成されている。
局所領域１０５の大きさは小さくてもよい。酸素リザーバ領域１１０は、その下端が第１の電極１０３に接しないような大きさである。また、第２の局所領域１０５ｂの直径は、素子サイズ等にも依存して異なるが、小さくてもよい。局所領域１０５の大きさを小さく、特に第２の局所領域１０５ｂを小さくすることによって、抵抗変化のばらつきが低減される。ただし、第２の局所領域１０５ｂは、少なくとも電流を流すために必要なフィラメント（導電パス）を確保できる大きさである。
初期ブレイクにより局所領域的に酸素は第２の酸化物層１０４ｂから第１の酸化物層１０４ａに移動し、局所領域１０５が形成される。局所領域１０５とそれ以外の抵抗変化層１０４は並列となり、不揮発性記憶素子１００の抵抗値はこの局所領域１０５により決める。
この不揮発性記憶素子１００を駆動する場合、外部の電源によって、所定の条件を満たす電圧を第１の電極１０３と第２の電極１０６との間に印加する。印加される電圧の電圧値および極性に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧（高抵抗化閾値電圧または低抵抗化閾値電圧）よりも振幅が大きな所定の極性のパルス電圧が印加された場合、抵抗変化層１０４の抵抗値が増加または減少する。このような電圧を、以下では「書き込み用電圧」と呼ぶことがある。一方で、それらの閾値電圧よりも振幅が小さなパルス電圧が印加された場合、抵抗変化層１０４の抵抗値は変化しない。このような電圧を、以下では「読み出し用電圧」と呼ぶことがある。
第１の酸化物層１０４ａは、化学量論的組成に対して金属イオンが不足した金属不足酸化物、或いは化学量論的組成に対して酸素イオンが過剰な酸素過剰酸化物つまり金属空孔或いは格子間酸素イオンに基づくｐ型キャリアを有する非化学量論的組成の金属酸化物（以下、ｐ型の非化学量論的組成の金属酸化物という）から構成される。例えば、第１の酸化物層１０４ａは、ニッケルを金属とするｐ型の非化学量論的組成の金属酸化物で構成される。ｐ型の非化学量論的組成の金属酸化物は酸素含有率が高いほど、抵抗率が低くなる。抵抗変化層１０４を構成する金属がニッケル（Ｎｉ）の場合を考える。このとき、第１の酸化物層１０４ａに含まれるニッケル酸化物をＮｉ１−ｘＯと表した場合、抵抗率は１０ｍΩ・ｃｍ以下にしてもよい。Ｓ．Ｃｈｅｎ，ｅｔ．ａｌ．，Ｎａｎｏｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＮＥＣ），２０１０ ３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐ．１０９４−１０９５の図１にｐ型のニッケル酸化物の抵抗率と成膜時の酸素分圧との相関が示されている。これによれば、酸素含有率が高いほど、ニッケル酸化物の抵抗率は低くなっている。酸素分圧が９５％以上のときには、抵抗率が減少することとし、さらに抵抗率の酸素分圧依存性は小さくなっている。
第２の酸化物層１０４ｂは、化学量論的組成に対して酸素イオンが不足した酸素不足酸化物、或いは化学量論的組成に対して金属イオンが過剰な金属過剰酸化物つまり酸素空孔或いは格子間金属イオンに基づくｎ型キャリアを有する非化学量論的組成の金属酸化物（以下、ｎ型の非化学量論的組成の金属酸化物という）から構成される。例えば、第２の酸化物層１０４ｂは、タンタルを金属とするｎ型の非化学量論的組成の金属酸化物で構成される。ｎ型の非化学量論的組成の金属酸化物は酸素含有率が高いほど、抵抗率が高くなる。第２の酸化物層１０４ｂを構成する金属がタンタル（Ｔａ）の場合を考える。このとき、第２の酸化物層１０４ｂに含まれるタンタル酸化物をＴａＯｙと表した場合、２．１≦ｙを満たしてもよい。
第２の局所領域１０５ｂの酸素含有率は第１の局所領域１０５ａの酸素含有率より高く、第２の酸化物層１０４ｂがｎ型の非化学量論的組成の金属酸化物から構成される。従って、ｎ型の非化学量論的組成の金属酸化物の抵抗率と酸素含有率との相関から、第２の局所領域１０５ｂの抵抗率は局所領域１０５中で一番高く、不揮発性記憶素子１００の抵抗を支配する。
一方、酸素リザーバ領域１１０の酸素含有率は第１の酸化物層１０４ａの酸素含有率より高いが、第１の酸化物層１０４ａがｐ型の非化学量論的組成の金属酸化物から構成される。従って、ｐ型の非化学量論的組成の金属酸化物と酸素含有率との相関から、酸素リザーバ領域１１０の抵抗率は第１の酸化物層１０４ａより低い或いはほとんど差がない。その結果、酸素リザーバ領域１１０をｐ型の非化学量論的組成の金属酸化物で構成することにより、高酸素含有率としての酸素リザーバ領域１１０が寄生抵抗として機能することを回避し、抵抗変化特性のばらつきを低減することができる。
図３はＴａＯｙの酸素含有率と抵抗率との関係を示す図である。なお、ここで示す抵抗率は、基板（ここでは窒化膜を形成したシリコンウエハ）上に第２の酸化物層１０４ｂとしてのＴａＯｙのみを直接形成した試料を４端子法により測定するシート抵抗値に基づいて算出したものである。
図３に示すように、ＴａＯｙは酸素含有率が高いほど、抵抗率は高くなっている。例えば、第２の酸化物層１０４ｂの酸素含有率が６７．７％以上の場合、ＴａＯｙの抵抗率は５１５ｍΩ・ｃｍ以上であるため、第１の酸化物層１０４ａと第２の酸化物層１０４ｂから構成された積層構造の抵抗値は第２の酸化物層１０４ｂで支配されることになる。
第１の酸化物層１０４ａはｐ型の非化学量論的組成の金属酸化物で構成されるため、化学量論的組成の金属酸化物のように、酸素イオンの移動により第１の酸化物層１０４ａ内の酸素リザーバ領域１１０の抵抗率が上がらない。よって、初期ブレイクにおいて第２の酸化物層１０４ｂの酸素が局所領域１０５の下端部分まで押しやられることがなく、図１４Ａ及び図１４Ｂとは異なる構造、つまり図１の構造の局所領域１０５が形成される。
なお、非化学量論的組成の金属酸化物がｐ型およびｎ型のいずれであるかは、ＸＰＳ（Ｘ‐ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）でバレンスバンドの準位およびフェルミ準位を測定することで判断される。また、上記酸素不足酸化物、金属過剰酸化物、酸素過剰酸化物および金属不足酸化物は、斉藤安俊らの「金属酸化物のノンストイキオメトリーと電気伝導」内田老鶴圃、ｐ．９２−９４の定義に準ずる。そして、酸素不足、金属過剰、酸素過剰および金属不足のいずれであるかは、組成分析で判断される。
第１の電極１０３および第２の電極１０６の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などから選択される。なお、第１の電極１０３および第２の電極１０６は同一材料から構成されてもよい。この場合、第１の電極１０３のプロセス条件を、第２の電極１０６にも適用することにより、プロセスを簡素化できる。抵抗変化を支配する局所領域１０５は第１の電極１０３と接していないため、第１の電極１０３と第２の電極１０６とを同一材料から構成しても、第１の電極１０３は抵抗変化に影響しない。
具体的に、酸素不足度がより小さい（酸素含有率がより高い）第２の金属酸化物に接続されている第２の電極１０６は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属および第１の電極１０３を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い（酸素含有率がより小さい）第１の金属酸化物に接続されている第１の電極１０３は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
すなわち、第２の電極１０６の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極１０３の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
上記の構成とすることにより、第２の電極１０６と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
なお、基板１０１としては、例えば、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、例えば、樹脂材料などの上に抵抗変化層１０４を形成することもできる。
また、不揮発性記憶素子１００は、抵抗変化層１０４に電気的に接続された負荷素子、例えば固定抵抗、トランジスタ、またはダイオードをさらに備えてもよい。
［不揮発性記憶素子の製造方法と動作］
次に、図４Ａ〜図４Ｄを参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法の一例について説明する。
まず、図４Ａに示されるように、例えば単結晶シリコンである基板１０１上に、厚さ２００ｎｍの層間絶縁膜１０２を熱酸化法により形成する。そして、第１の電極１０３として例えば厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により層間絶縁膜１０２上に形成する。なお、第１の電極１０３と層間絶縁膜１０２との間にＴｉ、ＴｉＮなどの密着層をスパッタリング法により形成することもできる。その後、第１の電極１０３上に、第１の酸化物層１０４ａを、例えばＮｉターゲットを用いた反応性スパッタリング法で形成する。
次に、例えばＴａターゲットを用いた反応性スパッタリング法により、第１の酸化物層１０４ａの表面に第２の酸化物層１０４ｂが形成される。なお、第２の酸化物層１０４ｂを構成する材料は、第１の酸化物層１０４ａを構成する材料よりも抵抗値が高い。これら第１の酸化物層１０４ａと第２の酸化物層１０４ｂとが積層された積層構造により抵抗変化層１０４が構成される。
ここで、第２の酸化物層１０４ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度であってもよい。
次に、第２の酸化物層１０４ｂ上に、第２の電極１０６として例えば厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。
次に、図４Ｂに示されるように、フォトリソグラフィー工程によって、フォトレジストによるパターン１０７を形成する。その後、図４Ｃに示されるように、パターン１０７をマスクとして用いたドライエッチングによって素子領域１０９を形成する。
その後、図４Ｄに示されるように、第１の電極１０３と第２の電極１０６との間（電極間）に初期ブレイク電圧を印加することにより抵抗変化層１０４内に局所領域１０５および酸素リザーバ領域１１０を形成する。これらの局所領域１０５および酸素リザーバ領域１１０を形成する電圧の範囲の一例について図５を用いて以下で説明する。
図５に示されるように、不揮発性記憶素子１００の抵抗値が初期抵抗値（高抵抗状態における抵抗値ＨＲよりも高い値、例えば、１０７〜１０８Ω）である場合、初期ブレイク電圧を電極間に加えることにより、抵抗状態が変化する。その後、不揮発性記憶素子１００の第１の電極１０３と第２の電極１０６との間に、書き込み用電圧として、例えばパルス幅が１００ｎｓの極性が異なる２種類の電圧パルスを交互に印加すると、図５に示されるように抵抗変化層１０４の抵抗値が変化する。すなわち、書き込み用電圧として負電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が高抵抗値ＨＲから低抵抗値ＬＲへ減少する。他方、書き込み用電圧として正電圧パルス（パルス幅１００ｎｓ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が低抵抗値ＬＲから高抵抗値ＨＲへ増加する。なお、本明細書中において、電圧パルスの極性は、第１の電極１０３の電位を基準として第２の電極１０６の電位が高い場合が“正”であり、第１の電極１０３の電位を基準として第２の電極１０６の電位が低い場合を“負”である。
以上の構成から、初期ブレイク電圧の印加により酸素が第２の酸化物層１０４ｂから第１の酸化物層１０４ａに移動しても、不揮発性記憶素子１００の抵抗値は第２の酸化物層１０４ｂ内の第２の局所領域１０５ｂに支配されるため、寄生抵抗がなくなり、安定した可逆抵抗変化特性を有する不揮発性記憶素子が得られる。
（実施の形態２）
上述した実施の形態１に係る不揮発性記憶素子は、種々の形態の不揮発性記憶装置へ適用することが可能である。上述の不揮発性記憶素子を不揮発性記憶装置へ適用することにより、抵抗変化特性のばらつきが少ない不揮発性記憶装置が得られる。そのため、例えば、不揮発性記憶装置を大容量化した場合に、安定した動作が得られる。実施の形態２に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、ワード線とビット線との交点（立体交差点）に実施の形態１に係る不揮発性記憶素子を介在させた所謂クロスポイント型のものである。
［不揮発性記憶装置の構成］
図６は、本発明の実施の形態２に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図７は、図６におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図６に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板と、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリアレイ２０２は、図６および図７に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差部（立体交差点）に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１に係る不揮発性記憶素子（実施の形態１では抵抗変化素子）に相当する。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように非線形の電圧電流特性を有する電流制御素子をさらに備えている。
なお、図６におけるメモリセルＭ１１１，Ｍ１１２，…は、図７において符号２２０で示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ２０４へ出力する。
行選択回路・ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ２０３は、メモリアレイ２０２が具備するメモリセルＭ１１１，Ｍ１１２，…から少なくとも一つのメモリセルを選択する。
また、列選択回路・ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路・ドライバ２０４は、行選択回路・ドライバ２０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路・ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
なお、図６および図７に示す本実施の形態に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
［不揮発性記憶素子の構成］
図８は、本発明の実施の形態２に係る不揮発性記憶装置２００が備える不揮発性記憶素子（図６ではメモリセル）２２０の構成を示す断面図である。なお、図８には、図７のＢ部における構成が示されている。
図８に示すように、本実施の形態に係る不揮発性記憶装置２００が備える不揮発性記憶素子２２０は、銅配線である下部配線２１２（図７におけるワード線ＷＬ１に相当する）と上部配線２１１（図７におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１６と、電流制御層２１５と、内部電極２１４と、抵抗変化層２２４と、上部電極２２６とがこの順に積層されており、下部電極２１６、電流制御層２１５、及び内部電極２１４とで電流制御素子が構成され、内部電極２１４、抵抗変化層２２４、及び上部電極２２６とで抵抗変化素子が構成されている。
抵抗変化層２２４は、ｐ型の非化学量論的組成の金属酸化物から構成される第１の酸化物層２２４ａと、その第１の酸化物層２２４ａ上に形成されたｎ型の非化学量論的組成の金属酸化物から構成される第２の酸化物層２２４ｂとで構成されている。
抵抗変化層２２４には、上部電極２２６と接し、第２の酸化物層２２４ｂを貫通し、内部電極２１４と接していない局所領域２２５が配置されている。局所領域２２５は、上部電極２２６から遠い部位に配置された、第２の酸化物層２２４ｂの酸素含有率より低い第１の局所領域２２５ａと、上部電極２２６に近い部位に配置された、第２の酸化物層２２４ｂの酸素含有率より低い第２の局所領域２２５ｂとから構成されている。
第１の局所領域２２５ａは、内部電極２１４と接しないように形成されている。第２の局所領域２２５ｂは、上部電極２２６および第１の局所領域２２５ａと接するように、上部電極２２６と第１の局所領域２２５ａとの間の第２の酸化物層２２４ｂに形成されている。
酸素リザーバ領域２３０は、第１の酸化物層２２４ａ内に内部電極２１４と接しないように形成されている。
また、第２の局所領域２２５ｂの膜厚は、第２の酸化物層２２４ｂの膜厚より薄い領域であってもよい。このような構成とすることにより、第２の局所領域２２５ｂ中の欠陥サイト密度を適正化し、抵抗変化特性のばらつきを抑制することができる。
ここで、内部電極２１４、抵抗変化層２２４、局所領域２２５、酸素リザーバ領域２３０および上部電極２２６は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１の電極１０３、抵抗変化層１０４、局所領域１０５、酸素リザーバ領域１１０および第２の電極１０６にそれぞれ相当する。
電流制御素子は、内部電極２１４を介して、抵抗変化層２２４と直列接続される負荷素子である。この電流制御素子は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流制御素子は、抵抗変化素子が電気信号の極性により抵抗変化するバイポーラ型の場合、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ以上の振幅の電圧（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）を電流制御素子に印加することで電流制御素子の抵抗値が下がり導通するように構成されていてもよい。
［不揮発性記憶装置の動作］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置の動作例について、図９に示すタイミングチャートを参照しながら説明する。
図９は、本発明の実施の形態２に係る不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層２２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図９におけるＶＰは、抵抗変化素子と電流制御素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧の振幅を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立ってもよい。なぜなら、非選択のメモリセルに印加される電圧をＶＰ／２とすると、非選択のメモリセルの電流制御素子は導通状態にならず、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を制御することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。選択メモリセルには、ＶＰを印加し、閾値電圧Ｖｆ＜ＶＰの関係を満足する。
また、図９において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層２２４が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層２２４が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。このときの読み出し電圧をＶｒｅａｄとすると、メモリセルＭ１１１に閾値電圧Ｖｆ<Ｖｒｅａｄ<ＶＰとなるような読み出し電圧Ｖｒｅａｄが印加され、高抵抗化されたメモリセルＭ１１１の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
本実施の形態の不揮発性記憶装置２００は、良好な抵抗変化動作が可能な不揮発性記憶素子２２０を備えているため、安定した動作を実現することができる。
（実施の形態３）
実施の形態３に係る不揮発性記憶装置は、実施の形態１に係る不揮発性記憶素子を備える不揮発性記憶装置であって、１トランジスタ／１不揮発性記憶部とした所謂１Ｔ１Ｒ型のものである。
［不揮発性記憶装置の構成］
図１０は、本発明の実施の形態３に係る不揮発性記憶装置３００の構成を示すブロック図である。また、図１１は、図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図１０に示すように、本実施の形態に係る不揮発性記憶装置３００は、半導体基板と、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判定を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。
また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交体交差部（立体交差点）に対応してそれぞれ設けられ、これらワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…にそれぞれ接続された複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に対応して設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
図１１に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１に係る不揮発性記憶素子に相当する。より具体的には、図１１における不揮発性記憶素子３２０が、図１０におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３２０は、上部電極３２６、抵抗変化層３２４、局所領域３２５および下部電極３２３から構成されている。
抵抗変化層３２４は、ｐ型の非化学量論的組成の金属酸化物から構成される第１の酸化物層３２４ａと、その第１の酸化物層３２４ａ上に形成されたｎ型の非化学量論的組成の金属酸化物から構成される第２の酸化物層３２４ｂとで構成されている。
抵抗変化層３２４には、上部電極３２６と接し、第２の酸化物層３２４ｂを貫通し、下部電極３２３と接していない局所領域３２５が配置されている。局所領域３２５は、上部電極３２６から遠い部位に配置された、第２の酸化物層３２４ｂの酸素含有率より低い第１の局所領域３２５ａと、上部電極３２６に近い部位に配置された、第２の酸化物層３２４ｂの酸素含有率より低い第２の局所領域３２５ｂとから構成されている。
第１の局所領域３２５ａは、下部電極３２３と接しないように形成されている。第２の局所領域３２５ｂは、上部電極３２６および第１の局所領域３２５ａと接するように、上部電極３２６と第１の局所領域３２５ａとの間の第２の酸化物層３２４ｂに形成されている。
酸素リザーバ領域３３０は、第１の酸化物層３２４ａ内に下部電極３２３と接しないように形成されている。
また、第２の局所領域３２５ｂの膜厚は、第２の酸化物層３２４ｂの膜厚より薄い領域であってもよい。このような構成とすることにより、第２の局所領域３２５ｂ中の欠陥サイト密度を適正化し、抵抗変化特性のばらつきを抑制することができる。
そして、これらの上部電極３２６、抵抗変化層３２４、局所領域３２５、酸素リザーバ領域３３０および下部電極３２３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１の電極１０３、抵抗変化層１０４、局所領域１０５、酸素リザーバ領域１１０および第２の電極１０６にそれぞれ相当する。
なお、図１１における符号３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
図１０に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。行選択回路・ドライバ３０３は、メモリアレイ３０２が具備するメモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…から少なくとも一つのメモリセルを選択する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧又は読み出し用電圧を印加する。列選択回路３０４は、行選択回路・ドライバ３０３で選択されたメモリセルに電圧を印加することでデータを書き込む。列選択回路３０４は、行選択回路・ドライバ３０３で選択されたメモリセルの抵抗値を検出することでデータを読み出す。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
なお、１トランジスタ／１不揮発性記憶部の構成である本実施の形態の場合、実施の形態２のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流制御素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
［不揮発性記憶装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置３００の動作例について、図１２に示すタイミングチャートを参照しながら説明する。
図１２は、本発明の実施の形態３に係る不揮発性記憶装置３００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層３２４が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図１２において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層３２４が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層３２４が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層３２４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
実施の形態２の場合と同様、本実施の形態の不揮発性記憶装置３００においても、良好な抵抗変化動作が可能な不揮発性記憶素子３２０を備えているため、安定した動作を実現することができる。
なお、上記実施の形態の不揮発性記憶素子の製造方法は、上記実施の形態の態様に限られない。すなわち、抵抗変化素子を備える電子デバイス全般について、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、上記実施の形態の不揮発性記憶素子を製造することができる。
以上、本発明の不揮発性記憶素子および不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
例えば、上記実施の形態において、抵抗変化素子の積層構造における第１の酸化物層１０４ａと第２の酸化物層１０４ｂの積層順が上下逆に配置されても構わない。また、上記実施の形態において、積層構造の各層がコンタクトホール内に埋めこまれた形状であってもよい。
また、上記実施の形態において、局所領域１０５および酸素リザーバ領域１１０は１つの不揮発性記憶素子１００において複数形成されても構わない。
また、上記実施の形態において、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路・ドライバと同様の構成のプレート線選択回路・ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧（極性も含む）で駆動する構成としてもよい。
本発明は、不揮発性記憶素子および不揮発性記憶装置に有用であり、特にデジタル家電、メモリカード、パーソナルコンピュータおよび携帯型電話機等の種々の電子機器に用いられる記憶素子および記憶装置等に有用である。
１００、２２０、３２０、１４００ 不揮発性記憶素子
１０１ 基板
１０２ 層間絶縁膜
１０３、１４０３ 第１の電極
１０４、２２４、３２４、１４０５ 抵抗変化層
１０４ａ、２２４ａ、３２４ａ 第１の酸化物層
１０４ｂ、２２４ｂ、３２４ｂ 第２の酸化物層
１０５、２２５、３２５ 局所領域
１０５ａ、２２５ａ、３２５ａ 第１の局所領域
１０５ｂ、２２５ｂ、３２５ｂ 第２の局所領域
１０６、１４０６ 第２の電極
１０７ パターン
１１０、２３０、３３０ 酸素リザーバ領域
２００、３００ 不揮発性記憶装置
２０１、３０１ メモリ本体部
２０２、３０２ メモリアレイ
２０３、３０３ 行選択回路・ドライバ
２０４ 列選択回路・ドライバ
２０５、３０５ 書き込み回路
２０６、３０６ センスアンプ
２０７、３０７ データ入出力回路
２０８ アドレス入力回路
２０９、３１０ 制御回路
２１１ 上部配線
２１２ 下部配線
２１４ 内部電極
２１５ 電流制御層
２１６、３２３ 下部電極
２２６、３２６ 上部電極
３０４ 列選択回路
３０８ ＶＣＰ電源
３０９ アドレス入力回路
３１７ プラグ層
３１８ 金属配線層
３１９ ソース／ドレイン領域
１４０５ｃ フィラメント
ＢＬ０，ＢＬ１，… ビット線
Ｔ１１，Ｔ１２，… トランジスタ
Ｍ１１１，Ｍ１１２，… メモリセル
Ｍ２１１，Ｍ２１２，… メモリセル
ＰＬ０，ＰＬ１，… プレート線
ＷＬ０，ＷＬ１，… ワード線

Claims (14)

  1. 第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に介在し、前記第１の電極および前記第２の電極間に与えられる電圧極性に基づいて可逆的に高抵抗状態と低抵抗状態とを遷移する抵抗変化層とを備え、
    前記抵抗変化層は、
    ｐ型キャリアを有する非化学量論的組成の金属酸化物から構成される第１の酸化物層と、
    前記第１の酸化物層及び前記第２の電極の間に接して配置され、ｎ型キャリアを有する非化学量論的組成の金属酸化物から構成される第２の酸化物層と、
    前記第１の酸化物層内に配置され、前記第１の電極と接しておらず、前記第１の酸化物層に比べて酸素含有率が高い酸素リザーバ領域と、
    前記第２の酸化物層内に前記酸素リザーバ領域と接して配置され、前記第２の酸化物層に比べて酸素含有率が低い局所領域とを含む、
    抵抗変化型の不揮発性記憶素子。
  2. 前記局所領域には、前記酸素リザーバ領域と接するように配置された第１の局所領域と、前記第２の電極および前記第１の局所領域と接するように、前記第２の電極と前記第１の局所領域との間に配置された第２の局所領域とから構成され、
    前記第２の局所領域の酸素含有率は、前記第１の局所領域の酸素含有率より高い、
    請求項１に記載の抵抗変化型の不揮発性記憶素子。
  3. 前記第１の酸化物層は、金属不足酸化物または酸素過剰酸化物である、
    請求項１又は２に記載の抵抗変化型の不揮発性記憶素子。
  4. 前記第２の酸化物層は、酸素不足酸化物または金属過剰酸化物である、
    請求項１又は２に記載の抵抗変化型の不揮発性記憶素子。
  5. 前記第２の酸化物層の厚みは、前記第１の酸化物層の厚みよりも薄い、
    請求項１〜４のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  6. 前記第１の酸化物層は、ニッケルを金属とする非化学量論的組成の金属酸化物で構成される、
    請求項１〜５のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  7. 前記第２の酸化物層は、タンタルを金属とする非化学量論的組成の金属酸化物で構成される、
    請求項１〜６のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  8. 前記第１の電極と前記第２の電極とは同一材料から構成される
    請求項１〜７のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  9. さらに、前記抵抗変化層に電気的に接続された負荷素子を備える、
    請求項１〜８のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  10. 前記負荷素子は、固定抵抗、トランジスタ、またはダイオードである、
    請求項９に記載の抵抗変化型の不揮発性記憶素子。
  11. 前記局所領域は、前記抵抗変化層に１つのみ形成されている、
    請求項１〜１０のいずれか１項に記載の抵抗変化型の不揮発性記憶素子。
  12. 基板と、前記基板上に互いに平行に形成された複数の第１の配線と、
    前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、
    前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた請求項１〜９のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える、
    不揮発性記憶装置。
  13. 前記不揮発性記憶素子は、前記抵抗変化層に電気的に接続された電流制御素子を備える
    請求項１２に記載の不揮発性記憶装置。
  14. 基板と、前記基板上に形成された、複数のワード線および複数のビット線、前記複数のワード線および複数のビット線にそれぞれ接続された複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項１〜９のいずれか１項に記載の不揮発性記憶素子とを具備するメモリセルアレイと、
    前記メモリセルアレイが具備する不揮発性記憶素子から、少なくとも一つの不揮発性記憶素子を選択する選択回路と、
    前記選択回路で選択された不揮発性記憶素子に電圧を印加することでデータを書き込む書き込み回路と、
    前記選択回路で選択された不揮発性記憶素子の抵抗値を検出することでデータを読み出す読み出し回路と、を備える、
    不揮発性記憶装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5788274B2 (ja) * 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
JP5291270B1 (ja) * 2011-10-18 2013-09-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
US9293196B2 (en) * 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
JP6154207B2 (ja) * 2013-06-17 2017-06-28 日本特殊陶業株式会社 固体酸化物形燃料電池及びその製造方法
US9246091B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. ReRAM cells with diffusion-resistant metal silicon oxide layers
KR20170116040A (ko) 2015-02-13 2017-10-18 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 다층형 멤리스터
US10797238B2 (en) 2016-01-26 2020-10-06 Arm Ltd. Fabricating correlated electron material (CEM) devices
CN107315033B (zh) * 2016-04-26 2021-08-06 新唐科技日本株式会社 气体检测装置以及氢检测方法
CN107403822B (zh) * 2016-05-20 2020-01-21 华邦电子股份有限公司 电阻式随机存取内存及其制造方法
US10211064B2 (en) 2016-06-08 2019-02-19 International Business Machines Corporation Multi time programmable memories using local implantation in high-K/ metal gate technologies
US10211398B2 (en) 2017-07-03 2019-02-19 Arm Ltd. Method for the manufacture of a correlated electron material device
CN112018235A (zh) * 2020-07-24 2020-12-01 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
JP2008060091A (ja) 2005-01-14 2008-03-13 Matsushita Electric Ind Co Ltd 抵抗変化素子
KR100960208B1 (ko) 2005-07-29 2010-05-27 후지쯔 가부시끼가이샤 저항 기억 소자 및 불휘발성 반도체 기억 장치
JPWO2007026509A1 (ja) 2005-08-29 2009-03-05 シャープ株式会社 可変抵抗素子及びその製造方法
KR100718155B1 (ko) 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
KR101176542B1 (ko) 2006-03-02 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
KR101239962B1 (ko) 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
KR101206034B1 (ko) 2006-05-19 2012-11-28 삼성전자주식회사 산소결핍 금속산화물을 이용한 비휘발성 메모리 소자 및 그제조방법
JP4353336B2 (ja) 2006-12-26 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのプログラム方法
US7760545B2 (en) 2006-12-26 2010-07-20 Elpida Memory, Inc. Semiconductor memory device and programming method thereof
JP4967176B2 (ja) 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
JP2009141225A (ja) 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
WO2010064446A1 (ja) 2008-12-04 2010-06-10 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
JP5406515B2 (ja) * 2008-12-04 2014-02-05 シャープ株式会社 可変抵抗素子並びにその製造方法
JP5464148B2 (ja) 2008-12-26 2014-04-09 日本電気株式会社 抵抗変化素子
US8309946B2 (en) 2009-01-29 2012-11-13 Panasonic Corporation Resistance variable element
WO2010090002A1 (ja) 2009-02-04 2010-08-12 パナソニック株式会社 不揮発性記憶素子
CN102077296B (zh) 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
JP4705998B2 (ja) 2009-06-08 2011-06-22 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP5001464B2 (ja) * 2010-03-19 2012-08-15 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置
CN102130297B (zh) * 2010-12-17 2013-07-10 天津理工大学 基于p/n型氧化物叠层结构的阻变存储器及其制备方法
JP5291270B1 (ja) * 2011-10-18 2013-09-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
US8854864B2 (en) * 2011-12-02 2014-10-07 Panasonic Corporation Nonvolatile memory element and nonvolatile memory device
WO2013145741A1 (ja) * 2012-03-29 2013-10-03 パナソニック株式会社 不揮発性記憶装置およびその製造方法
JP5548319B2 (ja) * 2012-04-20 2014-07-16 パナソニック株式会社 不揮発性記憶素子の駆動方法
JP5572749B2 (ja) * 2012-09-26 2014-08-13 パナソニック株式会社 不揮発性記憶素子及びその製造方法

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