JP5001464B2 - 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置 - Google Patents
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Description
まず、本発明の実施の形態1における不揮発性記憶素子について説明する。
図2(a)は、本発明の実施の形態1における不揮発性記憶素子10の断面図である。図2(b)は、図2(a)におけるAA´線の断面図である。図2(a)に示すように、本実施の形態1の不揮発性記憶素子10は、抵抗変化型の不揮発性記憶素子であり、基板100、第1の配線101、第1の層間絶縁層102、第1のコンタクトプラグ104、抵抗変化素子15、第2の層間絶縁層108、第2のコンタクトプラグ110及び第2の配線111を備える。なお、本実施の形態の不揮発性記憶素子を用いて実際のメモリセルを構成する場合、前記第1の配線101及び前記第2の配線111のいずれか一方はスイッチ素子(ダイオードまたはトランジスタ)と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、コンタクトプラグ(104または110)や配線(101または111)を介さず直接に不揮発性記憶素子の電極(105または107)と接続するような構成も可能である。
図4(a)から(j)は本発明の実施の形態1における不揮発性記憶素子10の要部の製造方法を示す断面図である。これらを用いて、本実施の形態1の不揮発性記憶素子10の要部の製造方法について説明する。
次に、本発明の実施の形態2における不揮発性記憶素子について説明する。
図6(a)は、本発明の実施の形態2における不揮発性記憶素子20の断面図である。図6(b)は、図6(a)におけるBB´線の断面を矢印方向に見た断面図である。図6(a)に示すように、本実施の形態2の不揮発性記憶素子20は、抵抗変化型の不揮発性記憶素子であり、シリコン(Si)等の基板100、第1の配線101、第1の層間絶縁層102、第1のコンタクトプラグ104、抵抗変化素子25、第2の層間絶縁層108、第2のコンタクトプラグ110及び第2の配線111を備える。抵抗変化素子25は、下部電極105、抵抗変化層126及び上部電極107で構成される。抵抗変化層126は、下部電極105と上部電極107との間に介在され、両電極105及び107間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する(より具体的には、両電極105及び107間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する)層であり、第1の遷移金属酸化物116bで構成される第1の抵抗変化層1161と第2の遷移金属酸化物126aと第3の遷移金属酸化物126cとで構成される第2の抵抗変化層1262の少なくとも2層で構成される。図6(a)において、図2(a)と同じ構成要素については同じ符号を用い、説明を省略する。なお、本実施の形態の不揮発性記憶素子を用いて実際のメモリセルを構成する場合、第1の配線101及び第2の配線111のいずれか一方はスイッチ素子(ダイオードまたはトランジスタ)と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、コンタクトプラグ(104または110)や配線(101または111)を介さず直接に不揮発性記憶素子の電極(105または107)と接続するような構成も可能である。
図7(a)から(e)は本発明の実施の形態2における不揮発性記憶素子20の要部の製造方法を示す断面図である。これらを用いて、本実施の形態2の不揮発性記憶素子20の主要部の製造方法について説明する。また、図7(a)以前の工程は、図4(a)〜(g)と同様であるので、説明を省略する。なお、本実施の形態では、上部電極107は、製造上、2つの層(第1の上部電極107a及び第2の上部電極107b)から構成されるので、図4(g)に示される実施の形態1における上部電極107の製造は、製造工程上、本実施の形態における第1の上部電極107aの製造に相当する。
次に、本発明の実施の形態3における不揮発性記憶素子について説明する。
図8(a)は、本発明の実施の形態3における不揮発性記憶素子30の断面図である。図8(b)は、図8(a)におけるCC´線の断面を矢印方向から見た断面図である。図8(a)に示すように、本実施の形態3の不揮発性記憶素子30は、抵抗変化型の不揮発性記憶素子であり、基板200、第1の配線201、第1の層間絶縁層202、第1のコンタクトプラグ204、抵抗変化素子35、第2の層間絶縁層209、第2のコンタクトプラグ211及び第2の配線212を備える。なお、本実施の形態の不揮発性記憶素子を用いて実際のメモリセルを構成する場合、第1の配線201及び第2の配線212のいずれか一方はスイッチ素子(ダイオードまたはトランジスタ)と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、コンタクトプラグ(204または211)や配線(201または212)を介さず直接に不揮発性記憶素子の電極(205または208)と接続するような構成も可能である。
図10(a)から(l)は本発明の実施の形態3における不揮発性記憶素子30の要部の製造方法を示す断面図である。これらを用いて、本実施の形態3の不揮発性記憶素子30の要部の製造方法について説明する。
次に、本発明の実施の形態4における不揮発性記憶素子について説明する。
図12は、本発明の実施の形態4における不揮発性記憶素子40の断面図である。図12に示すように、本実施の形態2の不揮発性記憶素子40は、抵抗変化型の不揮発性記憶素子であり、シリコン(Si)等の基板100、第1の配線101、第1の層間絶縁層102、第1のコンタクトプラグ104、抵抗変化素子45、第2の層間絶縁層108、第2のコンタクトプラグ110及び第2の配線111を備える。抵抗変化素子45は、下部電極105、抵抗変化層136及び上部電極107で構成される。抵抗変化層136は、下部電極105と上部電極107との間に介在され、両電極105及び107間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する(より具体的には、両電極105及び107間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する)層であり、第1の遷移金属酸化物116bで構成される第1の抵抗変化層1161と第2の遷移金属酸化物116aと第3の遷移金属酸化物116cとで構成される第2の抵抗変化層1162の少なくとも2層で構成される。図12において、図2(a)と同じ構成要素については同じ符号を用い、説明を省略する。なお、本実施の形態の不揮発性記憶素子を用いて実際のメモリセルを構成する場合、前記第1の配線101及び前記第2の配線111のいずれか一方はスイッチ素子(ダイオードまたはトランジスタ)と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、コンタクトプラグ(104または110)や配線(101または111)を介さず直接に不揮発性記憶素子の電極(105または107)と接続するような構成も可能である。
図13(a)から(d)は本発明の実施の形態4における不揮発性記憶素子40の要部の製造方法を示す断面図である。これらを用いて、本実施の形態4の不揮発性記憶素子40の主要部の製造方法について説明する。また、図13(a)以前の工程は、図4(a)〜(e)と同様であるので、説明を省略する。
次に、本発明に係る不揮発性記憶装置の実施の形態について説明する。
図14は、本発明の実施の形態5における不揮発性記憶装置400の構成を示すブロック図である。この不揮発性記憶装置400は、実施の形態1〜4のいずれかにおける不揮発性記憶素子(本図では可変抵抗の記号で表現されている)を記憶素子として有する記憶装置であり、半導体基板上にメモリ本体部401を備えている。このメモリ本体部401は、マトリクス状に配置された複数の1T1R型のメモリセルを有するメモリセルアレイ402と、行選択回路408、ワード線ドライバWLD及びソース線ドライバSLDから構成される行ドライバ407と、列選択回路403と、情報の書き込みを行うための書き込み回路406と、選択ビット線に流れる電流量を検出し、データ「1」または「0」の判別を行うセンスアンプ404と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路405とを具備している。
次に、以上のように構成された不揮発性記憶装置400の動作について、情報を書き込む場合の書き込みサイクルと情報を読み出す場合の読み出しサイクルとに分けて説明する。
次に、本発明に係る不揮発性記憶素子の設計支援方法の実施の形態について説明する。
15、25、35、45 抵抗変化素子
100、200 基板
101、201 第1の配線
102、202 第1の層間絶縁層
103、203 第1のコンタクトホール
104、204 第1のコンタクトプラグ
105、205 下部電極
106、116、126、136、207 抵抗変化層
106x、1161、2071 第1の抵抗変化層
106y、1162、1262、2072 第2の抵抗変化層
116a、207a 第2の遷移金属酸化物
116b、207b 第1の遷移金属酸化物
116c、207c 第3の遷移金属酸化物
107、208 上部電極
107a 第1の上部電極
107b 第2の上部電極
108、209 第2の層間絶縁層
109、210 第2のコンタクトホール
110、211 第2のコンタクトプラグ
111、212 第2の配線
206 電流制御層
206a 低抵抗領域
206b 高抵抗領域
400 不揮発性記憶装置
401 メモリ本体部
402 メモリセルアレイ
403 列選択回路
404 センスアンプ
405 データ入出力回路
406 書き込み回路
407 行ドライバ
408 行選択回路
409 アドレス入力回路
410 制御回路
411 書き込み用電源
412 LR化用電源
413 HR化用電源
S1 上部電極及び下部電極の面積
S2、S4 第2の遷移金属酸化物の平面方向の最大面積
S2a、S2b 第2の遷移金属酸化物の平面方向の面積
S3 第3の遷移金属酸化物の平面方向の最大面積
S5 第5の遷移金属酸化物の平面方向の最大面積
Claims (13)
- 半導体基板上に形成された第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間に与えられる電圧の極性に応じて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、第1の抵抗変化層と第2の抵抗変化層との少なくとも2層から構成され、
前記第1の抵抗変化層の第1の面は、前記第1の電極と接続され、
前記第1の抵抗変化層の第2の面は、前記第2の抵抗変化層の第1の面と接続され、
前記第1の抵抗変化層は、第1の遷移金属酸化物から構成され、
前記第2の抵抗変化層は、第2の遷移金属酸化物と第3の遷移金属酸化物とから構成され、
前記第2の遷移金属酸化物の酸素不足度は、前記第1の遷移金属酸化物の酸素不足度及び前記第3の遷移金属酸化物の酸素不足度のいずれよりも高く、
前記第3の遷移金属酸化物は、前記第1の抵抗変化層の前記第2の面の少なくとも一部と接し、
前記第2の遷移金属酸化物は、前記第1の抵抗変化層の前記第2の面の残りの部分と接し、
前記抵抗変化層における抵抗値の変化は、前記第1の抵抗変化層及び前記第2の抵抗変化層のうち、前記第1の抵抗変化層中に形成された導電パスであるフィラメントにおける酸化還元反応によって起こる
不揮発性記憶素子。 - 前記第2の遷移金属酸化物と前記第3の遷移金属酸化物とは、同じ遷移金属で構成される
請求項1に記載の不揮発性記憶素子。 - 前記第2の遷移金属酸化物は、前記第2の抵抗変化層の中心側に配置され、
前記第3の遷移金属酸化物は、前記第2の抵抗変化層の周縁側に配置される
請求項1に記載の不揮発性記憶素子。 - 前記第2の遷移金属酸化物は、前記第2の抵抗変化層の周縁側に配置され、
前記第3の遷移金属酸化物は、前記第2の抵抗変化層の中心側に配置される
請求項1に記載の不揮発性記憶素子。 - さらに、前記第2の抵抗変化層と前記第1電極又は前記第2電極との間に介在された電流制御層を備え、
前記電流制御層は、前記第3の遷移金属酸化物と接する高抵抗領域と、前記第2の遷移金属酸化物と接する低抵抗領域とから構成され、
前記電流制御層の低抵抗領域と前記第2の遷移金属酸化物とが接する面積は、前記第2の遷移金属酸化物と前記第1の遷移金属酸化物とが接する面積より小さい
請求項1に記載の不揮発性記憶素子。 - 前記第1の遷移金属酸化物、前記第2の遷移金属酸化物、前記第3の遷移金属酸化物及び前記電流制御層は、同種の遷移金属酸化物で構成され、
前記高抵抗領域は、第4の遷移金属酸化物で構成され、
前記低抵抗領域は、第5の遷移金属酸化物で構成され、
前記第4の遷移金属酸化物の酸素不足度は、前記第2の遷移金属酸化物の酸素不足度より低く、
前記第5の遷移金属酸化物の酸素不足度は、前記第2の遷移金属酸化物の酸素不足度より高い
請求項5に記載の不揮発性記憶素子。 - 請求項1〜6のいずれか1項に記載の不揮発性記憶素子とスイッチ素子とが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、
前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成するスイッチ素子をONさせることで、少なくとも一つのメモリセルを選択する選択回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に書き込み用の電圧パルスを印加する書き込み回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に流れる電流量を検出することで、当該不揮発性記憶素子に記憶されていたデータの判別を行うセンスアンプと
を備える不揮発性記憶装置。 - 半導体基板上に形成された第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間に与えられる電圧の極性に応じて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、第1の抵抗変化層と第2の抵抗変化層との少なくとも2層から構成され、
前記抵抗値の変化は、前記第1の抵抗変化層及び前記第2の抵抗変化層のうち、前記第1の抵抗変化層中に形成された導電パスであるフィラメントにおける酸化還元反応によって起こる不揮発性記憶素子の製造方法であって、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に第2の遷移金属酸化物を形成する工程と、
前記第2の遷移金属酸化物上に第1の遷移金属酸化物で構成される第1の抵抗変化層を形成する工程と、
前記第1の抵抗変化層上に上部電極を形成する工程と、
前記第2の遷移金属酸化物の一部を酸化することで第3の遷移金属酸化物を形成することにより、前記第1の抵抗変化層に接する前記第2の遷移金属酸化物と前記第1の抵抗変化層に接する前記第3の遷移金属酸化物とで構成される第2の抵抗変化層を形成する工程と
を有する不揮発性記憶素子の製造方法。 - 半導体基板上に形成された第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、両電極間に与えられる電圧の極性に応じて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、第1の抵抗変化層と第2の抵抗変化層との少なくとも2層から構成され、
前記抵抗値の変化は、前記第1の抵抗変化層及び前記第2の抵抗変化層のうち、前記第1の抵抗変化層中に形成された導電パスであるフィラメントにおける酸化還元反応によって起こる不揮発性記憶素子の製造方法であって、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に第1の遷移金属酸化物で構成される第1の抵抗変化層を形成する工程と、
前記第1の抵抗変化層上に第2の遷移金属酸化物を形成する工程と、
前記第2の遷移金属酸化物上に上部電極を形成する工程と、
前記第2の遷移金属酸化物の一部を酸化することで第3の遷移金属酸化物を形成することにより、前記第1の抵抗変化層に接する前記第2の遷移金属酸化物と前記第1の抵抗変化層に接する前記第3の遷移金属酸化物とで構成される第2の抵抗変化層を形成する工程と
を有する不揮発性記憶素子の製造方法。 - 前記第2の遷移金属酸化物を酸化する工程では、前記第2の遷移金属酸化物の露出した側面部を酸化することで、前記第2の抵抗変化層の中心側に前記第2の遷移金属酸化物を形成するとともに前記第2の抵抗変化層の周縁側に前記第3の遷移金属酸化物を形成する
請求項8又は9に記載の不揮発性記憶素子の製造方法。 - 前記第2の遷移金属酸化物を酸化する工程では、前記第1の抵抗変化層に被覆された前記第2の遷移金属酸化物の表面の一部を前記第1の抵抗変化層と共に酸化することで、前記第2の抵抗変化層の中心側に前記第3の遷移金属酸化物を形成するとともに前記第2の抵抗変化層の周縁側に前記第2の遷移金属酸化物を形成する
請求項8に記載の不揮発性記憶素子の製造方法。 - 請求項1記載の不揮発性記憶素子の設計を支援する方法であって、
前記第2の遷移金属酸化物の平面方向の寸法と前記不揮発性記憶素子の初期化電圧との依存関係を算出する算出ステップと、
設計の対象となる不揮発性記憶素子に要求される初期化電圧を受け付ける受け付けステップと、
前記算出ステップで算出された依存関係を参照することで、前記受け付けステップで受け付けた初期化電圧に対応する前記第2の遷移金属酸化物の平面方向の寸法を特定する特定ステップと、
前記特定ステップで特定された寸法を出力する出力ステップと
を含む不揮発性記憶素子の設計支援方法。 - 前記算出ステップでは、
前記寸法が異なる複数の請求項1記載の不揮発性記憶素子を製造する製造ステップと、
前記製造ステップで製造された複数の不揮発性記憶素子を初期化することで、初期化電圧を計測する計測ステップと、
前記複数の不揮発性記憶素子について、前記寸法と前記初期化電圧とを対応づけることで、前記依存関係を決定する決定ステップとを含む
請求項12記載の不揮発性記憶素子の設計支援方法。
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