JP5380612B2 - 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置 - Google Patents

不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置 Download PDF

Info

Publication number
JP5380612B2
JP5380612B2 JP2012556790A JP2012556790A JP5380612B2 JP 5380612 B2 JP5380612 B2 JP 5380612B2 JP 2012556790 A JP2012556790 A JP 2012556790A JP 2012556790 A JP2012556790 A JP 2012556790A JP 5380612 B2 JP5380612 B2 JP 5380612B2
Authority
JP
Japan
Prior art keywords
resistance
nonvolatile memory
resistance value
electrode
load
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012556790A
Other languages
English (en)
Other versions
JPWO2012108185A1 (ja
Inventor
幸治 片山
剛 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012556790A priority Critical patent/JP5380612B2/ja
Application granted granted Critical
Publication of JP5380612B2 publication Critical patent/JP5380612B2/ja
Publication of JPWO2012108185A1 publication Critical patent/JPWO2012108185A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Description

本発明は、印加電圧に対して双方向の整流特性を有する双方向ダイオードを備えた不揮発性記憶素子の駆動方法及び初期化方法、並びにその方法を実施する不揮発性記憶装置に関する。
近年、小型かつ薄型のデジタルＡＶプレーヤ又はデジタルカメラなど携帯型デジタル機器の高機能化が進展している。そして、これらの機器の記憶装置として用いられる大容量かつ高速の不揮発性記憶装置の需要がますます高まってきている。このような需要に応えるために、不揮発性記憶素子の一種である強誘電体キャパシタ又は抵抗変化素子を用いた不揮発性記憶装置が注目されている。
抵抗変化素子には、１回だけ書き込み可能なタイプと書き換え可能なタイプとがある。さらに書き換え可能なタイプの抵抗変化素子は２種類ある。この２種類のうちの１つは、同じ極性の２つの駆動電圧で高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子である。この抵抗変化素子は、一般にユニポーラ型（又はモノポーラ型）抵抗変化素子と呼ばれている。もう１つは、異なる極性の２つの駆動電圧で高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子である。この抵抗変化素子は、一般にバイポーラ型抵抗変化素子と呼ばれている。
抵抗変化素子をアレイ状に配置した不揮発性記憶装置では、一般的に抵抗変化素子に直列にトランジスタ及び整流素子などの電流制御素子を接続している。これにより、アレイ内の迂回電流による書き込みディスターブ及び隣接するメモリセル間のクロストークなどを防止することにより確実なメモリ動作が行われる。
ユニポーラ型抵抗変化素子は、同じ極性の異なる２つの駆動電圧で抵抗変化動作を制御できる。そのため、電流制御素子としてのダイオードに、１つの電圧の極性における非線形な電圧−電流特性のみが利用される単方向ダイオードを用いることができる。よって、抵抗変化素子と電流制御素子とで構成されるメモリセルの構造をシンプルにできる可能性がある。しかしながら、ユニポーラ型抵抗変化素子は、抵抗変化素子を高抵抗化させるリセット動作に長いパルス幅の電気的パルスが必要であるため、動作速度が遅いという短所がある。
一方、バイポーラ型抵抗変化素子は、異なる極性の２つの駆動電圧で抵抗変化を制御する。そのため、電流制御素子としてのダイオードに、両方の電圧極性における非線形な電圧−電流特性が利用される双方向ダイオードが必要となる。一方で、バイポーラ型抵抗変化素子は、抵抗変化素子を高抵抗化させるリセット動作及び抵抗変化素子を低抵抗化させるセット動作のいずれも短いパルス幅の電気的パルスを用いて行うことができるので、高速動作が可能であるという利点がある。
これまでに、特許文献１及び特許文献２に示されるような、クロスポイント型の不揮発性記憶装置が提案されている。
特許文献１に記載の不揮発性記憶装置は、単方向ダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつ。また、単方向のダイオードとは、例えばＰＮ接合ダイオード又はショットキーダイオードなどである。
また、特許文献２に記載の不揮発性記憶装置は、双方向ダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつ。
双方向ダイオードとしては、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、及び特許文献２に示されるようなバリスタが知られている。
図２７は、一般的に知られている双方向ダイオードの電圧−電流特性を示す図である。このような電圧−電流特性は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の双方向ダイオードにおいて見られる。
これらの双方向ダイオードでは、電極材料、及び電極間にはさむ材料を最適化することにより、その電圧−電流特性を、印加電圧の極性に対して実質的に対称にできる。すなわち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となるような特性を実現できる。
また、図２７に示されるように、双方向ダイオードの電気抵抗は、印加電圧が第１の臨界電圧Ｖｔｈ１以下でありかつ第２の臨界電圧Ｖｔｈ２以上であるときに非常に高く（図２７における範囲Ｃ）、印加電圧が第１の臨界電圧Ｖｔｈ１を超えるか、又は、第２の臨界電圧Ｖｔｈ２を下回ると急激に低下する（図２７における範囲Ａ及び範囲Ｂ）。
このような電圧−電流特性をもつ双方向ダイオードをバイポーラ型の記憶素子と組み合わせることにより、つまり、双方向ダイオードを電流制御素子として利用することにより、バイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置を実現できる。
特開２００６−１４０４８９号公報 特開２００６−２０３０９８号公報 国際公開第２０１０／０６４４１０号
従来の抵抗変化素子において、電気的特性の再現性及び動作の信頼性の更なる向上が望まれている。発明者らは、このような課題の解決を図るべく検討を重ねた結果、初期化工程を要する抵抗変化素子を含む不揮発性素子において、初期化工程の際に双方向ダイオードが破壊されるリスクを有することを新たに見出した。
本発明はかかる課題を解決するためになされたもので、抵抗変化素子を初期化する際に電流制御素子が破壊されるリスクを低減できる不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置を提供することを目的とする。
上記の課題を解決するために、本発明の一形態に係る不揮発性記憶素子の駆動方法は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子の駆動方法であって、前記不揮発性記憶素子は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗を備え、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記駆動方法は、高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを含む。
また、本発明の一形態に係る不揮発性記憶装置は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子を備える不揮発性記憶装置であって、前記不揮発性記憶装置は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗と、駆動部とを備え、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記駆動部は、高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを実行する。
また、本発明の一形態に係る初期化方法は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子に対して、高抵抗状態より抵抗値の高い初期状態の前記抵抗変化素子を、前記高抵抗状態と、前記高抵抗状態より抵抗値が低い低抵抗状態とを遷移可能な状態にする初期化方法であって、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記初期化方法は、前記初期状態の前記抵抗変化素子と、前記双方向ダイオードとに、負荷抵抗を直列に接続する工程と、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記双方向ダイオード及び前記抵抗変化素子から前記負荷抵抗を外す工程とを含む。
本発明は、抵抗変化素子を初期化する際に電流制御素子が破壊するリスクを低減できる不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置を提供できる。
図１Ａは、本発明の基礎データである、抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子の断面を示すＴＥＭ（透過型電子顕微鏡）写真である。 図１Ｂは、本発明の基礎データとしての、抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図２Ａは、本発明の基礎データである、抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図２Ｂは、本発明の基礎データとしての、抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図３Ａは、本発明の基礎データである、電極に白金を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図３Ｂは、本発明の基礎データである、電極に白金を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図３Ｃは、本発明の基礎データである、電極に白金を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図４は、本発明の基礎データである、抵抗変化素子の電極の厚さと初期抵抗値との関係を示すグラフである。 図５は、本発明の基礎データである、電極にイリジウムを用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図６は、本発明の基礎データである、抵抗変化素子の電極の厚さと初期抵抗値との関係を示すグラフである。 図７Ａは、本発明の第１の実施の形態に係る電流制御素子の模式図である。 図７Ｂは、本発明の第１の実施の形態に係る電流制御素子の等価回路図である。 図８Ａは、本発明の第１の実施の形態に係る電流制御素子の測定系を説明するための模式図である。 図８Ｂは、本発明の第１の実施の形態に係る電流制御素子の測定系を説明するための模式図である。 図９Ａは、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図９Ｂは、本発明の第１の実施の形態に係る電流制御素子の電圧及び電流の方向を示す図である。 図１０は、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．７）を含む）の電流−電圧特性を示す図である。 図１１は、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図１２Ａは、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図１２Ｂは、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図１２Ｃは、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図１２Ｄは、本発明の第１の実施の形態に係る電流制御素子（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。 図１３は、本発明の第１の実施の形態に係る電流制御素子の負荷抵抗とブレークダウン電流の関係を示す図である。 図１４は、本発明の第１の実施の形態に係る不揮発性記憶素子の構成の一例及びその等価回路を示す図である。 図１５Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子の構成の一例及びその等価回路を示す図である。 図１５Ｂは、本発明の第１の実施の形態に係る不揮発性記憶素子の構成の一例及びその等価回路を示す図である。 図１５Ｃは、本発明の第１の実施の形態に係る不揮発性記憶素子の構成の一例及びその等価回路を示す図である。 図１５Ｄは、本発明の第１の実施の形態に係る不揮発性記憶素子の構成の一例及びその等価回路を示す図である。 図１６は、本発明の第１の実施の形態に係る不揮発性記憶素子の測定系を説明するための模式図である。 図１７Ａは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図１７Ｂは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図１７Ｃは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図１７Ｄは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図１８Ａは、本発明の第１の実施の形態に係る、書き込み工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図１８Ｂは、本発明の第１の実施の形態に係る、書き込み工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図１８Ｃは、本発明の第１の実施の形態に係る、消去工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図１８Ｄは、本発明の第１の実施の形態に係る、消去工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図１９は、本発明の第１の実施の形態に係る、不揮発性記憶素子を繰り返し動作させたときの抵抗変化特性を示すグラフである。 図２０Ａは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図２０Ｂは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図２０Ｃは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図２０Ｄは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図２１Ａは、本発明の第１の実施の形態に係る、書き込み工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図２１Ｂは、本発明の第１の実施の形態に係る、書き込み工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図２１Ｃは、本発明の第１の実施の形態に係る、消去工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図２１Ｄは、本発明の第１の実施の形態に係る、消去工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図２２は、本発明の第１の実施の形態に係る、不揮発性記憶素子を繰り返し動作させたときの抵抗変化特性を示すグラフである。 図２３Ａは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の抵抗値を示すグラフである。 図２３Ｂは、本発明の第１の実施の形態に係る、初期化工程における、電圧パルスの印加に対する不揮発性記憶素子の電流を示すグラフである。 図２４Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２４Ｂは、本発明の第２の実施の形態に係るメモリセルの回路図である。 図２４Ｃは、本発明の第２の実施の形態に係るメモリセルの断面図である。 図２５Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２５Ｂは、本発明の第２の実施の形態に係る不揮発性記憶装置の構成の一例を示すブロック図である。 図２５Ｃは、本発明の第２の実施の形態に係るメモリセルの回路図である。 図２５Ｄは、本発明の第２の実施の形態に係るメモリセルの断面図である。 図２６Ａは、本発明の第２の実施の形態に係る可変負荷抵抗の回路図である。 図２６Ｂは、本発明の第２の実施の形態に係る可変負荷抵抗の回路図である。 図２７は、双方向型ダイオードの電流−電圧特性を示す図である。
従来の抵抗変化素子における電気的特性（特に初期抵抗値）の再現性及び動作の信頼性（耐久性）は、実用的には未だ十分とは言えない。そのため、抵抗変化素子の電気的特性の再現性及び動作の信頼性の更なる向上が望まれている。発明者らは、このような課題の解決を図るべく、関連する特許出願にて、抵抗変化素子の好適な構成を提案している。この提案構成に係る抵抗変化素子については、後ほど詳細に説明する。
しかしながら、当該抵抗変化素子によれば、電気的特性の再現性及び動作の信頼性を向上できるが、抵抗変化素子の初期化工程において新たな課題が生じることが分かってきた。
上記提案構成による抵抗変化素子を含む多くの抵抗変化素子は、初期状態では、通常の抵抗変化動作で用いられる抵抗値の範囲よりも高い抵抗値（以下、初期抵抗値と言う）を有する。ここで、初期状態とは、加熱工程を含む製造工程が完了した後で、抵抗変化層の抵抗状態を変化させる大きさの電圧パルスが一度も印加されていない状態である。そして、この初期状態のままでは抵抗変化素子は通常の抵抗変化動作を起こさない。そこで、抵抗変化素子を初期化する処理、つまり、その抵抗値を初期抵抗値から通常の抵抗変化動作が可能となる抵抗値の範囲へ下げる処理が、従来から、初期化工程として行われている。
この初期化工程は、通常の抵抗変化動作を起こさせるために抵抗変化素子に印加する駆動電圧又は駆動電流より大きな電圧又は電流を抵抗変化素子に印加することで行われる。
クロスポイント型の不揮発性記憶装置では、抵抗変化素子を初期化するための電圧がメモリセルに対して印加されると、メモリセルを構成している抵抗変化素子と双方向ダイオードとの抵抗値に対応する電圧の分圧が、メモリセルを構成している抵抗変化素子と双方向ダイオードとにそれぞれ印加される。
詳しくは後述するが、上記提案構成による改良が施された抵抗変化素子は、そのような改良を施さない抵抗変化素子と比べて、初期抵抗値がかなり高くなる。そのため、上記提案構成による抵抗変化素子には、初期化に必要な量の電流を流すために、従来の抵抗変化素子に印加される電圧より大きな初期化電圧を印加する必要がある。
このことは、上記提案構成による抵抗変化素子では、印加される初期化電圧の分圧が双方向ダイオードの定格を超えてしまうことにより、双方向ダイオードが破壊されるリスクが高まることを意味している。
以下に説明される本発明の実施の形態における不揮発性記憶素子の駆動方法及び不揮発性記憶装置は、本発明者らが、上記の抵抗変化素子を初期化する際に電流制御素子が破壊されるリスクを低減すべく検討を行った結果、着想されたものである。
本発明の実施の形態における不揮発性記憶素子の駆動方法及び不揮発性記憶装置について説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
本発明の一形態に係る不揮発性記憶素子の駆動方法は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子の駆動方法であって、前記不揮発性記憶素子は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗を備え、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記駆動方法は、高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを含む。
このような方法によれば、少なくとも初期化工程において、双方向ダイオードだけで構成される電流制御素子に比べ、ブレークダウン電流を大きくできるため、電流制御素子が破壊されるリスクを低減できる。
さらに、この方法が適用される不揮発性記憶素子では、電極と抵抗変化層との界面が実質的に平坦である。つまり、電極には電気的特性の再現性及び動作の信頼性に有害な突起又は突起状の凹凸がない。したがって、当該不揮発性記憶素子の電気的特性の再現性及び動作の信頼性が向上する。
その反面、抵抗変化素子の初期抵抗値が高くなるため、初期化工程に絶対値が大きな電圧パルスを用いる必要が生じるが、その場合でも、少なくとも初期化工程において、双方向ダイオードに直列に負荷抵抗を接続することで、双方向ダイオードだけを用いる場合に比べ、ブレークダウン電流を大きくできる。このように、本発明の一形態に係る不揮発性記憶素子の駆動方法は、抵抗変化素子を初期化する際に電流制御素子が破壊するリスクを低減できる。
さらに、このような方法によれば、書き込み工程及び消去工程では、負荷抵抗の抵抗値を小さくできる。これにより、当該駆動方法は、初期化工程、書き込み工程及び消去工程の各々において、より好適な動作を実現できる。
また、前記双方向ダイオードはＭＳＭダイオードであってもよい。
これによれば、双方向ダイオードの電気的特性の再現性、動作の信頼性及び動作特性が向上する。
また、前記ＭＳＭダイオードは、第１電極及び第２電極と、ＳｉＮｚ（但し、０＜ｚ≦０．７）で表される組成を有する窒化シリコンで構成され、かつ前記第１電極と前記第２電極との間に挟まれており、前記第１電極及び前記第２電極とショットキー接合を形成する半導体層とを備えてもよい。
これによれば、双方向ダイオードは、良好な双方向の整流特性を示す。
また、前記負荷抵抗と前記双方向ダイオードとの直列接続により構成される電流制御素子の両端に電圧を印加して電流を流した場合に、前記電流制御素子のブレークダウン電流は、７００μＡ／μｍ２以上の電流密度であってもよい。
また、前記負荷抵抗と前記双方向ダイオードとの直列接続により構成される電流制御素子の両端に電圧を印加して電流を流した場合に、前記負荷抵抗で生じる分圧は、７０ｍＶ以上であってもよい。
また、前記負荷抵抗は、１００Ω以上であってもよい。
また、前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成されてもよい。
これによれば、抵抗変化素子は、良好な抵抗変化動作を示す。
また、前記第１の遷移金属酸化物層を構成する前記第１の遷移金属の標準電極電位は、前記第２の遷移金属酸化物層を構成する前記第２の遷移金属の標準電極電位より高い遷移金属で構成されてもよい。
また、前記第１の遷移金属Ｍと前記第２の遷移金属Ｎとは、異なる遷移金属であってもよい。
また、前記負荷抵抗は、行列状に配置された前記不揮発性記憶素子ごとに設けられていてもよい。
これによれば、負荷抵抗を双方向ダイオードの直近に配置できる。これにより、双方向ダイオードが破壊するリスクをより低減できる。
また、前記負荷抵抗は、行列状に配置された前記不揮発性記憶素子の行又は列ごとに設けられていてもよい。
これによれば、負荷抵抗を複数の不揮発性記憶素子で共用できる。よって、負荷抵抗を用いることによる、複数の不揮発性記憶素子を備える不揮発性記憶装置の面積の増加を抑制できる。
なお、本発明は、このような不揮発性記憶素子の駆動方法として実現できるだけでなく、当該駆動方法に含まれる特徴的なステップを手段とする不揮発性記憶装置として実現することもできる。
さらに、本発明は、このような不揮発性記憶装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
また、本発明の一形態に係る不揮発性記憶装置は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子を備える不揮発性記憶装置であって、前記不揮発性記憶装置は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗と、駆動部とを備え、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記駆動部は、高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを実行する。
この構成によれば、少なくとも初期化工程において、双方向ダイオードだけで構成される電流制御素子に比べ、ブレークダウン電流を大きくできるため、電流制御素子が破壊されるリスクを低減できる。
さらに、この構成によれば、書き込み工程及び消去工程では、負荷抵抗の抵抗値を小さくできる。これにより、当該不揮発性記憶装置は、初期化工程、書き込み工程及び消去工程の各々において、より好適な動作を実現できる。
また、本発明の一形態に係る初期化方法は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子に対して、高抵抗状態より抵抗値の高い初期状態の前記抵抗変化素子を、前記高抵抗状態と、前記高抵抗状態より抵抗値が低い低抵抗状態とを遷移可能な状態にする初期化方法であって、前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、前記初期化方法は、前記初期状態の前記抵抗変化素子と、前記双方向ダイオードとに、負荷抵抗を直列に接続する工程と、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を低下させる初期化工程と、前記初期化工程の後、前記双方向ダイオード及び前記抵抗変化素子から前記負荷抵抗を外す工程とを含む。
このような方法によれば、少なくとも初期化工程において、双方向ダイオードだけで構成される電流制御素子に比べ、ブレークダウン電流を大きくできるため、電流制御素子が破壊されるリスクを低減できる。
さらに、このような方法によれば、初期化工程後の書き込み工程及び消去工程では、負荷抵抗の抵抗値を小さくできる。これにより、当該初期化方法により初期化された不揮発性記憶素子は、書き込み工程及び消去工程において、より好適な動作を実現できる。
以下、本発明の実施の形態における不揮発性記憶素子の駆動方法及び不揮発性記憶装置について具体例を用いて詳細に説明する。
まず、準備として、本発明の実施の形態に係る駆動方法が適用される不揮発性記憶素子の一例について詳細に説明し、その後、本発明の実施の形態に係る駆動方法、及び不揮発性記憶装置について、順次説明する。
＜１．本実施の形態に関連する基礎データ＞
本実施の形態に関連する基礎的なデータとして、本実施の形態の不揮発性記憶素子に用いられる抵抗変化素子の構成の一例、及びその効果について説明する。
この抵抗変化素子は、簡潔には、遷移金属の酸素不足型の酸化物を含む抵抗変化層を２つの電極で挟んで構成される。前記２つの電極のうち少なくとも一方は、Ｐｔ（白金）で構成される。ここで、酸素不足型の酸化物とは、化学量論的組成を有する酸化物と比較して、総酸素原子数に対し不足する酸素原子数の割合である原子比（以下では簡単に、酸素不足度と言う）が大きい酸化物をいう。例えばタンタル酸化物の例では、化学量論的な組成を有するタンタル酸化物Ｔａ２Ｏ５は、タンタル原子の２．５倍の数の酸素原子を含んでいる。酸素不足度が、Ｔａ２Ｏ５と表されるタンタル酸化物と比べて大きいタンタル酸化物、すなわちＴａＯｘと表わした場合に０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。例えば、タンタル酸化物の場合、その化学量論的組成はＴａ２Ｏ５であり、その場合、酸素不足度は０％となる。酸素不足型のタンタル酸化物をＴａＯｘと定義すると、ｘ＝１．５のタンタル酸化物の場合の酸素不足度は（２．５−１．５）／２．５＝４０％となる。前記抵抗変化層は、酸素不足度が異なる２種類の遷移金属酸化物層で構成されてもよい。また、酸素不足度が異なる２種類の遷移金属酸化物層は、同じ遷移金属で構成されていてもよいし、異なる遷移金属で構成されていてもよい。
発明者らは、このように構成される抵抗変化素子によって、電気的特性の再現性及び動作の信頼性が向上できることを確認し、関連する特許出願である特許文献３の中で、その構成及び効果を詳細に述べている。
以下では、説明のために、上記特許文献３の要部を引用する。なお、原文中の用語は整合のため適宜変更されている。
また、発明者らは、上記特許文献３に関する特許出願の後、追加的な実験から、Ｐｔの薄膜の代わりにＩｒ（イリジウム）で構成した電極を用いた抵抗変化素子によっても、同様に電気的特性の再現性及び動作の信頼性を向上できることを確認した。下記では、この実験の結果についても報告する。
＜１．１ 抵抗変化素子の特性向上を阻害する要因＞
発明者らは、抵抗変化素子の電気的特性の再現性及び動作の信頼性について検討するため、種々の条件で抵抗変化素子を作製し、その特性を検証した。
図１Ａ及び図１Ｂは、抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子の断面を示すＴＥＭ（透過型電子顕微鏡）写真である。図１Ａはプロセス中の最高温度を４００℃とした場合を示す。図１Ｂはプロセス中の最高温度を１００℃とした場合を示す。
図１Ａに示した素子は、厚さが約５０ｎｍであるＰｔ層で構成される下部電極７０３ａの上に、厚さが約２３ｎｍである酸素不足型の第１のタンタル酸化物層７０４ａと、厚さが約８ｎｍである第２のタンタル酸化物層７０５ａと、厚さが約８０ｎｍであるＰｔ層で構成される上部電極７０９ａとをこの順に積層することで形成した。本実施の形態においては、第２のタンタル酸化物層７０５ａも酸素不足型で構成した。第２のタンタル酸化物層７０５ａの酸素不足度は、第１のタンタル酸化物層７０４ａの酸素不足度よりも小さくした。なお、これらのタンタル酸化物層の積層構造については、少なくとも第１のタンタル酸化物層７０４ａが酸素不足型であれば、第２のタンタル酸化物層７０５ａは、酸素不足型であっても、酸素不足型でない酸化物であってもかまわない。
図１Ａの素子は、半導体デバイスの製造にかかるプロセス技術を使用して作成された。プロセス中の加熱工程の最高温度は約４００℃とした。４００℃とは、例えば銅又はアルミニウムで構成される電極配線の形成に必要な熱処理であるシンタリング工程の温度である。
なお、各層の厚さは、ＴＥＭ写真に基づいて計測した。
図１Ａを詳細に検討すれば明らかなように、４００℃の加熱を行った場合には、下部電極７０３ａから写真上方向の第１のタンタル酸化物層７０４ａに向かって、また上部電極７０９ａから写真下方向の第２のタンタル酸化物層７０５ａに向かって、Ｐｔで構成される小さな突起（写真中に丸で囲った部分）が形成されていた。突起のほとんどは、上部電極７０９ａ及び下部電極７０３ａのＰｔの結晶粒界付近から伸びていた。特に注目されるのは、上部電極７０９ａから延びた突起が、第２のタンタル酸化物層７０５ａの厚さの半分程度にまで達していることである。
一方で図１Ｂに示した素子の製造方法は、図１Ａの素子と同様であるが、プロセス中の加熱工程の最高温度を１００℃程度に抑えた。図１Ｂに示すように、下部電極７０３ｂから第１のタンタル酸化物層７０４ｂに向かうＰｔの突起、及び、上部電極７０９ｂから第２のタンタル酸化物層７０５ｂに向かうＰｔの突起は、全く発生していなかった。
それぞれの素子について初期抵抗値（加熱工程を含む試料作製工程が完了した直後における、上部電極７０９ａと下部電極７０３ａとの間、及び上部電極７０９ｂと下部電極７０３ｂとの間の各抵抗値）を測定したところ、図１Ａに示した試料（Ｐｔ突起あり）では約１０２Ω程度であり、図１Ｂに示した試料（Ｐｔ突起なし）では１０８Ω程度であった。すなわち突起が発生している場合には、初期抵抗値が６桁も低くなっていた。
後述するように、第２のタンタル酸化物層７０５ａ及び７０５ｂは抵抗変化素子の初期抵抗値を調整するために設けられており、抵抗変化素子を安定して抵抗変化動作させるために極めて重要な役割を果たす。図１Ａのような突起が電極に存在すれば、設計通りの初期抵抗値が得られなくなる。すなわち突起部分では、第２のタンタル酸化物層７０５ａの厚さが実質的に薄くなることにより、電極に突起のない場合に比べ全体の抵抗値が低くなる。
電極に突起が発生したとしても、その再現性が高ければ、突起の寄与も考慮して抵抗値を設計できる。しかしながら、突起の発生密度やその大きさ等を現実に高い再現性をもって制御することは困難である。そのため突起の発生は、抵抗変化素子の電気的特性の再現性を低下させる原因になる。
さらに、図１Ａのような状態で上部電極７０９ａと下部電極７０３ａとの間に電圧を印加すると、電界及び電流は突起部に集中する。このような状態で、繰り返し電圧を印加すれば、突起部周辺で第１のタンタル酸化物層７０４ａ、又は第２のタンタル酸化物層７０５ａが破壊される可能性がある。これにより、上部電極７０９ａと下部電極７０３ａとがショートすることにより、抵抗変化が起こらなくなる可能性もある。すなわち突起は、抵抗変化素子の信頼性（耐久性）を低下させる要因にもなり得る。
逆に、突起の発生を抑制すれば初期抵抗値のばらつきが低減するので、抵抗変化素子の電気的特性を安定化させることができる。しかしながら、突起の発生を抑制すると、初期化工程時に、通常の抵抗変化時に用いる電圧よりも高い電圧が必要となるので、電流制御素子を破壊させる要因となる。
以上のことから、電極から酸素不足型のタンタル酸化物層に向かった突起の発生を制御できれば、素子の電気的特性の再現性及び動作の信頼性を向上できると期待される。
突起形成のメカニズムについては以下のような提案がなされた。すなわち、試料形成プロセスの加熱工程におけるＰｔ層の変化が１つの要因であると考えられた。Ｐｔ層が高温になったときにＰｔ原子がマイグレーションを起こせば、突起が発生しうる。突起がＰｔ層の粒界から成長しているのは、マイグレーションがＰｔ層の粒界に沿って生じやすいためと考えられた。
さらに本件発明者らは、抵抗変化層に含まれる遷移金属としてＴａ（タンタル）の代わりにＨｆ（ハフニウム）を用いた場合でも同様な問題が生じるか否かを検証した。
図２Ａ及び図２Ｂは、抵抗変化層に酸素不足型Ｈｆ酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真である。図２Ａはプロセス中の最高温度を４００℃とした場合、図２Ｂはプロセス中の最高温度を１００℃とした場合を示す。
図２Ａに示した素子は、厚さが約１５０ｎｍであるＷ（タングステン）で構成される下部電極７０３ｃの上に、厚さが約３０ｎｍである酸素不足型のハフニウム酸化物層７０６ｃと、厚さが約７５ｎｍであるＰｔで構成される上部電極７０９ｃとをこの順に積層させることで形成された。図２Ａの素子も、半導体デバイスの製造にかかるプロセス技術を使用して作成された。プロセス中の加熱工程の最高温度は約４００℃とした。
図２Ａを詳細に検討すれば明らかなように、４００℃の加熱を行った場合には、上部電極７０９ｃから写真下方向の酸素不足型のハフニウム酸化物層７０６ｃに向かって、Ｐｔで構成される幅広の突起（写真中に丸で囲った部分）が形成されていた。
一方で図２Ｂに示した素子は、厚さが約１５０ｎｍであるＷ層で構成される下部電極７０３ｄの上に、厚さが約３０ｎｍである酸素不足型のハフニウム酸化物層７０６ｄと、厚さが約７５ｎｍであるＰｔ層で構成される上部電極７０９ｄとをこの順に積層させることで形成された。図２Ｂの素子では、プロセス中の加熱工程の最高温度を１００℃程度に抑えた。図２Ｂに示すように、プロセス中の最高温度を１００℃程度とした素子では、上部電極７０９ｄにはＰｔで構成される突起は発生していなかった。
以上の結果から、電極として厚さが大きいＰｔ層と酸素不足型の遷移金属の酸化物層とを構成要素として有する抵抗変化素子では、該遷移金属の種類に関係なく、高温に曝されることによりＰｔの突起が形成されやすいと考えられた。
また、上記の例ではＰｔ単体で構成される電極について述べたが、Ｐｔを主成分とする材料（Ｐｔの性質が強く残っているような合金材料）でも、同様の突起が形成されると推察された。つまり抵抗変化素子の電極材料として白金を使用した場合、電気的特性（特に初期抵抗値）の再現性及び動作の信頼性（耐久性）の向上が課題になると考えられた。
ここで、素子形成時に加熱の工程を省略すれば、突起の形成が制御できると期待される。しかしながら、一般の半導体プロセスにおいて、数百度程度の加熱工程は必要不可欠であり、素子製造プロセス中の加熱温度の上限を１００℃程度とすることは現実的でない。
＜１．２ 電極にＰｔ薄膜を用いた抵抗変化素子＞
かかる知見に基づきさらに検討を加えた結果、発明者らは、Ｐｔを含む電極の厚さを薄くすることで突起の発生を制御できることを見い出した。このことを検証した実験の結果について説明を続ける。
図３Ａ、図３Ｂ及び図３Ｃは本実験で作製した抵抗変化素子の断面のＴＥＭ写真である。図３Ａは素子Ａの断面、図３Ｂは素子Ｂの断面、図３Ｃは素子Ｃの断面を示す。素子Ａ、素子Ｂ、及び素子Ｃは、それぞれ、基板上に、ＴａＮ（窒化タンタル）で構成される下部電極１０３ａ、１０３ｂ又は１０３ｃと、酸素不足型の第１のタンタル酸化物層１０４ａ、１０４ｂ又は１０４ｃと、第２のタンタル酸化物層１０５ａ、１０５ｂ又は１０５ｃと、Ｐｔで構成される上部電極１０７ａ、１０７ｂ又は１０７ｃと、ＴｉＡｌＮ（窒化チタンアルミニウム）で構成される導電体層１０８ａ、１０８ｂ又は１０８ｃとをこの順に積層することにより形成される。
上部電極１０７ａ、１０７ｂ及び１０７ｃの厚さが、素子Ａで８ｎｍ、素子Ｂで１３ｎｍ、素子Ｃで２３ｎｍと各異なる点を除けば、いずれの素子も、同じ製造プロセスで作製され、同じ構造を有している。このような抵抗変化素子の製造プロセスを、素子Ａで代表して説明する。
まず、単結晶シリコンで構成される基板を熱酸化法で処理することにより、基板上に酸化物層（厚さ２００ｎｍ）を形成する（不図示）。酸化物層の上に、ＴａＮで構成される下部電極１０３ａ（厚さ４０ｎｍ）を、スパッタリング法を用いて形成する。
形成された下部電極１０３ａの上に、酸素不足型のタンタル酸化物層（厚さ３０ｎｍ）を、スパッタリング法を用いて形成する。スパッタリング法としては、Ｔａターゲットをアルゴンガスと酸素ガスの混合ガス雰囲気中でスパッタリングする方法を採用できる。より詳細には、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）は７×１０−４Ｐａ程度、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの分圧比は３．８％、基板の設定温度は３０℃、成膜時間は７分である。
形成された酸素不足型のタンタル酸化物層の表面を、プラズマ酸化装置を用いて酸化する。これにより、均質な酸素不足型のタンタル酸化物層から、酸素不足型の第１のタンタル酸化物層１０４ａ（厚さ約２３ｎｍ）と第２のタンタル酸化物層１０５ａ（厚さ約８ｎｍ）とを形成する。
このようにして形成される第１のタンタル酸化物層１０４ａの組成は、例えばＴａＯ１．３８（酸素不足度にして約４５ａｔｍ％）である。また、第２のタンタル酸化物層１０５ａの組成は、例えばＴａＯ２．４７（酸素不足度にして約１ａｔｍ％）である。これらの層の厚さ及び組成を特定する方法については特許文献３に詳しく記載されているため、ここでは説明を省略する。
酸化処理が終ると、第２のタンタル酸化物層１０５ａの上に、上部電極１０７ａとしてのＰｔ層を、スパッタリング法を用いて形成する。Ｐｔ層の厚さの範囲は、例えば１ｎｍ以上かつ１０ｎｍ以下である。Ｐｔ層の好適な膜厚範囲については後述する。上部電極１０７ａの形成が終わると、その上にＴｉＡｌＮで構成される導電体層１０８ａ（厚さ８０ｎｍ）を、スパッタリング法を用いて形成する。以上により、素子Ａが作製される。素子Ｂ及び素子Ｃも同様の製造プロセスを用いて作製される。
なお、いずれの素子も、シンタリング工程で、４００℃で１０分間の加熱が施されている。
図３Ａ、図３Ｂ及び図３Ｃを詳細に検討すれば分かるように、素子Ａでは上部電極１０７ａ（Ｐｔ層、厚さ８ｎｍ）から突起が全く発生していない。素子Ｂでは上部電極１０７ｂ（Ｐｔ層、厚さ１３ｎｍ）に２ｎｍ程度の凹凸が生じており、突起が発生しつつあることが分かる。
素子Ｃでは上部電極１０７ｃ（Ｐｔ層、厚さ２３ｎｍ）から第２のタンタル酸化物層１０５ｃの中央付近まで達する突起が認められる。ただし、図１Ａの上部電極７０９ａ（Ｐｔ層、厚さ８０ｎｍ）の例と比較すれば、突起の形状は不明瞭である。
以上の結果から、Ｐｔ層を電極に用いる場合、Ｐｔ層の厚さを薄くすることで、突起の発生が大幅に抑制されることが分かる。また、Ｐｔ層の厚さが厚くなるにつれて、突起の発生を抑制する効果は弱まることが分かる。
さらに、上部電極（Ｐｔ層）の厚さと、抵抗変化素子の初期抵抗値との関係を調べる実験を行った。本実験では、断面観察に用いた素子Ａ、素子Ｂ及び素子Ｃに加えて、上部電極（Ｐｔ層）の厚さが、最も小さい素子Ｏ（５ｎｍ）から最も大きい素子Ｘ（８０ｎｍ）まで、５種類の素子、Ｏ、Ａ、Ｂ、Ｃ、Ｘを作製した。
図４は、素子Ｏ、素子Ａ、素子Ｂ、素子Ｃ及び素子Ｘの初期抵抗値をＰｔ層の厚さに対してプロットしたグラフである。
初期抵抗値の測定は、下部電極と上部電極との間に５０ｍＶという微弱な電圧を印加したうえで、流れる電流を測定することにより行った。５０ｍＶという電圧は、上記の５種類の素子が、抵抗変化を起こさないような電圧である。
図４に示すとおり、素子Ｏ（Ｐｔ層、厚さ５ｎｍ）及び素子Ａ（Ｐｔ層、厚さ８ｎｍ）の初期抵抗値は非常に高く、１０８Ω程度となっており、上述の図１Ｂに示した素子（プロセス中の加熱工程を１００℃程度に抑えて作製した素子）とほぼ同等の抵抗値であった。しかしながら初期抵抗値は、素子Ｂ（Ｐｔ層、厚さ１３ｎｍ）では１０６Ωに低下し、素子Ｃ（Ｐｔ層、厚さ２３ｎｍ）では８００Ω程度にまで低下した。初期抵抗値は、素子Ｘ（Ｐｔ層、厚さ８０ｎｍ）ではさらに低下して３００Ω程度となり、素子Ｃの初期抵抗値の半分程度だった。
このように、上部電極としてのＰｔ層の厚さの増加に伴う抵抗値の低下は、Ｐｔ層における突起及び凹凸の形成と強い相関があると考えられる。すなわち、Ｐｔ層の厚さが厚くなると、Ｐｔの突起（凹凸）が第２の酸素不足型のタンタル酸化物層の内部に向かって成長する。これにより、第２の酸素不足型のタンタル酸化物層の厚さが実効的に薄くなる部分が発生する。
第２のタンタル酸化物層は第１のタンタル酸化物層よりも高抵抗である。このため、第２のタンタル酸化物層の中にＰｔの突起が入り込めば、抵抗変化素子の初期抵抗値は大きく低下することになる。逆に、抵抗変化素子の初期抵抗値が高いということは、それだけＰｔの突起発生が抑制されていることを示す。
図４から、Ｐｔ層の厚さが８ｎｍ以下（図４で丸で囲った範囲）では、初期抵抗値は１０８Ω程度の高値に保たれており、Ｐｔ層の厚さが８ｎｍを超えると初期抵抗値の低下が始まる。この結果から、厚さが８ｎｍ以下のＰｔ層には、初期抵抗値に影響するようなＰｔの突起が形成されていないと考えられる。言い換えれば、厚さが８ｎｍ以下のＰｔ層と抵抗変化層との界面は実質的に平坦である。このような薄いＰｔ層中では、結晶粒は、突起の形成に結びつく程度の粒界ができる程度にまでは成長できないものと思われる。
したがって、Ｐｔ層の突起及び突起状の凹凸の発生を抑制することで、Ｐｔ層を実質的に平坦にするには、Ｐｔ層の厚さを８ｎｍ以下にするのが好ましい。
また、詳細は省略するが、別の実験から、Ｐｔが連続膜となるために必要な最小の厚さが１ｎｍであることを示す結果が得られている。したがって、電極として好適なＰｔ層の厚さは１ｎｍ以上かつ８ｎｍ以下であると考えられる。さらに、Ｐｔ層の厚さが１ｎｍ以上かつ８ｎｍ以下の場合がより好適である。
＜１．３ 電極にＩｒを用いた抵抗変化素子＞
発明者らは、さらに検討を重ねた結果、Ｉｒを含む電極を用いることでも突起の発生が抑制できることを見い出した。このことを検証した実験について説明を続ける。
本実験では、上部電極として薄いＰｔ層の代わりにＩｒ層を用い、Ｉｒ層の厚さが各異なる３種類の抵抗変化素子、素子Ｄ（Ｉｒ層、厚さ３０ｎｍ）、素子Ｅ（Ｉｒ層、厚さ５０ｎｍ）、素子Ｆ（Ｉｒ層、厚さ７０ｎｍ）を作製した。
図５は本実験で作製した抵抗変化素子の断面を示すＴＥＭ写真であり、素子Ｅの断面を代表して示す。素子Ｅは、図示しない基板上に、ＴａＮで構成される下部電極３０３と、第１のタンタル酸化物層３０４と、第２のタンタル酸化物層３０５と、Ｉｒで構成される上部電極３０９とをこの順に積層することで形成される。下部電極３０３、第１のタンタル酸化物層３０４、及び第２のタンタル酸化物層３０５の各厚さ及び組成は、前述した素子Ａのものと同一である。
素子Ｄ及び素子Ｆは、上部電極３０９の厚さが、素子Ｅのものと異なる点を除けば、いずれも素子Ｅと同じ構造を有している。なお、素子Ｄ、素子Ｅ及び素子Ｆでは、導電体層は省略される。
図５を詳細に検討すれば分かるように、素子Ｅでは上部電極３０９（Ｉｒ層、厚さ５０ｎｍ）から突起が全く発生していない。また、同様の断面観察を行った結果、素子Ｄ（Ｉｒ層、厚さ３０ｎｍ）、素子Ｆ（Ｉｒ層、厚さ７０ｎｍ）でも、上部電極からの突起は全く発生していなかった。
したがって、Ｉｒ層を電極に用いる場合、Ｉｒ層の厚が７０ｎｍ以下であれば、突起の発生が抑制されることが分かる。
図６は、素子Ｄ、素子Ｅ及び素子Ｆの初期抵抗値をＩｒ層の厚さに対してプロットしたグラフである。
図６に示すとおり、素子Ｄ、素子Ｅ及び素子Ｆのいずれの初期抵抗値も非常に高く、１０８Ωに近い抵抗値となっている。この抵抗値は、上述の図１Ｂに示した素子（プロセス中の加熱工程を１００℃程度に抑えて作製した素子）とほぼ同等の抵抗値であった。
この結果は、素子Ｄ、素子Ｅ及び素子Ｆのいずれにも断面観察により突起が認められなかったことと合致する。したがって、抵抗変化素子の電極としてＩｒ層を用いることで、電極と抵抗変化層との界面を実質的に平坦にできる。
＜１．４ 基礎データのまとめ＞
上述した基礎データを総括して、本明細書では、抵抗変化素子に含まれる電極の厚さが、その電極を構成する材料と同じ材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗値との関係から予め定められた上限以下である場合に、その電極と抵抗変化層との界面が実質的に平坦であると定義する。
そして、そのような上限は、抵抗変化素子の電極の厚さと初期抵抗値との関係から、厚さが小さくかつ初期抵抗値が高値に維持される厚さの範囲（例えば、図４及び図６において丸で囲った範囲）の上限であることが好ましい。この上限は、言い換えれば、電極を厚くしていったときに、初期抵抗値が低下し始める電極の厚さである。
この上限の具体例は、電極にＰｔを用いた場合は１０ｎｍであり（図４）、電極にＩｒを用いた場合は７０ｎｍ以下の厚さでは見出せなかった（図６）。なお、電極として７０ｎｍよりも厚いＩｒ層を形成することは実用的には考えにくい。したがって、電極にＩｒを用いる場合、電極と抵抗変化層との界面が平坦であるための、電極の厚さの上限は特に規定されない。
以上の総括から、抵抗変化素子の電極は、Ｉｒ、又は厚さが１０ｎｍ以下のＰｔで構成することが望ましい。そのような電極には、初期抵抗値の低下に影響するような突起は形成されず、電極と抵抗変化層との界面が実質的に平坦になり、その結果、抵抗変化素子の電気的特性の再現性及び動作の信頼性を向上させることができる。
＜１．５ 上記構成の抵抗変化素子における課題＞
しかしながら、電極と抵抗変化層との界面が実質的に平坦な抵抗変化素子では、電極に初期抵抗値を低下させる要因となる突起がないことからその初期抵抗値は非常に高い。上述の実験では１０８Ω程度の高い抵抗値が測定された。
最初に述べたように、初期抵抗値が高い抵抗変化素子では、抵抗変化素子を初期化するために大きな初期化電圧を印加する必要がある。そのため、抵抗変化素子と電流制御素子（例えば、双方向ダイオード）とを直列に接続した不揮発性記憶素子（例えば、クロスポイント型の不揮発性記憶装置におけるメモリセル）に含まれる抵抗変化素子を初期化する場合、不揮発性記憶素子に印加される初期化電圧の分圧が電流制御素子の定格電流を超えるほど大きくなることによって電流制御素子が破壊されるリスクが高まる。
発明者らは、このようなリスクを低減するための方策について検討を重ねた結果、不揮発性記憶素子の好適な駆動方法、及びそのような駆動方法を実行する不揮発性記憶装置を見出した。なお、以上の説明に用いられた具体的な構成、構造、数値等は一例である。上記説明は、あくまでも以下に説明される実施の形態に係る不揮発性記憶素子の駆動方法、及び不揮発性記憶装置を理解するための一助とされるものである。
以下では、本発明の第１の実施の形態に係る不揮発性記憶素子の駆動方法、及び不揮発性記憶装置について説明する。
＜２．ＭＳＭダイオード＋負荷抵抗の特性＞
まず、本発明の第１の実施の形態に係る電流制御素子１０について説明する。
発明者らは、電流制御素子と直列に負荷抵抗を接続することによって、電流制御素子のブレークダウン電流（ブレークダウン時に流すことができる最大電流）が増大することを見い出した。このことを検証した実験について説明を続ける。
図７Ａは本発明の第１の実施の形態に係る電流制御素子１０の構成を模式的に示す断面図である。図７Ｂは本発明の第１の実施の形態に係る電流制御素子１０の等価回路図である。この電流制御素子１０は、電流を制御するための素子であって、窒化シリコンで構成される半導体層８が第３電極６（下部電極）と第４電極７（上部電極）とに挟まれて構成された双方向ダイオード（ここでは、ＭＳＭダイオード４）と、その双方向ダイオード（ここでは、ＭＳＭダイオード４）と直列に接続された負荷抵抗５とを備える。
ＭＳＭダイオード４は、印加電圧に対して双方向の整流特性を有する。このＭＳＭダイオード４は、第３電極６と第４電極７と、これらの第３電極６及び第４電極７の間に挟まれて配設された半導体層８とにより構成されている。ここで、第３電極６及び第４電極７は、タンタル（Ｔａ）と窒素（Ｎ）とを含有するタンタル窒化物を含む。半導体層８は、シリコン（Ｓｉ）と窒素（Ｎ）とを含有する窒化シリコンを含む。
図７Ａに示されるＭＳＭダイオード４は、基板上に第３電極６となる導電体層として膜厚が５０ｎｍのタンタル窒化物を反応性スパッタリングで成膜し、その上に半導体層８である膜厚が１０ｎｍの窒化シリコンを反応性スパッタリングで成膜し、その上に第４電極７となる導電体層として膜厚が５０ｎｍのタンタル窒化物を反応性スパッタリングで成膜し、その後に通常のリソグラフィ及びドライエッチを適用することにより作製した。第３電極６及び第４電極７の面積は０．５μｍ×０．５μｍである。
半導体層８であるＳｉとＮとを含有する材料は、いわゆる窒素不足型の窒化シリコンのことを示す。ここで、窒素不足型とは、化学量論的組成の窒化物（ここでは、Ｓｉ３Ｎ４）より窒素含有量が小さいことをいう。窒化シリコンは、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成する。テトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムに近い構造をもっている。これにより、窒化シリコンは、Ｓｉ以外の元素を導入することによる構造の違いが物性に反映されやすいという特徴を有する。このため、窒化シリコンを半導体層８に適用すれば、窒化シリコンの構造制御により半導体層８の物性を制御することが容易である。従ってこれにより第３電極６と第４電極７との間に形成される電位障壁の制御が容易となるといった利点を有する。
具体的には、ＳｉＮｘを半導体層８として使用すると、ＳｉＮｘ中の窒素の組成を変化させることにより禁制帯幅を連続的に変化させることが可能である。これにより、第３電極６及び第４電極７とこれらに隣接する半導体層８との間に形成される電位障壁の大きさが制御可能となる。
また、第３電極６及び第４電極７は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属、又はこれらの金属の混合物（合金）によって構成されてもよい。
または、これらの第３電極６及び第４電極７は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物により構成されてもよい。ここで、第３電極６及び第４電極７を構成する材料は、これらの材料に限定されるわけではなく、半導体層８との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
また、負荷抵抗５とは、抵抗素子のことであり、単体の抵抗素子だけでなく、後述するような積層構造を形成する抵抗膜も含む。
図７Ｂに示されるように、第１の実施の形態の電流制御素子１０は、ＭＳＭダイオード４に、負荷抵抗５が直列に接続されている構成である。
ここで、図７Ｂに示されるように、上記ＭＳＭダイオード４と負荷抵抗５との両端に加えた電圧をＶとし、ＭＳＭダイオード４に印加される電圧をＶｄ、負荷抵抗５に印加される電圧をＶＲｘとすると、以下の関係が成り立つ。
Ｖ＝Ｖｄ＋ＶＲｘ
図８Ａ及び図８Ｂに、これらの電圧の具体的な測定系を示す。
いずれの測定系においても、基板２３上に、ＭＳＭダイオード４が形成され、第３電極６及び第４電極７と測定の針当て用の金属パッド１１ａ及び１１ｂとが金属配線１２ａ及び１２ｂを介して接続されている。
測定系としては、電圧パルス発生用のパルスジェネレータ、電圧供給用のソースメータ、電流電圧測定器等の測定器２０が、プローブ針２１ａ及び２１ｂに結線されている。そして、該測定器２０は、針当て用の金属パッド１１ａ及び１１ｂを介して、ＭＳＭダイオード４の電流−電圧特性が測定できるように測定系が構成されている。
図８Ａにおいては、負荷抵抗５は、ＭＳＭダイオード４と同じ基板２３上に形成されている。また、負荷抵抗５は、金属配線１２ｂによって基板２３内でＭＳＭダイオード４の第３電極６及び第４電極７の一方（ここでは、第３電極６）に接続されている。今回の実験では、負荷抵抗５として、上下の金属配線間を結ぶコンタクトを複数個直列に繋げたものを準備した。このコンタクトの一つあたりの抵抗値は３〜５Ωである。
図８Ｂにおいては、負荷抵抗５が、一方のプローブ針２１ｂと測定器２０との間に挿入されている。この負荷抵抗５は一般に市販されている抵抗器である。また、外部からの印加電圧Ｖと、ＭＳＭダイオード４に実際に分圧印加される電圧Ｖｄと、負荷抵抗５に分圧印加される電圧ＶＲｘとの関係を知るために、図に示したように電圧測定器２２が配置されている。
図８Ａ及び図８Ｂともに、電流制御素子１０の等価回路は図７Ｂで示したものと同じである。すなわち、ＭＳＭダイオード４の第３電極６及び第４電極７の一方に、直列に負荷抵抗５が接続されている構成となっている。実際の電流電圧測定においても、図８Ａと図８Ｂの測定系では、同等の結果を示している。
以下、図９Ａ〜図１３を用いて、本発明の第１の実施の形態に係る電流制御素子１０の特徴である電流−電圧特性について説明する。なお、電圧パルスの幅は５００μｓであり、印加ステップは５０ｍＶである。
図９Ａは、ＳｉＮｘ：ｘ＝０．３のＭＳＭダイオード４に、負荷抵抗５を接続しない場合（以下、「負荷抵抗なし」）と、Ｒｘ＝１３００Ωの負荷抵抗５を接続した場合と、Ｒｘ＝３４００Ωの負荷抵抗５を接続した場合とにおける、電流制御素子１０の電流−電圧特性を示す図である。なお、Ｒｘは、負荷抵抗５の抵抗値である。図９Ｂはこのときの電圧及び電流の方向を示す図である。図１０は、ＳｉＮｘ：ｘ＝０．７のＭＳＭダイオード４に、負荷抵抗なしの場合と、抵抗値Ｒｘ＝１３００Ωの負荷抵抗５を接続した場合と、抵抗値Ｒｘ＝３４００Ωの負荷抵抗５を接続した場合とにおける、電流制御素子１０の電流−電圧特性を示す図である。なお、この場合の電圧及び電流の方向は、図９Ｂと同様である。
また、ＳｉＮｘの膜厚はいずれも１０ｎｍである。また、図９Ａ及び図１０では、電流制御素子１０への印加電圧を０Ｖから徐々に大きくしていき、電流制御素子１０（より正確には、ＭＳＭダイオード４）が破壊する（ブレークダウン点）までにおける電流値及び電圧値をプロットしたカーブが描かれている。
いずれの場合も、負荷抵抗なしの場合に比べて、負荷抵抗有りの方が、ブレークダウン電流が大幅に増大していることが分かる。
次に、負荷抵抗５とブレークダウン電流との関係を詳細に調べる。図１１及び図１２Ａ〜図１２Ｄは、ＳｉＮｘ：ｘ＝０．３のＭＳＭダイオード４に、図９Ａで用いた抵抗値より小さい負荷抵抗５を接続した構成の電流制御素子１０について同様の測定を行った結果を示す。つまり、図１１は、本発明の第１の実施の形態の電流制御素子１０（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。なお、その電圧及び電流の方向を示す図は、図９Ａと同様である。また、図１２Ａ〜図１２Ｄは、本発明の第１の実施の形態の電流制御素子１０（ＳｉＮｘ（ｘ＝０．３）を含む）の電流−電圧特性を示す図である。なお、その電圧及び電流の方向を示す図は、図７Ｂと同様である。
図１１に示すように、Ｒｘ＝１００Ωでも、ブレークダウン電流の増加が見られる。また、Ｒｘ＝２００Ωでは、負荷抵抗なしの場合に比べ３倍程度にまでブレークダウン電流が増大していることがわかる。
このように、本発明の第１の実施の形態に係る電流制御素子１０のブレークダウン電流は、７００μＡ／μｍ２以上の電流密度である。
図１２Ａ〜図１２Ｄに、電流制御素子１０（ＭＳＭダイオード４＋負荷抵抗５）への印加電圧Ｖ（＝Ｖｄ＋ＶＲｘ）と、ＭＳＭダイオード４に実際に印加されている電圧Ｖｄとの関係を示す。このとき、電圧Ｖｄは、実際にＭＳＭダイオード４の両端に印加されている電圧の測定値である。測定系としては、図８Ｂに示される構成を使用している。
図１２Ａは、負荷抵抗なしの場合、図１２ＢはＲｘ＝１００Ω、図１２ＣはＲｘ＝２００Ω、図１２ＤはＲｘ＝５００Ωの場合の、電流制御素子１０の電流−電圧特性を示す。
図１２Ａの負荷抵抗なしの場合は、ＶとＶｄのカーブは重なっており、両者に差異はない。これは図８Ｂの測定系の測定ノイズが極めて少ないことを示す。
図１２Ｂ、図１２Ｃ、及び図１２Ｃと負荷抵抗が大きくなるに従って、Ｖｄ＜Ｖの傾向が強くなる。つまり、負荷抵抗５への分圧（ＶＲｘ）が大きくなるに従って、ブレークダウン電流が増加していることが分かる。
ブレークダウン点での負荷抵抗５への分圧ＶＲｘは、負荷抵抗値Ｒｘ＝１００Ωで７０ｍＶ、Ｒｘ＝２００Ωで３８０ｍＶ、Ｒｘ＝５００Ωで７６０ｍＶとなっている。このことは、負荷抵抗５への分圧が、少なくても７０ｍＶ程度あれば、電流制御素子１０のブレークダウン電流が増加することを示している。
図１３に、ＳｉＮｘ：ｘ＝０．３のＭＳＭダイオード４とＳｉＮｘ：ｘ＝０．７のＭＳＭダイオード４とのそれぞれについて、電流制御素子１０を構成する負荷抵抗５の抵抗値Ｒｘとブレークダウン電流との関係を示す。
いずれのＭＳＭダイオード４も、Ｒｘ＝１００〜２００Ω付近からブレークダウン電流は増加していることが分かる。つまり、本実施の形態に係る電流制御素子１０の負荷抵抗５の抵抗値は、１００Ω以上が好ましく、より特定的には、２００Ω以上であるのが望ましい。また、１３００Ωと３４００Ωではブレークダウン電流に違いは見られない。
一方で、負荷抵抗５の抵抗値が極端に大きくなることにより、負荷抵抗５への分圧が大きくなりすぎると、本来ＭＳＭダイオード４に印加されるべき電圧が不十分になる。結果としてＭＳＭダイオード４のＯＮ電圧が高くなりすぎるか、又は、ＯＮに至るまでの電圧がＭＳＭダイオード４に掛からなくなる恐れがある。そのため、負荷抵抗５の抵抗値Ｒｘとして適正な範囲は、１００〜５０００Ω程度と考えられる。
従来、ＳｉＮｘを半導体層に用いたＭＳＭダイオードのブレークダウンは、電流による発熱によって引き起こされるため、ＳｉＮｘの窒素濃度及び膜厚と電極材料との組み合わせによって決定されるブレークダウン電流以上の電流を流すことはできないと考えられていた。実際に、１０００μＡ／μｍ２を大きく超えるようなＭＳＭダイオードは、現在のところ発表されていない。
また、ｘの小さいＳｉＮｘを用いたＭＳＭダイオードよりも、ｘが大きい（絶縁膜に近い）ＳｉＮｘでは電流が流れにくく、電流による発熱が生じやすいため、原理的にブレークダウン電流を大きくすることは困難であると考えられていた。
今回、発明者らの検討によって、ＭＳＭダイオードに負荷抵抗を接続したものを電流制御素子として構成し、その電流制御素子への電圧印加時に負荷抵抗に効果的に分圧が行われれば、ブレークダウン電流を大幅に増加できることを明らかにした。
つまり、負荷抵抗を接続しない場合、電流制御素子には大きな電流が流れる。これにより、電流制御素子を構成する半導体層及び絶縁体層はその温度上昇によりさらに電流が流れやすくなることで、当該電流制御素子が加速度的に破壊に至ると考えられる。一方、負荷抵抗を接続した場合、電流制御素子に流れる電流が増加すると負荷抵抗への分圧が増加する。これにより、電流制御素子への分圧が減少するため、電流制御素子に流れる電流の増加度合いが抑制される。この結果、ブレークダウン電流を大きくすることができると考えられる。
なお、上記負荷抵抗が無い場合（図１２Ａの場合）でも、今回の検討に用いたＭＳＭダイオードにおいては、上下電極の直列抵抗（ＴａＮが５０ｎｍ厚、つまり、０．２ｍΩ・ｃｍの直列抵抗ｘ２）と、上部電極と上側金属配線とのコンタクト抵抗と、下部電極と下側金属配線とのコンタクト抵抗と、上下金属配線の配線抵抗との合計となる寄生抵抗が１０〜１５Ω程度存在する。
一方、通常の半導体プロセス及び設計においては、アルミニウム又は銅の金属配線が用いられ、上記のような寄生抵抗成分は極めて小さくなるように設計される。
そのため、通常のプロセスにおいて、上記寄生抵抗より一桁程度大きい、例えば１００Ω以上の負荷抵抗がＭＳＭダイオードに接続されることは無い。つまり、図１２Ａ〜図１２Ｄに示すような効果を得るためには、通常の寄生抵抗の範囲以上の負荷抵抗（例えば、１００Ω以上の負荷抵抗）が必要となる。すなわち、意図的に負荷抵抗を準備して、ＭＳＭダイオードに接続する必要がある。
＜３．第１の実施の形態＞
以下、本発明の第１の実施の形態に係る不揮発性記憶素子の駆動方法について、図面を参照して詳細に説明する。
この駆動方法は、電極と抵抗変化層との界面が実質的に平坦であって電極に突起がない抵抗変化素子と、電流制御素子とを直列に接続した不揮発性記憶素子の駆動方法であって、少なくとも初期化工程において、ＭＳＭダイオードと、前記ＭＳＭダイオードに直列に接続された負荷抵抗とから構成された電流制御素子を用いることを特徴としている。
＜３．１．不揮発性記憶素子の構成＞
まず、第１の実施の形態の駆動方法によって駆動される不揮発性記憶素子の構成について説明する。
図１４は、第１の実施の形態の駆動方法によって駆動される不揮発性記憶素子１００の構成の一例を示す模式図である。図１４に示すように、不揮発性記憶素子１００は、図示しない基板上に形成された抵抗変化素子９と電流制御素子１０とから構成されている。
また電流制御素子１０は、主にＭＳＭダイオード４で構成されている。また、少なくとも初期化工程においては、さらに負荷抵抗５がＭＳＭダイオード４に直列に接続されている。
＜３．１．１ 抵抗変化素子＞
抵抗変化素子９は不揮発性の抵抗変化特性を有する。この抵抗変化素子９は抵抗変化層３を第１電極１（下部電極）と第２電極２（上部電極）とで挟んだ構成である。つまり、抵抗変化層３は、第１電極１と第２電極２との間に介在して、第１電極１と第２電極２とに接している。また、抵抗変化層３は、第１電極１と第２電極２との間に極性が異なる電気的信号が印加されることにより、高抵抗状態と低抵抗状態とを可逆的に変化可能である。
抵抗変化素子９において、第１電極１は、例えば、Ｃｕ（銅）、ＴａＮ、Ｔａ、Ｔｉ（チタン）及びＴｉＮ（窒化チタン）のうちの１つ又は複数の材料を用いて構成される。
第２電極２は、Ｉｒ、又は厚さが１ｎｍ以上かつ１０ｎｍ以下のＰｔで構成される。この構成によれば、上記の基礎データを用いて詳細に説明したとおり、第２電極２には抵抗変化層３へ向かう突起が形成されず、第２電極２と抵抗変化層３との界面は実質的に平坦である。
抵抗変化層３は、互いに接触した第１の遷移金属酸化物で構成される第１の酸化物層３ａと第２の遷移金属酸化物で構成される第２の酸化物層３ｂとの積層構造で構成される。
第２の酸化物層３ｂの酸素不足度は、第１の酸化物層３ａの酸素不足度よりも小さい。酸素不足度については[発明の実施の形態]の冒頭で述べた通りである。また、第２の酸化物層３ｂは、第２電極２及び第１の酸化物層３ａと接する。
抵抗変化層３に用いられる材料として、例えば、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、又は酸素不足型ジルコニウム酸化物等が挙げられる。
抵抗変化層３として酸素不足型タンタル酸化物層を用いる場合、第１の酸化物層３ａの組成がＴａＯｘ（０．８≦ｘ≦１．９）であり、第２の酸化物層３ｂの組成がＴａＯｙ（２．１≦ｙ＜２．５）であることが好ましい。組成がＴａＯｙの第２の酸化物層３ｂの厚さは１ｎｍ以上かつ８ｎｍ以下であることが好ましい。
抵抗変化層３として酸素不足型ハフニウム酸化物層を用いる場合、第１の酸化物層３ａの組成がＨｆＯｘ（０．９≦ｘ≦１．６）であり、第２の酸化物層３ｂの組成がＨｆＯｙ（１．８＜ｙ＜２．０）であることが好ましい。組成がＨｆＯｙの第２の酸化物層３ｂの厚さは３ｎｍ以上かつ４ｎｍ以下であることが好ましい。
抵抗変化層３として酸素不足型ジルコニウム酸化物層を用いる場合、第１の酸化物層３ａの組成がＺｒＯｘ（０．９≦ｘ≦１．４）であり、第２の酸化物層３ｂの組成がＺｒＯｙ（１．９＜ｙ＜２．０）であることが好ましい。組成がＺｒＯｙの第２の酸化物層３ｂの厚さは１ｎｍ以上かつ５ｎｍ以下であることが好ましい。
また、抵抗変化層３として、第１の遷移金属で構成される第１の酸化物層３ａと、第１の遷移金属とは異なる第２の遷移金属で構成される第２の酸化物層３ｂとで構成される積層構造を用いてもよい。第２の酸化物層３ｂの酸素不足度は、第１の酸化物層３ａの酸素不足度よりも小さい。言い換えると、第２の酸化物層３ｂの抵抗値は、第１の酸化物層３ａの抵抗値よりも高い。このような構成とすることにより、抵抗変化時に第１電極１及び第２電極２間に印加された電圧は、第２の酸化物層３ｂに、より多くの電圧が分配される。これにより、第２の酸化物層３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗が高い第２の酸化物層３ｂ中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こることで、その抵抗値が変化する。これにより、抵抗変化現象が発生すると考えられるからである。例えば、第１の酸化物層３ａに酸素不足型のタンタル酸化物を用い、第２の酸化物層３ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作を実現できる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。第２の酸化物層３ｂに第１の酸化物層３ａより標準電極電位が小さい金属の酸化物を配置することにより、第２の酸化物層３ｂ中で、より酸化還元反応が発生しやすくなる。
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の酸化物層３ｂ中に形成された微小なフィラメント中で酸化還元反応が起こることで、その抵抗値が変化し、その結果、発生すると考えられる。つまり、第２の酸化物層３ｂ側の第２電極２に、第１電極１を基準にして正の電圧を印加したとき、抵抗変化層３中の酸素イオンが第２の酸化物層３ｂ側に引き寄せられることで、第２の酸化物層３ｂ中に形成された微小なフィラメント中で酸化反応が発生する。これにより、微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の酸化物層３ｂ側の第２電極２に、第１電極１を基準にして負の電圧を印加したとき、第２の酸化物層３ｂ中の酸素イオンが第１の酸化物層３ａ側に押しやられることで、第２の酸化物層３ｂ中に形成された微小なフィラメント中で還元反応が発生する。これにより、微小なフィラメントの抵抗が減少すると考えられる。
酸素不足度がより小さい第２の酸化物層３ｂに接続されている第２電極２は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の酸化物層３ｂを構成する遷移金属及び第１電極１を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、第２電極２と第２の酸化物層３ｂの界面近傍の第２の酸化物層３ｂ中において、選択的に酸化還元反応が発生することで、安定した抵抗変化現象が実現できる。
抵抗変化層３については、抵抗値の微調整等の目的で、他元素を少量意図的に含めることもできる。また、抵抗変化層３を形成する際に、装置の残留ガス又は真空容器壁からのガス放出などの影響により、意図しない微量の元素が抵抗変化層３に混入することがある。
このような場合であっても、抵抗変化層３に、主たる金属酸化物として、タンタル、ハフニウム、又はジルコニウム等の酸化物層が含まれていればよい。
抵抗変化層３の厚さは、１μｍ以下であればよく、２００ｎｍ以下であることが好ましい。これは、パターニングプロセスとしてリソグラフィを使用する場合に、加工し易いからである。また、抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くできるからである。他方、抵抗変化層３の厚さは少なくとも５ｎｍ以上であることが好ましい。
＜３．１．２ ＭＳＭダイオード＞
電流制御素子１０は、少なくとも初期化工程において、ＭＳＭダイオード４と負荷抵抗５とが直列に接続された構成である。また、ＭＳＭダイオード４は半導体層８を第３電極６と第４電極７とで挟んだ構成である。
ＭＳＭダイオード４の半導体層８には窒化シリコンを用い、その組成がＳｉＮｚ（０＜ｚ≦０．８５）であることが好ましい。また半導体層８の厚さは５ｎｍ以上であることが好ましい。
また、第３電極６及び第４電極７は、Ａｌ（アルミニウム）、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ（クロム）、Ｎｉ（ニッケル）、若しくはＮｂ（ニオブ）等の金属、又はこれらの金属の混合物（合金）によって構成されてもよい。または、第３電極６及び第４電極７は、ＴｉＮ、ＴｉＷ（チタンタングステン）、ＴａＮ、ＴａＳｉ２（ケイ化タンタル）、ＴａＳｉＮ（ケイ化窒化タンタル）、ＴｉＡｌＮ、ＮｂＮ（窒化ニオブ）、ＷＮ（窒化タングステン）、ＷＳｉ２（ケイ化タングステン）、ＷＳｉＮ（ケイ化窒化タングステン）、ＲｕＯ２（酸化ルテニウム）、Ｉｎ２Ｏ３（酸化インジウム）、ＳｎＯ２（酸化スズ）、若しくはＩｒＯ２（酸化イリジウム）等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物により構成されてもよい。
ここで、第３電極６及び第４電極７を構成する材料は、これらの材料に限定されるわけではなく、半導体層８との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
＜３．１．３ 負荷抵抗＞
負荷抵抗５とＭＳＭダイオード４とを直列に接続した状態で、その両端に電圧を印加して電流を流した場合に、負荷抵抗５に生じる分圧は７０ｍＶ以上であることが望ましい。
また、負荷抵抗５の抵抗値は、０．５μｍ×０．５μｍの面積で１００Ω以上であることが望ましい。
また、負荷抵抗５は、図１４のようにＭＳＭダイオード４の外部に形成された、コンタクトチェーンなどの固定抵抗、又はトランジスタのオン抵抗などにより実現してもよい。
負荷抵抗５としてトランジスタのオン抵抗を用いた場合、トランジスタのゲート電圧を制御することによりその抵抗値を調節できる。
また、負荷抵抗５は、ＭＳＭダイオード４又は抵抗変化素子９に積層された負荷抵抗層５であってもよい。
図１５Ａは、負荷抵抗層５をＭＳＭダイオード４の下部電極の下側に積層した４層構造の電流制御素子１０を含む不揮発性記憶素子１００Ａの断面図及び等価回路図である。同じく、図１５Ｂは、負荷抵抗層５をＭＳＭダイオード４の上部電極の上側に積層した４層構造の電流制御素子１０を含む不揮発性記憶素子１００Ｂの断面図及び等価回路図である。
ここで、ＭＳＭダイオード４の電流−電圧特性は、半導体層８と第４電極７との接触面、又は半導体層８と第３電極６との接触面に構成される電位障壁によって決定される。よって、負荷抵抗層５は、ＭＳＭダイオード４の半導体層８と接触しない側に形成する。
また、図１５Ｃは、負荷抵抗層５を抵抗変化素子９の下部電極の下側に積層した４層構造の電流制御素子１０を含む不揮発性記憶素子１００Ｃの断面図及び等価回路図である。同じく、図１５Ｄは、抵抗変化素子９の上部電極の上側に積層した４層構造の電流制御素子１０を含む不揮発性記憶素子１００Ｄの断面図及び等価回路図である。
ここで、抵抗変化素子９の電流−電圧特性は、抵抗変化層３と第２電極２又は第１電極１との仕事関数差及び表面電極電位等で決定される。よって、負荷抵抗層５は、抵抗変化素子９の抵抗変化層３と接触しない側に形成する。
このような負荷抵抗層５としては、組成制御、及び膜厚制御が用意で、かつ、ＭＳＭダイオード４と同時にエッチングで加工可能な材質が適している。例えば、負荷抵抗層５として、ＡｌＮ（窒化アルミニウム）、ＴｉＡｌＮなどが適用できる。
このように構成された抵抗変化素子９及び電流制御素子１０は直列に接続され、不揮発性記憶素子１００及び１００Ａ〜１００Ｄを形成する。
＜３．２ 不揮発性記憶素子の製造方法＞
次に、不揮発性記憶素子の製造方法の一例について説明する。
＜３．２．１ 抵抗変化素子＞
まず、基板上に、スパッタリング法を用いて、厚さ３０ｎｍの第１電極１を形成する。その後、遷移金属のターゲットをアルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法を用いて、第１電極１の上に金属酸化物層を形成する。
ここで、形成される金属酸化物層における酸素不足度は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、基板温度は特に加熱することなく室温でよい。
以下に一例として、抵抗変化層３として酸素不足型タンタル酸化物を採用した場合の具体的なスパッタリング時の工程について説明する。
まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして用いて、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。形成するタンタル酸化物層の厚さは３０ｎｍ〜１００ｎｍ程度が好ましい。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層の酸素不足度は約７４％（ＴａＯ０．６６）から約８％（ＴａＯ２．３）へと変化する。
また、タンタル酸化物層の組成はラザフォード後方散乱（ＲＢＳ）法を用いて測定できる。
次に、上記のようにして形成された金属酸化物層の上に、低い酸素不足度を有する同種の金属酸化物（例えばＴａ２Ｏ５）をターゲットとして用いて、上記金属酸化物層よりも酸素不足度の小さい金属酸化物層をスパッタ法で形成する。または、最初に形成された金属酸化物層の最表面を酸化することによりその表面を改質する。これにより、最初に形成された金属酸化物層（第１領域）の表面に、酸素不足度の小さい領域（第２領域）が形成される。
これらの第１領域及び第２領域が第１の酸化物層３ａ及び第２の酸化物層３ｂにそれぞれ相当する。このようにして形成された第１の酸化物層３ａ及び第２の酸化物層３ｂによって抵抗変化層３が構成される。
次に、上記のようにして形成された抵抗変化層３の上に、スパッタリング法を用いて、厚さ８０ｎｍの第２電極２を形成することにより、抵抗変化素子９が形成される。
＜３．２．２ ＭＳＭダイオード＞
次に、第２電極２と電気的に接続する形で、第３電極６を、スパッタリング法を用いて、厚さ５０ｎｍ形成する。
その後、第３電極６上に半導体層８である窒化シリコンを、多結晶シリコンのターゲットをアルゴンガス及び窒素ガス中でスパッタリングする反応性スパッタリング法を用いて形成する。
ここで、半導体層８である窒化シリコンにおける窒素含有率は、アルゴンガスに対する窒素ガスの流量比を変えることにより容易に調整できる。
例えばパワーを１３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．１Ｐａ、基板の設定温度を２０℃にし、スパッタリングを行う。窒素分圧比を５％から３５％に変化させた場合、窒化シリコン層の窒素含有率は約９％（ＳｉＮ０．１）から約４６％（ＳｉＮ０．８５）へと連続的に変化した。また、パワーを３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．４Ｐａ、基板の設定温度を２０℃にし、スパッタリングを行った。この場合は、窒素分圧比を１０％から４０％に変化させると、窒化シリコン層の窒素含有率は約３４％（ＳｉＮ０．５２）から約５８％（ＳｉＮ１．３８）へと連続的に変化した。形成する窒化シリコン層の厚さは５ｎｍ〜３０ｎｍ程度が好ましい。
また、窒化シリコン層の組成はラザフォード後方散乱法を用いて測定できる。
次に、上記のようにして形成された半導体層８の上に、スパッタリング法を用いて、厚さ５０ｎｍの第４電極７を形成することにより、電流制御素子１０としてのＭＳＭダイオード４が形成される。このように、電流制御素子１０と抵抗変化素子９とが直列接続された不揮発性記憶素子１００が形成される。
ここで、第２電極２と第３電極６とは、一般的な半導体プロセスを用いてコンタクトプラグなどを介して接続してもよいし、第２電極２上に直接第３電極６を形成してもよい。不揮発性記憶素子１００は、第２電極２と第３電極６とを電気的に接続するための構造を限定しない。
また、抵抗変化素子９の上に電流制御素子１０を形成してもよいし、逆に電流制御素子１０の上に抵抗変化素子９を形成してもよい。電流制御素子１０と抵抗変化素子９とが直列に接続されていればよく、基板に対していずれが上下であるかは限定しない。
＜３．２．３ 負荷抵抗＞
負荷抵抗５として、ＭＳＭダイオード４の外部にコンタクトチェーンなどで固定抵抗を構成する場合には、一般的な半導体プロセスで実現できる。
類似の構成としては、Ｎ型又はＰ型の不純物拡散層や、ポリシリコン等の比較的高抵抗な配線を引き回して所望の直列抵抗を得る方法が考えられる。
一方、負荷抵抗層５としてＭＳＭダイオード４又は抵抗変化素子９との積層構造にして形成し構成する場合には、負荷抵抗５の抵抗値の設定は、負荷抵抗層５の膜厚と組成の調整で行う。
負荷抵抗層５としてＡｌＮを用いる場合には、反応性スパッタ時のＮ２／Ａｒ流量比を調整し。例えばＮ２／Ａｒ流量比＝１１％とすることで、比抵抗が１０００ｍΩ・ｃｍのＡｌＮ薄膜を得ることができる。負荷抵抗値Ｒｘ＝１０００Ωとしたい場合は、２５ｎｍの膜厚にすればよい。
負荷抵抗層５としてＴｉＡｌＮを用いる場合も同様に、スパッタ法で比抵抗が５００ｍΩ・ｃｍの薄膜を形成し、膜厚を５０ｎｍとすれば、負荷抵抗値Ｒｘ＝１０００ΩとなるＴｉＡｌＮ薄膜が形成される。
負荷抵抗値Ｒｘ＝５００Ωとしたい場合は、それぞれ上記の膜厚を１／２にすればよく、Ｒｘ＝１００Ωとしたい場合には、それぞれ上記の膜厚を１／１０にすればよい。
また、負荷抵抗層５として、ＭＳＭダイオード４の第３電極６及び第４電極７と同じ、ＴａＮを用いることも可能である。通常、ＭＳＭダイオード４の第３電極６及び第４電極７は、できるだけ低抵抗になるように形成されるため、Ｎ２／Ａｒ流量比＝３０％程度で、比抵抗は０．２ｍΩ・ｃｍ程度に設定する。この際、膜厚が５０ｎｍの場合では、上下電極の直列抵抗はそれぞれ０．４Ωとなる。
ＴａＮにおいても、ＡｌＮと同様に、反応性スパッタ時のＮ２／Ａｒ流量比のＮ２流量を増やすことで、比抵抗の大きい薄膜を容易に得ることができる。例えば、Ｎ２／Ａｒ流量比＝４０％程度に増加すれば、比抵抗が１００ｍΩ・ｃｍのＴａＮ薄膜を得ることができる。負荷抵抗値Ｒｘ＝１０００Ωとしたい場合は、膜厚を２５０ｎｍの膜厚にすればよく、Ｒｘ＝１００Ωとしたい場合には、それぞれ上記の膜厚を２５ｎｍにすればよい。
比抵抗の低いＴａＮと比抵抗の高いＴａＮの積層構造は、スパッタ時の流量比を変えて連続で成膜すればよいので、製造コストを下げることができるという利点がある。
また、図１５Ａ〜図１５Ｄに示される不揮発性記憶素子１００Ａ〜１００Ｄでは、それぞれ第１〜第４電極のいずれか１つの電極に接するように負荷抵抗層５を形成しているが、必要に応じて、複数の負荷抵抗層５を形成してもよい。
また、負荷抵抗層５は上記の材料に限らない。当該負荷抵抗層５は、本発明の第１の実施の形態において、効果的かつ適正な抵抗値、例えば０．５×０．５μｍの面積で１００〜５０００Ω程度の抵抗値を持つ膜であればよい。
＜３．３ 不揮発性記憶素子の駆動方法＞
次に、このように構成された不揮発性記憶素子１００を駆動するための、本発明の第１の実施の形態に係る駆動方法について説明する。
以下では、初期化工程と、通常の抵抗変化動作（以下、通常動作と言う）とに分けて説明する。便宜上、まず通常動作について説明し、その後、初期化工程について説明する。
＜３．３．１ 通常動作＞
不揮発性記憶素子１００の通常動作について説明する。以下では、抵抗変化層３の抵抗値が所定の高い値（例えば、測定電圧が３．０Ｖで２００〜５００ｋΩ）にある場合を高抵抗状態といい、抵抗変化層３の抵抗値が所定の低い値（例えば、測定電圧が３．０Ｖで１００〜１５０ｋΩ）にある場合を低抵抗状態という。
通常動作には、抵抗変化層３の抵抗値を高抵抗状態から低抵抗状態へ変化させる書き込み工程、抵抗変化層３の抵抗値を低抵抗状態から高抵抗状態へ変化させる消去工程、及び、抵抗変化層３が低抵抗状態にあるか高抵抗状態にあるかを判別する読み出し工程の３つの工程が含まれる。
書き込み工程では、第１電極１を基準にして第２電極２が負となる極性の書き込み電圧パルス（書き込み閾値電圧の絶対値以上の電圧振幅を有する）を不揮発性記憶素子１００に印加する。このような極性を、以下では簡便のため、負極性と言う。不揮発性記憶素子１００に印加される電圧は、抵抗変化素子９にかかる分圧の絶対値が、所定の書き込み閾値電圧（低抵抗化開始電圧）より大きくなるように定められる。このような書き込みパルスの印加により、第２の酸化物層３ｂ（正確には第２の酸化物層３ｂ中のフィラメント）に含有される酸素イオンが減少するため抵抗変化層３の抵抗値が低下し、抵抗変化層３が高抵抗状態から低抵抗状態へ変化する。
消去工程では、第１電極１を基準にして第２電極２が正となる極性の消去電圧パルス（消去閾値電圧の絶対値以上の電圧振幅を有する）を不揮発性記憶素子１００に印加する。このような極性を、以下では簡便のため、正極性と言う。不揮発性記憶素子１００に印加される電圧は、抵抗変化素子９にかかる分圧の絶対値が、所定の消去閾値電圧（高抵抗化開始電圧）より大きくなるように定められる。このような消去パルスの印加により、抵抗変化層３の抵抗値が増加し、抵抗変化層３が低抵抗状態から高抵抗状態へ変化する。
なお、抵抗変化層３が低抵抗状態にある場合に、書き込み電圧パルスの極性と同じ負極性の電圧パルスが第１電極１及び第２電極２間に印加されたとしても、抵抗変化層３は低抵抗状態のまま変化しない。同様にして、抵抗変化層３が高抵抗状態にある場合に、消去電圧パルスの極性と同じ正極性の電圧パルスが第１電極１及び第２電極２間に印加されたとしても、抵抗変化層３は高抵抗状態のまま変化しない。
読み出し工程では、書き込み閾値電圧及び消去閾値電圧のいずれよりも絶対値が小さい読み出し電圧パルスを第１電極１及び第２電極２間に印加し、その結果である読み出し電流と基準電流とを比較する。これにより、抵抗変化素子９の抵抗状態が、高抵抗状態か低抵抗状態かを判別する。
＜３．３．２ 初期化工程＞
初期化工程とは、前述したように、抵抗変化素子９の抵抗値を、初期抵抗値から通常動作が可能となる抵抗値の範囲に下げるべく、抵抗変化素子９に対して、通常動作で用いられる電圧パルスと比べて、絶対値がより大きい電圧パルスを印加する処理である。
本発明の第１の実施の形態に係る駆動方法は、そのような初期化工程を行う際、ＭＳＭダイオード４と負荷抵抗５とが直列に接続されていることを特徴とする。
また、本発明の第１の実施の形態に係る駆動方法は、第２電極２と第２の酸化物層３ｂとの界面を実質的に平坦にし、そのため初期抵抗値が高くなっている抵抗変化素子９に対して適用される。よって、初期化工程ではとりわけ絶対値が大きな初期化電圧パルスを用いることを前提にする。
初期化工程において、絶対値が大きい初期化電圧パルスが不揮発性記憶素子１００に印加されている状態で、抵抗変化素子９の抵抗値が通常動作の抵抗値の範囲にまで低下すると、印加されている電圧パルスの電流制御素子１０にかかる分圧若しくは電流制御素子１０に流れる電流、又はその両方が電流制御素子１０の定格を超えるリスクが高い。
そこで、前述のように、電流制御素子１０が、直列に接続されたＭＳＭダイオード４と負荷抵抗５とで構成されていれば、ＭＳＭダイオードのブレークダウン電流を大きくできる。つまり、本発明の第１の実施の形態では、初期化工程において、ＭＳＭダイオード４及び抵抗変化素子９に、負荷抵抗５を直列に接続した直列回路に対して、初期化電圧パルスを印加することを特徴とする。
その結果、本発明の第１の実施の形態に係る駆動方法は、初期化工程において電流制御素子１０が破壊されるリスクを低減できる。
＜３．４ 実施例＞
以下、実施例により本実施の形態に係る不揮発性記憶素子１００及びその駆動方法を詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
この実施例では、下記の条件にて不揮発性記憶素子１００を作製し、その電気的特性を実際に測定した。
不揮発性記憶素子１００では、第２電極２及び抵抗変化層３の大きさを０．５μｍ×０．５μｍ（面積が０．２５μｍ２）とし、第１電極１と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積が０．２５μｍ２）とした。また、第４電極７及び半導体層８の大きさは０．５μｍ×０．５μｍ（面積が０．２５μｍ２）とし、第３電極６と半導体層８とが接する部分の大きさも０．５μｍ×０．５μｍ（面積が０．２５μｍ２）とした。
第１電極１はＴａＮで構成し、厚さ３０ｎｍとした。第２電極２はＩｒで構成し、厚さ８０ｎｍとした。第１の酸化物層３ａの組成をＴａＯｘ（ｘ＝１．５４）とし、第２の酸化物層３ｂの組成をＴａＯｙ（ｙ＝２．４７）とした。さらに、抵抗変化層３の厚さを５０ｎｍとし、第１の酸化物層３ａの厚さを４６ｎｍ、第２の酸化物層３ｂの厚さを４ｎｍとした。
第３電極６及び第４電極７はＴａＮで構成し、厚さ５０ｎｍとした。半導体層８は窒化シリコンで構成し、その組成はＳｉＮｚ（ｚ＝０．３）で厚さ２０ｎｍとした。
また、負荷抵抗５は、５ｋΩの市販の抵抗器である。この負荷抵抗５は、基板２３の外に配置され、ＭＳＭダイオード４及び抵抗変化素子９と直列に接続されている。
図１６に、具体的な測定系を示す。
図１６に示す測定系において、基板２３上に、抵抗変化素子９とＭＳＭダイオード４とが直列に接続されて形成されている。ＭＳＭダイオード４の第４電極７、及び抵抗変化素子９の第１電極１と、測定の針当て用の金属パッド１１ａ及び１１ｂとが金属配線１２ａ及び１２ｂを介して接続されている。
測定系としては、電圧パルス発生用のパルスジェネレータ、電圧供給用のソースメータ、電流電圧測定器等の測定器２０が、プローブ針２１ａ及び２１ｂに結線されている。プローブ針２１ａ及び２１ｂは、針当て用の金属パッド１１ａ及び１１ｂを介して、抵抗変化素子９及びＭＳＭダイオード４に接続されている。
また、負荷抵抗５は一方のプローブ針２１ｂと測定器２０の間に挿入されている。この負荷抵抗５は一般に市販されている抵抗器であり、その抵抗値は５ｋΩである。
このようにして、ＭＳＭダイオード４、抵抗変化素子９、及び負荷抵抗５が直列に接続された不揮発性記憶素子１００が構成されている。そして、当該測定系を用いて、不揮発性記憶素子１００の電流電圧特性を測定できる。
＜３．４．１ 初期化工程：負ブレイクスタート＞
初期化工程における不揮発性記憶素子１００の挙動を見るため、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、０．１Ｖから０．１Ｖステップで７．０Ｖまで増加させた後、０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。なお抵抗値の測定は３．０Ｖで行った。
図１７Ａは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフである。図１７Ｂは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
図１７Ａに示すように、振幅が０．１Ｖ〜６．２Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約６．１ＭΩの初期抵抗値から変わらず、振幅が６．３Ｖの電圧パルスの印加で急激に抵抗値が低下したことが分かる。
このとき、不揮発性記憶素子１００の抵抗値は測定電圧が３．０Ｖで約１８０ｋΩである。したがって、初期抵抗値から低抵抗状態になったことが分かる。
図１７Ｂから、抵抗変化素子９の初期化に必要な電流である初期化電流は、抵抗変化が起こらなかった電流の最大値である１８５μＡよりも大きいことがわかる。また、抵抗変化素子９が初期化された直後、不揮発性記憶素子１００には４１４μＡが流れ、最終的に振幅が７．０Ｖでは５７０μＡが流れる。
次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が正となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで７．５Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。なお抵抗値の測定は３．０Ｖで行った。
図１７Ｃは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフである。図１７Ｄは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
図１７Ｃに示すように、振幅が０．１Ｖ〜７．０Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約１８０ｋΩから約１５０ｋΩまで徐々に低下し、振幅が７．１Ｖの電圧パルスの印加で急激に抵抗値が約４００ｋΩに増加したことが分かる。したがって、不揮発性記憶素子１００の抵抗値は、低抵抗状態から高抵抗状態になったことが分かる。
この際に不揮発性記憶素子１００流れる電流値の最大値は約４６０μＡであることがわかる。
以上が初期化工程であり、初期化工程後は不揮発性記憶素子１００を２００μＡ以下で動作させることができる。
＜３．４．２ 書き込み工程と消去工程＞
ここで、負荷抵抗５を取り外し、ＭＳＭダイオード４のみで電流制御素子１０を構成した状態にする。
次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで４．０Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
図１８Ａ及び図１８Ｂは、各電圧パルスの印加のつど測定された不揮発性記憶素子１００の、抵抗値及び電流を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
振幅が０．１Ｖ〜３．３Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値はほとんど変わらず４００ｋΩ程度（高抵抗状態）である。その後、振幅が３．４Ｖ以上の電圧パルスの印加によって抵抗値は徐々に低下し、振幅が４．０Ｖの電圧パルスの印加では、抵抗値は１２０ｋΩ程度（低抵抗状態）まで低下している。その後、振幅が小さい電圧パルスを印加しても、低抵抗状態が維持されている。この工程が書き込み工程である。
図１８Ｂからこのとき流れる電流の最大値は約１９０μＡ程度であることが分かる。
次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．０Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
図１８Ｃ及び図１８Ｄは、各電圧パルス印加のつど測定された不揮発性記憶素子１００の抵抗値及び電流を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
振幅が０．１Ｖ〜４．１Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値はほとんど変わらず１２０ｋΩ程度（低抵抗状態）である。その後、振幅が４．２Ｖ以上の電圧パルスの印加で抵抗値は増加し、さらに振幅が５．０Ｖの電圧パルスまで印加していくと抵抗値は３００ｋΩ程度（高抵抗状態）まで増加している。その後、振幅が小さい電圧パルスを印加すると抵抗値は約４５０ｋΩとなり高抵抗状態が維持されている。この工程が消去工程である。
図１８Ｄからこのとき流れる電流の最大値は約１８０μＡであることが分かる。
図１９は、書き込み電圧が−４．０Ｖ、消去電圧が５．０Ｖで繰り返し動作をさせたときの抵抗変化の様子を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
抵抗値が、低抵抗状態（約１２０ｋΩ）と高抵抗状態（２４０ｋΩ〜４３０ｋΩ）との間で安定に動作していることが分かる。
＜３．５ 実施例の変形例＞
上記実施例では、初期化工程を負極性の電圧パルスを印加することから開始したが、正極性の電圧パルスを印加することから初期化工程を開始することも可能である。
以下その方法について述べる。なお、不揮発性記憶素子１００の構成は上記実施例と同じであり、負荷抵抗５は、図８Ｂと同様に、基板２３の外に配置され、ＭＳＭダイオード４及び抵抗変化素子９と直列に接続されている。また、この負荷抵抗５は、５ｋΩの市販の抵抗器である。
＜３．５．１ 初期化工程 正ブレイクスタート＞
初期化工程における不揮発性記憶素子１００の挙動を見るため、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、０．１Ｖから０．１Ｖステップで７．５Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。なお抵抗値の測定は３．０Ｖで行った。
図２０Ａは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフである。図２０Ｂは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
図２０Ａに示すように、振幅が０．１Ｖ〜７．３Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約６．４ＭΩの初期抵抗値から変わらず、振幅が７．４Ｖの電圧パルスの印加で急激に抵抗値が低下したことが分かる。
このとき、不揮発性記憶素子１００の抵抗値は測定電圧が３．０Ｖで約２．１ＭΩである。したがって、初期抵抗値から高抵抗状態よりも高いレベルの抵抗値になったことが分かる。
図２０Ｂから、抵抗変化素子９の初期化に必要な電流である初期化電流は、抵抗変化が起こらなかった電流の最大値である２７０μＡよりも大きいことがわかる。また、抵抗変化素子９が初期化された直後、不揮発性記憶素子１００には２９３μＡが流れ、最終的に振幅が７．０Ｖでは３３４μＡが流れる。
次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．０Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。なお抵抗値の測定は３．０Ｖで行った。
図２０Ｃは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフである。図２０Ｄは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
図２０Ｃに示すように、振幅が０．１Ｖ〜４．２Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約１．７ＭΩから約２．５ＭΩまで徐々に増加し、振幅が４．３Ｖの電圧パルスの印加で急激に抵抗値が約２７０ｋΩに増加したことが分かる。したがって、不揮発性記憶素子１００の抵抗値は、高抵抗状態より高いレベルから、低抵抗状態よりもやや高いレベルとなり通常動作の抵抗範囲内になったことが分かる。
この際に不揮発性記憶素子１００流れる電流値の最大値は約１５０μＡであることがわかる。
以上が初期化工程であり、初期化工程後は不揮発性記憶素子１００を１５０μＡ以下で動作させることができる。
＜３．５．２ 書き込み工程と消去工程（参考例）＞
ここでは、参考例として、通常動作時も負荷抵抗５を電流制御素子１０が備えたまま動作を行った。
初期化工程後、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．５Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
図２１Ａ、図２１Ｂは、各電圧パルスの印加のつど測定された不揮発性記憶素子１００の、抵抗値及び電流を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
振幅が０．１Ｖ〜５．１Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約２９０ｋΩ（低抵抗状態よりやや高いレベル）から約２１０ｋΩまで徐々に低下する。その後、振幅が５．２Ｖ以上の電圧パルスの印加によって抵抗値が急激に増加し、該抵抗値は４１０ｋΩ程度（高抵抗状態）になる。その後、振幅が小さい電圧パルスを印加しても、高抵抗状態が維持されている。この工程が消去工程である。
図２１Ｂから、このとき流れる電流の最大値は約１５０μＡ程度であることが分かる。
次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで４．５Ｖまで増加させた後で０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
図２１Ｃ、図２１Ｄは、各電圧パルス印加のつど測定された不揮発性記憶素子１００の抵抗値及び電流を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
振幅が０．１Ｖ〜３．３Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値はほとんど変わらず約４１０ｋΩ（高抵抗状態）である。その後、振幅が３．５Ｖ以上の電圧パルスの印加で抵抗値は増加し、さらに振幅が３．６〜４．５Ｖの電圧パルスを印加していくと抵抗値は２２０ｋΩ程度（低抵抗状態）まで減少している。その後、振幅が小さい電圧パルスを印加しても低抵抗状態は維持されている。この工程が書き込み工程である。
図２１Ｄから、このとき流れる電流の最大値は約８６μＡであることが分かる。
図２２は、書き込み電圧が−４．５Ｖ、消去電圧が５．５Ｖで繰り返し動作をさせたときの抵抗変化の様子を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
抵抗値は、低抵抗状態（約２２０ｋΩ）と高抵抗状態（４６０ｋΩ〜１．５ＭΩ）との間で安定に動作していることが分かる。
＜３．５．３ 比較例＞
次に、比較例として電流制御素子１０がＭＳＭダイオード４のみで構成される場合の初期化工程における動作について述べる。
不揮発性記憶素子１００及びＭＳＭダイオード４の詳細な条件は実施例と同様である。
初期化工程における不揮発性記憶素子１００の挙動を見るため、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、０．１Ｖから０．１Ｖステップで６．０Ｖまで増加させながら、不揮発性記憶素子１００に印加した。そして、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、及び、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。なお抵抗値の測定は３．０Ｖで行った。
図２３Ａは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフである。図２３Ｂは、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
図２３Ａに示すように、振幅が０．１Ｖ〜５．９Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約６．７ＭΩの初期抵抗値から変わらず、振幅が６．０Ｖの電圧パルスの印加で急激に抵抗値が測定限界（１ＧΩ）以上に増加したことが分かる。
また、図２３Ｂから、振幅が６．０Ｖの電圧パルスの印加の際に、電流は測定限界の１．６ｍＡ以上の大きな値となり、さらに振幅が６．１Ｖ以上では電流はほぼ０となっていることがわかる。
これは、抵抗変化が起こらなかった電流の最大値である約１６０μＡ以上で抵抗変化素子９の抵抗値が減少しはじめ、その結果、ＭＳＭダイオード４に定格電流を超えるほどの大きな電圧が急激にかかることにより、ＭＳＭダイオード４が破壊したものと思われる。
以上の結果から、少なくとも大きな電流の流れる初期化工程の際には、電流制御素子１０には、ＭＳＭダイオード４と負荷抵抗５が直列に接続されて構成されていることが必要であることがわかる。
＜４．第２の実施の形態＞
以下、本発明の第２の実施の形態に係る不揮発性記憶装置について、図面を参照して詳細に説明する。
この不揮発性記憶装置は、第１の実施の形態で説明した不揮発性記憶素子１００を用いたメモリセルをアレイ状に複数配したメモリセルアレイと、第１の実施の形態で説明した駆動方法に従って各メモリセルを駆動する駆動部とを備えている。
＜４．１ 不揮発性記憶装置の構成＞
図２４Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置２００の機能的な構成を示すブロック図である。
図２４Ａに示すように、不揮発性記憶装置２００は、メモリセルアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０６と、ワード線ドライバ２０７と、列デコーダ２０４と、ビット線ドライバ２０５とを備えている。また、通常、列デコーダ２０４とメモリセルアレイ２０１との間に、メモリセルの抵抗値を測定するためのセンスアンプを有する（図示せず）。ここで、制御部２０３と、ワード線ドライバ２０７と、ビット線ドライバ２０５とを、駆動部２１０と総称する。
メモリセルアレイ２０１は、図２４Ａに示すように、互いに平行であり、横方向に延びるように形成された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…と、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…と交差し、互いに平行であり、縦方向に延びるように形成された複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、…とを具備している。なお、これらの複数のワード線を特に区別しない場合には、ワード線ＷＬと記す。これらの複数のビット線を特に区別しない場合には複数のビット線ＢＬと記す。
ここで、複数のワード線ＷＬは、基板（図示せず）の主面に平行な第１の平面内に形成されている。複数のビット線ＢＬは、その第１の平面より上方又は下方に位置し且つ第１の平面に実質的に平行な第２の平面内に形成されている。
そのため、複数のワード線ＷＬと複数のビット線ＢＬとは立体交差している。その立体交差点に対応して、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…が設けられている。なお、これらを特に区別しない場合には、メモリセルＭＣと記す。
上述したメモリセルＭＣの各々は、第１の実施の形態で説明した不揮発性記憶素子１００である。具体的には、メモリセルＭＣの各々は、抵抗変化素子９と、ＭＳＭダイオード４及び負荷抵抗５から構成される電流制御素子１０とを具備する。
＜４．１．１ 参考例＞
以下、参考例として、通常動作の際にも負荷抵抗５を抵抗変化素子９及びＭＳＭダイオード４に接続したままで動作を行う例を説明する。
図２４Ｂは、図２４Ａに示すメモリセルＭＣの等価回路図である。図２４Ｃは、メモリセルＭＣの構造を示す模式図である。図２４Ｃには、図１４に示される不揮発性記憶素子１００の断面構造を再掲しているが、メモリセルＭＣは、図１５Ａ〜図１５Ｄに示される不揮発性記憶素子１００Ａ〜１００Ｄのいずれかであってもよい。
本発明の第２の実施の形態では、各メモリセルＭＣに含まれる抵抗変化素子９の低抵抗状態及び高抵抗状態は、それぞれ１ビットデータの「１」及び「０」を表すものとする。
アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて、行アドレス信号ＲＯＷを行デコーダ２０６に供給するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０４に供給する。ここで、アドレス信号ＡＤＤＲＥＳＳは、複数のメモリセルＭＣのうちの選択されるべきメモリセルＭＣのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号である。列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。
制御部２０３は、外部回路からモード選択信号ＭＯＤＥ及び入力データＤｉｎを受け取り、モード選択信号ＭＯＤＥに応じて、初期化モード、書き込みモード、及び読み出しモードのなかから１つを選択する。さらに、書き込みモードでは、入力データＤｉｎに応じて、低抵抗化モード（「１」書き込みモード）及び高抵抗化モード（「０」書き込みモード）のいずれかを選択する。
ここで、初期化モード、低抵抗化モード、及び高抵抗化モードは、それぞれ、第１の実施の形態で説明した初期化工程、書き込み工程、及び消去工程に対応している。制御部２０３は、第１の実施の形態で説明した駆動方法が実現されるように、選択されたモードに応じてメモリセルＭＣに印加すべき電圧の適正な極性及び大きさを決定する。このとき、電圧の大きさは、抵抗変化素子９に印加されるべき電圧と電流制御素子１０で生じる電圧降下量との和以上の大きさに定められる。
制御部２０３は、決定された極性及び大きさの電圧パルスをメモリセルＭＣに印加するため、ワード線ドライバ２０７及びビット線ドライバ２０５のいずれか一方又は両方に電圧パルスＰＵＬＳＥを供給する。
列デコーダ２０４は、アドレスバッファ２０２から供給された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、複数のビット線ＢＬのうちの選択されるべき１つをビット線ドライバ２０５に指示する。
行デコーダ２０６は、アドレスバッファ２０２から供給された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、複数のワード線ＷＬのうちの選択されるべき１つをワード線ドライバ２０７に指示する。
ワード線ドライバ２０７とビット線ドライバ２０５とは、指示されたワード線ＷＬとビット線ＢＬとの間に、制御部２０３から与えられる電圧パルスＰＵＬＳＥを印加する。これにより、選択されたメモリセルＭＣに、所望の極性及び大きさの電圧パルスが印加される。
ビット線ドライバ２０５はセンス回路を備えており、電圧パルスの印加に応じてビット線ＢＬに流れた電流、又はメモリセルＭＣに発生した電圧を測定する。
読み出しモードでは、ビット線ドライバ２０５は、例えば、読み出し用の電圧パルスＰＵＬＳＥの印加に応じてビット線に流れた電流を測定し、測定された電流値を表す信号ＩＲＥＡＤを生成し、生成した信号ＩＲＥＡＤを制御部２０３へ供給する。制御部２０３は、受け取った信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。
なお、第２の実施の形態では、不揮発性記憶装置２００を、１層のメモリセルアレイを備える単層型のクロスポイント型記憶装置として説明しているが、不揮発性記憶装置２００は、積層された複数のメモリセルアレイを備える複層型のクロスポイント型記憶装置であってもよい。
また、抵抗変化素子９と、ＭＳＭダイオード４と、負荷抵抗５とは、その位置関係が入れ替わっていてもよい。
また、電流制御素子１０を構成するＭＳＭダイオード４と負荷抵抗５とのうち、負荷抵抗５をビット線ＢＬ又はワード線ＷＬごとに１つずつ設け、各ビット線ＢＬ又はワード線ＷＬごとに負荷抵抗５を共通して用いてもよい。
さらに、このような場合、負荷抵抗５をトランジスタのオン抵抗で構成すれば、初期化工程の時には負荷抵抗５を大きくし、通常動作の時には負荷抵抗を小さくすることによってより低電圧で動作させることが可能である。
図２５Ａは各ビット線上に負荷抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…を設置した場合の不揮発性記憶装置２００Ａの構成を示す図である。図２５Ｂは各ワード線上に負荷抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…を設置した場合の不揮発性記憶装置２００Ｂの構成を示している。
また、不揮発性記憶装置２００Ａ及び２００Ｂは、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…の代わりに、複数のメモリセルＭＣ１１Ａ、ＭＣ１２Ａ、ＭＣ１３Ａ、ＭＣ２１Ａ、ＭＣ２２Ａ、ＭＣ２３Ａ、ＭＣ３１Ａ、ＭＣ３２Ａ、ＭＣ３３Ａ、…を備える。なお、これらを特に区別しない場合には、メモリセルＭＣＡと記す。
図２５Ｃは、図２５Ａ又は図２５ＢのメモリセルＭＣＡの等価回路図である。図２５Ｄは、メモリセルＭＣＡの構造を示す模式図である。
この場合、各メモリセルＭＣＡは、図２５Ｃと図２５Ｄで示されるように抵抗変化素子９とＭＳＭダイオード４とで構成される。
また、抵抗変化素子９とＭＳＭダイオード４とは、その位置関係が入れ替わっていてもよい。
このように、負荷抵抗５を行又は列ごとに設けることにより、不揮発性記憶装置２００の面積の増加を抑制できる。
一方で、図２４Ａ〜図２４Ｃに示すように、負荷抵抗５を不揮発性記憶素子１００ごとに設けることにより、負荷抵抗５をＭＳＭダイオード４の直近に配置できる。これにより、ＭＳＭダイオード４が破壊するリスクをより低減できる。
＜４．１．２ 負荷抵抗の抵抗値を切り替える構成＞
また、上記説明では、通常動作の際には負荷抵抗５を抵抗変化素子９及びＭＳＭダイオード４に接続したまま、書き込み電圧が−４．５Ｖ、及び消去電圧が５．５Ｖの条件で動作を行っている。一方、＜３．４ 実施例＞においては、通常動作の際に負荷抵抗５を取り外して書き込み電圧が−４．０Ｖ、及び消去電圧が５．０Ｖの条件で動作を行っている。
通常動作時に負荷抵抗５が無い場合には、その分だけ印加電圧を低くすることができるので、消費電力を低減することができる。一方、負荷抵抗５を接続したまま通常動作させる場合は、若干印加電圧は高くなるが、通常動作時にダイオードの破壊を十分防ぐことができる。
さらに、負荷抵抗５として図２６Ａ及び図２６Ｂに示す可変負荷抵抗５Ａを用いることにより、ダイオードの破壊を十分に防ぎつつ、印加電圧をある程度低くすることができる。
図２６Ａに示すように可変負荷抵抗５Ａは、抵抗Ｒ１及びＲ２と、抵抗Ｒ１及びＲ２の各々に直列に接続されたスイッチとを備える。また、抵抗Ｒ１とスイッチとの直列回路と、抵抗Ｒ２とスイッチとの直列回路とは並列に接続されている。また、抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より大きい。
この場合、駆動部２１０は、初期化工程において、抵抗値の大きい抵抗Ｒ１を抵抗変化素子９及びＭＳＭダイオード４と直列に接続する。また、駆動部２１０は、通常動作時（書き込み工程、消去工程、読み出し工程）には、抵抗値の小さい抵抗Ｒ２を抵抗変化素子９及びＭＳＭダイオード４と直列に接続する。
例えば、抵抗Ｒ１の抵抗値は５ｋΩであり、抵抗Ｒ２の抵抗値は１ｋΩとした場合、初期化工程時のダイオードの破壊を防ぎつつ、通常動作時にも書き込み電圧を−４．１Ｖ、及び消去電圧を５．１Ｖ程度で動作させることができる。
なお、可変負荷抵抗５Ａの構成は、これに限らず、複数の抵抗素子を用いて、抵抗値を変更できる構成であればよい。また、駆動部２１０は、通常動作時に可変負荷抵抗５Ａの抵抗値を実質的にゼロにしてもよい。
また、可変負荷抵抗５Ａは、図２６Ｂに示すように、トランジスタのオン抵抗を用いてもよい。この場合、当該トランジスタのゲート電圧の大きさを変更することによって、可変負荷抵抗５Ａの抵抗値を調整できる。
具体的には、駆動部２１０は、初期化工程において、ゲート電圧Ｖｇを小さくすることにより、可変負荷抵抗５Ａの抵抗値を大きくする。また、駆動部２１０は、通常動作時には、ゲート電圧Ｖｇを、初期化工程時より大きくすることにより、可変負荷抵抗５Ａの抵抗値を初期化工程時より低くする。
なお、書き込み工程、消去工程及び読み出し工程の各々における可変負荷抵抗５Ａの抵抗値は、同一であってもよいし、１以上の工程で異なってもよい。
また、集積回路（不揮発性記憶装置）内に形成された可変負荷抵抗を用いるのではなく、図１６に示すように、集積回路外の負荷抵抗５を用いてもよい。つまり、初期化工程は、不揮発性記憶装置の外部の機器により行われ、当該初期化工程において、当該外部の機器から、抵抗変化素子９とＭＳＭダイオード４と負荷抵抗５とが直列に接続された直列回路に初期化電圧パルスが印加されてもよい。
この場合、本実施の形態に係る初期化方法は、初期状態の抵抗変化素子９と、ＭＳＭダイオード４とに、負荷抵抗５を直列に接続する工程と、ＭＳＭダイオード４と抵抗変化素子９と負荷抵抗５とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、抵抗変化素子９の抵抗値を低下させる初期化工程と、当該初期化工程の後、抵抗変化素子９及びＭＳＭダイオード４から負荷抵抗５を外す工程とを含む。
＜４．２ 不揮発性記憶装置の動作＞
以下、上述したように構成される不揮発性記憶装置２００の動作の一例を、上記の初期化モード、書き込みモード、及び読み出しモードの各モードに分けて説明する。なお、ビット線ＢＬ及びワード線ＷＬを選択する方法、並びに電圧パルスを印加する方法などについては、周知の方法が利用可能であるため、詳細な説明を省略する。
以下では、メモリセルＭＣ２２に対して、初期化、データの書き込み、及びデータの読み出しを行う場合を例にして説明する。また、簡明のため、電圧の正負及び大きさを、ワード線ＷＬ２の電圧、つまりメモリセルＭＣ２２の抵抗変化素子９の第１電極１の電圧を基準にして表す。
＜４．２．１ 初期化工程＞
初期化モードでは、一度に複数のメモリセルＭＣに対して第１の初期化電圧パルスＶ０及び第２の初期化電圧パルスＶ１を与えるか、１つずつ順に、全てのメモリセルＭＣに対して第１の初期化電圧パルスＶ０及び第２の初期化電圧パルスＶ１を与えることにより、初期化工程が実行される。
この初期化工程では、例えばワード線ドライバ２０７により各ワード線ＷＬが接地されるとともに、ビット線ドライバ２０５により各ビット線ＢＬと制御部２０３とが電気的に接続される。そして、制御部２０３により、各ビット線ＢＬに第１の初期化電圧パルスＶ０が印加される。ここで、メモリセルＭＣに印加される第１の初期化電圧パルスＶ０は、例えば電圧値が−７．０Ｖであり、パルス幅が５００ｎｓである。
以上のような動作により、全てのメモリセルＭＣに、一度に又は順次に、負極性の第１の初期化電圧パルスＶ０が印加され、全てのメモリセルＭＣの抵抗値が、初期抵抗値Ｒ０から低抵抗状態ＲＬへ低下する。
次に、例えばビット線ドライバ２０５により各ビット線ＢＬが接地されるとともに、ワード線ドライバ２０７により各ワード線ＷＬと制御部２０３とが電気的に接続される。そして、制御部２０３により、各ワード線ＷＬに第２の初期化電圧パルスＶ１が印加される。ここで、メモリセルＭＣに印加される第２の初期化電圧パルスＶ１は、例えば電圧値が＋７．５Ｖであり、パルス幅が５００ｎｓである。
以上のような動作により、全てのメモリセルＭＣに、一度に又は順次に、正極性の第２の初期化電圧パルスＶ１が印加され、全てのメモリセルＭＣの抵抗値が、低抵抗状態ＲＬから高抵抗状態ＲＨへ増加する。
以上の初期化工程では、ＭＳＭダイオード４単体の場合におけるブレークダウン電流よりも大きな初期化電流を必要とするが、ＭＳＭダイオード４に負荷抵抗５を接続して電流制御素子１０を構成することによりブレークダウン電流を大幅に増加させることができる。これにより、ＭＳＭダイオード４を破壊することなく初期化を行うことができる。
＜４．２．２ 書き込み工程＞
低抵抗化モード（「１」書き込みモード）では、書き込み工程が実行される。
この書き込み工程では、例えばワード線ドライバ２０７によりワード線ＷＬ２が接地され、ビット線ドライバ２０５によりビット線ＢＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ビット線ＢＬ２に書き込み電圧パルスＶｗが印加される。ここで、メモリセルＭＣ２２に印加される書き込み電圧パルスＶｗは、例えば電圧値が−４．５Ｖであり、パルス幅が５００ｎｓである。
以上のような動作により、メモリセルＭＣ２２には負極性の書き込み電圧パルスＶｗが印加されるので、メモリセルＭＣ２２は、データ「１」に対応する低抵抗状態ＲＬになる。
＜４．２．３ 消去工程＞
高抵抗化モード（「０」書き込みモード）では、消去工程が実行される。
この消去工程では、例えばビット線ドライバ２０５によりビット線ＢＬ２が接地され、ワード線ドライバ２０７によりワード線ＷＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ワード線ＷＬ２に消去電圧パルスＶｅが印加される。ここで、メモリセルＭＣ２２に印加される消去電圧パルスＶｅは、例えば電圧値が＋５．５Ｖであり、パルス幅は５００ｎｓである。
以上のような動作により、メモリセルＭＣ２２には正極性の消去電圧パルスＶｅが印加されるので、メモリセルＭＣ２２は、「０」に対応する高抵抗状態ＲＨになる。
＜４．２．４ 読み出しモード＞
読み出しモードでは、例えばビット線ドライバ２０５によりビット線ＢＬ２が接地され、ワード線ドライバ２０７によりワード線ＷＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ワード線ＷＬ２に読み出し電圧Ｖｒが印加される。ここで、メモリセルＭＣ２２に印加される読み出し電圧Ｖｒは、電圧値が＋３．０Ｖである。
メモリセルＭＣ２２に読み出し電圧Ｖｒが印加されると、メモリセルＭＣ２２の抵抗値に応じた大きさの電流がビット線ＢＬ２とワード線ＷＬ２との間に流れる。ビット線ドライバ２０５は、この電流を測定し、測定された電流値を表す信号ＩＲＥＡＤを制御部２０３へ供給する。
制御部２０３は、信号ＩＲＥＡＤで表される電流値と読み出し電圧Ｖｒの電圧値とからメモリセルＭＣ２２の抵抗状態を算出する。メモリセルＭＣ２２が低抵抗状態なら、メモリセルＭＣ２２に書き込まれているデータが「１」であることが分かる。他方、高抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「０」であることが分かる。
以上のように、不揮発性記憶装置２００は、初期化モードにおける初期化工程においては、電流制御素子１０を、直列に接続されたＭＳＭダイオード４と負荷抵抗５とで構成する。これにより、不揮発性記憶装置２００は、ＭＳＭダイオード４のブレークダウン電流を大幅に増加させることができるので、ＭＳＭダイオード４が破壊するリスクを低減できる。
なお、上記では、ビット線ＢＬ及びワード線ＷＬの一方を接地し他方に所定の電圧パルスを印加するような構成について説明したが、ビット線ＢＬ及びワード線ＷＬのそれぞれに別々の電圧パルスを印加し、その電位差が所定の電圧になるように構成してもよい。
また、上記では、各モードにおける動作や回路構成の一例を示したが、本発明は、このような動作や回路構成によって限定されない。
以上、本発明の実施の形態に係る、不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記では、双方向ダイオードとして、ＭＳＭダイオードを用いる例を述べたが、他の素子を用いてもよい。例えば、双方向ダイオードとして、ＭＩＭダイオード、又は、バリスタを用いてもよい。だたし、電気的特性の再現性、動作の信頼性及び動作特性の観点から、ＭＳＭダイオードが好適である。
また、上記実施の形態に係る不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記実施の形態１及び２に係る、不揮発性記憶素子の駆動方法及び不揮発性記憶装置、並びにその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本発明の実施の形態を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明の実施の形態を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明の実施の形態を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明の実施の形態を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明の実施の形態を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、不揮発性記憶素子の駆動方法及び不揮発性記憶装置に適用できる。また、本発明は、当該不揮発性記憶素子の駆動方法又は不揮発性記憶装置を用いる、パーソナルコンピュータ及び携帯型電話機などのあらゆる電子機器に利用できる。
１ 第１電極
２ 第２電極
３ 抵抗変化層
３ａ 第１の酸化物層
３ｂ 第２の酸化物層
４ ＭＳＭダイオード
５、Ｒｘ１、Ｒｘ２、Ｒｘ３ 負荷抵抗（負荷抵抗層）
５Ａ 可変負荷抵抗
６ 第３電極
７ 第４電極
８ 半導体層
９ 抵抗変化素子
１０ 電流制御素子
１１ａ、１１ｂ 金属パッド
１２ａ、１２ｂ 金属配線
２０ 測定器
２１ａ、２１ｂ プローブ針
２２ 電圧測定器
２３ 基板
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 不揮発性記憶素子
１０３ａ、１０３ｂ、１０３ｃ、３０３、７０３ａ、７０３ｂ、７０３ｃ、７０３ｄ 下部電極
１０４ａ、１０４ｂ、１０４ｃ、３０４、７０４ａ、７０４ｂ 第１のタンタル酸化物層
１０５ａ、１０５ｂ、１０５ｃ、３０５、７０５ａ、７０５ｂ 第２のタンタル酸化物層
１０７ａ、１０７ｂ、１０７ｃ、３０９、７０９ａ、７０９ｂ、７０９ｃ、７０９ｄ 上部電極
１０８ａ、１０８ｂ、１０８ｃ 導電体層
２００、２００Ａ、２００Ｂ 不揮発性記憶装置
２０１ メモリセルアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 列デコーダ
２０５ ビット線ドライバ
２０６ 行デコーダ
２０７ ワード線ドライバ
２１０ 駆動部
７０６ｃ、７０６ｄ 酸素不足型のハフニウム酸化物層
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３ ワード線
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３ ビット線
ＭＣ、ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、ＭＣＡ、ＭＣ１１Ａ、ＭＣ１２Ａ、ＭＣ１３Ａ、ＭＣ２１Ａ、ＭＣ２２Ａ、ＭＣ２３Ａ、ＭＣ３１Ａ、ＭＣ３２Ａ、ＭＣ３３Ａ メモリセル

Claims (16)

  1. 不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子の駆動方法であって、
    前記不揮発性記憶素子は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗を備え、
    前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、
    前記駆動方法は、
    高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を前記初期状態の抵抗値より低下させる初期化工程と、
    前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、
    前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを含み、
    前記初期化工程において、前記双方向ダイオードに流れる電流に応じて前記負荷抵抗にかかる分圧が変動する
    不揮発性記憶素子の駆動方法。
  2. 前記双方向ダイオードはＭＳＭダイオードである
    請求項１記載の不揮発性記憶素子の駆動方法。
  3. 前記ＭＳＭダイオードは、
    第１電極及び第２電極と、
    ＳｉＮｚ（但し、０＜ｚ≦０．７）で表される組成を有する窒化シリコンで構成され、かつ前記第１電極と前記第２電極との間に挟まれており、前記第１電極及び前記第２電極とショットキー接合を形成する半導体層とを備える
    請求項２記載の不揮発性記憶素子の駆動方法。
  4. 前記負荷抵抗と前記双方向ダイオードとの直列接続により構成される電流制御素子の両端に電圧を印加して電流を流した場合に、前記電流制御素子のブレークダウン電流は、７００μＡ／μｍ２以上の電流密度である
    請求項１〜３のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  5. 前記負荷抵抗と前記双方向ダイオードとの直列接続により構成される電流制御素子の両端に電圧を印加して電流を流した場合に、前記負荷抵抗で生じる分圧は、７０ｍＶ以上である
    請求項１〜４のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  6. 前記負荷抵抗は、１００Ω以上である
    請求項１〜５のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  7. 前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される
    請求項１〜６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  8. 前記第１の遷移金属酸化物層を構成する前記第１の遷移金属の標準電極電位は、前記第２の遷移金属酸化物層を構成する前記第２の遷移金属の標準電極電位より高い遷移金属で構成される
    請求項１〜６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  9. 前記第１の遷移金属と前記第２の遷移金属とは、異なる遷移金属である
    請求項１〜６のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  10. 前記負荷抵抗は、行列状に配置された前記不揮発性記憶素子ごとに設けられている
    請求項１〜９のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  11. 前記負荷抵抗は、行列状に配置された前記不揮発性記憶素子の行又は列ごとに設けられている
    請求項１〜９のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  12. 不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子を備える不揮発性記憶装置であって、
    前記不揮発性記憶装置は、さらに、前記抵抗変化素子と直列に接続されており、抵抗値を切り替え可能な負荷抵抗と、駆動部とを備え、
    前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、
    前記駆動部は、
    高抵抗状態よりも抵抗値の高い初期状態の前記抵抗変化素子と、前記双方向ダイオードと、第１の抵抗値を有する前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を前記初期状態の抵抗値より低下させる初期化工程と、
    前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第２の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、第１の極性の書き込み電圧パルスを印加することによって、前記抵抗変化素子を前記高抵抗状態から、当該高抵抗状態より抵抗値が低い低抵抗状態へと変化させる書き込み工程と、
    前記初期化工程の後、前記負荷抵抗の抵抗値を前記第１の抵抗値より低い第３の抵抗値にしたうえで、前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して、前記第１の極性と逆の第２の極性の消去電圧パルスを印加することによって、前記抵抗変化素子を前記低抵抗状態から前記高抵抗状態へ変化させる消去工程とを実行し、
    前記直列回路は、前記双方向ダイオードに流れる電流に応じて前記負荷抵抗にかかる分圧が変動する特性を有する
    不揮発性記憶装置。
  13. 不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続されている双方向ダイオードとを含む不揮発性記憶素子に対して、高抵抗状態より抵抗値の高い初期状態の前記抵抗変化素子を、前記高抵抗状態と、前記高抵抗状態より抵抗値が低い低抵抗状態とを遷移可能な状態にする不揮発性記憶素子の初期化方法であって、
    前記抵抗変化素子は、第１の遷移金属を含む第１の遷移金属酸化物層と、第２の遷移金属を含み、前記第１の遷移金属酸化物層より酸素不足度が小さい第２の遷移金属酸化物層とを有し、
    前記初期化方法は、
    前記初期状態の前記抵抗変化素子と、前記双方向ダイオードとに、負荷抵抗を直列に接続する工程と、
    前記双方向ダイオードと前記抵抗変化素子と前記負荷抵抗とが直列に接続された直列回路に対して初期化電圧パルスを印加することで、当該抵抗変化素子の抵抗値を前記初期状態の抵抗値より低下させる初期化工程と、
    前記初期化工程の後、前記双方向ダイオード及び前記抵抗変化素子から前記負荷抵抗を外す工程とを含み、
    前記初期化工程において、前記双方向ダイオードに流れる電流に応じて前記負荷抵抗にかかる分圧が変動する
    不揮発性記憶素子の初期化方法。
  14. 前記双方向ダイオードは、前記負荷抵抗の抵抗値に応じて破壊電流が変化する特性を有する
    請求項１〜１１のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  15. 前記双方向ダイオードは、前記負荷抵抗の抵抗値に応じて破壊電流が変化する特性を有する
    請求項１２記載の不揮発性記憶装置。
  16. 前記双方向ダイオードは、前記負荷抵抗の抵抗値に応じて破壊電流が変化する特性を有する
    請求項１３記載の不揮発性記憶素子の初期化方法。
JP2012556790A 2011-02-10 2012-02-07 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置 Active JP5380612B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012556790A JP5380612B2 (ja) 2011-02-10 2012-02-07 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011027704 2011-02-10
JP2011027704 2011-02-10
JP2012556790A JP5380612B2 (ja) 2011-02-10 2012-02-07 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置
PCT/JP2012/000809 WO2012108185A1 (ja) 2011-02-10 2012-02-07 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP5380612B2 true JP5380612B2 (ja) 2014-01-08
JPWO2012108185A1 JPWO2012108185A1 (ja) 2014-07-03

Family

ID=46638406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012556790A Active JP5380612B2 (ja) 2011-02-10 2012-02-07 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置

Country Status (3)

Country Link
US (1) US9251898B2 (ja)
JP (1) JP5380612B2 (ja)
WO (1) WO2012108185A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012169198A1 (ja) * 2011-06-10 2012-12-13 パナソニック株式会社 不揮発性記憶素子、その製造方法及び初期ブレーク方法、並びに不揮発性記憶装置
KR101928414B1 (ko) * 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR101993180B1 (ko) * 2012-07-23 2019-06-27 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR102001466B1 (ko) * 2013-09-25 2019-07-18 에스케이하이닉스 주식회사 전자 장치
WO2015065337A1 (en) * 2013-10-29 2015-05-07 Hewlett-Packard Development Company, L.P. Resistive crosspoint memory array sensing
US9876123B2 (en) * 2014-07-16 2018-01-23 Qualcomm Incorporated Non-volatile one-time programmable memory device
US9530495B1 (en) * 2015-08-05 2016-12-27 Adesto Technologies Corporation Resistive switching memory having a resistor, diode, and switch memory cell
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US10468458B2 (en) * 2016-05-10 2019-11-05 Winbond Electronics Corp. Resistive random access memory having selector and current limiter structures
JP2019050070A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
WO2010038442A1 (ja) * 2008-09-30 2010-04-08 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP2011009344A (ja) * 2009-06-24 2011-01-13 Sharp Corp 不揮発性可変抵抗素子のフォーミング方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100657911B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
EP1895540A4 (en) 2005-06-20 2008-07-09 Fujitsu Ltd NON-VOLATILE SEMICONDUCTOR MEMORY BLOCK AND WRITING PROCESS THEREFOR
JP2008210441A (ja) 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置
JP2009021524A (ja) 2007-07-13 2009-01-29 Panasonic Corp 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ
JP2010021381A (ja) 2008-07-11 2010-01-28 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
US8445885B2 (en) 2008-12-04 2013-05-21 Panasonic Corporation Nonvolatile memory element having a thin platinum containing electrode
JP4607256B2 (ja) 2008-12-18 2011-01-05 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
US8406035B2 (en) * 2009-05-14 2013-03-26 Panasonic Corporation Nonvolatile memory device and method of writing data to nonvolatile memory device
US8325508B2 (en) * 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
JP4892650B2 (ja) * 2010-03-18 2012-03-07 パナソニック株式会社 電流制御素子、記憶素子、記憶装置および電流制御素子の製造方法
US8675393B2 (en) * 2010-03-25 2014-03-18 Panasonic Corporation Method for driving non-volatile memory element, and non-volatile memory device
US8565004B2 (en) * 2010-06-29 2013-10-22 Panasonic Corporation Nonvolatile memory device and method for programming the same
US8692222B2 (en) * 2010-12-27 2014-04-08 Panasonic Corporation Nonvolatile memory element and method of manufacturing the nonvolatile memory element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
WO2010038442A1 (ja) * 2008-09-30 2010-04-08 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
JP2011009344A (ja) * 2009-06-24 2011-01-13 Sharp Corp 不揮発性可変抵抗素子のフォーミング方法

Also Published As

Publication number Publication date
US20130314975A1 (en) 2013-11-28
JPWO2012108185A1 (ja) 2014-07-03
WO2012108185A1 (ja) 2012-08-16
US9251898B2 (en) 2016-02-02

Similar Documents

Publication Publication Date Title
JP5380612B2 (ja) 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置
JP5128718B2 (ja) 不揮発性記憶素子の駆動方法および不揮発性記憶装置
JP4880101B1 (ja) 不揮発性記憶装置及びその駆動方法
JP5475058B2 (ja) 抵抗変化型不揮発性記憶装置
JP4643767B2 (ja) 抵抗変化型不揮発性記憶装置
US8563962B2 (en) Memory device and method of manufacturing the same
JP4703789B2 (ja) 抵抗変化型不揮発性記憶装置及びその書き込み方法
JP5351363B1 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP5395314B2 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP5270809B2 (ja) 不揮発性記憶素子、及び不揮発性記憶装置
US8692222B2 (en) Nonvolatile memory element and method of manufacturing the nonvolatile memory element
JP2010021381A (ja) 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP7080178B2 (ja) 不揮発性記憶装置、及び駆動方法
JP5680927B2 (ja) 可変抵抗素子、及び、不揮発性半導体記憶装置
JP2012227275A (ja) 抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置
JP7308026B2 (ja) 抵抗変化型不揮発性記憶素子及びそれを用いた抵抗変化型不揮発性記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130930

R150 Certificate of patent or registration of utility model

Ref document number: 5380612

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250