KR101993180B1 - 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

멀티 비트 프로그램이 가능한 비휘발성 메모리 장치 및 그 동작 방법이 제공된다. 하나의 워드 라인에 연결되는 제 1 및 제 2 가변 저항 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 제 1 내지 제 4 데이터를 순서대로 입력받는 단계, 상기 제 1 가변 저항 메모리 셀에 제 1 및 제 2 데이터를 프로그램하기 위한 제 1 프로그램 전류를 제공하는 단계, 및 상기 제 1 가변 저항 메모리 셀이 특정 저항산포 내에 존재하는지 여부를 검증하고, 상기 제 2 가변 저항 메모리 셀에 제 3 및 제 4 데이터를 프로그램하기 위한 제 2 프로그램 전류를 제공하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 동작 방법{Operating method of nonvolatile memory device}
본 발명은 비휘발성 메모리 장치의 동작 방법에 관헌 것으로서, 보다 상세하게 멀티 비트를 프로그램할 수 있는 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 셀들은 각각의 메모리 셀에 저장되는 비트 수에 따라 결정되는 데이터 상태를 갖는다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(Single-Bit Cell) 또는 단일 레벨 셀(Single-Level Cell: SLC)이라고 한다. 그리고, 하나의 메모리 셀에 멀티-비트 데이터(예를 들어, 2-비트 이상)를 저장하는 메모리 셀을 멀티 비트 셀(Multi-Bit Cell) 또는 멀티 비트 셀(Multi-Level Cell: MLC)이라고 한다. 최근 들어, 메모리 장치의 고집적도 경향에 따라, 멀티 비트 셀들을 갖는 메모리 장치에 대한 연구가 활발히 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 멀티 비트를 프로그램할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 하나의 워드 라인에 연결되는 제 1 및 제 2 가변 저항 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 제 1 내지 제 4 데이터를 순서대로 입력받는 단계, 상기 제 1 가변 저항 메모리 셀에 제 1 및 제 2 데이터를 프로그램하기 위한 제 1 프로그램 전류를 제공하는 단계, 및 상기 제 1 가변 저항 메모리 셀이 특정 저항산포 내에 존재하는지 여부를 검증하고, 상기 제 2 가변 저항 메모리 셀에 제 3 및 제 4 데이터를 프로그램하기 위한 제 2 프로그램 전류를 제공하는 단계를 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따르면, 하나의 워드 라인에 연결되는 제 1 및 제 2 가변 저항 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 제 1 내지 제 n(n은 1보다 큰 자연수) 데이터를 순서대로 입력받는 단계, 상기 제 1 가변 저항 메모리 셀에 상기 제 1 내지 제 n 데이터를 프로그램하기 위한 제 1 프로그램 전류를 제공하는 단계, 및 상기 제 1 가변 저항 메모리 셀이 특정 저항산포 내에 존재하는지 여부를 검증하고, 상기 제 2 가변 저항 메모리 셀을 프로그램하기 위한 제 2 프로그램 전류를 제공하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 동작 방법에 따르면, 칼럼 어드레스를 짝수 칼럼 어드레스와 홀수 칼럼 어드레스로 변경하고, 입력되는 데이터 순서대로 2비트씩 데이터를 저장함으로써, 하나의 메모리 셀에 멀티 비트를 한번에 프로그램할 수 있다. 이에 따라, 한번에 프로그램될 수 있는 페이지 사이즈가 증가될 수 있다. 따라서, 멀티 비트의 프로그램이 가능한 비휘발성 메모리 장치의 동작 성능이 향상될 수 있다.
한번의 프로그램 전류를 공급하여 메모리 셀에 멀티 비트 데이터를 저장할 수 있으므로, 프로그램 동작 도중 갑작스런 전력 차단시, 데이터가 손실되는 것을 방지할 수 있다.
나아가, 메모리 셀에 입력되는 데이터가 순차적으로 저장되므로, 프로그램 상태를 확인하는 읽기 동작 시간이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 나타내는 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는, 멀티 레벨 메모리 셀의 저항 레벨을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제어로직의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 적용되는 사용자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 동작 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템은 비휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
비휘발성 메모리 장치(100)는 메모리 셀 어레이, 메모리 셀 어레이의 메모리 셀들에 데이터 입출력을 제어하는 논리 회로들을 포함한다. 본 발명의 실시예에 따른 비휘발성 메모리 장치에 대해서는 도 2 내지 도 7을 참조하여 상세히 설명한다.
컨트롤러(200)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 비휘발성 메모리 장치(100)로부터 저장된 데이터를 독출 또는 기입하도록 비휘발성 메모리 장치(100)를 제어한다.
컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 것이다. 예를 들어, 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다.
컨트롤러(200) 및 비휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 비휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 컨트롤러(200) 및 비휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS), 등을 구성할 수 있다.
다른 실시예에 따르면, 비휘발성 메모리 장치(100) 및 컨트롤러(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치의 블록도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택부(130), 쓰기 회로(140), 읽기 회로(150), 입출력 버퍼(160) 및 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인(BL)들을 포함하며, 워드 라인(WL)과 비트 라인(BL)이 교차하는 지점들에 메모리 셀들이 연결된다. 메모리 셀 어레이(110)의 구성은 도 3을 참조하여 상세히 설명된다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL) 및 비트 라인(BL)을 선택한다. 어드레스(ADDR)는 워드 라인(WL)을 선택하기 위한 로우 어드레스(row address)와 비트 라인(BL)을 선택하기 위한 칼럼 어드레스(column address)를 포함한다. 어드레스 디코더(120)는 비트 라인(BL)을 선택하기 위한 비트 라인 선택 신호(Yi)를 발생하며, 비트 라인 선택 신호(Yi)를 비트 라인 선택부(130)로 제공한다.
비트 라인 선택부(130)는 비트 라인(BL)들을 통해 메모리 셀 어레이(110)와 연결되며, 데이터 라인(DL) 및 센싱 라인(SL)을 통해 읽기 및 쓰기 회로들(140, 150)과 연결된다. 비트 라인 선택부(130)는 어드레스 디코더(120)로부터 제공되는 비트 라인 선택 신호(Yi)에 응답하여 비트 라인(BL)과 데이터 라인(DL)을 전기적으로 연결하거나, 비트 라인(BL)과 센싱 라인(SL)을 연결한다.
읽기 및 쓰기 회로들(140, 150)은 메모리 셀 어레이(110)에 데이터들(DI)을 기입하거나 메모리 셀 어레이(110)로부터 데이터들(DO)을 독출한다. 이를 위해 데이터 입출력 회로(135)는 쓰기 회로(140) 및 센스 앰프(150)를 포함한다. 읽기 및 쓰기 회로들(140, 150)는 입출력 버퍼(160)로부터 입력되는 데이터(DATA)를 데이터 입출력 라인들(DI, DO)을 통해 쓰기 회로(140) 및 센스 앰프(150)에 전달한다.
쓰기 회로(140)는 기입 동작시 데이터 라인(DL)을 통해 선택된 비트 라인(BL)으로 프로그램(또는 쓰기) 전류를 제공한다. 보다 상세하게, 쓰기 회로(140)는 제어 로직(170)로부터 셋 펄스 또는 리셋 펄스를 입력 받아, 셋 전류(set current) 또는 리셋 전류(reset current)를 발생시킨다. 쓰기 회로(140)는 입출력 버퍼(160)로부터 데이터(DATA)를 제공받아, 셋 전류 또는 리셋 전류를 선택된 글로벌 비트 라인(BL)으로 제공한다. 또한, 쓰기 회로(140)는 제어 로직(170)로부터 제공되는 바이어스 전압(DC_BIAS)에 따라 선택된 비트 라인(BL)에 공급되는 전류량을 제어할 수 있다. 쓰기 회로(140)는 데이터 '0'이 입력되는 경우에는 셋 펄스에 응답하여 셋 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 전류를 제공한다.
읽기 회로(150)는 읽기 동작시 센싱 라인(SL)을 통해 선택된 멀티 비트 셀의 데이터(DO)를 독출한다. 보다 상세하게, 읽기 회로(150)는 읽기 동작시 센싱 라인(SL)을 통해 메모리 셀 어레이(110)로 읽기 전류를 제공한다. 읽기 회로(150)는 읽기 동작시 센싱 라인(SL)의 전압과 기준 전압을 비교함으로써, 멀티 비트 셀에 저장된 데이터(DO)를 독출할 수 있다. 읽기 회로(150)를 통해 독출된 데이터(DO)는 입출력 버퍼(160)를 통해 외부로 출력될 수 있다.
입출력 버퍼(160)는 외부에서 입력된 데이터(DATA)를 쓰기 회로(140)에 제공하거나, 읽기 회로(150)에서 독출한 데이터(DATA)를 외부로 출력한다.
제어 로직(170)는 외부에서 제공된 명령 신호(CMD)에 따라, 비휘발성 메모리 장치를 제어하는 제어 신호들을 출력한다. 일 실시예에 따르면, 제어 로직(170)은 외부에서 입력 받은 칼럼 어드레스를 짝수 및 홀수 칼럼 어드레스로 나누어 쓰기 회로(140)에 제공한다. 이에 대해, 도 5를 참조하여 보다 상세히 설명한다.
나아가, 제어 로직(170)은 기입 동작시에는 쓰기 회로(140)의 동작을 제어하며, 읽기 동작시에는 읽기 회로(150)의 동작을 제어한다. 구체적으로, 제어 로직(170)에서는 기입 동작시 프로그램 전류를 발생시키기 위한 셋 펄스(SET Pulse) 또는 리셋 펄스(RESET Pulse)를 쓰기 회로(140)로 제공한다. 그리고, 제어 로직(170)은 멀티 비트 셀에 공급되는 전류량을 제어하기 위한 바이어스 전압(DC_BIAS)을 쓰기 회로(140)로 제공한다. 또한, 제어 로직(170)에서는 읽기 동작시 센싱 라인(SL)의 전압과 비교하기 위한 기준 전압(VREF)을 읽기 회로(150)로 제공한다. 제어 로직(170)은 읽기 동작 시에, 어드레스 디코더(120)를 제어하여 워드 라인(WL)과 비트 라인(WL)을 선택할 수 있고, 입출력 버퍼(160)를 제어하여 선택된 메모리 셀(MLC)의 데이터를 각각의 대응하는 입출력 버퍼(160)에 일시 저장할 수 있다.
도 3은 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 개략적인 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수 개의 워드 라인들(WL0~WLm), 비트 라인들(BL0~BLn) 및 메모리 셀들(MLC)을 포함한다. 메모리 셀들(MLC)은 워드 라인들(WL0~WLm)과 비트 라인들(BL0~BLn)이 교차하는 지점들에 배치될 수 있다.
일 실시예에 따르면, 각각의 메모리 셀들(MLC)은 메모리 소자(Rp)와 선택 소자(D)를 포함한다. 메모리 소자(Rp)는 비트 라인들(BL0~BLn) 중 어느 하나와 선택 소자(D) 사이에 연결되며, 선택 소자(D)는 메모리 소자(Rp)와 워드 라인들(WL0~WLm) 중 어느 하나의 사이에 배치된다.
일 실시예에서, 메모리 소자(Rp)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 실시예에 따르면, 가변 저항 소자는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에 따르면, 메모리 소자(Rp)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
선택 소자(D)는 워드 라인들(WL0~WLm) 중 어느 하나와 메모리 소자(Rp) 사이에 연결될 수 있으며, 워드 라인들(WL0~WLm)의 전압에 따라 메모리 소자(Rp)로의 전류 공급을 제어한다.
일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 메모리 소자(Rp)에 연결되며, 다이오드의 캐소드(cathode)가 워드 라인들(WL0~WLm)에 연결될 수 있다. 그리고, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 메모리 소자(Rp)에 전류가 공급될 수 있다. 다른 실시예에서, 선택 소자(D)는 모스 트랜지스터일 수 있다. 예를 들어, 선택 소자(D)는 NMOS 트랜지스터로 구성될 수 있으며, NMOS 트랜지스터의 게이트에는 워드 라인(WL0~WLm)이 연결된다. 따라서, 워드 라인(WL)의 전압에 따라 메모리 소자(Rp)로의 전류 공급이 제어될 수 있다. 또 다른 실시예에서, 선택 소자(D)는 피엔피 또는 엔피엔 구조의 바이폴라 트랜지스터(BJT)일 수도 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는, 멀티 비트 메모리 셀의 저항 레벨을 설명하기 위한 도면이다.
일 실시예에 따르면, 메모리 셀은 2N 비트(N은 자연수)를 저장할 수 있으며, 메모리 셀은 전기적 펄스에 의해 저항 레벨이 가변될 수 있는 상변화 물질을 포함하는 가변 저항 소자를 포함할 수 있다.
예를 들어, 각각의 메모리 셀에 2비트가 저장되는 경우, 가변 저항 소자는 4개의 저항 산포를 가질 수 있다. 가변 저항 소자의 저항 산포들은 상 변화 물질에 포함되는 비정질의 양을 조절함으로써 구현할 수 있다. 이러한 4개의 저항 산포를 갖는 메모리 셀은 4개의 저항 산포들 중 어느 하나의 저항 산포를 갖도록 프로그램될 수 있다.
상변화 물질에 포함된 비정질의 양이 많을수록 저항값이 증가하므로, 제 1 저항 산포(ST0)는 저항값이 가장 작은 결정 상태의 저항 산포를 나타내고, 제 4 저항 산포(ST3)는 저항값이 가장 큰 비정질 상태의 저항 산포를 나타낸다. 제 2 저항 산포(ST1)은 제 1 저항 산포(ST0)보다 크고 제 3 저항 산포(ST2)보다 작은 저항 산포를 나타내며, 제 3 저항 산포(ST2)는 제 2 저항 산포(ST1)보다 크고 제 4 저항 산포(ST3)보다 작은 저항산포를 나타낸다. 상세하게, 제 1 저항 산포(ST0)는 제 1 기준 저항(RL0)보다 크고, 제 2 기준 저항(RH0)보다 작다. 제 2 저항 산포(ST1)는 제 3 기준 저항(RL1)보다 크고 제 4 기준 저항(RH1)보다 작다. 제 3 저항 산포(ST2)는 제 5 기준 저항(RL2)보다 크고 제 6 기준 저항(RH2)보다 작다. 제 4 저항 산포(ST3)는 제 7 기준 저항(RL3)보다 크고, 제 8 기준저항(RH3)보다 작다.
또한, 리드 마진(read margin)을 확보하기 위하여 상기 각 저항 산포들(ST0, ST1, ST2, ST3)은 서로 중복되지 않는 저항범위(resistor range)를 갖는다. 그리고 각각의 저항 산포들(ST0, ST1, ST2, ST3)은 00 데이터, 01 데이터, 10 데이터, 및 11 데이터 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨은 11 데이터, 01 데이터, 00 데이터, 10 데이터 순서로 커질 수 있다. 즉, 일 실시예에서, 제 1 저항 산포(ST0)는 11데이터에 해당하고, 제 2 저항 산포(ST1)는 01데이터에 해당하고, 제 3 저항 산포(ST2)는 00 데이터에 해당하며, 제 4 저항 산포(ST3)는 10데이터에 해당할 수 있다.
도 5는 도 2에 도시된 따른 비휘발성 메모리 장치에서 제어 로직의 블록도이다.
도 5를 참조하면, 제어 로직(170)은 칼럼 어드레스(COL ADDR)를 디코딩하여 짝수 칼럼 어드레스(EVEN COL ADDR)와 홀수 칼럼 어드레스(ODD COL ADDR)를 출력한다. 제어 로직(170)은 칼럼 어드레스(COL ADDR)를 입력 순서대로 짝수 칼럼 어드레스(EVEN COL ADDR)와 홀수 칼럼 어드레스(ODD COL ADDR)로 나누어, 짝수 칼럼 어드레스(EVEN COL ADDR)와 홀수 칼럼 어드레스(ODD COL ADDR)를 번갈아 순차적으로 출력한다. 여기서, 한 쌍의 짝수 및 홀수 칼럼 어드레스들(EVEN COL ADDR, ODD COL ADDR)은 동일한 메모리 셀을 지정한다.
이에 더하여, 제어 로직(170)은 입출력 버퍼(도 2의 160 참조)를 통해 입력된 데이터(DQ)를 EVEN 및 ODD 데이터(EVEN DQ, ODD DQ)로 구분하여 각각 저장한다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
일 실시예에 따르면, 하나의 워드 라인(WL0)에 연결된 메모리 셀들(MLC0, MLC1, MLC2)은 물리적으로 하나의 페이지(Page)를 구성할 수 있다. 그리고, 메모리 셀들(MLC0, MLC1, MLC2)에 2 비트의 데이터가 저장되는 경우, 논리적으로 두 개의 페이지가 구성될 수 있다. 즉, 하나의 물리적 페이지(PAGE)에 의해 두 배 크기의 논리적 페이지 구현이 가능하다. 예를 들어, 하나의 메모리 셀에 n-비트(n은 자연수)의 데이터가 저장되는 경우, 한번에 프로그램 할 수 있는 데이터 사이즈(data size)는 페이지 사이즈의 n배일 수 있다.
보다 상세하게, 도 5 및 도 6을 참조하면, 메모리 셀들(MLC0, MLC1, MLC2)에 각각 짝수 데이터(EVEN DQ)와 홀수 데이터(ODD DQ)의 2비트 데이터가 저장될 수 있다. 제어 회로(도 5의 170 참조)에서 출력되는 짝수 및 홀수 칼럼 어드레스들(EVEN COL ADDR, ODD COL ADDR)이 각각의 메모리 셀들(MLC0, MLC1, MLC2)에 지정될 수 있다. 상세하게, 하나의 메모리 셀(MLC)에서 짝수 데이터(EVEN DQ)는 짝수 칼럼 어드레스(EVEN COL ADDR)에 의해 저장되고, 홀수 데이터(ODD DQ)는 홀수 칼럼 어드레스(ODD COL ADDR)에 의해 저장된다.
일 실시예에 따르면, 비휘발성 메모리 장치로 입력되는 8비트 데이터는 쓰기 인에이블 신호(Write Enable)에 동기화하여, 2비트씩 순차적으로 메모리 셀들(MLC0, MLC1, MLC2)에 저장될 수 있다. 홀수 및 짝수 칼럼 어드레스들(EVEN COL ADDR, ODD COL ADDR)에 의해 지정된 하나의 메모리 셀에 2비트 데이터가 저장될 수 있다. 상세하게, 첫번째 짝수 및 홀수 칼럼 어드레스들은 제 1 메모리 셀(MLC0)을 지정할 수 있으며, 두번째 짝수 및 홀수 칼럼 어드레스들은 제 2 메모리 셀(MLC1)을 지정할 수 있다.
이에 더하여, 제어 로직(도 2의 170 참조)은 입출력 버퍼(도 2의 160 참조)를 통해 입력된 데이터(DQ)를 EVEN 및 ODD 데이터(EVEN DQ, ODD DQ)로 구분하여 각각 저장한다. 쓰기 회로(도 2의 참조)는 EVEN 및 ODD 데이터들(EVEN DQ, ODD DQ)을 각각 EVEN 및 ODD 데이터 라인(미도시)으로 출력한다. 즉, EVEN 및 ODD 데이터(EVEN DQ, ODD DQ)는 각각 다른 데이터 입력 패스를 통하여 메모리 셀 어레이에 입력되며, 쓰기 인에이블 신호(Write Enable)에 동기화되어 메모리 셀들(MLC0, MLC1, MLC2)에 각각 기입된다. 그리고, 짝수 칼럼 어드레스(EVEN COL ADDR)에 의해 EVEN 데이터(EVEN DQ)가 메모리 셀(MLC)에 기입할 수 있으며, 홀수 칼럼 어드레스에 의해는 ODD 데이터(ODD DQ)가 메모리 셀에 기입될 수 있다.
상세하게, 입력 데이터(DQ)로서 "D0∼D3"가 입력될 때, "D0"가 EVEN 데이터(EVEN DQ)로, "D1"이 ODD 데이터(ODD DQ)로 각각 배치되는 경우, "D2"는 "D0"에 연속하여 EVEN 데이터(EVEN DQ)로 배치되고, "D3"는 "D1"에 연속하여 ODD 데이터(ODD DQ)로 배치된다. 그리고, EVEN 데이터와 ODD 데이터(EVEN DQ, ODD DQ)는 메모리 셀들(MLC0, MLC1, MLC2)에 각각 순차적으로 기입될 수 있다. 보다 상세하게, 첫번째 EVEN 데이터(EVEN D0)와 첫번째 ODD 데이터(ODD D0)가 차례로 제 1 메모리 셀(MLC0)에 기입된다. 그리고, 두번째 EVEN 데이터(EVEN D1)와 두번째 ODD 데이터(ODD D1)가 차례로 제 2 메모리 셀(MLC1)에 기입된다. 세번째 EVEN 데이터(EVEN D2)와 세번째 ODD 데이터(ODD D2)가 차례로 제 3 메모리 셀(MLC2)에 기입된다. 네번째 EVEN 데이터(EVEN D3)와 네번째 ODD 데이터(ODD D3)가 차례로 제 4 메모리 셀(MLC3)에 기입된다.
이와 같이, 입출력 버퍼(도 2의 160 참조)를 통해 입력된 데이터(DQ)를 EVEN 및 ODD 데이터(EVEN DQ, ODD DQ)로 구분하고, EVEN 및 ODD 데이터들(EVEN DQ, ODD DQ)를 메모리 셀들(MLC0, MLC1, MLC2)에 각각 차례로 기입함으로써, 메모리 셀들(MLC0, MLC1, MLC2)에 한번의 프로그램 전류를 공급하여 메모리 셀들에 멀티 비트의 데이터를 기입할 수 있다. 이에 따라, 비휘발성 메모리 장치는 LSB/MSB 페이지를 나누지 않고 멀티 프로그램을 지원할 수 있다.
한편, 일 실시예에서, 하나의 메모리 셀에 입력되는 순서대로 2비트씩 데이터가 저장되는 것으로 설명하였으나, 하나의 메모리 셀에 입력되는 순서대로 n비트씩 저장될 수도 있다. 즉, 입출력 버퍼(도 2의 160 참조)를 통해 제 1 내지 제 n(n은 1보다 큰 자연수) 데이터를 순서대로 입력되고, 첫번째 메모리 셀(MLC0)에 프로그램 전류를 제공하여 제 1 내지 제 n 데이터가 기입될 수 있다. 이와 같이, 기입된 제 1 내지 제 n 데이터에 의해, 첫번졔 메모리 셀(MLC0)의 저항이 가변될 수 있으며, 저항값은 2n개의 저항 산포들 중에서 어느 하나에 해당할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
다른 실시예에 따르면, 비휘발성 메모리 장치에 입력되는 데이터 순서대로 2비트씩 메모리 셀에 저장될 수 있으며, 각각의 메모리 셀에 대한 데이터 기입 동작 후, 기입 검증(write verify) 동작이 수행될 수 있다. 기입 검증 동작은 데이터가 기입된 메모리 셀의 저항이 기입되는 데이터에 해당하는 저항산포 내에 해당하는지 여부를 검증한다. 기입 검증 동작은 각각의 메모리 셀들에 데이터를 기입한 후마다 수행될 수 있다. 즉, 2비트 데이터를 정확하게 기입하기 위해, 2비트 데이터를 기입한 후, 정확하게 데이터가 기입되었는지 여부를 검증하고, 검증 결과에 따라 쓰기 전류의 전류량을 줄이거나 증가시킬 수 있다.
도 7을 참조하여 상세히 설명하면, 입출력 버퍼(도 2의 160 참조)를 통해 n비트 데이터(예를 들어 8비트)가 입력될 수 있다(S10). 입력된 데이터는 도 5를 참조하여 설명한 것처럼, EVEN 및 ODD 데이터(EVEN DQ, ODD DQ)로 구분될 수 있다(S20).
이후, 페이지 단위의 기입 동작을 위해, 2비트 데이터 기입 동작과, 기입 검증 동작이 반복될 수 있다. 상세하게, 제 1 메모리 셀에 제 1 짝수 및 홀수 데이터를 기입하는 단계, 제 1 메모리 셀의 기입을 검증하는 단계, 제 2 메모리 셀에 제 2 짝수 및 홀수 데이터를 기입하는 것, 제 2 메모리 셀의 기입을 검증하는 단계, 제 3 메모리 셀에 제 3 짝수 및 홀수 데이터를 기입하는 것, 제 3 메모리 셀의 기입을 검증하는 단계, 제 4 메모리 셀에 제 4 짝수 및 홀수 데이터를 기입하는 것, 및 제 4 메모리 셀의 기입을 검증하는 단계를 포함할 수 있다.
각각의 메모리 셀들에 짝수 데이터(EVEN DQ)와 홀수 데이터(ODD DQ)가 기입될 수 있다(S30). 기입되는 데이터에 따라 메모리 셀에 제공되는 전류량과 기준 저항들(RH, RL)이 선택될 수 있다. 상세하게, 제 1 짝수 및 홀수 데이터가 차례로 제 1 메모리 셀에 기입될 수 있다. 여기서, 짝수 데이터(EVEN DQ)와 홀수 데이터(ODD DQ)에 의해 01 데이터를 제 1 메모리 셀에 기입하는 것을 예로 들어 설명한다. 즉, 01 데이터가 기입될 때, 기준저항으로 제 3 기준저항(RL1)과 제 4 기준저항(RH1)이 선택될 수 있다.
제 1 메모리 셀에 기입되는 짝수 데이터(EVEN DQ)와 홀수 데이터(ODD DQ)에 해당하는 쓰기 전류를 공급하여 비휘발성 메모리 셀의 저항(R)을 변화시킨다. 메모리 셀에 기입되는 데이터에 따라, 소정의 쓰기 전류가 제 1 메모리 셀에 제공될 수 있다. 예를 들어, 01 데이터를 제공하기 위한 쓰기 전류의 형태는 예를 들어, 소정 전류량이 일정하게 유지되는 형태일 수도 있고, 소정 전류량에서부터 순차적으로 감소하는 스테이지를 갖는 형태일 수도 있고, 소정 전류량에서부터 순차적으로 증가하다가 감소하는 스테이지를 갖는 형태일 수도 있으나, 이러한 예시에 제한되는 것은 아니다.
이어서, 메모리 셀의 변화된 저항(R)이 해당하는 저항산포 내에 존재하는지 여부를 검증한다(S50, S70). 메모리 셀의 기입을 검증하는 단계는, 해당 메모리 셀의 저항(R)이 제 3 기준저항(RL1)보다 크고, 제 4 기준저항(RH1)보다 작은지 판단한다. 여기서, 해당 메모리 셀의 저항(R)이 제 3 기준저항(RL1)보다 작거나, 제 4 기준저항(RH1)보다 큰 경우, 바로 전에 메모리 셀에 제공된 쓰기 전류보다 전류량을 증가시키거나 감소시킨 쓰기 전류를 메모리 셀에 제공하여, 메모리 셀의 저항을 변화시킨다. 이와 같은 기입 검증 동작은 해당 메모리 셀의 저항(R)이 특정 저항산포 내에 존재할 때까지 복수 회 반복될 수 있으며, 반복 횟수가 증가할수록 쓰기 전류의 증가되거나 감소되는 정도는 점점 작아질 수 있다. 이와 같이, 기입 검증 동작을 반복하여 하나의 메모리 셀에 2비트 데이터를 보다 정확하게 기입할 수 있다.
일 실시예에서, 소정의 쓰기 전류에 의해 변화된 저항(R)이, 01데이터에 대응되는 제 2 저항분포(도 4의 ST1 참조) 내에 존재하는지 여부에 대해 검증 하는 것을 예로 들어 설명한다. 이를 위해, 먼저, 변화된 저항(R)과 제 3 기준저항(RL1)을 비교한다(S40).
메모리 셀의 저항(R)이 제 3 기준 저항(RL1)보다 작을 경우, 상변화 메모리 셀의 저항(R)을 크게 해야 하므로 전류량을 증가시켜(S50) 다시 쓰기 전류를 제공한다(S30). 전류량을 증가시키는 방법은, 예를 들어. 기입전류의 진폭(amplitude)을 바로 전에 제공하였던 쓰기 전류의 진폭보다 증가시키거나, 쓰기 전류의 펄스폭(pulse width)을 바로 전에 제공하였던 쓰기 전류의 펄스폭보다 증가시킬 수 있다.
변화된 저항(R)이 제 3 기준저항(RL1)보다 큰 경우, 변화된 저항(R)과 제 4 기준저항(RH1)을 비교한다(S60).
메모리 셀의 저항(R)이 제 4 기준 저항(RH1)보다 큰 경우, 메모리 셀의 저항(R)을 작게 해야 하므로 전류량을 감소시켜(S70) 다시 쓰기 전류를 제공한다(S30). 전류량을 감소시키는 방법은, 예를 들어. 쓰기 전류의 진폭(amplitude)을 바로 전에 제공하였던 쓰기 전류의 진폭보다 감소시키거나, 쓰기 전류의 펄스폭(pulse width)을 바로 전에 제공하였던 쓰기 전류의 펄스폭보다 감소시킬 수 있다.
이와 같이 변화된 저항(R)과 기준저항들 간의 비교를 통해, 데이터가 기입된 메모리 셀의 저항이 해당 저항 산포 내에 위치되면, 데이터가 기입된 메모리 셀이 마지막 셀에 해당하는지 판단한다(S80). 여기서, 기입된 메모리 셀이 마지막 셀이 아닌 경우, 다음 메모리 셀에 데이터를 기입한다. 즉, 제 2 메모리 셀에 쓰기 전류를 제공하여, 제 2 짝수 및 홀수 데이터가 차례로 제 2 메모리 셀에 기입될 수 있다. 그리고, 제 2 메모리 셀에 대한 데이터 기입 검증 독작이 수행될 수 있다. 즉, 제 2 짝수 및 홀수 데이터에 의해, 제 2 메모리 셀에 00 데이터, 01 데이터, 10 데이터, 및 11 데이터 중 어느 하나가 기입될 수 있으며, 제 2 메모리 셀에 기입되는 데이터에 해당하는 저항산포에 따라 최저 기준 저항(RL)과 최대 기준 저항(RH)이 선택될 수 있다. 이후, 제 2 메모리 셀에 대한 기입 검증 동작은 제 1 메모리 셀에 대한 기입 검증 동작과 동일하게 반복될 수 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
일 실시예에 따르면, 데이터가 입력되는 순서대로 2비트씩 하나의 메모리 셀에 저장되므로, 메모리 셀에 저장된 데이터가 LSB 데이터인지 MSB 데이터인지 판단하지 않고, 읽기 동작이 수행될 수 있다. 일 실시예에 따르면, 메모리 셀에 저장된 데이터를 읽기 위해 저항산포 크기 순서대로 데이터 읽기 동작이 수행될 수 있다.
상세하게, 도 2 및 도 8을 참조하면, 읽기 동작시, 외부로부터 읽기 명령이 입력되면, 메모리 셀들(MLC)의 비트 라인들(BL)은 프리차지되고, 선택된 워드 라인(WL)이 활성화된다. 선택된 워드 라인(WL)과 연결된 메모리 셀들(MLC)의 데이터는 프리차지된 비트 라인(BL)의 전위 변화로써 감지된다. 읽기 회로(150)는 메모리 셀들(MLC)의 비트 라인(BL) 전압을 감지한다.
읽기 회로(150)는 제 1 내지 제 3 리드 바이어스(Read1, Read 2, Read3)를 순차적으로 메모리 셀(MLC)에 제공하여 메모리 셀(MLC)의 저항값을 리드할 수 있다. 여기서, 제 1 내지 제 3 리드 바이어스들(Read1, Read 2, Read3)의 크기가 서로 다르며, 저항 산포들 간의 마진(margin)을 고려하여 제 1 내지 제 3 리드 바이어스들(Read1, Read 2, Read3)의 크기가 차례로 증가할 수 있다.
상세하게, 제 1 리드 바이어스(Read1)를 메모리 셀(MLC)에 제공하여, 저장된 데이터가 11 데이터인지 아닌지 판단할 수 있다. 이후, 제 2 리드 바이어스(Read2)를 메모리 셀(MLC)에 제공하여 저장된 데이터가 11 데이터, 01 데이터 중 어느 하나인지, 또는 00 데이터, 10 데이터 중 어느 하나인지 판단할 수 있다. 이어서, 제 3 리드 바이어스(Read3)를 메모리 셀(MLC)에 제공하여, 저장된 데이터가 10 데이터 인지 아닌지 판단할 수 있다. 이와 같이, 차례로 제 1 내지 제 3 리드 바이어스들(Read1, Read2, Read3)을 인가함으로써 메모리 셀(MLC)에 저장된 2비트 데이터의 독출이 가능하다. 즉, 2비트 데이터가 저장된 메모리 셀(MLC)의 독출을 위해, LSB 데이터인지 MSB 데이터인지 판단하는 단계가 생략될 수 있다. 따라서, 메모리 셀(MLC)을 갖는 비휘발성 메모리 장치의 읽기 성능이 개선될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 사용자 장치를 개략적으로 보여주는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 사용자 장치(1000)은 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 본 발명의 실시예에 따른 메모리 시스템(1400)을 포함한다.
본 발명에 따른 사용자 장치가 모바일 장치인 경우, 사용자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 사용자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하나의 워드 라인에 연결되는 제 1 및 제 2 가변 저항 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    입력되는 순서대로 데이터를 홀수 데이터와 짝수 데이터로 구분하는 것;
    제 1 가변 저항 메모리 셀에 제 1 프로그램 전류를 제공하여 제 1 홀수 데이터 및 제 1 짝수 데이터를 프로그램하는 것;
    상기 제 1 가변 저항 메모리 셀이 특정 저항산포 내에 존재하는지 여부를 검증한 후에, 제 2 가변 저항 메모리 셀에 제 2 프로그램 전류를 제공하여 제 2 홀수 데이터 및 제 2 짝수 데이터를 프로그램하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀을 검증하는 것은,
    상기 제 1 프로그램 전류에 의해 변화된 상기 제 1 가변 저항 메모리 셀의 변화된 저항이 상기 특정 저항산포 내에 존재하지 않는 경우, 상기 변화된 저항이 상기 특정 저항산포 내에 존재하도록 상기 제 1 프로그램 전류를 변화시키는 것, 및 상기 변화된 제 1 프로그램 전류를 상기 제 1 가변 저항 메모리 셀에 제공하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서,
    제 1 가변 저항 메모리 셀의 상기 변화된 저항이 상기 특정 저항산포 내에 존재하는 경우, 상기 제 2 가변 저항 메모리 셀에 제 2 프로그램 전류를 공급하는 것인 비휘발성 메모리 장치의 동작 방법.
  4. 제 2 항에 있어서,
    상기 특정 저항산포는 제 1 기준 저항보다 크고 제 2 기준 저항보다는 작은 비휘발성 메모리 장치의 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 가변 저항 메모리 셀의 상기 변화된 저항이 상기 제 1 기준 저항보다 작은 경우, 상기 제 1 프로그램 전류를 증가시키는 비휘발성 메모리 장치의 동작 방법.
  6. 제 4 항에 있어서,
    상기 제 1 가변 저항 메모리 셀의 상기 변화된 저항이 상기 제 2 기준 저항보다 큰 경우, 상기 제 1 프로그램 전류를 감소시키는 비휘발성 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀을 검증하는 것과 상기 검증 결과에 따라 상기 제 1 프로그램 전류를 증가시키거나 감소시키는 것을 반복하는 것을 더 포함하는 비휘발성 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 반복 횟수가 증가할수록, 상기 제 1 프로그램 전류의 증가되거나 감소되는 정도는 점점 작아지는 비휘발성 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서,
    상기 제 1 가변 저항 메모리 셀은 셀들은 4개의 저항산포들 중에서 어느 하나의 저항산포를 갖도록 프로그램되는 비휘발성 메모리 장치의 동작 방법.
  10. 하나의 워드 라인에 연결되는 제 1 및 제 2 가변 저항 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    입력되는 순서대로 데이터를 홀수 데이터와 짝수 데이터로 구분하는 것;
    칼럼 어드레스를 디코딩하여 짝수 칼럼 어드레스와 홀수 칼럼 어드레스를 출력하는 것;
    제 1 홀수 칼럼 어드레스와 제 1 짝수 칼럼 어드레스가 제 1 가변 저항 메모리 셀을 지정하는 것;
    상기 제 1 가변 저항 메모리 셀에 제 1 프로그램 전류를 제공하여 제 1 홀수 데이터 및 제 1 짝수 데이터를 프로그램하는 것;
    제 2 홀수 칼럼 어드레스와 제 2 짝수 칼럼 어드레스가 제 2 가변 저항 메모리 셀을 지정하는 것;
    상기 제 1 가변 저항 메모리 셀이 특정 저항산포 내에 존재하는지 여부를 검증한 후에, 상기 제 2 가변 저항 메모리 셀에 제 2 프로그램 전류를 제공하여 제 2 홀수 데이터 및 제 2 짝수 데이터를 프로그램하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
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